JP6091053B2 - 半導体装置、プリント回路板及び電子製品 - Google Patents

Description

本発明は、半導体素子が実装されたインターポーザを積層した半導体装置、半導体装置を備えたプリント回路板及びプリント回路板を備えた電子製品に関するものである。

デジタルカメラ、携帯電話等の携帯用電子製品は年々高機能化、小型化が進んでおり、これらに使用される半導体装置についても同様の方向性が要求される。電子製品の高機能化により半導体装置の電極端子数は増加する傾向にある。また電子製品の小型化に対し、半導体装置のサイズも小型化が必須となっている。

これらを実現するための構造としてＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれる、はんだボールから成るボール電極が格子状に配列された半導体装置が知られている。また近年では複数のＢＧＡタイプの半導体パッケージを積層したＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）と呼ばれる積層型の半導体装置も開発されている。

積層型の半導体装置は、電極端子数が増えても半導体パッケージを積層することによって、実装面積割合を小さくすることができる。また平面に並べるよりも信号配線距離が短くなるため、高速伝送に適している。そのため、積層型の半導体装置を携帯用電子製品へ採用するのは今後増加する傾向にある。

しかし更なる半導体装置の多端子化、小型化の両方の要求を満たすためには、電極端子間隔を小さくする必要があり、ＢＧＡやＰｏＰにおいては使用するはんだボールの小径化が必須となる。これにより半導体装置を搭載するプリント配線板（以下マザーボードという）との電極端子部の接合面積が小さくなる。

半導体装置がマザーボードに実装されている場合、半導体素子の動作時の発熱により、インターポーザとマザーボードとの線膨張係数差により、マザーボードとの接合箇所であるボール電極に応力が集中する。一般的に半導体装置は半導体素子、インターポーザ、電極端子から構成されていて、通常半導体素子は線膨張係数が約３ｐｐｍ／℃のシリコン、インターポーザは線膨張係数が１０〜１５ｐｐｍ／℃のガラスエポキシ樹脂が使われている。

動作・非動作時の温度差によって応力がボール電極に繰返しかかり、最終的には破断に至って接合不良となることがある。よってＢＧＡの電極端子間隔を小さくするために電極端子接合面積が小さくなると、従来と比較して接合強度が下がり、接合信頼性が低下する問題が発生する。

従来の半導体装置の接合信頼性を高める方法として、補強用のパッド外形を大きくすることが知られている（特許文献１参照）。一般的に半導体装置のインターポーザの角部に配置された電極端子はＤＮＰ（Ｄｉｓｔａｎｃｅ ｔｏ Ｎｅｕｔｒａｌ Ｐｏｉｎｔ：装置中心点からの距離）がその配列された電極端子群の中では一番長いため、線膨張係数差から生じる応力が大きくかかる。このため、インターポーザの角部では、接合不良が発生しやすい箇所である。そこで、従来は、応力が一番大きくかかりやすいインターポーザの角部に補強用パッドを配置し、なおかつ面積を大きくすることにより応力集中を緩和させていた。

特開２００１−６８５９４号公報

しかし、ＰｏＰ構造の半導体装置では、マザーボードに複数の第１ボール電極で接合される第１インターポーザの他、第１インターポーザに複数の第２ボール電極で接合される第２インターポーザも、半導体素子の動作熱によりひずみが生じる。したがって、第２インターポーザのひずみによる応力が第２ボール電極及び第１インターポーザを介して第１ボール電極にかかるので、第１インターポーザとマザーボードとの接合信頼性に与える第２インターポーザの影響を考慮しなければならない。

ところで、ＰｏＰ構造の半導体装置においては、ボール電極の小型化を図り、ボール電極間の間隔（ピッチ）もできるだけ狭くして、半導体装置全体として小型化を図っている。これに対して、従来のように接合強度を高めるため、補強用パッドの面積を大きくしたのでは、半導体装置の小型化に不利になるという問題があった。

そこで、本発明は、第１インターポーザの一方の面に配列された複数の第１ボール電極による接合信頼性が高い小型の半導体装置、半導体装置を備えたプリント回路板及びプリント回路板を備えた電子製品を提供することを目的とするものである。

本発明の半導体装置は、第１半導体素子と、前記第１半導体素子が実装されている第１インターポーザと、前記第１インターポーザの一方の面に配列されている複数の第１ボール電極と、第２半導体素子と、前記第１インターポーザに積層され、前記第２半導体素子が実装されている第２インターポーザと、前記第２インターポーザの前記第１インターポーザと対向する面に配列され、該第２インターポーザを前記第１インターポーザに接合する複数の第２ボール電極と、を備え、前記第２インターポーザの前記第１インターポーザと対向する面において、一方向に延びる複数の第１直線と、該第１直線と異なる方向に延びる複数の第２直線との交差点を格子点とし、該格子点には、前記第２ボール電極が配置された格子点と、前記第２ボール電極が配置されていない格子点とがあり、前記第２ボール電極が配置されていない格子点には、前記第２インターポーザの角部に最も近い角部格子点が含まれており、前記第１インターポーザの一方の面において、一方向に延びる複数の第３直線と、該第３直線と異なる方向に延びる複数の第４直線との交差点を格子点とし、該格子点には、前記第１ボール電極が配置された格子点と、前記第１ボール電極が配置されていない格子点とがあり、前記第１インターポーザの一方の面において前記第１インターポーザの角部に最も近い単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点を除く３つの格子点を前記第２インターポーザに投影し、これら３つの投影点のうち、前記第２インターポーザの角部から最も遠い投影点と残りの２つの投影点とをそれぞれ通る２つの直線と、前記第２インターポーザの角部で交差する２つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、前記第１インターポーザの角部に最も近い前記第１ボール電極は、前記単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点に配置されていることを特徴とする。
また、本発明の半導体装置は、第１半導体素子と、前記第１半導体素子が実装されている第１インターポーザと、前記第１インターポーザの一方の面に配列されている複数の第１ボール電極と、第２半導体素子と、前記第１インターポーザに積層され、前記第２半導体素子が実装されている第２インターポーザと、前記第２インターポーザの前記第１インターポーザと対向する面に配列され、該第２インターポーザを前記第１インターポーザに接合する複数の第２ボール電極と、を備え、前記第２インターポーザの前記第１インターポーザと対向する面において、一方向に延びる複数の第１直線と、該第１直線と異なる方向に延びる複数の第２直線との交差点を格子点とし、該格子点には、前記第２ボール電極が配置された格子点と、前記第２ボール電極が配置されていない格子点とがあり、前記第２ボール電極が配置されていない格子点には、前記第２インターポーザの角部に最も近い角部格子点が含まれており、前記第１インターポーザの一方の面において、一方向に延びる複数の第３直線と、該第３直線と異なる方向に延びる複数の第４直線との交差点を格子点とし、該格子点には、前記第１ボール電極が配置された格子点と、前記第１ボール電極が配置されていない格子点とがあり、前記第１インターポーザの一方の面において前記第１インターポーザの角部に最も近い単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点を除く３つの格子点を前記第２インターポーザに投影し、これら３つの投影点のうち、前記第２インターポーザの角部から最も遠い投影点と残りの２つの投影点とをそれぞれ通る２つの直線と、前記第２インターポーザの角部で交差する２つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、前記第１インターポーザの角部に最も近い前記第１ボール電極は、前記単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点に対し、前記第１インターポーザの角部に近づく方向にずれた位置に配置されていることを特徴とする。

本発明によれば、各半導体素子の動作熱により第２インターポーザに歪みが生じても、第２インターポーザに起因する第１インターポーザの歪みを抑制することができる。これにより、第１インターポーザの角部に近接する第１ボール電極にかかる応力を低減することができるので、第１ボール電極における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極を大型化する必要がないため、小型の半導体装置を実現することができる。

本発明の第１実施形態に係る半導体装置を備えたプリント回路板の概略構成を示す側面図である。 各第１及び第２ボール電極の配置関係を説明するための図である。（ａ）は第２ボール電極の配置を説明するための図、（ｂ）は第１ボール電極の配置を説明するための図である。（ｃ）は各第１ボール電極を第２インターポーザに投影したときの各ボール電極の配置を説明するための図である。 角部格子点における非接合状態を説明するための図であり、（ａ）は電極パッドは設けられているが、ボール電極では接続されていない状態を示す図、（ｂ）は電極パッド及びボール電極が設けられていない状態を示す図である。 各インターポーザの要部を拡大した説明図である。（ａ）は第１インターポーザの要部を拡大した説明図、（ｂ）は第２インターポーザの要部を拡大した説明図である。 第１ボール電極に対する第２ボール電極の配置関係を変えた状態の説明図であり、（ａ）は複数の第２ボール電極の外周部が複数の第１ボール電極の外周部よりも半ピッチ外側にずれている場合を示す図である。（ｂ）は複数の第２ボール電極の外周部が複数の第１ボール電極の外周部よりも半ピッチ内側にずれている場合を示す図である。（ｃ）は複数の第２ボール電極の外周部が複数の第１ボール電極の外周部よりも１．５ピッチ内側にずれている場合を示す図である。 本発明の第２実施形態に係る半導体装置の各第１及び第２ボール電極の配置関係を説明するための図である。（ａ）は第１ボール電極の配置を説明するための図、（ｂ）は各第１ボール電極を第２インターポーザに投影したときの各ボール電極の配置を説明するための図である。 本発明の第３実施形態に係る半導体装置の各第１及び第２ボール電極の配置関係を説明するための図である。（ａ）は第１ボール電極の配置を説明するための図、（ｂ）は各第１ボール電極を第２インターポーザに投影したときの各ボール電極の配置を説明するための図である。

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置を備えたプリント回路板の概略構成を示す側面図である。プリント回路板１００は、半導体装置２００と、半導体装置２００が実装されたプリント配線板（以下、マザーボードという）３００とを備えて構成される。

半導体装置２００は、第１半導体パッケージ２１０と第２半導体パッケージ２３０とからなり、これらが積層して構成された、いわゆるＰｏＰ構造の半導体装置である。

第１半導体パッケージ２１０は、第１半導体素子２１１、第１インターポーザ２１３、複数のはんだボールからなる第１ボール電極２１５を有して構成されている。第２半導体パッケージ２３０は、第２半導体素子２３１、第２インターポーザ２３３、複数のはんだボールからなる第２ボール電極２３５を有して構成されている。

第１インターポーザ２１３の一方の面２１３ａは、マザーボード３００と対向する面であり、一方の面２１３ａには、複数の第１ボール電極２１５が互いに間隔をあけて配列されている。詳述すると、第１インターポーザ２１３の一方の面２１３ａには、複数の電極パッド２１７が形成されており、これら電極パッド２１７に第１ボール電極２１５が接合されている。

更に、マザーボード３００の表面３００ａには、各第１ボール電極２１５に対応する位置に電極パッド３０１が複数形成されており、各第１ボール電極２１５は、マザーボード３００の表面３００ａの電極パッド３０１に接合されている。これによって第１インターポーザ２１３は第１ボール電極２１５によりマザーボード３００に電気的及び機械的に接合されている。

第１半導体素子２１１は、例えばロジック素子（ＣＰＵ）であり、第１インターポーザ２１３の他方の面２１３ｂに実装されている。

第２インターポーザ２３３は、第１インターポーザ上に第２ボール電極２３５を介して積層されている。第２インターポーザ２３３の一方の面２３３ａは、第１インターポーザ２１３と対向する面であり、一方の面２３３ａには、複数の第２ボール電極２３５が互いに間隔をあけて配列されている。詳述すると、第２インターポーザ２３３の一方の面２３３ａには、複数の電極パッド２３７が形成されており、これら電極パッド２３７に第２ボール電極２３５が接合されている。

更に、第１インターポーザ２１３の他方の面２１３ｂには、各第２ボール電極２３５に対応する位置に電極パッド２１９が複数形成されており、各第２ボール電極２３５は、第１インターポーザ２１３の他方の面２１３ｂの電極パッド２１９に接合されている。これにより、第２インターポーザ２３３は、第１インターポーザ２１３に第２ボール電極２３５により電気的及び機械的に接合されている。

第２半導体素子２３１は、例えばメモリ素子であり、第２インターポーザ２３３の他方の面２３３ｂに実装されている。

本第１実施形態では、第１インターポーザ２１３及び第２インターポーザ２３３は、矩形、より具体的には、正方形の形状に形成されている。また、第１インターポーザ２１３及び第２インターポーザ２３３は、同一面積に形成されており、外形形状が同一である。

以下、各寸法の具体例について説明する。第１半導体素子２１１は約□５〜８ｍｍ・厚さｔ０．１〜０．２ｍｍ、第１インターポーザ２１３は□１０〜１５ｍｍ・厚さｔ０．５〜０．８ｍｍである。第１ボール電極２１５の各はんだボール径はφ０．２５〜０．４ｍｍ、各電極パッド２１７，２１９の径はφ０．２〜０．３ｍｍ、隣り合う２つの第１ボール電極２１５の間隔（ピッチ）は０．３〜０．５ｍｍである。

第２半導体素子２３１は約□５〜８ｍｍ・厚さｔ０．１〜０．２ｍｍ、第２インターポーザ２３３は□１０〜１５ｍｍ・厚さｔ０．５〜０．８ｍｍである。第２ボール電極２３５の各はんだボール径はφ０．２５〜０．４ｍｍ、隣り合う２つのボール電極２３５の間隔（ピッチ）は０．３〜０．５ｍｍである。

半導体装置２００の外形状において、高さはｔ１〜２ｍｍである。

図２は、各第１及び第２ボール電極２１５，２３５の配置関係を説明するための図である。図２（ａ）は第２ボール電極２３５の配置を説明するための図、図２（ｂ）は第１ボール電極２１５の配置を説明するための図である。図２（ｃ）は各第１ボール電極２１５を第２インターポーザ２３３に投影したときの各ボール電極２１５，２３５の配置を説明するための図である。なお、この図２において、第１ボール電極２１５を「黒丸」、第２ボール電極２３５を「白丸」で表している。

図２（ａ）に示すように、第２インターポーザ２３３の一方の面２３３ａにおいて、一方向に延びる複数の第１直線Ｌ１と、第１直線Ｌ１と異なる方向に延びる複数の第２直線Ｌ２との交差点を、第２ボール電極２３５が配置可能な格子点Ｐ_２としている。本第１実施形態では、８行×８列となるように、直線Ｌ１，Ｌ２をそれぞれ８つとした。

本第１実施形態では、第１直線Ｌ１は、第２インターポーザ２３３の一つの端辺２３３ｃと平行に延び、端辺２３３ｃと直交する端辺２３３ｄの延びる方向に等間隔に配置されている。第２直線Ｌ２は、第１直線Ｌ１と直交する方向に延び、端辺２３３ｃの延びる方向に等間隔に配置されている。

第２ボール電極２３５は、アレイ状となるよう格子点Ｐ_２に配置される。このとき、第２ボール電極２３５は、第１半導体素子２１１に対応する位置の格子点（中央部格子点）Ｐ_２ｏと、第２インターポーザ２３３の角部２３３ｅに最も近い格子点（角部格子点）Ｐ_２ａには、配置されていない。言い換えれば、第２ボール電極２３５は、中央部格子点Ｐ_２ｏ及び角部格子点Ｐ_２ａを除く格子点Ｐ_２に配置されている。

即ち、中央部格子点Ｐ_２ｏ及び角部格子点Ｐ_２ａを、第１及び第２インターポーザ２１３，２３３を非接合状態とする非接合格子点としている。

また、図２（ｂ）に示すように、第１インターポーザ２１３の一方の面２１３ａにおいて、一方向に延びる複数の第３直線Ｌ３と、第３直線Ｌ３と異なる方向に延びる複数の第４直線Ｌ４との交差点を、第１ボール電極２１５が配置可能な格子点Ｐ_１としている。本第１実施形態では、９行×９列となるように、直線Ｌ３，Ｌ４をそれぞれ９つとした。

本第１実施形態では、第３直線Ｌ３は、第１インターポーザ２１３の一つの端辺２１３ｃと平行に延び、端辺２１３ｃと直交する端辺２１３ｄの延びる方向に等間隔に配置されている。第４直線Ｌ４は、第３直線Ｌ３と直交する方向に延び、端辺２１３ｃの延びる方向に等間隔に配置されている。

そして、第１ボール電極２１５は、アレイ状となるよう格子点Ｐ_１に配置されるが、最外周部に位置する格子点Ｐ_１から順次内周部に向かって必要数配置されており、余った中央部の格子点Ｐ_１ｏが非接合格子点となっている。なお、中央部の格子点Ｐ_１ｏにダミーのボール電極を配置して機械的に第１インターポーザ２１３をマザーボード３００に接合してもよい。以上の配置構成により、第１及び第２ボール電極２１５，２３５の配置関係は、図２（ｃ）のようになる。

非接合格子点とは、例えば、図３（ａ）に示すように、各インターポーザ２１３，２３３に電極パッド２１９，２３７を設けても、ボール電極で接合されない格子点や、図３（ｂ）に示すように、電極パッド及びボール電極が設けられない格子点である。

ここで、第２インターポーザ２３３の一方の面２３３ａにおいて、中央部格子点Ｐ_２ｏを非接合格子点としたのは、対向する位置に第１半導体素子２１１があるためである。

また、一方の面２３３ａにおいて、角部格子点Ｐ_２ａを非接合格子点としたのは、半導体素子２３１，２１１の発熱により第２インターポーザ２３３が熱膨張し、第２インターポーザ２３３の４つの角部２３３ｅ近傍の歪みが大きくなるためである。

このように、角部格子点Ｐ_２ａを避けた格子点Ｐ_２に第２ボール電極２３５を配置したので、第２インターポーザ２３３に歪みが生じても、第２インターポーザ２３３の歪みに起因する第１インターポーザ２１３の歪みを抑制することができる。これにより、第１インターポーザ２１３の角部２１３ｅに近接する第１ボール電極２１５_１にかかる応力を低減することができ、第１ボール電極２１５における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極２３５，２１５特に第１ボール電極２１５_１を大型化する必要がないため、小型の半導体装置２００を実現することができる。

以下、各ボール電極２１５，１３５の配置関係についてより具体的に説明する。図４は、各インターポーザ２１３，２３３の要部を拡大した説明図である。

本第１実施形態では、図４（ａ）に示すように、第１ボール電極２１５は第１インターポーザ２１３の一方の面２１３ａにアレイ状に配置されている。第１インターポーザ２１３の角部２１３ｅに最も近い第１ボール電極２１５_１を含んでいる単位格子Ｇの外縁が４つの格子点Ｐ_１ａ〜Ｐ_１ｄを結んで形成されている。これら４つの格子点Ｐ_１ａ〜Ｐ_１ｄのうち、第１インターポーザ２１３の角部２１３ｅに最も近い格子点Ｐ_１ａを除く３つの格子点Ｐ_１ｂ〜Ｐ_１ｄを、図４（ｂ）に示すように、第２インターポーザ２３３の一方の面２３３ａに仮想的に投影する。これら３つの投影点Ｐ_１ｂ〜Ｐ_１ｄのうち、第２インターポーザ２３３の角部２３３ｅから最も遠い投影点Ｐ_１ｂと残りの２つの投影点Ｐ_１ｃ，Ｐ_１ｄとをそれぞれ通る２つの直線Ｌ_１１，Ｌ_１２を仮想的に引く。そして、２つの直線Ｌ_１１，Ｌ_１２と第２インターポーザ２３３の角部２３３ｅで交差する２つの端辺２３３ｃ，２３３ｄとで囲まれた囲繞領域Ｒを定義する。

この囲繞領域Ｒには、非接合格子点となる角部格子点Ｐ_２ａが配置されるよう設定されている。つまり、本第１実施形態では、複数の第１ボール電極（第１ボール電極群）２１５の最外周部と、複数の第２ボール電極（第２ボール電極群）２３５の最外周部とのずれが、１ピッチ以内に設定されている。このような場合、角部格子点Ｐ_１ａと角部格子点Ｐ_２ａとの距離が近い。仮に角部格子点Ｐ_２ａに第２ボール電極を配置した場合には、角部格子点Ｐ_１ａに配置された第１ボール電極２１５_１には、第２インターポーザ２３３の角部領域の歪みにより大きな応力が作用することになる。

この囲繞領域Ｒは、第２インターポーザ２３３の角部領域であり、本第１実施形態では角部格子点Ｐ_２ａがこの囲繞領域Ｒに含まれている。この囲繞領域Ｒに含まれている角部格子点Ｐ_２ａを非接合格子点とすることで、第２インターポーザ２３３に起因する第１インターポーザ２１３の角部近傍の歪みをより効果的に抑制することができる。したがって、第１ボール電極２１５、特に第１ボール電極２１５_１における接合信頼性をより向上させることができる。

次に、４つの角部格子点Ｐ_２ａを非接合格子点とし、非接合状態とした場合（以下、四隅非接合という）と、比較例として４つの角部格子点Ｐ_２ａにボール電極を配置して接合した場合（以下、四隅接合という）とを比較した実験結果について説明する。

表１に四隅接合の有無によるサンプルの温度サイクル試験の累積不良率結果を示す。

これより四隅接合品は９００サイクルで１００％不良が発生したのに対し、四隅非接合品では１０００サイクルでも２０％の不良率と低く、接合信頼性が高いことが確認できた。

次に、第１及び第２ボール電極２１５，２３５の位置関係と、四隅接合・四隅非接合による第１ボール電極２１５_１にかかる応力への影響を検証するために、構造解析を行った。解析のモデルとして、第１半導体素子２１１は□６ｍｍ・厚さｔ０．１ｍｍ、第１インターポーザ２１３は□１０ｍｍ・厚さｔ０．５５ｍｍ、第１ボール電極２１５のはんだボール径はφ０．３ｍｍ、隣り合う２つの第１ボール電極２１５の間隔は０．５ｍｍとした。また第２半導体素子２３１は□８ｍｍ・厚さｔ０．１ｍｍ、第２インターポーザ２３３は□１０ｍｍ・厚さｔ０．１５ｍｍ、第２ボール電極２３５のはんだボール径はφ０．３ｍｍ、隣り合う２つの第２ボール電極２３５の間隔は０．５ｍｍとした。さらにマザーボード３００は□３０ｍｍ・厚さｔ０．８ｍｍとした。

図５は、構造解析の条件で、第１ボール電極２１５と第２ボール電極２３５の四隅の位置関係を示しており、「黒丸」が第１ボール電極２１５、「白丸」が第２ボール電極２３５、斜線部領域は囲繞領域Ｒを示す。

図５（ａ）は、複数の第２ボール電極（第２ボール電極群）２３５の外周部が複数の第１ボール電極（第１ボール電極群）２１５の外周部よりも半ピッチ外側にずれている場合（Ａ）である。図５（ｂ）は、複数の第２ボール電極（第２ボール電極群）２３５の外周部が複数の第１ボール電極（第１ボール電極群）２１５の外周部よりも半ピッチ内側にずれている場合（Ｂ）である。図５（ｃ）は、複数の第２ボール電極（第２ボール電極群）２３５の外周部が複数の第１ボール電極（第１ボール電極群）２１５の外周部よりも１．５ピッチ内側にずれている場合（Ｃ）である。

具体的には、図５（ａ）のＡの状態の場合、第２ボール電極２３５が第１ボール電極２１５に比べ、図５（ａ）で、水平および垂直方向にそれぞれ０．２５ｍｍ外側（左上）に位置している。また図５（ｂ）のＢの状態の場合、第２ボール電極２３５が第１ボール電極２１５に比べ、図５（ｂ）で、水平および垂直方向にそれぞれ０．２５ｍｍ内側（右下）に位置している。更に図５（ｃ）のＣの状態の場合、図５（ｂ）のＢの状態より更に０．５ｍｍ内側（右下）に位置している。なお、図５（ａ）〜図５（ｃ）において、点線で示した白丸は、比較例として第２ボール電極２３５を配置した状態を示している。

表２は上記条件下での構造解析結果で、四隅接合・四隅非接合により、第１ボール電極２１５_１にかかる応力値と変化率を示している。

Ａの状態では応力変化率が−３０％と最も低下しており、Ｂの状態では応力変化率が−２４％であり、Ｃの状態では応力変化率が−５％であった。

ここで応力変化率の絶対値が大きいほど接合信頼性が高くなると言えるので、囲繞領域Ｒに角部格子点Ｐ_２ａが位置している場合に、当該角部格子点Ｐ_２ａを非接合格子点とすることで、より効果的に接合信頼性が高くなることが確認できた。

ところで、図５（ａ）において、囲繞領域Ｒに含まれ且つ角部格子点Ｐ_２ａに隣接する格子点Ｐ_２ｂ〜Ｐ_２ｄを、非接合格子点とし得る。したがって、更に、囲繞領域Ｒに含まれ且つ角部格子点Ｐ_２ａに隣接する格子点Ｐ_２ｂ〜Ｐ_２ｄのうち、少なくとも１つを、非接合格子点としてもよい。これにより、更により効果的に第１ボール電極２１５_１に作用する応力を軽減することができる。

なお以上の説明では、第１ボール電極２１５は９行×９列、第２ボール電極２３５は８行×８列で配置されているが、これに限定するものではなく、ボール電極の配置、配列、間隔は任意とする。

［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について説明する。本第２実施形態の半導体装置において、上記第１実施形態の半導体装置と異なる点は、第１ボール電極の配置である。図６は、本発明の第２実施形態に係る半導体装置の各第１及び第２ボール電極２１５，２３５の配置関係を説明するための図である。図６（ａ）は第１ボール電極２１５の配置を説明するための図、図６（ｂ）は各第１ボール電極２１５を第２インターポーザ２３３に投影したときの各ボール電極２１５，２３５の配置を説明するための図である。なお、この図６において、上記第１実施形態と同様の構成については同一符号を付している。また、第１ボール電極２１５を「黒丸」、第２ボール電極２３５を「白丸」で表している。

本第２実施形態では、図６（ａ）に示すように、第１ボール電極２１５は、千鳥状となるよう格子点Ｐ_１に配置される。第１インターポーザ２１３の角部２１３ｅに最も近い第１ボール電極２１５_１を含んでいる単位格子Ｇの外縁が４つの格子点Ｐ_１ａ〜Ｐ_１ｄを結んで形成されている。これら４つの格子点Ｐ_１ａ〜Ｐ_１ｄのうち、第１インターポーザ２１３の角部２１３ｅに最も近い格子点Ｐ_１ａを除く３つの格子点Ｐ_１ｂ〜Ｐ_１ｄを、図６（ｂ）に示すように、第２インターポーザ２３３に仮想的に投影する。これら３つの投影点Ｐ_１ｂ〜Ｐ_１ｄのうち、第２インターポーザ２３３の角部２３３ｅから最も遠い投影点Ｐ_１ｂと残りの２つの投影点Ｐ_１ｃ，Ｐ_１ｄとをそれぞれ通る２つの直線Ｌ_１１，Ｌ_１２を仮想的に引く。そして、第２インターポーザ２３３の角部２３３ｅで交差する２つの端辺２３３ｃ，２３３ｄとで囲まれた囲繞領域Ｒを定義する。

この囲繞領域Ｒには、非接合格子点となる角部格子点Ｐ_２ａが配置されるよう設定されている。つまり、複数の第１ボール電極（第１ボール電極群）２１５の最外周部と、複数の第２ボール電極（第２ボール電極群）２３５の最外周部とのずれが、１ピッチ以内に設定されている。

本第２実施形態でも、角部格子点Ｐ_２ａは、第１インターポーザ２１３と第２インターポーザ２３３とが接合されない非接合格子点としている。したがって、第２インターポーザ２３３に歪みが生じても、第２インターポーザ２３３の歪みに起因する第１インターポーザ２１３の歪みを抑制することができる。これにより、第１インターポーザ２１３の角部２１３ｅに近接する第１ボール電極２１５_１にかかる応力を低減することができ、第１ボール電極２１５における接合信頼性を向上させることができる。また、接合強度を高めるために各ボール電極２３５，２１５特に第１ボール電極２１５_１を大型化する必要がないため、小型の半導体装置２００を実現することができる。

更に、本第２実施形態では、囲繞領域Ｒに角部格子点Ｐ_２ａが含まれているので、より効果的に第１ボール電極２１５_１にかかる応力を低減することができる。

なお、囲繞領域Ｒに含まれ且つ角部格子点Ｐ_２ａに隣接する格子点Ｐ_２ｂ〜Ｐ_２ｄを、非接合格子点とし得る。即ち、格子点Ｐ_２ｂ〜Ｐ_２ｄのうち少なくとも１つの格子点を非接合格子点としてもよい。これにより、第１ボール電極２１５１にかかる応力をより効果的に低減することができる。

ここで本第２実施形態において、第２ボール電極の四隅接合有無による第１ボール電極２１５_１にかかる応力への影響を検証するために行った構造解析結果を示す。解析のモデルとして、第１ボール電極は千鳥配置として間隙は０．２５ｍｍとした。

表３は上記条件下での構造解析結果で、第１ボール電極にかかる応力値と変化率を示している。

四隅接合時は１０３ＭＰａ、非接合時は９６ＭＰａという結果になり、応力変化率は−７％低下し、接合信頼性向上が確認できた。

［第３実施形態］
本発明の第３実施形態に係る半導体装置について説明する。図７は、本発明の第３実施形態に係る半導体装置の各第１及び第２ボール電極２１５，２３５の配置関係を説明するための図である。図７（ａ）は第１ボール電極２１５の配置を説明するための図、図７（ｂ）は各第１ボール電極２１５を第２インターポーザ２３３に投影したときの各ボール電極２１５，２３５の配置を説明するための図である。なお、この図７において、第１ボール電極２１５を「黒丸」、第２ボール電極２３５を「白丸」で表している。

図７（ａ）に示すように、一部のボール電極２１５、例えば第１インターポーザ２１３の角部２１３ｅに最も近い第１ボール電極２１５_１が格子点からずれていてもよい。

この場合も、図７（ｂ）に示す第２インターポーザ２３３における囲繞領域Ｒ内では、第２ボール電極２３５では接合されていない。これにより第２インターポーザ２３３の応力影響が第１インターポーザ２１３に伝わるのを軽減することができるので、第１ボール電極２１５にかかる応力を緩和させ、接合信頼性が向上する効果を得ることができる。

ここで本第３実施形態において、第２ボール電極の四隅接合有無による第１ボール電極２１５_１にかかる応力への影響を検証するために行った構造解析結果を示す。解析のモデルとして、第１ボール電極２１５_１は０．５ｍｍの格子上からはずれた配置とした。

表４は上記条件下での構造解析結果で、第１ボール電極２１５_１にかかる応力値と変化率を示している。

四隅接合時は６５ＭＰａ、非接合時は５７ＭＰａという結果になり、応力変化率は−１３％低下し、接合信頼性向上が確認できた。

なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。

上記実施形態では外形状の寸法を記載しているが、それらの値に限定したのもではない。また各ボール電極をはんだボールとしたが、これに限定するものではなく、ボール電極が、樹脂ボール又は金属ボールをはんだで囲んで構成されていてもよい。

また、上記実施形態では、４つの角部格子点の全てを非接合格子点としたが、これに限定するものではない。４つの角部格子点の全てを非接合格子点とした場合が最も効果的であるが、全ての角部格子点を非接合格子点にしなくてもよく、少なくとも１つの角部格子点が非接合格子点であればよい。

また、上記実施形態では、第２ボール電極がアレイ状に配列される場合について説明したが、千鳥状に配列される場合であってもよい。

また、上記実施形態では、第１直線と第２直線とが直交する場合について説明したが、直交する場合に限定するものではなく、交差していればよい。第３及び第４直線についても同様である。

また、上記実施形態では、第１半導体素子が第１インターポーザの他方の面に実装される場合について説明したが、一方の面に実装される場合であってもよい。また、上記実施形態では、第２半導体素子が第２インターポーザの他方の面に実装される場合について説明したが、一方の面に実装させる場合であってもよい。

１００…プリント回路板、２００…半導体装置、２１１…第１半導体素子、２１３…第１インターポーザ、２１５…第１ボール電極、２３１…第２半導体素子、２３３…第２インターポーザ、２３５…第２ボール電極、３００…マザーボード（プリント配線板）、Ｌ１…第１直線、Ｌ２…第２直線、Ｌ３…第３直線、Ｌ４…第４直線、Ｐ_２ａ…角部格子点、Ｒ…囲繞領域

Claims (7)

1. 第１半導体素子と、
   前記第１半導体素子が実装されている第１インターポーザと、
   前記第１インターポーザの一方の面に配列されている複数の第１ボール電極と、
   第２半導体素子と、
   前記第１インターポーザに積層され、前記第２半導体素子が実装されている第２インターポーザと、
   前記第２インターポーザの前記第１インターポーザと対向する面に配列され、該第２インターポーザを前記第１インターポーザに接合する複数の第２ボール電極と、を備え、
   前記第２インターポーザの前記第１インターポーザと対向する面において、一方向に延びる複数の第１直線と、該第１直線と異なる方向に延びる複数の第２直線との交差点を格子点とし、該格子点には、前記第２ボール電極が配置された格子点と、前記第２ボール電極が配置されていない格子点とがあり、前記第２ボール電極が配置されていない格子点には、前記第２インターポーザの角部に最も近い角部格子点が含まれており、
   前記第１インターポーザの一方の面において、一方向に延びる複数の第３直線と、該第３直線と異なる方向に延びる複数の第４直線との交差点を格子点とし、該格子点には、前記第１ボール電極が配置された格子点と、前記第１ボール電極が配置されていない格子点とがあり、
   前記第１インターポーザの一方の面において前記第１インターポーザの角部に最も近い単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点を除く３つの格子点を前記第２インターポーザに投影し、これら３つの投影点のうち、前記第２インターポーザの角部から最も遠い投影点と残りの２つの投影点とをそれぞれ通る２つの直線と、前記第２インターポーザの角部で交差する２つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、
   前記第１インターポーザの角部に最も近い前記第１ボール電極は、前記単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点に配置されていることを特徴とする半導体装置。
2. 第１半導体素子と、
   前記第１半導体素子が実装されている第１インターポーザと、
   前記第１インターポーザの一方の面に配列されている複数の第１ボール電極と、
   第２半導体素子と、
   前記第１インターポーザに積層され、前記第２半導体素子が実装されている第２インターポーザと、
   前記第２インターポーザの前記第１インターポーザと対向する面に配列され、該第２インターポーザを前記第１インターポーザに接合する複数の第２ボール電極と、を備え、
   前記第２インターポーザの前記第１インターポーザと対向する面において、一方向に延びる複数の第１直線と、該第１直線と異なる方向に延びる複数の第２直線との交差点を格子点とし、該格子点には、前記第２ボール電極が配置された格子点と、前記第２ボール電極が配置されていない格子点とがあり、前記第２ボール電極が配置されていない格子点には、前記第２インターポーザの角部に最も近い角部格子点が含まれており、
   前記第１インターポーザの一方の面において、一方向に延びる複数の第３直線と、該第３直線と異なる方向に延びる複数の第４直線との交差点を格子点とし、該格子点には、前記第１ボール電極が配置された格子点と、前記第１ボール電極が配置されていない格子点とがあり、
   前記第１インターポーザの一方の面において前記第１インターポーザの角部に最も近い単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点を除く３つの格子点を前記第２インターポーザに投影し、これら３つの投影点のうち、前記第２インターポーザの角部から最も遠い投影点と残りの２つの投影点とをそれぞれ通る２つの直線と、前記第２インターポーザの角部で交差する２つの端辺とで囲まれた囲繞領域に、前記角部格子点が配置されており、
   前記第１インターポーザの角部に最も近い前記第１ボール電極は、前記単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点に対し、前記第１インターポーザの角部に近づく方向にずれた位置に配置されていることを特徴とする半導体装置。
3. 前記第２ボール電極が配置されていない格子点には、前記囲繞領域に含まれ且つ前記角部格子点に隣接する格子点のうちの少なくとも１つの格子点が含まれていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記単位格子の外縁を形成する４つの格子点のうち、前記第１インターポーザの角部に最も近い格子点を除く３つの格子点には、それぞれ前記第１ボール電極が配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 請求項１乃至４のいずれか１項に記載の半導体装置と、前記半導体装置が実装されたプリント配線板と、を備えたことを特徴とするプリント回路板。
6. 前記半導体装置が、前記複数の第１ボール電極で前記プリント配線板に接合されていることを特徴とする請求項５に記載のプリント回路板。
7. 請求項５又は６に記載のプリント回路板を備えた電子製品。

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