JP6096685B2

JP6096685B2 - 半導体装置の製造方法

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Inventors: 悠太白鳥; 典秀柏尾
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Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＧａＡｓ系およびＩｎＰ系などの化合物半導体素子から成る半導体装置の製造方法に関する。

ＩｎＰあるいはＧａＡｓといった材料を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ：ＨｅｔｅｒｏｊｕｎｃｔｉｏｎＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などの化合物半導体素子は、一般的なシリコンを用いた半導体素子と比較して高い電子移動度、電子飽和速度、絶縁破壊電界といった物性的特徴を有することから、高速・高出力動作が可能である。このような化合物半導体素子から成る半導体装置は、例えば光通信分野におけるトランスインピーダンスアンプや変調器ドライバ回路に利用されている。

近年、回路の高性能化の観点から、上記の化合物半導体素子に対して、更なる高速化および高出力動作化が要求されている。化合物半導体素子の高速化のためには、素子の注入電流量を増加させることによって素子の内部容量の充放電時間を短縮させることが有効である。一方で、ＩｎＰ、ＧａＡｓなどの化合物半導体基板は、熱伝導率が低く、且つ放熱性が悪いという課題がある。そのため、注入電流量を増加させると化合物半導体素子で発生した熱によって素子の温度が上昇し、電子輸送特性の劣化や素子寿命の低下を招いてしまう。

上記の問題を解決するために、一般的に化合物半導体素子の放熱を妨げる化合物半導体基板を可能な限り薄くした上で、低下した機械的な強度を補うために熱伝導率が高い支持基板に貼り合わせる方法が知られている（例えば非特許文献１）。具体的に、上記方法は、図６に示すように、化合物半導体素子２０３が形成された半導体基板２０２を薄層化した後にチップ化し、チップ化された化合物半導体素子を樹脂あるいは金属を接着層２０１として用いて支持基板２００に貼り合わせるものである。

上記の方法によれば、化合物半導体素子の作製後に半導体基板の研削および接合工程を追加するだけでよいので、作製工程の変更を最小限度に抑えることができる。一方で、研削や接合を行う際に、化合物半導体素子には機械的な負荷が加わるので、素子が破壊するおそれがある。この負荷による化合物半導体素子の破壊を防止するには、半導体基板にその負荷に耐えるだけの厚さが必要となる。そのため、化合物半導体素子と接合した支持基板との間には、熱伝導率が低い半導体基板が残ることで、放熱性の向上がある程度妨げられてしまう。このように、上記の方法では、化合物半導体素子の破壊防止と放熱性の向上を両立することが困難である。

そこで、化合物半導体素子を破壊させずに放熱性を高める方法として、基板転写プロセスを行った後に化合物半導体素子を形成する手法が知られている（例えば特許文献１）。上記基板転写プロセスとは、予め化合物半導体素子を構成する結晶層（エピタキシャル層）が形成された半導体基板と支持基板とを接合させた後に、半導体基板のみを選択的に除去することで、半導体基板よりも熱伝導率が高い支持基板の上にエピタキシャル層を形成する手法を言う。

この手法によれば、予め接合された支持基板がエピタキシャル層を機械的に支持するため、例えば厚さが数百ナノメートルオーダーのエピタキシャル層のみを残して半導体基板を全て除去することが可能である。これにより、熱伝導率が低い半導体基板を完全に除去することができるため、上記の非特許文献１の方法と比べて化合物半導体素子の放熱性をより高めることができる。

特開２０１３−１９１６５５号公報

K. Nishihori, et al., "Thermal Analysis of GaAs Power Monolithic Microwave IC’s Mounted with Epoxy Attachment", IEEE Transactions on Components, Packaging, and Manufacturing Technology, Part A, Vol. 20, No. 2 (1997), pp. 220-224.

上述したように、化合物半導体素子の高速化および高出力化において、素子の放熱性を向上させることが重要である。

上記非特許文献１に示された方法、すなわち、化合物半導体素子の形成後に半導体基板を薄層化して半導体基板より熱伝導率が高い支持基板に接合する方法では、上述したように、化合物半導体素子の破壊を防止する観点から、半導体基板の薄層化には限界があり、放熱性を向上させることが困難である。

一方で、特許文献１に開示された方法、すなわち、化合物半導体素子を構成するエピタキシャル層を有する半導体基板と支持基板とを接合した後に半導体基板を除去する基板転写プロセスを用いる方法によれば、素子の結晶品質を維持しつつ、放熱性を向上させることが可能である。しかしながら、この方法には、以下に示す二つの課題がある。

一つ目として、熱応力の問題がある。例えば、エピタキシャル層に半導体素子を作製する工程において加熱処理を行うと、エピタキシャル層と支持基板間の熱膨張係数差が原因で熱応力が生じる。エピタキシャル層は厚さが数百ナノメートルオーダーと薄くかつ強度も低い材料であるため、その熱応力によって、エピタキシャル層の結晶品質の劣化や破壊が生じるおそれがある。

二つ目として、化合物半導体素子を構成するエピタキシャル層に欠けや浮きが生じる可能性が高いことが挙げられる。半導体素子の形成に影響を及ぼさないようにするためには、エピタキシャル層に浮きや欠けが生じることなく支持基板に化合物半導体の多層膜を接合しなければならない。しかしながら、一般に半導体基板および支持基板は中心から縁に向かって徐々に厚さが薄くなっていることから、半導体基板および支持基板の周縁部では、半導体基板と支持基板とが接合し難く、接合不良個所が発生し易い。また、半導体基板および支持基板の周縁部はハンドリングする際に接合の妨げとなる異物が付着しやすい領域でもある。そのため、上述した半導体基板および支持基板の厚さばらつきや異物の付着に起因して、上記周縁部においては中心部と比較して接合強度が弱くなってしまい、エピタキシャル層に欠けや浮きが生じるおそれがある。エピタキシャル層に欠けや浮きが存在すると、化合物半導体素子の作製時にその部分を起点としてクラックが発生し、エピタキシャル層が破壊され、それが原因で素子形成不良あるいはプロセス装置の汚染が生じるおそれがある。

本発明は、上記の問題に鑑みてなされたものであり、高い放熱性を有し、且つ良質な結晶品質を有する化合物半導体から成る半導体装置を提供することを目的とする。

本発明に係る半導体装置の製造方法は、半導体基板上に化合物半導体の結晶層を形成する第１の工程と、前記第１の工程で形成された結晶層上に、第１の金属層を島状に形成する第２の工程と、前記半導体基板上の前記第１の金属層が形成されていない領域の前記結晶層を除去する第３の工程と、前記化合物半導体より熱伝導率が高い支持基板上に、第２の金属層を形成する第４の工程と、前記第１の金属層と前記第２の金属層とを接合することによって、前記半導体基板と前記支持基板とを貼り合せる第５の工程と、前記半導体基板を前記結晶層を残して除去する第６の工程とを含み、第１の金属層は、平面視円形状に形成されることを特徴とする。

上記半導体装置の製造方法において、前記第１の金属層は、前記半導体基板の厚さが均一な領域に形成された前記結晶層上に形成されてもよい。

上記半導体装置の製造方法において、前記第１の金属層および第２の金属層は夫々多層構造を有し、前記第１の金属層を構成する複数の金属層のうち前記結晶層に接する金属層と、前記第２の金属層を構成する複数の金属層のうち前記支持基板に接する金属層とは、チタンを主成分とする金属材料で構成され、前記第１の金属層を構成する複数の金属層のうち前記第２の金属層と接合される金属層と、前記第２の金属層を構成する複数の金属層のうち前記第１の金属層と接合される金属層とは、金または銅を主成分とする金属材料で構成されてもよい。

以上説明したことにより、本発明によれば、高い放熱性を有し、且つ良質な結晶品質を有する化合物半導体から成る半導体装置を提供することができる。

図１は、本発明に係る半導体装置の断面を模式的に示す図である。図２Ａは、本発明に係る半導体装置の製造方法を説明するための図である。図２Ｂは、本発明に係る半導体装置の製造方法を説明するための図である。図２Ｃは、本発明に係る半導体装置の製造方法を説明するための図である。図２Ｄは、本発明に係る半導体装置の製造方法を説明するための図である。図２Ｅは、本発明に係る半導体装置の製造方法を説明するための図である。図２Ｆは、本発明に係る半導体装置の製造方法を説明するための図である。図３は、図２Ｂの製造工程における半導体基板１の平面を模式的に示す図である。図４は、半導体基板１上に形成される第１の金属層４の構造を説明するための図である。図５は、支持基板１０上に形成される第２の金属層５の構造を説明するための図である。図６は、従来の化合物半導体から成る半導体装置の断面を模式的に示す図である。

以下、本発明の実施の形態について図を参照して説明する。

図１に、本発明に係る半導体装置の断面を模式的に示す。同図に示される半導体装置１００は、第１の金属層４および第２の金属層５を介して化合物半導体から成るエピタキシャル層３が形成された支持基板１０から成る。半導体装置１００において、エピタキシャル層３は、支持基板１０の厚さが均一な領域（支持基板１０の周縁部を除いた内側の領域）８０に島状に形成される。

半導体装置１００は、例えば、その後の製造工程において、夫々のエピタキシャル層３にＨＢＴなどの半導体素子が形成された後、半導体素子が形成されたエピタキシャル層３毎に支持基板１０が切削されて切り出されることにより、複数の半導体チップとなる。すなわち、本実施の形態に係る半導体装置１００は、半導体チップ製造用の基板と言うこともできる。

以下、半導体装置１００の製造方法について詳細に説明する。
図２Ａ〜図２Ｆは、半導体装置１００の製造方法を説明するための図である。

先ず、図２Ａに示すように、半導体基板１上に、化合物半導体から成る結晶層を形成する（第１の工程）。具体的には、半導体基板１上に犠牲層２を形成した後、犠牲層２上に半導体素子を形成するためのエピタキシャル層３を形成する。犠牲層２およびエピタキシャル層３は、例えば、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法や分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法により形成される。

エピタキシャル層３は、例えば、複数の異なる材料で構成される多層構造を有する。例えば、半導体素子としてＩｎＰ系ＧａＡｓＳｂベースＨＢＴを形成する場合、半導体基板１はＩｎＰ基板である。この場合、エピタキシャル層３は、半導体基板１側から順番に、ＩｎＧａＡｓサブコレクタ層、ＩｎＰサブコレクタ層、ＩｎＰコレクタ層、ＧａＡｓＳｂベース層、ＩｎＰエミッタ層、ＩｎＧａＡｓエミッタキャップ層が積層された構造となる。

犠牲層２は、エピタキシャル層３と同様に、多層構造とすることが望ましい。例えば、犠牲層２を２層構造とし、半導体基板１に接する層を第１の材料で構成し、エピタキシャル層３に接する層を第２の材料で構成する。ここで、第１の材料を、後述する半導体基板１をエッチングにより除去する際に半導体基板１に対するエッチングの選択比が高い（半導体基板１に対してエッチングされ難い）材料とし、第２の材料は、エピタキシャル層３の最下層（上記例の場合、ＩｎＧａＡｓキャップ層）に対するエッチングの選択比が高い（エピタキシャル層３の最下層に対してエッチングされ易い）材料とすることが望ましい。例えば、エピタキシャル層３が上述したＨＢＴである場合、犠牲層２を構成する上記第１の材料をＩｎＧａＡｓとし、上記第２の材料をＩｎＰとすればよい。

また、犠牲層２は、後述する半導体基板１のエッチングの際に、半導体基板１を完全に除去するまでに、犠牲層２が除去されないだけの厚さがあればよい。例えば、犠牲層２の厚さは、半導体基板１を除去する方法、半導体基板１の厚さ、半導体基板１のエッチングレート、および選択比等を考慮して決定される。例えば、半導体基板１として厚さ６００ｕｍのＩｎＰ基板を用いた場合、塩酸系のエッチャントで除去する際の犠牲層２としては、夫々１００ｎｍ程度の厚さを有するＩｎＧａＡｓ層とＩｎＰ層とにより構成すればよい。

次に、図２Ｂに示されるように、半導体基板１上に形成されたエピタキシャル層３上に、第１の金属層４を島状に形成する（第２の工程）。例えば、第１の金属層４は、公知のリソグラフィ技術およびリフトオフ法を用いて形成される。

具体的に、第１の金属層４は、図２Ｂに示されるように、半導体基板１の厚さが均一な領域９０のエピタキシャル層３上に形成され、半導体基板１の厚さが均一でない領域のエピタキシャル層３上には形成されない。より具体的には、第１の金属層４は、半導体基板１の周縁部９１を除く領域のエピタキシャル層３上に形成される。

図３は、図２Ｂの製造工程における半導体基板１の平面を模式的に示す図である。なお、第１の金属層４から成る島の個数は、図３に示される個数に限定されない。

図３に示されるように、エピタキシャル層３が形成された半導体基板１の表面のうち、半導体基板１の縁から例えば５ｍｍ〜１０ｍｍ内側の領域に、第１の金属層４を島状に形成する。以下、このことについて詳細に説明する。

一般に、半導体基板の周縁部（縁周辺の部分）の厚さは半導体基板の中心部の厚さよりも薄い。例えば、半導体基板が３インチのＩｎＰ基板の場合、ＩｎＰ基板の厚さは、縁から５ｍｍ程度内側の箇所から縁に向かって薄くなる。例えば、ＩｎＰ基板の周縁部の厚さは、ＩｎＰ基板の中心部よりも、約１〜５ｕｍ程度薄い。そのため、前述したように、基板転写プロセスによって半導体基板と支持基板とを接合する際には、薄くなっている周縁部の領域では接合し難い。また、前述したように、半導体基板の周縁部はハンドリングする際に接合の妨げとなる異物が付着しやすい領域である。そのため、例えば半導体基板１の周縁部（厚さが均一でない領域）９１にまで第１の金属層４を堆積してしまうと、異物や厚さばらつきに起因して、半導体基板１の周縁部９１において安定した接合強度を得ることができず、半導体基板１の内側の領域９０と比較して接合強度が弱くなる。その結果、前述したように、その後の半導体素子の作製工程において、上記周縁部９１を起点としてエピタキシャル層３が剥離する等の問題が生じるおそれがある。

そこで、図２Ｂおよび図３に示したように、第１の金属層４を半導体基板１の周縁部９１を除く半導体基板の内側の領域９０に設ける。このように第１の金属層４を形成する領域を限定することにより、半導体基板１と支持基板１０との接合領域（接合面積）が限定されるので、接合工程において単位面積当たりに加わる接合荷重を増加させることができ、接合強度を増加させることができる。

更に望ましくは、第１の金属層４を形成する領域を、製品となる化合物半導体素子や化合物半導体素子が集積された機能回路をチップ化して切り出す有効領域のみに限定した方がよい。上記有効領域は、半導体基板の厚さやエピタキシャル層の厚さの均一性が半導体基板の中でも良好な領域であるため、半導体基板と支持基板とを接合する際に未接合や接合強度が弱い領域が生じることを防止できる。

また、図２Ｂおよび図３に示されるように、第１の金属層４は島状に形成される。すなわち、第１の金属層４は、複数分散して配置され、夫々の第１の金属層４の間には隙が設けられている。夫々の第１の金属層４は、図３に示されるように、平面視で矩形を面取りした形状、すなわち、平面視円形状とされる。

このように第１の金属層４を円形に近い形状とすることで、第１の金属層４を矩形状（角を有する形状）とする場合に比べて、その後の半導体素子の作製工程における加熱処理時の熱応力によって、第１の金属層４下に形成されたエピタキシャル層３が剥離するのを抑制することができる。また、第１の金属層４から成る夫々の島の面積は、特に制限されないが、後述する半導体基板１を除去する工程においてエピタキシャル層３の島の側面のエッチング量が島の面積に対して無視できる程度の大きさがあればよい。例えば、少なくともリソグラフィ工程におけるワンショットの面積程度あればよく、約１平方センチメートル以上の大きさがあればよい。

更に、第１の金属層４は、エピタキシャル層３との接着強度が高く、且つ放熱性を損ねない程度の高い熱伝導率を有していることが望ましい。そこで、本実施の形態では、第１の金属層４は多層構造を有する。

図４に、第１の金属層４の断面を模式的に示す。同図に示されるように、第１の金属層４は、例えば、異なる金属材料から成る２つの金属層が積層された構造を有する。例えば、第１の金属層４を構成する金属層のうちエピタキシャル層３に接する金属層４１は、チタン（Ｔｉ）を主成分とする金属材料で構成され、他方の金属層４２は、例えば金（Ａｕ）または銅（Ｃｕ）を主成分とする金属材料で構成される。これにより、放熱性を損なうことなく、エピタキシャル層３との接着性を向上させることが可能となる。

ただし、Ｔｉは、熱伝導率がＩｎＰやＧａＡｓ等の化合物半導体材料よりも低いため、金属層４１の膜厚を大きくすると放熱性が低下するおそれがある。そこで、Ｔｉから成る金属層４１は、放熱性を低下させないように、その膜厚をエピタキシャル層３との接着性が十分に保たれる範囲内で可能な限り薄くすることが望ましい。例えば、金属層４１の膜厚を３０ｎｍ以下とすることが望ましい。

また、放熱性の低下を抑えるためには、ＡｕまたはＣｕから成る金属層４２の膜厚も同様に、可能な限り薄くすることが望ましい。例えば、金属層４２の膜厚の下限値は、半導体基板１と支持基板１０と精度良く接合できるか否かによって決定される。すなわち、金属層４２の膜厚の下限値は、接合技術そのものに依存する。

次に、図２Ｃに示されるように、半導体基板１上の第１の金属層４が形成されていない領域のエピタキシャル層３および犠牲層２を除去する（第３の工程）。具体的には、第１の金属層４をエッチングマスクとして、例えば公知のウェットエッチングやドライエッチング法により、第１の金属層４が形成されていない領域のエピタキシャル層３および犠牲層２を除去する。

次に、図２Ｄに示されるように、半導体基板１とは別個に用意した支持基板１０上に、第２の金属層５を形成する（第４の工程）。

ここで、支持基板１０は、エピタキシャル層３を構成する化合物半導体よりも熱伝導率が高く、且つ上記化合物半導体と同程度の絶縁性を有する。例えば、Ｓｉ、ＳｉＣ、ＡｌＮ、ＧａＮ、およびダイヤモンドの何れかの材料で構成された基板を支持基板１０として用いる。これにより、化合物半導体素子の放熱性を損なわず、かつ化合物半導体素子間（夫々のエピタキシャル層３同士）を電気的に分離することができる。

また、支持基板１０は、例えば、半導体素子を形成する工程において支持基板１０をハンドリングしたときに支持基板１０自体が破壊されない程度の厚みを有するように、可能な限り薄くすることが望ましい。例えば、支持基板１０としてＳｉＣ基板を用いた場合、１００〜１５０μｍ程度の厚さが望ましい。このように支持基板１０の厚さを可能な限り薄くすることで、支持基板１０の熱抵抗を小さくすることができ、放熱性を向上させることができる。

第２の金属層５は、例えば公知の真空蒸着法やスパッタリング法により、支持基板１０上に金属を堆積することにより形成される。第２の金属層５は、第１の金属層４と同様に、多層構造を有する。

図５に、第２の金属層５の断面を模式的に示す。同図に示されるように、第２の金属層５は、例えば、異なる金属材料から成る２つの金属層が積層された構造を有する。例えば、第２の金属層５を構成する２つの金属層のうち支持基板１０に接する金属層５１は、Ｔｉを主成分とする金属材料で構成され、他方の金属層５２は、例えばＡｕまたはＣｕを主成分とする金属材料で構成される。これにより、放熱性を損なうことなく、支持基板１０との接着性を向上させることが可能となる。なお、放熱性の観点から、第２の金属層５の厚さも、第１の金属層４と同様に可能な限り薄くすることが望ましいが、第１の金属層４の厚さと同じにする必要はない。

次に、図２Ｅに示されるように、第１の金属層４と第２の金属層５とを接合することによって半導体基板１と支持基板１０とを貼り合せる（第５の工程）。具体的には、第１の金属層４と、支持基板１０の厚さが均一な領域（支持基板１０の内側の領域）８０に形成された第２の金属層５とを接合させる。接合する際には、接合時の温度が素子形成工程中での最高温度よりも低いことが望ましい。例えば、上述したＩｎＰ系ＧａＡｓＳｂベースＨＢＴの場合、最高プロセス温度は４００℃であるので、それよりも低い温度で接合することが望ましい。接合温度が高い場合、接着層（第１の金属層４および第２の金属層５）とエピタキシャル層３との間や、上記接着層と支持基板１０との間に熱応力が生じ、エピタキシャル層３が劣化または破壊されるおそれがある。

上記のような低い接合温度で第１の金属層４と第２の金属層５とを接合する方法としては、表面活性化接合法を例示することができる。表面活性化接合法は、高真空中で接合面を表面処理することにより、接合面の表面の原子を化学結合しやすい状態にする手法である。具体的に、表面活性化接合法によって半導体基板１と支持基板１０とを貼り合せる場合、第１の金属層４と第２の金属層５の夫々の表面をＡｒプラズマまたは分子線でエッチングすることにより、上記表面のわずかな不純物を除去し、原子が結合しやすいように第１の金属層４および第２の金属層５の表面を活性化させた後、第１の金属層４と第２の金属層５とを接合させる。

次に、図２Ｆに示されるように、半導体基板１を、エピタキシャル層３を残して除去する（第６の工程）。具体的には、犠牲層２、エピタキシャル層３、第１の金属層４、第２の金属層５、および支持基板１０を残して、半導体基板１のみを除去する。例えば、バックグラインダーを用いて半導体基板１を機械的に研削し、半導体基板１を薄層化した後、犠牲層２と半導体基板１のエッチング選択比が十分にとれる公知のエッチング法によって、薄層となった半導体基板１を除去すればよい。この手法で半導体基板１を除去する場合、機械的な研削によって半導体基板１が薄くなるにつれて、研削時に半導体基板１を介してエピタキシャル層３や支持基板１０に加わる負荷が増大する。そのため、バックグラインダーによる研削量は、エピタキシャル層３と支持基板１１との接合強度によって規定される。したがって、研削時の負荷によってエピタキシャル層３が剥離しない厚さまで半導体基板１を薄くした後で、エッチング法により半導体基板１を除去すれば、エピタキシャル層３等にダメージを与えることなく、効率良く半導体基板１を除去することが可能となる。例えば、上述したＩｎＰ系ＧａＡｓＳｂベースＨＢＴの場合、ＩｎＰ基板から成る半導体基板１を１０ｕｍ〜１００ｕｍ程度の厚さを残すようにバックグラインダーを用いて研削した後に、塩酸系エッチャントを用いて半導体基板１を完全に除去し、最後に、犠牲層２の第１の材料であるＩｎＧａＡｓとクエン酸系エッチャントで選択的に除去し、第２の材料であるＩｎＰ層を塩酸系エッチャントで選択的に除去すればよい。これにより、図１に示されるように、島状に分離されたエピタキシャル層３のみが第１の金属層４および第２の金属層５を介して支持基板１０上に形成された状態となり、上記の半導体装置１００が形成される。

その後の製造工程において、半導体装置１００におけるエピタキシャル層３にＨＢＴ等の半導体素子を形成し、各種の工程を経た後に、半導体素子が形成されたエピタキシャル層３毎に支持基板１０を切削して切り出すことにより、複数の半導体チップが形成される。

以上、本発明によれば、第１の金属層４を島状に形成することにより、エピタキシャル層３を複数分散して形成することができるから、例えば、その後の半導体素子の作製工程における加熱によって生じる支持基板１０とエピタキシャル層３との間の熱応力によるひずみを緩和させることができる。これにより、エピタキシャル層３の結晶品質の劣化やエピタキシャル層３の破壊を防止することが可能となる。

また、本発明によれば、化合物半導体から成るエピタキシャル層３が形成された半導体基板１と支持基板１０とが、上記化合物半導体よりも熱伝導率が高く且つヤング率が低い（塑性変形し易い）第１および第２の金属層４、５を介して接合されるので、半導体基板１と支持基板１０とを直接接合する場合に比べて、接合の際に半導体基板１と支持基板１０の夫々に要求される表面平坦性が緩和される。これにより、半導体基板１と支持基板１０との接合が容易となり、接合によるエピタキシャル層３の欠けや浮きの発生を抑えることが可能となる。

また、エピタキシャル層３を構成する化合物半導体よりも熱伝導率の高い支持基板１０と半導体基板１とを接合するための接着層として第１および第２の金属層４，５を用いるので、接着層を用いたことによる放熱性の低下を抑えることができる。

すなわち、本発明によれば、高い放熱性を有し、且つ良質な結晶品質を有する化合物半導体素子から成る半導体装置を製造することが可能となる。

更に、本発明のように、第１の金属層４を、半導体基板１の周縁部９１を除いた半導体基板１の厚さが均一な内側の領域９０に形成することにより、エピタキシャル層３のクラックが発生する起点となる接合不良箇所の発生（エピタキシャル層３の欠けや浮きの発生）を抑えることができるので、良質な結晶品質を有する化合物半導体素子の実現に資する。

また、接着層となる第１の金属層４が形成される領域を上記のように限定することにより、半導体基板１と支持基板１０との接合領域が限定されるので、接合時に半導体基板と支持基板の間に加わる単位面積当たりの荷重を増やすことができ、接合強度を増加させることができる。

また、金属層４，５を上記のように２層構造とすることにより、放熱性の低下を抑えつつ、エピタキシャル層３と第１の金属層４との密着性および第２の金属層５と支持基板１０との密着性を向上させることが可能となる。また、第１の金属層４と第２の金属層５とを同一の金属材料からなる面で接合するので、接合が容易となる。

更に、本発明のように、エピタキシャル層３を平面視円形状に形成することにより、エピタキシャル層３を矩形状に形成する場合に比べて、熱応力等によってエピタキシャル層３が剥離し難くなり、エピタキシャル層３の破壊等を防止することが可能となる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、第１の金属層４および第２の金属層５を２層構造とする場合を例示したが、例えばＴｉとＡｕ（Ｃｕ）との間に別の金属材料を挿入して３層以上の構造としてもよい。また、放熱性を損なわず、エピタキシャル層３と十分に密着させることが可能な金属材料を用いることができる場合には、第１の金属層５をその金属材料を用いた単層構造としてもよい。

金属層４１および金属層５１を構成する金属材料としてＴｉを例示したが、これに限られず、エピタキシャル層３や支持基板１０との密着性を高めることができるのであれば、別の金属材料を用いてもよい。また、金属層４１と金属層５１を別の金属材料としてもよい。

また、半導体基板１と支持基板１０とを貼り合せる方法として表面活性化接合法を例示したが、これに限られず、表面活性化接合と同等の条件（例えば低い接合温度等）やエピタキシャル層３に影響を与えない条件で第１の金属層４と第２の金属層５とを接合できることができるのであれば、他の方法を用いることも可能である。

１００…半導体装置、１…半導体基板、２…犠牲層、３…エピタキシャル層、４…第１の金属層、５…第２の金属層、４１、４２、５１、５２…金属層、１０…支持基板、８０…支持基板の厚さが均一な領域、９０…半導体基板の厚さが均一な領域、９１…半導体基板の周縁部。

Claims

半導体基板上に、化合物半導体の結晶層を形成する第１の工程と、
前記第１の工程で形成された結晶層上に、第１の金属層を島状に形成する第２の工程と、
前記半導体基板上の前記第１の金属層が形成されていない領域の前記結晶層を除去する第３の工程と、
前記化合物半導体より熱伝導率が高い支持基板上に、第２の金属層を形成する第４の工程と、
前記第１の金属層と前記第２の金属層とを接合することによって、前記半導体基板と前記支持基板とを貼り合せる第５の工程と、
前記半導体基板を前記結晶層を残して除去する第６の工程と、を含み、
前記第１の金属層は、平面視円形状に形成される
ことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記第１の金属層は、前記半導体基板の厚さが均一な領域に形成された前記結晶層上に形成される、
ことを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記第１の金属層および第２の金属層は夫々多層構造を有し、
前記第１の金属層を構成する複数の金属層のうち前記結晶層に接する金属層と、前記第２の金属層を構成する複数の金属層のうち前記支持基板に接する金属層とは、チタンを主成分とする金属材料で構成され、
前記第１の金属層を構成する複数の金属層のうち前記第２の金属層と接合される金属層と、前記第２の金属層を構成する複数の金属層のうち前記第１の金属層と接合される金属層とは、金または銅を主成分とする金属材料で構成される
ことを特徴とする半導体装置の製造方法。