JP6100489B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、例えば小径の半導体チップと大径の半導体チップとを含むチップ積層体を基材の上面に搭載する半導体装置の製造に適用して有効な技術に関する。

特許文献１は、配線基板の上面にコントローラチップを搭載し、このコントローラチップの上面にメモリチップを積層したＳＩＰ(System In Package)型半導体装置を開示している。メモリチップを制御するコントローラチップは、バンプ（突起）電極を介して配線基板の上面にフリップチップ（フェイスダウン）実装されており、配線基板とコントローラチップとの隙間には、接着剤が充填されている。一方、メモリチップは、接着剤を介してコントローラチップの上面にフェイスアップ実装されており、メモリチップの電極パッド（ボンディングパッド）と配線基板の電極パッド（ボンディングリード）は、ワイヤを介して電気的に接続されている。

特許文献２および特許文献３は、対向配置されたメタル基板と配線基板との間に複数の半導体チップ（チップ積層体）を搭載したＣＯＣ(Chip On Chip)型半導体装置を開示している。チップ積層体を構成する複数の半導体チップは、複数のメモリチップと、これらのメモリチップを制御するインターフェイスチップとからなり、それぞれの半導体チップを貫通して設けられた貫通電極およびこの貫通電極の両端に設けられたバンプ電極を介して互いに電気的に接続されている。上記チップ積層体は、メモリチップよりも面積の小さいインターフェイスチップが配線基板に最も近い位置に配置されており、このインターフェイスチップのバンプ電極と配線基板の電極パッドがワイヤバンプを介して電気的に接続されている。

特開２００５−１９１０５３号公報 特開２０１１−１８７５７４号公報 特開２０１０−２５１４０８号公報

上記特許文献２や特許文献３のようなチップ積層体構造を実現する場合、最初に基材（配線基板）の上面に第１半導体チップを搭載し、次に、この第１半導体チップの上に第１半導体チップよりも大径の第２半導体チップを積層しようとすると、第２半導体チップが下層の第１半導体チップに対して傾くなど、組み立て上、困難な問題が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願の一実施の形態における半導体装置の製造方法は、以下の工程を含む。
（ａ）第１主面、前記第１主面に形成された第１主面パッド、前記第１主面パッド上に形成された第１導電性部材を有する第１半導体チップを、前記第１主面とは反対側の第１裏面がサポート基板と対向するように配置して、前記サポート基板上に搭載する工程；
（ｂ）前記（ａ）工程の後、第２主面、前記第２主面に形成された第２主面パッド、前記第２主面パッド上に形成された第２導電性部材、前記第２主面とは反対側の第２裏面に形成され、かつ前記第２主面パッドと電気的に接続された第２裏面パッドを有し、前記第１半導体チップよりも外形寸法が小さい第２半導体チップを、前記第２裏面が前記第１半導体チップの前記第１主面と対向するように配置して、前記第１半導体チップの前記第１主面上に搭載し、前記第１導電性部材を介して前記第１半導体チップの前記第１主面パッドと前記第２半導体チップの前記第２裏面パッドを電気的に接続する工程；
（ｃ）前記（ｂ）工程の後、前記第１半導体チップ、前記第２半導体チップ、および前記第２導電性部材を封止材により封止する工程；
（ｄ）前記（ｃ）工程の後、第３面、前記第３面に形成された複数のボンディングリード、前記第３面とは反対側の第４面に形成された複数のバンプランドを有するベース基板を、前記第３面が前記サポート基板と対向するように配置して前記封止材で固定し、前記ベース基板の前記ボンディングリードと前記第２半導体チップの前記第２導電性部材を電気的に接続する工程；
（ｅ）前記（ｄ）工程の後、前記ベース基板の前記複数のバンプランドのそれぞれに外部端子を配置する工程。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

サポート基板上に第１半導体チップを搭載した後、第１半導体チップ上に第１半導体チップよりも外形寸法の小さい第２半導体チップを搭載することにより、第１半導体チップ上に搭載される第２半導体チップの傾きやガタつきを抑制できるので、第１半導体チップと第２半導体チップの接続部に過剰なストレスが加わることを抑制できる。

実施の形態１の半導体装置の上面側平面図である。 実施の形態１の半導体装置の裏面側平面図である。 図１のＡ−Ａ線断面図である。 マイコンチップの主面側平面図である。 マイコンチップの裏面側平面図である。 マイコンチップの一部拡大断面図である。 メモリチップの主面側平面図である。 メモリチップの一部拡大断面図である。 （ａ）は、実施の形態１の半導体装置の製造に用いる大型基板のチップ搭載面を示す平面図、（ｂ）は、大型基板の断面図である。 実施の形態１の半導体装置の製造に用いる半導体ウエハの平面図である。 実施の形態１の半導体装置の製造方法を示す平面図である。 実施の形態１の半導体装置の製造方法を示す一部拡大断面図である。 図１１に続く半導体装置の製造方法を示す平面図である。 図１２に続く半導体装置の製造方法を示す一部拡大断面図である。 図１３に続く半導体装置の製造方法を示す平面図である。 図１４に続く半導体装置の製造方法を示す一部拡大断面図である。 実施の形態１の半導体装置の製造に用いる半導体ウエハの平面図である。 図１６に続く半導体装置の製造方法を示す一部拡大断面図である。 実施の形態１の半導体装置の製造に用いる大型配線基板のチップ搭載面を示す平面図である。 実施の形態１の半導体装置の製造に用いる大型配線基板の実装面を示す平面図である。 図１８に続く半導体装置の製造方法を示す一部拡大断面図である。 図１６に続く半導体装置の製造方法の別例を示す一部拡大断面図である。 図１８に続く半導体装置の製造方法の別例を示す平面図である。 図１８に続く半導体装置の製造方法の別例を示す平面図である。 図２１に続く半導体装置の製造方法を示す一部拡大断面図である。 実施の形態１の半導体装置の変形例を示す断面図である。 実施の形態２の半導体装置の製造方法を示す一部拡大断面図である。 図２７に続く半導体装置の製造方法を示す一部拡大断面図である。 図２８に続く半導体装置の製造方法を示す一部拡大断面図である。 図２９に続く半導体装置の製造方法を示す一部拡大断面図である。 図３０に続く半導体装置の製造方法を示す一部拡大断面図である。 図３１に続く半導体装置の製造方法を示す一部拡大断面図である。 図３２に続く半導体装置の製造方法を示す一部拡大断面図である。 図３３に続く半導体装置の製造方法を示す一部拡大断面図である。 図３４に続く半導体装置の製造方法を示す一部拡大断面図である。 図３５に続く半導体装置の製造方法を示す一部拡大断面図である。 図３６に続く半導体装置の製造方法を示す一部拡大断面図である。 実施の形態２の半導体装置を示す断面図である。 実施の形態２の半導体装置の変形例を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。

（実施の形態１）
＜半導体装置＞
図１は、実施の形態１の半導体装置の上面側平面図である。図２は、この半導体装置の裏面側平面図である。図３は、図１のＡ−Ａ線断面図である。

本実施の形態１の半導体装置１０は、ベース基板（基材）１１上に２枚の半導体チップ（マイコンチップ１２およびメモリチップ１３）からなるチップ積層体を搭載したＳＩＰ(System In Package)型半導体装置である。

ベース基板１１は、例えばガラス繊維や炭素繊維にエポキシ樹脂などの合成樹脂を含浸させて形成した絶縁材と、この絶縁材の両面に形成した２層の配線層とを備えた、いわゆる２層配線基板である。ベース基板１１は、平面形状が四角形からなり、その外形寸法は、例えば縦×横＝１４ｍｍ×１４ｍｍ、厚さ＝０．２２ｍｍである。

上記２層の配線層は、ベース基板１１のチップ搭載面（図３では、ベース基板１１の上面）に形成された複数のボンディングリード（電極パッド）１４と、ベース基板１１の裏面（実装面）に形成された複数のバンプランド（電極パッド）１５とからなる。複数のボンディングリード１４および複数のバンプランド１５は、例えば銅（Ｃｕ）膜とその表面に形成したメッキ膜とで構成されている。メッキ膜は、例えば錫（Ｓｎ）を主成分とする金属膜で構成されている。なお、主成分とは、金属膜を構成する主要な材料を指し、この金属膜の内部に微小な不純物や他の金属材料が含まれている場合も含むことを意味している。

また、複数のボンディングリード１４と複数のバンプランド１５のそれぞれは、ベース基板１１の内部（絶縁材）に形成されたスルーホール配線１６を介して互いに電気的に接続されている。さらに、ベース基板１１のチップ搭載面および裏面は、電極パッド（ボンディングリード１４、バンプランド１５）が形成された領域を除き、ソルダーレジスト（絶縁膜）１７で覆われている。

上記ベース基板１１のチップ搭載面上には、マイコンチップ１２が搭載されている。マイコンチップ１２は、その主面をベース基板１１に対向させた状態でベース基板１１のチップ搭載面上に搭載されている。

図４は、マイコンチップ１２の主面側平面図である。図５は、マイコンチップ１２の裏面側平面図である。図６は、マイコンチップ１２の一部拡大断面図である。

マイコンチップ１２は、平面形状が四角形からなり、その外形寸法は、例えば縦×横＝６ｍｍ×６ｍｍ、厚さ＝５０μｍである。図６に示すように、マイコンチップ１２は、例えばｐ型のシリコン基板３０を有している。また、シリコン基板３０の主面には、ロジック回路の回路素子（第２半導体素子）を構成する複数のｎチャネル型ＭＯＳトランジスタ（Ｑｎ）が形成されている。すなわち、本実施の形態のマイコンチップ１２は、メモリチップ１３を制御する半導体チップである。なお、シリコン基板３０の主面には、さらにｐチャネル型ＭＯＳトランジスタなど、ロジック回路を構成する他の回路素子（半導体素子）も形成されているが、それらの図示は省略する。

上記複数の回路素子の上部には、回路素子間を接続する複数層の配線３１が形成されている。これらの配線３１は、例えば銅（Ｃｕ）あるいはアルミニウム（Ａｌ）などの金属膜で構成されている。また、回路素子と配線３１との間、および下層の配線３１と上層の配線３１との間には、酸化シリコン膜などからなる複数層の層間絶縁膜３２が形成されている。さらに、これらの層間絶縁膜３２には、回路素子と配線３１、および下層の配線３１と上層の配線３１とを電気的に接続する複数のコンタクト層３３が形成されている。

マイコンチップ１２の主面の最上層には、ロジック回路を保護する表面保護膜（パッシベーション膜）３４が形成されている。表面保護膜３４は、例えば酸化シリコン膜と窒化シリコン膜とを積層した絶縁膜からなる。また、マイコンチップ１２の最上層には、表面保護膜３４の一部を開口し、配線３１の一部を露出することによって形成した複数の主面パッド（電極パッド）３５が形成されている。

上記複数の主面パッド３５のそれぞれの表面には、ピラー状のバンプ電極３６が形成されている。バンプ電極３６は、例えば主面パッド３５に近い側から銅（Ｃｕ）膜、および錫（Ｓｎ）−銀（Ａｇ）合金からなる半田膜を順次積層した金属膜で構成されている。

マイコンチップ１２の主面に形成された上記複数の主面パッド３５およびそれらの表面に形成されたバンプ電極３６は、図４に示すように、マイコンチップ１２の４つの辺に沿って一列に配置されている。そして、図３に示すように、マイコンチップ１２は、これらのバンプ電極３６を介してベース基板１１のボンディングリード１４に電気的に接続されている。

図６に示すように、マイコンチップ１２のシリコン基板３０には、マイコンチップ１２の裏面から配線３１に達する複数の貫通電極３７が形成されている。これらの貫通電極３７は、例えばシリコン基板３０に開口した貫通孔に銅（Ｃｕ）膜を埋め込むことによって形成される。また、マイコンチップ１２の裏面には、上記複数の貫通電極３７のそれぞれに電気的に接続された裏面パッド３８が形成されている。裏面パッド３８は、例えば銅（Ｃｕ）膜とその表面に形成したメッキ膜とで構成されている。メッキ膜は、例えば錫（Ｓｎ）を主成分とする金属膜で構成されている。

このように、マイコンチップ１２に形成された複数の回路素子は、配線３１、コンタクト層３３、および主面パッド３５を介してマイコンチップ１２の主面のバンプ電極３６と電気的に接続されている。また、これらの回路素子は、配線３１、コンタクト層３３、および貫通電極３７を介してマイコンチップ１２の裏面の裏面パッド３８と電気的に接続されている。

図３に示すように、マイコンチップ１２の裏面上には、メモリチップ１３が搭載されている。メモリチップ１３は、その主面をマイコンチップ１２の裏面と対向させた状態でマイコンチップ１２の裏面上に搭載されている。

また、マイコンチップ１２の裏面とメモリチップ１３の主面との隙間には、接着剤４７が充填されている。本実施の形態１では、接着剤４７として、熱硬化性樹脂フィルムの一種であるＮＣＦ(Non Conductive Film)、または熱硬化性樹脂ペーストの一種であるＮＣＰ(Non Conductive Paste)が用いられている。

なお、ＮＣＦとは、一般社団法人である日本半導体製造装置協会(ＳＥＡＪ：Semiconductor Equipment Association of Japan)で定められているものであり、半導体チップの固定（接着）や、半導体チップの電極面（主面）と基材（配線基板）の回路面（チップ搭載面）との接着に用いられ、アンダーフィルの機能を兼ねるだけでなく、接着・絶縁の機能を同時に持つフィルム状の接続材料である。

また、ＮＣＰもＮＣＦと同様、半導体チップの固定（接着）と、アンダーフィルの機能と、接着・絶縁の機能を同時に持つ接続材料である。ＮＣＦがあらかじめフィルム状に加工されたものであるのに対し、ＮＣＰの場合はペースト状となっており、半導体チップと基材との隙間などに注入した後、加熱硬化させるものである。ＮＣＦに比べて流動性が高いため、狭い隙間も容易に充填できる利点がある。

図７は、メモリチップ１３の主面側平面図である。図８は、メモリチップ１３の一部拡大断面図である。

メモリチップ１３は、平面形状が四角形からなり、その外形寸法は、例えば縦×横＝９．２ｍｍ×８．６ｍｍ、厚さ＝２６０μｍである。すなわち、マイコンチップ１２の裏面上に搭載されたメモリチップ１３の外形寸法は、マイコンチップ１２の外形寸法（縦×横＝６ｍｍ×６ｍｍ）よりも大きい。

図８に示すように、メモリチップ１３は、例えばｐ型のシリコン基板４０を有している。また、シリコン基板４０の主面には、半導体メモリの一種であるＤＲＡＭ(Dynamic Random Access Memory)のメモリセル（ＭＣ）が形成されている。ＤＲＡＭのメモリセル（ＭＣ）は、メモリセル選択用ＭＯＳトランジスタ（Ｑｓ）と、メモリセル選択用ＭＯＳトランジスタ（Ｑｓ）に直列に接続された情報蓄積用容量素子（Ｃ）とで構成されている。なお、シリコン基板４０の主面には、ＤＲＡＭ回路（メモリセルアレイおよび周辺回路）を構成する他の回路素子（半導体素子）も形成されているが、それらの図示は省略する。なお、本実施の形態では、ＤＲＡＭ回路を有するメモリチップ１３について説明したが、メモリチップ１３に形成される回路は、フラッシュメモリ回路やその他のメモリ回路であってもよい。

上記複数の回路素子の上部には、回路素子間を接続する複数層の配線４１が形成されている。また、回路素子と配線４１との間、および下層の配線４１と上層の配線４１との間には、複数層の層間絶縁膜４２が形成されている。さらに、これらの層間絶縁膜４２には、回路素子と配線４１、および下層の配線４１と上層の配線４１とを電気的に接続する複数のコンタクト層４３が形成されている。

メモリチップ１３の主面の最上層には、ＤＲＡＭ回路を保護する表面保護膜（パッシベーション膜）４４が形成されている。また、メモリチップ１３の最上層には、表面保護膜４４の一部を開口し、配線４１の一部を露出することによって形成した複数の主面パッド（電極パッド）４５が形成されている。

上記複数の主面パッド４５のそれぞれの表面には、ボール（球体）状のバンプ電極４６が形成されている。バンプ電極４６は、例えば主面パッド４５に近い側から銅（Ｃｕ）膜、ニッケル（Ｎｉ）膜、および錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）合金からなる半田膜を順次積層した金属膜で構成されている。

メモリチップ１３の主面に形成された上記複数の主面パッド４５およびそれらの表面に形成されたバンプ電極４６は、図７に示すように、メモリチップ１３の短辺（図７のＹ方向に沿った辺）の中央部に配置され、かつ長辺（図７のＸ方向に沿った辺）に沿って形成されている。そして、図３に示すように、メモリチップ１３は、これらのバンプ電極４６を介してマイコンチップ１２の裏面パッド３８と電気的に接続されている。

なお、図面では簡略化して示しているが、メモリチップ１３の主面に形成された上記主面パッド４５の数は約１２００個であり、例えばメモリチップ１３の長辺（Ｘ方向）に沿って約３００個×４ブロックのレイアウトで配置されている。また、互いに隣り合う主面パッド４５のピッチは、メモリチップ１３の短辺方向（Ｙ方向）が４０μｍ、長辺方向（Ｘ方向）が５０μｍである。すなわち、このメモリチップ１３は、バス幅を広げることによってデータ伝送速度の高速化を図るために、通常のＤＲＡＭチップよりも多数の入出力ピン（主面パッド４５）を備えている。従って、バンプ電極４６を介してこのメモリチップ１３の主面パッド４５と電気的に接続されるマイコンチップ１２の裏面パッド３８の数も、約１２００個程度である。

図３に示すように、上記メモリチップ１３の裏面は、接着剤４８を介してサブ基板（サポート基板）５０のチップ搭載面（図３では、サブ基板５０の下面）に固定されている。サブ基板５０は、例えば平坦な合成樹脂板からなり、その外形寸法は、ベース基板１１の外形寸法と同一（例えば縦×横＝１４ｍｍ×１４ｍｍ）である。また、接着剤４８は、例えばダイアタッチフィルム(Die attach Film：ＤＡＦ)と呼ばれる、ダイボンド剤の機能とダイシングテープの機能とを兼ねたフィルム状接着剤である。

上記サブ基板５０は、メモリチップ１３を支持する基材であることから、配線層は形成されていない。なお、サブ基板５０は、合成樹脂板以外のもの、例えばガラス、セラミック、金属などの板材で構成することもできる。

上記サブ基板５０とベース基板１１とに挟まれた２枚の半導体チップ（マイコンチップ１２およびメモリチップ１３）は、サブ基板５０とベース基板１１との隙間に充填された封止材４９によって気密封止されている。

本実施の形態１では、上記封止材４９として、前述したＮＣＦが用いられている。また、ＮＣＦに代えてＮＣＰを用いることもできる。しかし、ベース基板１１との貼り合わせを考慮すると、封止材４９の場合は、ペースト状の封止材よりも平坦度を確保し易いフィルム状の封止材を用いることが好ましい。

一方、ベース基板１１の裏面（実装面）に形成された複数のバンプランド１５のそれぞれの表面には、半導体装置１０の外部端子を構成する半田ボール（半田材）１８が接続されている。本実施の形態１の半導体装置１０は、これらの半田ボール１８を介して図示しない実装基板（マザーボード）に実装される。すなわち、半導体装置１０のベース基板１１は、そのチップ搭載面上に搭載された２枚の半導体チップ（マイコンチップ１２およびメモリチップ１３）を実装基板（マザーボード）に接続するためのインターポーザ基板として機能している。

上記半田ボール１８は、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）合金、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）合金など、鉛（Ｐｂ）を実質的に含まない、いわゆる鉛フリー半田で構成されている。

このように、本実施の形態１の半導体装置１０は、マイコンチップ１２の主面パッド３５に形成された複数のバンプ電極３６を介してマイコンチップ１２とベース基板１１とを電気的に接続し、かつメモリチップ１３の主面パッド４５に形成された複数のバンプ電極４６を介してメモリチップ１３とマイコンチップ１２とを電気的に接続する。これにより、マイコンチップ１２を介してベース基板１１とメモリチップ１３とを電気的に接続するデータ伝送経路の長さを最短化できるので、データ伝送速度の高速化を図ることができる。

ところで、本発明者は、本実施の形態１の半導体装置１０のように、ベース基板１１上にマイコンチップ１２とメモリチップ１３とからなるチップ積層体を搭載するＳＩＰ型半導体装置の製造方法について検討した。

一般に、ＳＩＰ型半導体装置のマイコンチップ（メモリチップを制御する半導体チップ）は、外部機器との間で信号の入出力を行う外部インタフェース回路と、内部機器（ここではメモリチップ）との間で信号の入出力を行う内部インタフェース回路とを有している。従って、ベース基板（配線基板）とチップ積層体とを繋ぐデータ伝送経路の長さを短くし、ＳＩＰ型半導体装置の高速動作を実現するためには、ベース基板に近い側にマイコンチップを配置し、このマイコンチップの上にメモリチップを積層する構成を採用することが望ましい。

また、一般に、半導体チップの製造工程では、半導体チップの外形寸法を縮小し、１枚の半導体ウエハから取得できるチップ数を増やすことによって、生産効率の向上、製造コストの低減を図っている。そのため、マイコンチップの外形寸法は、年々小さくなる傾向にある。ところが、メモリチップの場合は、大容量化の要求に伴って、その外形寸法が年々大きくなる傾向にあり、最近では、少なくとも縦×横＝６ｍｍ×６ｍｍを超える外形寸法が一般的となっている。すなわち、マイコンチップの外形寸法とメモリチップの外形寸法との差は、年々拡大されつつある。

そのため、ＳＩＰ型半導体装置の製造工程において、ベース基板（配線基板）上に小径のマイコンチップを搭載した後、マイコンチップ上に大径のメモリチップを積層すると、マイコンチップに対するメモリチップのオーバーハング量が大きくなり、メモリチップに傾きやガタつきが発生し易くなる。その結果、マイコンチップとメモリチップとの接続部に過剰なストレスが加わって両者の接続信頼性が低下したり、メモリチップのオーバーハング部にクラックが発生したりするなど、ＳＩＰ型半導体装置の信頼性および製造歩留まりの低下を引き起こす。

そこで、本実施の形態１では、以下に説明する方法を用いてＳＩＰ型の半導体装置１０を製造する。

＜半導体装置の製造方法＞
以下、本実施の形態１の半導体装置１０の製造方法について、図面を参照しながら工程順に説明する。

１．基材およびチップ準備工程：
図９（ａ）は、本実施の形態１の半導体装置の製造に用いる大型基板のチップ搭載面を示す平面図、同図（ｂ）は、この大型基板の断面図である。

まず、図９に示す大型基板１００を準備する。大型基板１００は、平面形状が長方形からなる平坦な基板であり、図９（ａ）の二点鎖線で示すダイシングラインＤＬ１によって複数（ここでは６個）のデバイス領域に区画されている。複数のデバイス領域のそれぞれは、大型基板１００をデバイス領域の外縁（ダイシングラインＤＬ１）に沿って切断したときに、前述した半導体装置１０のサブ基板５０となる領域であり、サブ基板５０と同一の外形寸法を有している。

また、上記大型基板１００を準備する工程と並行し、図１０に示す半導体ウエハ２０をダイシング（切断）することによって、複数のメモリチップ（第１半導体チップ）１３を準備する。図７および図８に示したように、複数のメモリチップ１３のそれぞれの主面（第１主面）には、ＤＲＡＭ回路を構成する複数の回路素子（第１半導体素子）および複数の主面パッド（第１主面パッド）４５が形成されている。また、複数の主面パッド４５のそれぞれの表面には、バンプ電極（第１導電性部材）４６が形成されている。

なお、主面パッド４５の表面に形成するバンプ電極４６は、ボール（球体）状のものに限られるものではなく、例えばマイコンチップ１２の主面パッド３５の表面に形成されたバンプ電極３６のようなピラー状のものであってもよい。

上記半導体ウエハ２０をダイシングする際は、その裏面に前述した接着剤４８（ダイアタッチフィルム、第１接着剤）を貼り付け、半導体ウエハ２０と接着剤４８を同時に切断する。このようにすると、個片化された複数のメモリチップ１３のそれぞれの裏面には、メモリチップ１３と同一の外形寸法を有する接着剤４８が残留する。これにより、メモリチップ１３を大型基板１００に搭載する際、大型基板１００の各デバイス領域に接着剤を供給する工程が不要となる。

２．ダイボンディング工程：
次に、図１１（大型基板１００の平面図）および図１２（大型基板１００の一つのデバイス領域を示す断面図）に示すように、大型基板１００の各デバイス領域にメモリチップ１３を搭載する。メモリチップ１３の搭載は、メモリチップ１３の裏面（接着剤４８が貼り付けられた面、第１裏面）を大型基板１００のチップ搭載面（第１面）と対向させる、いわゆるフェイスアップ実装方式によって行う。すなわち、接着剤４８を介してメモリチップ１３の裏面を大型基板１００のチップ搭載面に貼り付けた後、大型基板１００を加熱し、接着剤４８を硬化させることによって、メモリチップ１３を大型基板１００のチップ搭載面に固定する。大型基板１００のデバイス領域とメモリチップ１３との位置合わせは、例えば大型基板１００の各デバイス領域に形成した基準マーク２２を利用して行う。

なお、メモリチップ１３のダイボンディングは、ダイアタッチフィルム（接着剤４８）を利用する方法に限定されるものではなく、例えば大型基板１００の各デバイス領域にペースト状の接着剤を供給する方法によって行うこともできる。ペースト状の接着剤（ペ付け剤）は、ダイアタッチフィルムよりも安価であるという利点がある。

次に、図１３および図１４に示すように、メモリチップ１３の主面上にフィルム状の接着剤（第２接着剤）４７を搭載する。この接着剤４７は、前述したＮＣＦであり、その外形寸法は、メモリチップ１３の外形寸法より小さく、かつ、次の工程でメモリチップ１３の主面上に搭載するマイコンチップ１２の外形寸法より大きい。なお、前述したように、接着剤４７は、ＮＣＰで構成することもできる。

メモリチップ１３の主面上にＮＣＦのようなフィルム状の接着剤４７を搭載する場合は、真空ラミネート法を採用することが好ましい。これにより、バンプ電極４６が形成されたメモリチップ１３の主面と接着剤４７との間に空隙が生じることを防ぐことができる。

次に、図１５および図１６に示すように、メモリチップ１３の主面上にマイコンチップ１２を搭載する。図４および図６に示したように、マイコンチップ１２の主面（第２主面）には、ロジック回路を構成する複数の回路素子（第２半導体素子）および複数の主面パッド（第２主面パッド）３５が形成されている。また、複数の主面パッド３５のそれぞれの表面には、バンプ電極（第２導電性部材）３６が形成されている。さらに、図５および図６に示したように、マイコンチップ１２の裏面（第２裏面）には、シリコン基板３０に形成された複数の貫通電極３７のそれぞれに電気的に接続された複数の裏面パッド３８が形成されている。

なお、主面パッド３５の表面に形成するバンプ電極３６は、ピラー状のものに限られるものではなく、例えばメモリチップ１３の主面パッド４５の表面に形成されたバンプ電極４６のようなボール（球体）状のものであってもよい。また、マイコンチップ１２のバンプ電極３６やメモリチップ１３のバンプ電極４６は、金（Ａｕ）の突起電極で構成することもできる。

マイコンチップ１２は、メモリチップ１３と同様、大型基板１００を準備する工程と並行して準備する。すなわち、図１７に示す半導体ウエハ２１をダイシング（切断）することによって、複数のマイコンチップ（第２半導体チップ）１２を準備する。

上記半導体ウエハ２１をダイシングする際は、その裏面にダイシングフィルム２３を貼り付け、半導体ウエハ２１のみを切断する。このようにすると、個片化された複数のマイコンチップ１２もダイシングフィルム２３に貼り付けられた状態となるので、これらのマイコンチップ１２を一括してダイボンディング工程に搬送することができる。

メモリチップ１３の主面上にマイコンチップ１２を搭載する際は、ダイシングフィルム２３に貼り付けられたマイコンチップ１２をピックアップしてメモリチップ１３の上方に配置した後、その裏面をメモリチップ１３の主面に対向させる。続いて、マイコンチップ１２をメモリチップ１３の主面上の接着剤４７に押し付けることによって、マイコンチップ１２の裏面パッド３８とメモリチップ１３のバンプ電極４６とを電気的に接続する。そして、この状態で接着剤４７を加熱硬化させることにより、マイコンチップ１２がメモリチップ１３に固定されると共に、両者の接続部（マイコンチップ１２の裏面パッド３８、メモリチップ１３の主面パッド４５およびバンプ電極４６）が接着剤４７によって封止される。

３．封止および基板貼り合わせ工程：
次に、図１８に示すように、大型基板１００のチップ搭載面上にフィルム状の封止材４９を搭載する。この封止材４９は、前述したＮＣＦである。封止材４９は、メモリチップ１３とマイコンチップ１２とを封止する部材であり、マイコンチップ１２の主面に形成されたバンプ電極３６が露出しないような厚い膜厚を有している。また、封止材４９は、大型基板１００の外形寸法と同じ外形寸法を有しており、大型基板１００のチップ搭載面全体を覆うように搭載する。

大型基板１００のチップ搭載面上にＮＣＦのようなフィルム状の封止材４９を搭載する際は、真空ラミネート法を採用することが好ましい。これにより、メモリチップ１３と接着剤４７との間や、マイコンチップ１２と接着剤４７との間に空隙が生じることを防ぐことができる。

次に、図１９および図２０に示す大型配線基板２００を準備する。図１９は、大型配線基板２００のチップ搭載面を示す平面図である。図２０は、大型配線基板基板の実装面を示す平面図である。

大型配線基板２００は、平面形状が長方形からなる配線基板であり、大型基板１００と同一の外形寸法を有している。また、大型配線基板２００は、図１９および図２０の二点鎖線で示すダイシングラインＤＬ２によって、複数（ここでは６個）のデバイス領域に区画されている。複数のデバイス領域のそれぞれは、大型配線基板２００をデバイス領域の外縁（ダイシングラインＤＬ２）に沿って切断したときに、前述した半導体装置１０のベース基板１１となる領域であり、ベース基板１１と同一の構造および同一の外形寸法を有している。大型配線基板２００のチップ搭載面（第３面）には、デバイス領域毎に複数のボンディングリード１４が形成されており、実装面（第４面）には、デバイス領域毎に複数のバンプランド１５が形成されている。

次に、図２１（大型配線基板２００の一つのデバイス領域を示す断面図）に示すように、大型配線基板２００のチップ搭載面を大型基板１００に対向させ、大型配線基板２００を下方（大型基板１００のチップ搭載面方向）に押し付けることによって、大型配線基板２００のボンディングリード１４とマイコンチップ１２のバンプ電極３６とを電気的に接続する。そして、この状態で封止材４９を加熱硬化させる。これにより、マイコンチップ１２とメモリチップ１３とからなるチップ積層体が大型配線基板２００と大型基板１００との間に固定され、かつ封止材４９によって気密封止される。

なお、上述した製造方法では、大型基板１００のチップ搭載面上に封止材４９を搭載した後、大型配線基板２００と大型基板１００とを重ね合わせたが、図２２に示すように、あらかじめ大型配線基板２００のチップ搭載面に封止材４９を貼り付けた後、大型配線基板２００と大型基板１００とを重ね合わせてもよい。

また、上述した製造方法では、互いに同一の外形寸法を有する大型配線基板２００と大型基板１００とを重ね合わせた（図２１）が、大型配線基板２００の外形寸法は、大型基板１００の外形寸法より小さくてもよい。

すなわち、大型基板１００と同一の外形寸法を有する大型配線基板２００をあらかじめ複数のブロックに分割し、図２３に示すように、分割した大型配線基板２００をブロック単位で大型基板１００と重ね合わせてもよい。また、大型配線基板２００をあらかじめデバイス領域毎に分割し、図２４に示すように、分割した大型配線基板２００を大型基板１００の各デバイス領域に一枚ずつ重ね合わせてもよい。これらの方法は、大型基板１００あるいは大型配線基板２００の反りなどに起因して、大型基板１００のデバイス領域と大型配線基板２００のデバイス領域とを正確に位置合わせすることが困難な場合などに適用して有効な方法である。

４．ボールマウント工程：
次に、図２５に示すように、大型配線基板２００の実装面に形成された複数のバンプランド１５のそれぞれの表面に半田ボール１８を接続する。バンプランド１５の表面に半田ボール１８を接続するには、あらかじめフラックス剤を塗布したバンプランド１５の表面に半田ボール１８を仮固定した後、半田ボール１８を加熱リフローさせる。

５．切断工程：
その後、大型配線基板２００および大型基板１００をそれぞれのデバイス領域の外縁（ダイシングラインＤＬ１、ＤＬ２）に沿って切断することにより、図１〜図３に示した本実施の形態１の半導体装置１０が完成する。

このように、本実施の形態１では、ベース基板１１上にマイコンチップ１２とメモリチップ１３とからなるチップ積層体を搭載するＳＩＰ型の半導体装置１０を製造する際、まず、大型基板１００（サブ基板５０）上に外形寸法の大きいメモリチップ１３を搭載する。次に、メモリチップ１３の上にメモリチップ１３よりも外形寸法の小さいマイコンチップ１２を積層し、メモリチップ１３とマイコンチップ１２とを電気的に接続する。そして、最後にマイコンチップ１２の上に大型配線基板２００（ベース基板１１）を積層することによって、マイコンチップ１２と大型配線基板２００（ベース基板１１）とを電気的に接続する。

上記した製造方法によれば、外形寸法の大きいメモリチップ１３の上に外形寸法の小さいマイコンチップ１２を積層することにより、上段のマイコンチップ１２の傾きやガタつきを抑制できる。これにより、マイコンチップ１２とメモリチップ１３の接続部に過剰なストレスが加わることがないので、マイコンチップ１２とメモリチップ１３の接続信頼性の低下やチップクラックの発生を抑制でき、ＳＩＰ型の半導体装置１０の信頼性および製造歩留まりを向上させることができる。

＜実施の形態１の変形例＞
前述した実施の形態１では、サブ基板５０（大型基板１００）に配線層を設けないが、例えば図２６に示すように、サブ基板５０（大型基板１００）を構成する絶縁材の両面（チップ搭載面および裏面）に配線５１を形成してもよい。

この場合は、図示のように、ベース基板１１のチップ搭載面に配線１９を形成しておき、基板貼り合わせ工程に先立って封止材４９に形成した貫通電極（導電性部材）５２を介してサブ基板５０の配線５１とベース基板１１の配線１９とを電気的に接続することにより、サブ基板５０にも電子部品を搭載することが可能になるので、半導体装置１０の実装密度を向上させることができる。

また、この場合は、サブ基板５０の絶縁材として、合成樹脂以外のもの、例えばガラスやセラミックなどを使用してもよい。これにより、合成樹脂からなる絶縁材を使用した場合に比べてサブ基板５０の厚さを薄くすることができる。

（実施の形態２）
前述した実施の形態１の製造方法では、大型基板１００のチップ搭載面上にメモリチップ１３とマイコンチップ１２とを搭載した後、大型基板１００と大型配線基板２００とを重ね合わせた。これに対し、本実施の形態２の製造方法では、大型基板１００のチップ搭載面上にメモリチップ１３とマイコンチップ１２とを搭載した後、マイコンチップ１２の主面上にベース基板（大型配線基板）を形成する。

まず、図２７（大型基板１００の一つのデバイス領域を示す断面図）に示すように、前述した実施の形態１の製造方法に従い、大型基板１００の各デバイス領域にダイアタッチフィルムなどの接着剤４８を介してメモリチップ１３を搭載する。なお、本実施の形態２で使用する大型基板１００の両面（チップ搭載面および裏面）には、大型基板１００に搭載されるメモリチップ１３の保護と遮光（チップ内に入射する光によるメモリセルのソフトエラー防止）を目的として、黒色のソルダーレジスト（絶縁層）６３が形成される。

次に、図２８に示すように、メモリチップ１３の主面上に前述したＮＣＦのようなフィルム状の接着剤４７を搭載する。前述した実施の形態１では、メモリチップ１３の主面上にメモリチップ１３よりも小さい外形寸法の接着剤４７を搭載した（図１３、図１４）が、本実施の形態２では、大型基板１００と同じ外形寸法を有する接着剤４７を使用し、大型基板１００のチップ搭載面全体に接着剤４７を貼り付ける。

次に、図２９に示すように、メモリチップ１３の主面上にマイコンチップ１２を搭載し、マイコンチップ１２の裏面パッド３８とメモリチップ１３のバンプ電極４６とを電気的に接続した後、接着剤４７を加熱硬化させる。これにより、マイコンチップ１２がメモリチップ１３に固定されると共に、両者の接続部（マイコンチップ１２の裏面パッド３８、メモリチップ１３の主面パッド４５およびバンプ電極４６）が接着剤４７によって封止される。なお、接着剤４７は、ＮＣＰのようなペースト状の接着材料でもよい。

前述した実施の形態１では、主面パッド３５の表面にバンプ電極３６を形成したマイコンチップ１２を使用したが、本実施の形態２では、主面パッド３５の表面にバンプ電極（第２導電性部材）３６を形成しないマイコンチップ１２を使用する。

次に、図３０に示すように、例えば真空ラミネート法を用いてマイコンチップ１２の主面および接着剤４７の表面に絶縁フィルム６０を貼り付ける。この絶縁フィルム６０は、次の配線形成工程で使用する電解メッキ液に対する耐薬品性や、配線材料との密着性が高い絶縁材で構成することが望ましい。このような絶縁材としては、多層配線基板の製造、言い換えると、配線基板の絶縁材として用いられるプリプレグやＡＢＦ（味の素ビルドアップフィルム：味の素ファインテクノ社商品名）などを例示することができる。

次に、図３１に示すように、マイコンチップ１２の主面に形成された主面パッド３５の上部の絶縁フィルム６０に複数の開口６１を形成し、これらの開口６１の底部に主面パッド３５を露出させる。開口６１は、例えば主面パッド３５の上部の絶縁フィルム６０にレーザービームを照射することによって形成する。

次に、図３２に示すように、絶縁フィルム６０の表面および開口６１の内部に銅（Ｃｕ）などからなる配線６２を形成し、マイコンチップ１２の主面に形成された主面パッド３５と配線６２とを電気的に接続する。

配線６２を形成するには、まず、絶縁フィルム６０の表面および開口６１の内部に無電解メッキ法またはスパッタリング法を用いて、薄い銅（Ｃｕ）膜からなるシード層を形成する。次に、電解メッキ法を用いてシード層の表面に厚い銅（Ｃｕ）膜を形成した後、フォトレジスト膜をマスクにしたエッチングで２層の銅（Ｃｕ）膜をパターニングする。

次に、図３３に示すように、配線６２が形成された絶縁フィルム６０の表面全体に２層目の絶縁フィルム６４を貼り付けた後、例えば絶縁フィルム６４にレーザービームを照射することによって、配線６２の上部の絶縁フィルム６４にスルーホール（開口）６５を形成し、スルーホール６５の底部に配線６２を露出させる。

次に、図３４に示すように、２層目の絶縁フィルム６４の表面およびスルーホール６５の内部に銅（Ｃｕ）膜からなる２層目の配線６６を形成し、スルーホール６５を通じて２層目の配線６６と１層目の配線６２とを電気的に接続する。２層目の配線６６は、１層目の配線６２と同様の方法で形成することができる。

次に、図３５に示すように、絶縁フィルム６４の表面に配線６６を保護するためのソルダーレジスト（絶縁膜）６７を形成した後、ソルダーレジスト６７をエッチングして２層目の配線６６の一部を露出させることによって、複数のバンプランド（電極パッド）６８を形成する。ここまでの工程により、マイコンチップ１２の主面上に２層の配線６２、６６を有するベース基板６９が形成される。

次に、ベース基板６９のバンプランド６８の表面にニッケル（Ｎｉ）膜と金（Ａｕ）膜とからなるメッキ膜（図示せず）を形成した後、図３６に示すように、バンプランド６８の表面に半田ボール１８を接続する。半田ボール１８の接続は、実施の形態１の半田ボール１８と同様の方法で行う。

次に、図３７に示すように、不要となった大型基板１００を取り除く。その際、メモリチップ１３の遮光および保護のために、メモリチップ１３の裏面にソルダーレジスト６３を残しておく。

その後、ベース基板６９を切断することにより、図３８に示すような本実施の形態２の半導体装置７０が完成する。なお、ここでは、不要となった大型基板１００を取り除いた後にベース基板６９を切断したが、ベース基板６９と大型基板１００を切断して半導体装置７０を個片化した後、メモリチップ１３の裏面から大型基板１００を取り除いてもよい。

上記した製造方法によれば、外形寸法の大きいメモリチップ１３の上に外形寸法の小さいマイコンチップ１２を積層することにより、上段のマイコンチップ１２の傾きやガタつきを抑制できる。これにより、マイコンチップ１２とメモリチップ１３の接続部に過剰なストレスが加わることがないので、マイコンチップ１２とメモリチップ１３の接続信頼性の低下やチップクラックの発生を抑制でき、ＳＩＰ型の半導体装置７０の信頼性および製造歩留まりを向上させることができる。

また、上記した製造方法によれば、ボールマウント工程後に不要となった大型基板１００を取り除くので、実施の形態１の半導体装置１０に比べて薄型の半導体装置７０を実現することができる。

＜実施の形態２の変形例＞
前述した実施の形態２では、ボールマウント工程後に大型基板１００を取り除いたが、実施の形態１と同じように、大型基板１００を残してもよい。この場合は、図３９に示すように、大型基板１００を切断して得られたサブ基板（サポート基板）７１がメモリチップ１３の裏面側に固定されるので、半導体装置７０の機械的強度を向上させることができる。なお、この場合は、メモリチップ１３に入射する光がサブ基板７１によって遮蔽されるので、大型基板１００の表面に黒色のソルダーレジスト６３を設けなくともよい。

また、この場合は、実施の形態１の変形例（図２６）と同じように、サブ基板７１に配線を形成することによって、サブ基板７１にも電子部品を搭載できるようになるので、半導体装置７０の実装密度を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

（変形例１）
例えば、前記実施の形態１、２では、半導体装置の外部端子として、ベース基板のバンプランド（電極パッド）の表面にボール（球体）状の半田材（半田ボール）を形成する、いわゆるＢＧＡ(Ball Grid Array)構造を採用したが、半田ボールに代えて、バンプランドの表面を少量の半田材で被覆する、いわゆるＬＧＡ(Land Grid Array)構造を採用してもよい。

（変形例２）
また、前記実施の形態１、２では、メモリチップとしてＤＲＡＭが形成された半導体チップを例示したが、メモリチップは、フラッシュメモリが形成された半導体チップや、ＳＲＡＭ(Static Random Access Memory)が形成された半導体チップでもよい。

（変形例３）
また、前記実施の形態１、２では、ベース基板（大型配線基板）として２層配線基板を例示したが、４層またはそれ以上の配線層を有する多層配線基板でもよい。

１０ 半導体装置
１１ ベース基板（基材）
１２ マイコンチップ（第２半導体チップ）
１３ メモリチップ（第１半導体チップ）
１４ ボンディングリード（電極パッド）
１５ バンプランド（電極パッド）
１６ スルーホール配線
１７ ソルダーレジスト（絶縁層）
１８ 半田ボール（半田材）
１９ 配線
２０、２１ 半導体ウエハ
２２ 基準マーク
２３ ダイシングフィルム
３０ シリコン基板
３１ 配線
３２ 層間絶縁膜
３３ コンタクト層
３４ 表面保護膜（パッシベーション膜）
３５ 主面パッド（第２主面パッド、電極パッド）
３６ バンプ電極（第２導電性部材）
３７ 貫通電極
３８ 裏面パッド
４０ シリコン基板
４１ 配線
４２ 層間絶縁膜
４３ コンタクト層
４４ 表面保護膜（パッシベーション膜）
４５ 主面パッド（第１主面パッド、電極パッド）
４６ バンプ電極（第１導電性部材）
４７ 接着剤（第２接着剤）
４８ 接着剤（第１接着剤）
４９ 封止材
５０ サブ基板（サポート基板）
５１ 配線
５２ 貫通電極（導電性部材）
６０ 絶縁フィルム（フィルム）
６１ 開口
６２ 配線
６３ ソルダーレジスト（絶縁膜）
６４ 絶縁フィルム
６５ スルーホール（開口）
６６ 配線
６７ ソルダーレジスト（絶縁膜）
６８ バンプランド（電極パッド）
６９ ベース基板
７０ 半導体装置
７１ サブ基板（サポート基板）
１００ 大型基板
２００ 大型配線基板

Claims (12)

1. 以下の工程を含む半導体装置の製造方法：
   （ａ）第１面を有するサポート基板を準備する工程；
   （ｂ）前記（ａ）工程の後、第１主面、前記第１主面に形成された第１半導体素子、前記第１主面に形成され、かつ前記第１半導体素子と電気的に接続された第１主面パッド、前記第１主面パッド上に形成された第１導電性部材、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１裏面が前記サポート基板の前記第１面と対向するように前記サポート基板の前記第１面上に搭載する工程；
   （ｃ）前記（ｂ）工程の後、第２主面、前記第２主面に形成された第２半導体素子、前記第２主面に形成され、かつ前記第２半導体素子と電気的に接続された第２主面パッド、前記第２主面パッド上に形成された第２導電性部材、前記第２主面とは反対側の第２裏面、および前記第２裏面に形成され、かつ前記第２主面パッドと電気的に接続された第２裏面パッドを有する第２半導体チップを、前記第２半導体チップの前記第２裏面が前記第１半導体チップの前記第１主面と対向するように前記第１半導体チップの前記第１主面上に搭載し、前記第１導電性部材を介して前記第１半導体チップの前記第１主面パッドと前記第２半導体チップの前記第２裏面パッドを電気的に接続する工程；
   ここで、前記第２半導体チップの外形寸法は、前記第１半導体チップの外形寸法よりも小さい、
   （ｄ）前記（ｃ）工程の後、前記第２導電性部材が露出しないように前記第１半導体チップ、前記第２半導体チップ、および前記第２導電性部材を封止材により封止する工程；
   （ｅ）前記（ｄ）工程の後、第３面、前記第３面に形成された複数のボンディングリード、前記第３面とは反対側の第４面、および前記第４面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続された複数のバンプランドを有するベース基板を、前記ベース基板の前記第３面が前記サポート基板の前記第１面と対向するように前記サポート基板の前記第１面上に配置し、前記ベース基板の前記ボンディングリードと前記第２半導体チップの前記第２導電性部材を電気的に接続し、前記封止材を加熱硬化する工程；
   （ｆ）前記（ｅ）工程の後、前記ベース基板の前記複数のバンプランドのそれぞれに外部端子を配置する工程。
2. 前記封止材は、ＮＣＦである請求項１に記載の半導体装置の製造方法。
3. 前記封止材は、熱硬化性樹脂からなり、
   前記（ｄ）工程は、前記封止材の硬化反応が始まらない温度にて行い、
   前記（ｅ）工程のうち、前記封止材を加熱硬化する工程は、前記封止材の硬化反応が始まる温度にて行う請求項１に記載の半導体装置の製造方法。
4. 前記（ｅ）工程により、前記ベース基板と前記サポート基板との間は、前記封止材によって気密封止される請求項１に記載の半導体装置の製造方法。
5. 前記（ｃ）工程では、前記（ｂ）工程の後、かつ、前記（ｃ）工程の前に前記第１半導体チップの前記第１主面上に搭載された接着剤を介して、前記第１半導体チップの前記第１主面上に前記第２半導体チップを搭載する、請求項１に記載の半導体装置の製造方法。
6. 前記接着剤は、ＮＣＦまたはＮＣＰである請求項５に記載の半導体装置の製造方法。
7. 前記第２半導体チップの前記第２裏面パッドは、前記第２半導体チップ内に形成された貫通電極を介して前記第２主面パッドと電気的に接続されている請求項１に記載の半導体装置の製造方法。
8. 前記第１半導体チップは、メモリ回路が形成されたメモリチップであり、前記第２半導体チップは、前記第１半導体チップの前記メモリ回路を制御する制御回路が形成されたマイコンチップである請求項１に記載の半導体装置の製造方法。
9. 前記第１半導体チップの前記メモリ回路は、ＤＲＡＭ回路である請求項８に記載の半導体装置の製造方法。
10. 前記（ａ）工程で準備する前記サポート基板の前記第１面に配線が形成されており、
    前記（ｄ）工程の後、前記封止材に貫通電極を形成し、前記サポート基板に形成された前記配線と前記ベース基板に形成された前記ボンディングリードを前記貫通電極を通じて電気的に接続する請求項１に記載の半導体装置の製造方法。
11. 前記（ｄ）工程では、真空ラミネート法を用いて前記第１半導体チップ、前記第２半導体チップ、および前記第２導電性部材を封止する、請求項１に記載の半導体装置の製造方法。
12. 前記（ｅ）工程の後、かつ前記（ｆ）工程の前に、前記封止材を加熱硬化し、前記第１半導体チップおよび前記第２半導体チップを前記サポート基板と前記ベース基板との間に固定し、かつ前記封止材によって気密封止する、請求項１に記載の半導体装置の製造方法。

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