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JP6101183B2 - 半導体装置 - Google Patents
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Description

本発明の実施形態は、半導体装置に関する。
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、特に縦型ＩＧＢＴは低電圧の家電製品などから大電流、高耐圧の車載用、産業機器まで様々な用途に使用されている。これら半導体装置は所望の高耐圧を得るために素子縦方向の耐圧設計と共に、素子終端領域の耐圧設計も必要となりＶＬＤ構造(Variation of Lateral Doping)、リサーフ構造（RESURF：Reduced Surface Field）、ガードリング構造（FLR：Field Limiting Ring構造）等が用いられている。
特開２００８−１８７１２５号公報
本発明が解決しようとする課題は、耐圧を向上させることが可能な終端構造を持つ半導体装置を提供することである。
上記課題を達成するために、実施形態の半導体装置は、セル領域と、前記セル領域を囲む第１終端領域と、前記第１終端領域を囲む第２終端領域とを有する第１導電型の第１半導体層と、前記第１半導体層上に設けられた第１絶縁層と、前記セル領域において、前記第１半導体層と前記第１絶縁層との間に位置するように設けられた第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、前記第１絶縁層上に設けられ、前記第３半導体層と電気的に接続されるように設けられたエミッタ電極と、前記第１終端領域において、前記第１半導体層と前記第１絶縁層との間に設けられ、前記エミッタ電極と電気的に接続された第２導電型の第４半導体層と、前記第２終端領域において、前記第１半導体層と前記第１絶縁層との間に設けられ、フローティング電位を有する第２導電型の第５半導体層と、前記第１終端領域における前記第１絶縁層内に設けられ、前記第１半導体層との距離がセル領域から離れるに従い長くなり、前記第１終端領域に設けられた前記第４半導体層と電気的に接続された複数のエミッタ電位電極と、前記第２終端領域における前記第１絶縁層内に設けられ、前記第１半導体層との距離がセル領域から離れるに従い長くなり、前記第２終端領域に設けられた前記第５半導体層と電気的に接続された複数のフローティング電極と、を有する。
第１の実施形態に係る半導体装置の模式的平面図。 同じく半導体装置のＡ−Ａ’線における縦断面図。 図２の半導体装置において空乏層の広がりを示した模式的断面図。 第１の実施形態に係る半導体装置の製造プロセス毎における半導体装置の模式的断面図。 第２の実施形態に係る半導体装置の縦断面図。 第３の実施形態に係る半導体装置の縦断面図。 同じく半導体装置のＢ−Ｂ’線における横断面図。 同じく半導体装置のＣ−Ｃ’線における横断面図。 第３の実施形態に係る半導体装置の製造プロセス毎における半導体装置の模式的断面図。 第３の実施形態に係る半導体装置の縦断面図。 同じく半導体装置のＥ−Ｅ’線における横断面図。 同じく半導体装置のＦ−Ｆ’線における横断面図。
以下、実施形態の半導体装置について図面を参照して説明する。なお、実施形態中では、第１導電型をＮ型とし、第２導電型をＰ型とし説明するが、両者を入れ替えて実施することも可能である。なお、本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は第１の実施形態に係る半導体装置１００の一例を示す平面図であり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子が設けられるセル領域の外側に第１終端領域及び第２終端領域が設けられている。図２は図１のＡ−Ａ’における断面の一部を示した図である。
以下に、第１の実施形態の半導体装置について図２を参照して説明する。
半導体装置１００は、Ｎ型ドリフト層１０（第１半導体層）、Ｐ型ガードリング層１１，１９（第２半導体層）、第１絶縁層１２、第２絶縁層１５，２０、第１フィールドプレート電極１６，２１、第２フィールドプレート電極１７，２２、第３フィールドプレート電極１８，２３、コレクタ電極２８、エミッタ電極２９、Ｎ型ソース層３０、ゲート電極３１、Ｐ型ボディ層３２を有する。
第１絶縁層１２は、Ｎ型ドリフト層１０に接して設けられている。Ｎ型ドリフト層１０の第１絶縁層１２とは反対側には、コレクタ電極２８が設けられている。Ｐ型ガードリング層１１，１９及びＰ型ボディ層３２は、第１絶縁層１２に接してＮ型ドリフト層１０内に設けられている。第２絶縁層１５，２０は、第１絶縁膜１２に接してＮ型ドリフト層１０内に設けられている。ゲート電極３１は、一端が第１絶縁膜１２に位置し、他端がＮ型ドリフト層１０に位置して設けられる。Ｎ型ソース層３０は、ゲート電極３１を挟み込むように、第１絶縁膜１２に接して設けられる。
Ｎ型ドリフト層１０は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などを用いることができる。第１絶縁膜１２は、例えばＣＶＤ（Chemical Vapor Deposition）や熱酸化などにより形成された酸化シリコン（ＳｉＯ２）、ＰＳＧ（Phosphorus Silicon Glass）、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）などの絶縁膜を用いることができる。
第１フィールドプレート電極１６，２１は、Ｎ型ドリフト層１０からの距離が２４となるよう第１絶縁層１２内に平坦に設けられている。第１フィールドプレート電極１６は、第１絶縁層１２を介在させてＰ型ガードリング層１１及び第２絶縁層１５に一部が重なって設けられている。第１フィールドプレート電極２１は、第１絶縁層１２を介在させてＰ型ガードリング層１９及び第２絶縁層２０に一部が重なって設けられている。
第２フィールドプレート電極１７，２２は、Ｎ型ドリフト層１０からの距離が２６となるよう第１絶縁層１２内に平坦に設けられている。第２フィールドプレート電極１７は、第１フィールドプレート電極１６よりセル領域から離れた位置に設けられており、第１絶縁層１２を介在させて第１フィールドプレート電極１６に一部が重なって設けられており、第１絶縁層１２を介在させて第２絶縁層に一部が重なって設けられている。第２フィールドプレート電極２２は、第１フィールドプレート電極２１よりセル領域から離れた位置に設けられており、第１絶縁層１２を介在させて第１フィールドプレート電極２１に一部が重なって設けられており、第１絶縁層１２を介在させて第２絶縁層２０に一部が重なって設けられている。
第３フィールドプレート電極１８，２３は、Ｎ型ドリフト層１０からの距離が２７となるよう第１絶縁層１２内に平坦に設けられている。第３フィールドプレート電極１８は、第２フィールドプレート電極１７よりセル領域から離れた位置に設けられており、第１絶縁層１２を介在させて第２フィールドプレート電極１７に一部が重なって設けられており、第１絶縁層１２を介在させて第２絶縁層１５に一部が重なって設けられている。第３フィールドプレート電極２３は、第２フィールドプレート電極２２よりセル領域から離れた位置に設けられており、第１絶縁層１２を介在させて第２フィールドプレート電極２２に一部が重なって設けられており、第１絶縁層１２を介在させて第２絶縁層２０に一部が重なって設けられている。
第１フィールドプレート電極１６，２１は、例えばポリシリコンなどを用いることができる。第２フィールドプレート電極１７，２２及び第３フィールドプレート電極１８，２３は、例えばタングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）など低抵抗な金属などを用いることができる。
セル領域に最も近い第１終端領域では、Ｐ型ガードリング層１１、第１フィールドプレート電極１６、第２フィールドプレート電極１７、第３フィールドプレート電極１８は、エミッタ電位に接続されている。また、第１終端領域よりセル領域から離れた第２終端領域では、Ｐ型ガードリング層１９、第１フィールドプレート電極２１、第２フィールドプレート電極２２、第３フィールドプレート電極２３は、それぞれ電気的に接続されており、電位が浮遊したフローティングとなっている。
次に半導体装置１００の動作について説明する。図３は第１の実施形態に係る半導体装置１００の空乏層の広がりを模式的に示した図である。コレクタ電極２８に高電圧が印加されるとセル領域のＰ型ボディ層３２とＮ型ドリフト層１０のＰＮ接合界面より空乏層が広がる。この空乏層の広がりが、セル領域外側の第１終端領域に設けられているエミッタ電位に電気的に接続されたＰ型ガードリング層１１に達すると空乏層がＰ型ガードリング層１１とＮ型ドリフト層１０のＰＮ接合界面を含んで広がる。
第１終端領域内のＰ型ガードリング層１１の外側には、Ｎ型ドリフト層１０とエミッタ電位に接続された第１フィールドプレート電極１６が第１絶縁層１２を介して距離２４の間隔で対向しているため、第１フィールドプレート電極１６直下のＮ型ドリフト層１０に空乏層が広がる。
さらに外側では、Ｎ型ドリフト層１０と第１フィールドプレート電極１６が第１絶縁層１２を介して距離２５の間隔で対向し、Ｎ型ドリフト層１０とエミッタ電位に接続された第２フィールドプレート電極１７が第２絶縁層１５及び第１絶縁層１２を介して距離２６の間隔で対向し、Ｎ型ドリフト層１０とエミッタ電位に接続された第３フィールドプレート電極１８が第２絶縁層１５及び第１絶縁層１２を介して距離２７の間隔で対向している。
このように、セル領域から離れるに従い、エミッタ電位に接続された第１から３のフィールドプレート電極とＮ型ドリフト層１０間の距離が２４から２７へと長くなり、第１終端領域内でセル領域から素子の終端方向へ電位勾配が緩やかになることから、Ｐ型ガードリング層１１とＮ型ドリフト層１０のＰＮ接合界面を含んで広がった空乏層が、セル領域から遠くなる方向へ第１終端領域内に広がる。
第１終端領域内で広がった空乏層が、第１終端領域より外側に設けられた第２終端領域へ達すると、フローティングされたＰ型ガードリング層１９とＮ型ドリフト層１０のＰＮ接合界面を含んで空乏層がさらに広がる。さらに外側では、Ｎ型ドリフト層１０とフローティングされた第１フィールドプレート電極２１が第１絶縁層１２を介して距離２４の間隔で対向しているため、第１フィールドプレート電極２１直下のＮ型ドリフト層１０に空乏層が広がる。
Ｎ型ドリフト層１０と第１フィールドプレート電極２１が第１絶縁層１２及び第２絶縁層２０を介して距離２５の間隔で対向し、Ｎ型ドリフト層１０とフローティングされた第２フィールドプレート電極２２が第２絶縁層２０及び第１絶縁層１２を介して距離２６の間隔で対向し、Ｎ型ドリフト層１０とフローティングされた第３フィールドプレート電極２３が第２絶縁層２０及び第１絶縁層１２を介して距離２７の間隔で対向している。
このように、セル領域から離れるに従い、フローティングされた第１から３のフィールドプレート電極とＮ型ドリフト層１０間の距離が２４から２７へと長くなり、第２終端領域内でセル領域から素子の終端方向へ電位勾配が緩やかになることから、Ｐ型ガードリング層１９とＮ型ドリフト層１０のＰＮ接合界面を含んで広がった空乏層が、セル領域から遠くなる方向へ第２終端領域内に広がる。
次に半導体装置１００の効果について説明する。セル領域のＰ型ボディ層３２とＮ型ドリフト層１０のＰＮ接合界面から、第１終端領域のエミッタ電位に接続されたＰ型ガードリング層１１とＮ型ドリフト層１０のＰＮ接合界面、エミッタ電位に接続された第１フィールドプレート電極１６、第２フィールドプレート電極１７、第３フィールドプレート電極１８直下のＮ型ドリフト層１０へとセル領域から第１終端領域へ空乏層が広がる。
次に、第１終端領域の外側にある第２終端領域へ空乏層が広がり、フローティングされたＰ型ガードリング層１９とＮ型ドリフト層１０のＰＮ接合界面、フローティングされた第１フィールドプレート電極２１、第２フィールドプレート電極２２、第３フィールドプレート電極２３直下のＮ型ドリフト層１０へと第１終端領域から第２終端領域へ空乏層が広がる。
セル領域の外側にエミッタ電位に接続されたフィールドプレートを有する第１終端領域と、フローティングされたフィールドプレートを有する第２終端領域を持つことにより、電位勾配が緩やかになり、終端領域での高い耐圧を得ることが可能である。
フィールドプレートを平坦ではなく階段状とした場合には、段差部での絶縁膜及びフィールドプレート膜の段切れが起こりやすく電気的に接続されない可能性があることから、段切れしないように絶縁膜及びフィールドプレート膜を厚くする必要がある。しかしながら、平坦なフィールドプレートを設けることで、膜の段切れは起こらず絶縁膜及びフィールドプレート膜の薄膜化が可能であり、素子全体の厚さを薄くすることが可能である。また、平坦なフィールドプレートではフィールドプレート毎に材料が異なっていても良いため、材料選択の幅を広げることが可能である。
次に半導体装置１００の製造方法について説明する。図４の（ａ）〜（ｆ）は第１の実施形態に係る半導体装置１００の製造プロセス毎について断面構造を示す断面図を示している。
まず、図４（ａ）に示すように、Ｎ型ドリフト層１０の一面に、フォトレジストなどをマスクとしてＰ型不純物であるボロン（Ｂ）等をイオン注入法を用いて選択的に注入することにより、Ｐ型ガードリング層１１，１９、Ｐ型ボディ層３２を形成する。次に、図４（ｂ）に示すように、Ｎ型ドリフト層１０のイオン注入した面に、ＬＯＣＯＳ酸化等の熱酸化法、もしくは溝部形成後にＣＶＤ（Chemical Vapor Deposition）法などにより第２絶縁層１５，２０を成膜する。そして、所望の位置に第２絶縁層１５，２０が残るようにフォトレジストなどをマスクとして第２絶縁層１５，２０を選択的にエッチングする。また、ゲート電極３１となるトレンチを形成する。
熱酸化法およびＣＶＤ法などにより第１絶縁層１２を成膜し、ポリシリコンの堆積などにより第１フィールドプレート電極１６，２１、ゲート電極３１を成膜する。所望の位置に第１フィールドプレート電極１６，２１が残るようにフォトレジストなどをマスクとしてＲＩＥ（Reactive Ion Etching）法などにより選択的にエッチングする。Ｎ型不純物であるリンやヒ素（Ａｓ）等をイオン注入法により選択的に注入することにより、Ｎ型ソース層３０を形成し、図４（ｃ）の形状とする。
ＣＶＤ法などにより第１絶縁層１２を成膜する。フォトレジストなどをマスクとしてＲＩＥ法などにより第２フィールドプレート電極１７，２２、第３フィールドプレート電極１８，２３と第１フィールドプレート電極１６，２１を接続する貫通孔、第３フィールドプレート電極１８，２３とＰ型ガードリング層１１，１９を接続する貫通孔、エミッタ電極２９とＰ型ボディ層３２を接続する貫通孔を形成する。図４（ｄ）に示すように、ＣＶＤ法などにより第２フィールドプレート電極１７，２２及び貫通孔に低抵抗な金属を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。
ＣＶＤ法などにより第１絶縁層１２を成膜する。フォトレジストなどをマスクとしてＲＩＥ法などにより第３フィールドプレート電極１８，２３と第２フィールドプレート電極１７，２２を接続する貫通孔、第３フィールドプレート電極１８，２３と第１フィールドプレート電極１６，２１を接続する貫通孔、第３フィールドプレート電極１８，２３とＰ型ガードリング層１１，１９を接続する貫通孔、エミッタ電極２９とＰ型ボディ層３２を接続する貫通孔を形成する。図４（ｅ）に示すように、ＣＶＤ法などにより貫通孔に低抵抗な金属を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化する。
スパッタ法などにより第３フィールドプレート電極１８，２３、エミッタ電極２９を成膜する。所望の位置に第３フィールドプレート電極１８，２３、エミッタ電極２９が残るようにフォトレジストなどをマスクとしてＲＩＥ法などにより選択的にエッチングし、図４（ｆ）の形状とする。以上、図４（ａ）から（ｆ）に示すような工程により、半導体装置１００は製造される。
上記説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他に、原子層単体での成長制御が可能なＡＬＤ（Atomic Layer Deposition）法や真空蒸着法、塗布法、及び噴霧法等でも実施は可能である。
（第２の実施形態）
以下に、図５を用いて第２の実施形態について説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
図５は第２の実施形態に係る半導体装置１０１の構成の一例を示す断面図であり、ＩＧＢＴ素子が設けられるセル領域外側に位置する終端領域を示している。
半導体装置１０１が第１の実施形態の半導体装置１００と異なる点は、フィールドプレート電極が複数個に離間され、第１終端領域及び第２終端領域内にＮ 型ドリフト層１０からの距離が同じであるフィールドプレート電極が複数個設けられていることである。例えば、第２フィールドプレート電極１７，２２が５個に離間されている場合は、第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅとなる。第１終端領域に位置する第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅは、それぞれエミッタ電位に接続されている。第２終端領域に位置する第２フィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、それぞれ電位が浮遊したフローティングとなっている。
これら第２フィールドプレート電極１７ａから１７ｅ、２２ａから２２ｅの幅は、全て同じでも構わないし、全て異なっていても構わない。また、各々の第２フィールドプレート電極同士の間隔は第２フィールドプレート電極の幅より長くても構わないし、短くても構わない。また、離間されるフィールドプレートは、第２フィールドプレート電極１７，２２でなくても構わないし、終端領域内に離間されている領域と離間されていない領域があっても構わない。その他の構造については、第１の実施形態の半導体装置１００と同様である。
次に半導体装置１０１の動作について説明する。第２フィールドプレート電極１７，２２が複数個に離間されることにより、セル領域から素子の終端方向へ電位勾配がさらに緩やかになる効果がある。フィールドプレートは、その端部にて大小に係わらず電界集中を起こす。フィールドプレートを並べることでその端部ごとに小さな電界ピークを持つが、幅が狭い複数個を並べることにより一か所に大きな電界集中を起こすことが避けられる。よって、セル領域のＰ型ボディ層３２とＮ型ドリフト層１０のＰＮ接合界面より広がった空乏層が、第１終端領域内にある第１から３のフィールドプレート電極直下のＮ型ドリフト層１０に段階的に広がり、第２終端領域内にあるＰ型ガードリング層１９とＮ型ドリフト層１０のＰＮ接合界面、第１から３のフィールドプレート電極直下のＮ型ドリフト層１０に段階的に広がる。
半導体装置１０１の効果について説明する。半導体装置１０１の効果は、セル領域のＰ型ボディ層３２とＮ型ドリフト層１０のＰＮ接合界面から、第１終端領域内にあるＰ型ガードリング層１１とＮ型ドリフト層１０のＰＮ接合界面、第１フィールドプレート電極１６、第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ、第３フィールドプレート電極１８へとセル領域から第１終端領域へ段階的に空乏層が広がる。
次に、第２終端領域内にあるＰ型ガードリング層１９とＮ型ドリフト層１０のＰＮ接合界面、第１フィールドプレート電極２１、第２フィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ、第３フィールドプレート電極２３へと第１終端領域から第２終端領域へ段階的に空乏層が広がる。
一か所に大きな電界集中を起こすことなく、電界集中が抑制されて、高い終端領域での耐圧を得ることが可能である。フィールドプレートが平坦であることによる素子の厚さを薄くできる効果、フィールドプレート毎に材料が変えられ、材料選択の幅を広げられる効果は、半導体装置１００と同様である。
（第３の実施形態）
以下に、図６を用いて第３の実施形態について説明する。なお、第３の実施形態について、第２の実施形態と同様の点については説明を省略し、異なる点について説明する。
図６は第３の実施形態に係る半導体装置１０２の構成の一例を示す縦断面図であり、ＩＧＢＴ素子が設けられるセル領域及びセル領域外側に位置する終端領域を示している。また、図６は図７及び図８のＤ−Ｄ’線における縦断面図である。
半導体装置１０２が第２の実施形態の半導体装置１０１と異なる点は、セル領域に第１配線層４２、第２配線層４３、第５接続部３９（第１接続層）、第６接続部４０（第２接続層）、第７接続部４１が設けられていることである。第５接続部３９と第７接続部４１、第１配線層４２と第２配線層４３は、それぞれ交差している。また、第５接続部３９は、エミッタ電極２９と第１配線層４２を接続し、第７接続部４１は、エミッタ電極２９と第２配線層４３を接続している。第６接続部４０は、Ｎ型ソース層３０（第４半導体層）及びＰ型ボディ層３２（第３半導体層）と第１配線層４２及び第２配線層４３を接続している。
セル領域の第１配線層４２と第２配線層４３、第１終端領域の第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ、第２終端領域の第２フィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅは、Ｎ型ドリフト層１０からの距離が同じとなるように設けられている。
図７は図６のＢ−Ｂ’線における横断面図である。セル領域の第１配線層４２、第１終端領域の第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ、第２終端領域の第２フィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ、第２接続部３４、第３接続部３５は、並行となるように設けられている。図６のＣ−Ｃ’線における横断面図を図８に示す。セル領域の第５接続部３９と第１終端領域及び第２終端領域の第２接続部３４、第３接続部３５、第４接続部３６は、並行となるように設けられている。
第１配線層４２、第２配線層４３、第５接続部３９、第６接続部４０、第７接続部４１は、例えばタングステン（Ｗ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）など低抵抗な金属などを用いることができる。その他の構造については、第２の実施形態の半導体装置１０１と同様である。
次に半導体装置１０２の動作について説明する。半導体装置１０２は、例えば、エミッタ電極２９とＮ型ソース層３０は、第５接続部３９、第７接続部４１、第１配線層４２、第２配線層４３、第６接続部４０を介して接続されているため、エミッタ電極２９に対して、コレクタ電極２８に正電位を印加した状態で、ゲート電極３１に閾値電圧よりも大きな正の電圧を印加すると、ゲート電極３１の側部のＰ型ボディ層３２に反転層が形成される。これにより、半導体装置１０２がオン状態になり電流が流れる。この電流は、Ｎ型ソース層３０、Ｐ型ボディ層３２に形成されたＮ型の反転層、Ｎ型ドリフト層１０を経て、エミッタ電極２９からコレクタ電極２８へ流れる。次にゲート電極３１の印加電圧をゼロ、または負の電圧を印加することにより、ゲート電極３１の側部の反転層が無くなり、エミッタ電極２９からの電流が遮断され半導体装置１０２はオフ状態となる。終端領域の動作については、第２の実施形態の半導体装置１０１と同様である。
半導体装置１０２の効果について説明する。
エミッタ電極２９とコレクタ電極２８間に電圧を印加した時、エミッタ電極２９とＮ型ソース層３０との間の抵抗が高い場合には、Ｎ型ソース層３０とＮ型ドリフト層１０間にかかる電界が小さくなる。そのため、オン抵抗を下げるには、エミッタ電極２９とコレクタ電極２８間に印加する電圧を高くする必要がある。しかし、エミッタ電極２９とコレクタ電極２８間に印加する電圧を高くした場合には、第１終端領域の第３フィールドプレート電極１８はエミッタ電位に接続されていることから、第３フィールドプレート電極１８とＮ型ドリフト層１０間にかかる電界が大きくなり、終端領域でアバランシェ降伏が起こりやすくなる。
エミッタ電極２９とＮ型ソース層３０との間に第５接続部３９、第７接続部４１、第１配線層４２、第２配線層４３を設けることにより電流が流れる面積が広くなるため、エミッタ電極２９とＮ型ソース層３０の間の電気抵抗を低減することが可能である。そのため、Ｎ型ソース層３０とＮ型ドリフト層１０間には大きな電界がかかり、エミッタ電極２９とコレクタ電極２８間に印加する電圧を高くする必要がないため、低いオン抵抗と高耐圧の両立が可能となる。
また、エミッタ電極２９とＮ型ソース層３０との間の抵抗が高い場合には、エミッタ電極２９からコレクタ電極２８間の抵抗が高くなり、オン抵抗が高くなる。第５接続部３９、第７接続部４１、第１配線層４２、第２配線層４３を設けることにより、エミッタ電極２９とＮ型ソース層３０の間のオン抵抗を低減することが可能である。
次に半導体装置１０２の製造方法について説明する。図４（ｃ）までの製造方法は、第２の実施形態の半導体装置１０１と同様である。次に、ＣＶＤ法などにより第１絶縁層１２を成膜する。フォトレジストなどをマスクとしてＲＩＥ法などにより第２接続部３４、第３接続部３５、第６接続部４０、第１配線層４２、第２配線層４３を形成するための凹部、第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅを形成するための凹部を形成する。図９（ａ）に示すように、ＣＶＤ法などにより第２接続部３４、第３接続部３５、第６接続部４０、第１配線層４２、第２配線層４３、第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅに低抵抗な金属を埋め込み、ＣＭＰ法などにより平坦化する。
次に、ＣＶＤ法などにより第１絶縁層１２を成膜する。フォトレジストなどをマスクとしてＲＩＥ法などにより第２接続部３４、第３接続部３５、第５接続部３９、第７接続部４１を形成する。図９（ｂ）に示すように、ＣＶＤ法などにより第２接続部３４、第３接続部３５、第５接続部３９、第７接続部４１に低抵抗な金属を埋め込み、ＣＭＰ法などにより平坦化する。スパッタ法などにより第３フィールドプレート電極１８，２３及びエミッタ電極２９を成膜する。所望の位置に第３フィールドプレート電極１８，２３及びエミッタ電極２９が残るようにフォトレジストなどをマスクとしてＲＩＥ法などにより選択的にエッチングし、図９（ｃ）の形状とする。以上、図４（ａ）から（ｃ）及び図９（ａ）から（ｃ）に示すような工程により、半導体装置１０２は製造される。
（第４の実施形態）
以下に、第４の実施形態に係る半導体装置１０３について説明する。なお、第４の実施形態について、第３の実施形態と同様の点については説明を省略し、異なる点について説明する。図１０は第４の実施形態に係る半導体装置１０３の構成の一例を示す縦断面図であり、ＩＧＢＴ素子が設けられるセル領域及びセル領域外側に位置する終端領域を示している。また、図１０は図１１及び図１２のＧ−Ｇ’線における縦断面図である。
半導体装置１０３が第３の実施形態の半導体装置１０２と異なる点は、第１終端領域に第２フィールドプレート電極４４と第８接続部４６、第２終端領域に第２フィールドプレート電極４５と第９接続部４７が設けられていることである。
図１０のＥ−Ｅ’線における横断面図を図１１に示す。第２フィールドプレート電極４４は第２フィールドプレート電極１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅと第２フィールドプレート電極４５は第２フィールドプレート電極２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅと交差している。図１０のＦ−Ｆ’線における横断面図を図１２に示す。第８接続部４６は第４接続部３６と第９接続部４７は第４接続部３６と交差している。
半導体装置１０３の動作について説明する。半導体装置１０３の動作は、半導体装置１０２と同様である。
半導体装置１０３の効果について説明する。第２フィールドプレート電極４４と第２フィールドプレート電極４５が設けられることで、空乏層を第２フィールドプレート電極４４と第２フィールドプレート電極４５が延びている方向とは垂直な方向にも段階的に広げることが可能となる。そのため、一か所に大きな電界集中を起こすことなく、電界集中が抑制されて、高い終端領域での耐圧を得ることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…Ｎ型ドリフト層（第１半導体層）、１１，１９…Ｐ型ガードリング層（第２半導体層）、１２…第１絶縁層、１５，２０…第２絶縁層、１６，２１…第１フィールドプレート電極、１７，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，４４，４５…第２フィールドプレート電極、１８，２３…第３フィールドプレート電極、２４…Ｎ型ドリフト層と第１フィールドプレート電極間距離１、２５…Ｎ型ドリフト層と第１フィールドプレート電極間距離２、２６…Ｎ型ドリフト層と第２フィールドプレート電極間距離、２７…Ｎ型ドリフト層と第３フィールドプレート電極間距離、２８…コレクタ電極、２９…エミッタ電極、３０…Ｎ型ソース層（第４半導体層）、３１…ゲート電極、３２…Ｐ型ボディ層（第３半導体層）、３３…第１接続部、３４…第２接続部、３５…第３接続部、３６…第４接続部、３７…第１のフィールドプレート電極群、３８…第２のフィールドプレート電極群、３９…第５接続部（第１接続層）、４０…第６接続部（第２接続層）、４１…第７接続部（第３接続層）、４２…第１配線層、４３…第２配線層、４６…第８接続部、４７…第９接続部

Claims (3)

  1. セル領域と、前記セル領域を囲む第１終端領域と、前記第１終端領域を囲む第２終端領域とを有する第１導電型の第１半導体層と、
    前記第１半導体層上に設けられた第１絶縁層と、
    前記セル領域において、前記第１半導体層と前記第１絶縁層との間に位置するように設けられた第２導電型の第２半導体層と、
    前記第２半導体層上に設けられた第１導電型の第３半導体層と、
    前記第１絶縁層上に設けられ、前記第３半導体層と電気的に接続されるように設けられたエミッタ電極と、
    前記第１終端領域において、前記第１半導体層と前記第１絶縁層との間に設けられ、前記エミッタ電極と電気的に接続された第２導電型の第４半導体層と、
    前記第２終端領域において、前記第１半導体層と前記第１絶縁層との間に設けられ、フローティング電位を有する第２導電型の第５半導体層と、
    前記第１終端領域における前記第１絶縁層内に設けられ、前記第１半導体層との距離がセル領域から離れるに従い長くなり、前記第１終端領域に設けられた前記第４半導体層と電気的に接続された複数のエミッタ電位電極と、
    前記第２終端領域における前記第１絶縁層内に設けられ、前記第１半導体層との距離がセル領域から離れるに従い長くなり、前記第２終端領域に設けられた前記第５半導体層と電気的に接続された複数のフローティング電極と、
    を有する半導体装置。
  2. 前記エミッタ電位電極、及び前記フローティング電極の少なくとも一部は、前記第１半導体層と前記第１絶縁層との界面に平行となるように設けられた請求項１に記載の半導体装置。
  3. 前記第１終端領域、または前記第２終端領域において、前記第１絶縁層と前記第１半導体層との間に設けられた第２絶縁層を更に有する請求項１乃至２のいずれか１つに記載の半
    導体装置。
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