JP6125866B2

JP6125866B2 - Semiconductor device

Info

Publication number: JP6125866B2
Application number: JP2013063742A
Authority: JP
Inventors: 大介平野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2013-03-26
Filing date: 2013-03-26
Publication date: 2017-05-10
Anticipated expiration: 2033-03-26
Also published as: JP2014192197A

Description

本発明は、高耐圧の半導体装置に関し、特に基板電位によらず、電界緩和層を形成することができるバイポーラトランジスタの構造に関する。 The present invention relates to a high breakdown voltage semiconductor device, and more particularly to a bipolar transistor structure capable of forming an electric field relaxation layer regardless of the substrate potential.

横型二重拡散ＭＯＳＦＥＴ（Laterally Double Diffused Metal Oxide Semiconductor Field Effect Transistor）を高耐圧化、低オン抵抗化のため、いわゆるリサーフ（RESURF：Reduced Surface Field）構造が知られている。例えば特許文献１（図７）に示す構造が知られている。 A so-called RESURF (Reduced Surface Field) structure is known for increasing the breakdown voltage and reducing the on-resistance of a lateral double diffused MOSFET (Laterally Double Diffused Metal Oxide Semiconductor Field Effect Transistor). For example, the structure shown in Patent Document 1 (FIG. 7) is known.

ところで、従来知られているリサーフ構造をバイポーラ型のトランジスタ構造に適用すると、図７のようになる。図７において、１はシリコン支持基板、２は埋め込み絶縁膜、３はｎ型エピタキシャル層からなるコレクタ領域、４は高濃度ｎ型拡散領域からなるエミッタ領域、５はｐ型拡散領域からなるベース領域、６はフィールドプレート、７はエミッタ電極、８はベース電極、９はコレクタ電極である。 By the way, when a conventionally known RESURF structure is applied to a bipolar transistor structure, it is as shown in FIG. In FIG. 7, 1 is a silicon support substrate, 2 is a buried insulating film, 3 is a collector region made of an n-type epitaxial layer, 4 is an emitter region made of a high-concentration n-type diffusion region, and 5 is a base region made of a p-type diffusion region. , 6 is a field plate, 7 is an emitter electrode, 8 is a base electrode, and 9 is a collector electrode.

このような構造において、シリコン支持基板１に所定の電位を印加しておくことで、シリコン支持基板１側からコレクタ領域３に空乏層が広がり、電界を緩和させることが可能となる。 In such a structure, by applying a predetermined potential to the silicon support substrate 1, a depletion layer spreads from the silicon support substrate 1 side to the collector region 3, and the electric field can be relaxed.

特開２００８−６６５０８号公報JP 2008-66508 A

ところで、高耐圧のバイポーラトランジスタを用いて回路を構成する場合、コンプリメンタリのバイポーラトランジスタが必要となる。その際、図７に示す構造では、シリコン支持基板１に印加される電位は一義的に決まるため、図７に示すｎｐｎ型トランジスタと導電型が逆の構造となるｐｎｐ型トランジスタを同一基板上に形成する際には、リサーフ構造を形成することができないという問題があった。そこで本発明は、基板電位によらず、電界緩和が可能な半導体装置を提供することを目的とする。 By the way, when a circuit is configured using a high breakdown voltage bipolar transistor, a complementary bipolar transistor is required. At that time, in the structure shown in FIG. 7, the potential applied to the silicon support substrate 1 is uniquely determined. Therefore, a pnp transistor having a conductivity type opposite to that of the npn transistor shown in FIG. 7 is formed on the same substrate. When forming, there was a problem that a RESURF structure could not be formed. Accordingly, an object of the present invention is to provide a semiconductor device capable of relaxing an electric field regardless of the substrate potential.

上記目的を達成するため、本願請求項１記載の半導体装置は、半導体基板上に積層された一導電型の半導体層からなるコレクタ領域と、該コレクタ領域表面に形成された逆導電型の半導体層からなるベース領域と、該ベース領域表面に形成された一導電型の半導体層からなるエミッタ領域と、前記半導体基板表面に形成された前記エミッタ領域に接続するエミッタ電極と、前記ベース領域に接続するベース電極と、前記コレクタ領域に接続するコレクタ電極とを備えた半導体装置であって、前記半導体基板と前記コレクタ領域との間であって、該コレクタ領域底面全面に形成された逆導電型の半導体層からなる埋め込み領域と、前記エミッタ領域と前記コレクタ領域との間の前記コレクタ領域表面に形成された逆導電型の半導体領域と、前記埋め込み領域と前記半導体領域とを前記ベース電極に接続する接続領域とを備えたことを特徴とする。

In order to achieve the above object, a semiconductor device according to claim 1 of the present application includes a collector region composed of a semiconductor layer of one conductivity type stacked on a semiconductor substrate, and a semiconductor layer of reverse conductivity type formed on the surface of the collector region. A base region made of, an emitter region made of a semiconductor layer of one conductivity type formed on the surface of the base region, an emitter electrode connected to the emitter region formed on the surface of the semiconductor substrate, and connected to the base region A semiconductor device comprising a base electrode and a collector electrode connected to the collector region, wherein the semiconductor is a reverse conductivity type formed between the semiconductor substrate and the collector region and on the entire bottom surface of the collector region A buried region composed of layers, a semiconductor region of reverse conductivity type formed on the collector region surface between the emitter region and the collector region, and And because off area and the semiconductor region, characterized in that a connection region connected to the base electrode.

本願請求項２に記載の半導体装置は、請求項１記載の半導体装置において、導電型の異なる少なくとも２つの前記半導体装置が、同一基板上に形成されていることを特徴とする。 A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein at least two semiconductor devices having different conductivity types are formed on the same substrate.

本願請求項３に記載の半導体装置は、請求項１又は２いずれか記載の半導体装置において、前記半導体装置は、前記ベース電極にベース電圧が印加されたとき、前記埋め込み領域と前記半導体領域から、該埋め込み領域と半導体領域との間の前記コレクタ領域が空乏化していることを特徴とする。 A semiconductor device according to a third aspect of the present invention is the semiconductor device according to the first or second aspect, wherein when the base voltage is applied to the base electrode, the semiconductor device includes the embedded region and the semiconductor region. The collector region between the buried region and the semiconductor region is depleted.

本発明の半導体装置は、基板電位によらず、電界緩和を行うことができるため、コンプリメンタリの半導体装置のいずれにもリサーフ構造を形成することができ、半導体装置の高耐圧化を図ることができる。 Since the semiconductor device of the present invention can perform electric field relaxation regardless of the substrate potential, a resurf structure can be formed in any of the complementary semiconductor devices, and the breakdown voltage of the semiconductor device can be increased. .

本発明の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor device of this invention. 本発明の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor device of this invention. 本発明の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor device of this invention. 本発明の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor device of this invention. 本発明の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor device of this invention. 本発明の別の半導体装置の製造工程の説明図である。It is explanatory drawing of the manufacturing process of another semiconductor device of this invention. 従来の半導体装置の半導体装置の説明図である。It is explanatory drawing of the semiconductor device of the conventional semiconductor device.

本発明に係る半導体装置は、バイポーラトランジスタのコレクタ領域を空乏化するため、コレクタ領域と異なる導電型の埋め込み領域と、この埋め込み領域とコレクタ領域を挟んで対向するように形成した低濃度の拡散領域（半導体領域に相当）とをベース領域に共通接続する構造とする。以下、本発明の実施例について、ｐｎｐ型トランジスタとｎｐｎ型トランジスタを同時に形成する場合について説明する。 In order to deplete the collector region of the bipolar transistor, the semiconductor device according to the present invention has a buried region having a conductivity type different from that of the collector region, and a low-concentration diffusion region formed so as to face the buried region with the collector region interposed therebetween. (Corresponding to a semiconductor region) is commonly connected to the base region. Hereinafter, an embodiment of the present invention will be described in the case where a pnp transistor and an npn transistor are formed at the same time.

まず、ｐ型のシリコン支持基板１表面に、例えば熱酸化法により膜厚２μｍ程度の埋め込み絶縁膜２を形成し、その後、シリコン支持基板１にｎ型基板を貼り合わせた基板を用意する。ｎ型基板にｎ型埋め込み層を形成するため、ｐｎｐ型トランジスタ形成領域にｎ型不純物をイオン注入する。同様に、ｎｐｎ型トランジスタ形成領域にｐ型不純物をイオン注入する。注入した不純物イオンを熱拡散させ、ｎ型埋め込み層１０（ｎ）およびｐ型埋め込み層１０（ｐ）を形成する（図１）。 First, a buried insulating film 2 having a film thickness of about 2 μm is formed on the surface of a p-type silicon support substrate 1 by, for example, a thermal oxidation method, and then a substrate in which an n-type substrate is bonded to the silicon support substrate 1 is prepared. In order to form an n-type buried layer in the n-type substrate, n-type impurities are ion-implanted into the pnp-type transistor formation region. Similarly, p-type impurities are ion-implanted into the npn-type transistor formation region. The implanted impurity ions are thermally diffused to form an n-type buried layer 10 (n) and a p-type buried layer 10 (p) (FIG. 1).

ｎ型埋め込み層１０（ｎ）およびｐ型埋め込み層１０（ｐ）上に、例えば比抵抗１Ωｃｍ、厚さ５μｍのｎ型エピタキシャル層を成長させる。ｎ型エピタキシャル層表面に、熱酸化法により厚さ５０ｎｍの熱酸化膜１１を形成した後、ｐｎｐ型トランジスタ形成領域にｐ型ウエル１２（ｐ）を形成する（図２）。このｐ型ウエル１２（ｐ）は、ｐｎｐ型トランジスタのコレクタ領域を構成する。一方、ｎｐｎ型トランジスタ形成領域のｎ型エピタキシャル層１２（ｎ）は、ｎｐｎ型トランジスタのコレクタ領域を構成することになる。 On the n-type buried layer 10 (n) and the p-type buried layer 10 (p), for example, an n-type epitaxial layer having a specific resistance of 1 Ωcm and a thickness of 5 μm is grown. A thermal oxide film 11 having a thickness of 50 nm is formed on the surface of the n-type epitaxial layer by a thermal oxidation method, and then a p-type well 12 (p) is formed in a pnp-type transistor formation region (FIG. 2). This p-type well 12 (p) constitutes the collector region of the pnp-type transistor. On the other hand, the n-type epitaxial layer 12 (n) in the npn-type transistor formation region constitutes the collector region of the npn-type transistor.

ｐｎｐ型トランジスタ形成領域にｎ型不純物を注入し、先に形成したｎ型埋め込み層１０（ｎ）に達する高濃度のｎ型領域１３（ｎ）を形成する。このｎ型領域１３（ｎ）は、ｐｎｐ型トランジスタのベース領域の一部を構成すると共に、リサーフ構造の一部を構成することになる。一方ｎｐｎ型トランジスタ形成領域には、ｐ型不純物を注入し、先に形成したｐ型埋め込み層１０（ｐ）に達する高濃度のｐ型領域１３（ｐ）を形成する。このｐ型領域１３（ｐ）は、ｎｐｎ型トランジスタのベース領域の一部を構成すると共に、リサーフ構造の一部を構成することになる（図３）。 An n-type impurity is implanted into the pnp-type transistor formation region to form a high-concentration n-type region 13 (n) reaching the previously formed n-type buried layer 10 (n). The n-type region 13 (n) constitutes a part of the base region of the pnp transistor and a part of the RESURF structure. On the other hand, a p-type impurity is implanted into the npn-type transistor formation region to form a high-concentration p-type region 13 (p) reaching the previously formed p-type buried layer 10 (p). This p-type region 13 (p) constitutes a part of the base region of the npn-type transistor and a part of the RESURF structure (FIG. 3).

その後、電界緩和のための半導体領域となる低濃度の拡散領域を形成するため、先に形成したｎ型領域１３（ｎ）に接続するように、低濃度ｎ型領域１４（ｎ）と、ｐ型領域１３（ｐ）に接続するように、低濃度ｐ型領域１４（ｐ）とを形成する。この低濃度ｎ型領域１４（ｎ）とｎ型埋め込み層１０（ｎ）が、ベース領域と同じ電位に保たれることによって、ｐｎｐ型トランジスタのリサーフ構造となる。また、低濃度ｐ型領域１４（ｐ）とｐ型埋め込み層１０（ｐ）が、ベース領域と同じ電位に保たれることによって、ｎｐｎ型トランジスタのリサーフ構造となる。その後、ベース領域１５（ｎ）、１５（ｐ）、エミッタ領域１６（ｐ）、１６（ｎ）およびコレクタ取り出し領域１７（ｐ）、１７（ｎ）を、イオン注入によって形成する（図４）。 Thereafter, in order to form a low-concentration diffusion region that becomes a semiconductor region for electric field relaxation, the low-concentration n-type region 14 (n) and p are connected to the previously formed n-type region 13 (n). A low concentration p-type region 14 (p) is formed so as to be connected to the mold region 13 (p). The low-concentration n-type region 14 (n) and the n-type buried layer 10 (n) are maintained at the same potential as the base region, thereby forming a pnp-type transistor RESURF structure. Further, the low-concentration p-type region 14 (p) and the p-type buried layer 10 (p) are maintained at the same potential as that of the base region, so that a resurf structure of the npn-type transistor is obtained. Thereafter, base regions 15 (n), 15 (p), emitter regions 16 (p), 16 (n) and collector extraction regions 17 (p), 17 (n) are formed by ion implantation (FIG. 4).

図５は、素子分離のためのトレンチ１８を形成するとともに、エミッタ電極７、ベース電極８、コレクタ電極９を形成し、完成したバイポーラトランジスタである。 FIG. 5 shows a completed bipolar transistor in which a trench 18 for element isolation is formed, and an emitter electrode 7, a base electrode 8, and a collector electrode 9 are formed.

このような構造のバイポーラトランジスタでは、ベース電極８に印加された電位は、ｎ型埋め込み層１０（ｎ）と低濃度ｎ型領域１４（ｎ）に印加され、コレクタ領域１２（ｐ）を空乏化し、高耐圧のｐｎｐ型トランジスタを形成することができる。また、ベース電極８に印加された電位は、ｐ型埋め込み層１０（ｐ）と低濃度ｐ型領域１４（ｐ）に印加され、コレクタ領域１２（ｎ）を空乏化し、高耐圧のｎｐｎ型トランジスタを形成することができる。 In the bipolar transistor having such a structure, the potential applied to the base electrode 8 is applied to the n-type buried layer 10 (n) and the low-concentration n-type region 14 (n) to deplete the collector region 12 (p). A high breakdown voltage pnp transistor can be formed. The potential applied to the base electrode 8 is applied to the p-type buried layer 10 (p) and the low-concentration p-type region 14 (p), depleting the collector region 12 (n), and a high breakdown voltage npn-type transistor. Can be formed.

本発明のトランジスタは、基板電位を利用することなく、リサーフ構造を形成することができるため、上述のように同一基板上に形成することができる。なお、本発明のトランジスタは、上記実施例に限定されるものではなく、素子分離はトレンチ構造をとらずに拡散領域で素子分離を行ったり、ｎｐｎ型トランジスタあるいはｐｎｐ型トランジスタ単独で使用することも可能である。図６は、トレンチ構造を使用しない場合の半導体装置である。 Since the transistor of the present invention can form a RESURF structure without using the substrate potential, it can be formed over the same substrate as described above. The transistor of the present invention is not limited to the above embodiment, and element isolation may be performed in a diffusion region without using a trench structure, or may be used alone as an npn type transistor or a pnp type transistor. Is possible. FIG. 6 shows a semiconductor device when a trench structure is not used.

１：シリコン支持基板、２：埋め込み絶縁膜、３：コレクタ領域、４：エミッタ領域、５：ベース領域、６：フィールドプレート、７：エミッタ電極、８：ベース電極、９：コレクタ電極、１０（ｎ）：ｎ型埋め込み層、１０（ｐ）：ｐ型埋め込み層、１１：熱酸化膜、１２：コレクタ領域、１３（ｎ）：ｎ型領域、１３（ｐ）：ｐ型領域、１４（ｎ）：低濃度ｎ型領域、１４（ｐ）：低濃度ｐ型領域、１５：ベース領域、１６：エミッタ領域、１７：ベース取り出し領域、１８：トレンチ 1: silicon support substrate, 2: buried insulating film, 3: collector region, 4: emitter region, 5: base region, 6: field plate, 7: emitter electrode, 8: base electrode, 9: collector electrode, 10 (n ): N-type buried layer, 10 (p): p-type buried layer, 11: thermal oxide film, 12: collector region, 13 (n): n-type region, 13 (p): p-type region, 14 (n) : Low-concentration n-type region, 14 (p): low-concentration p-type region, 15: base region, 16: emitter region, 17: base extraction region, 18: trench

Claims

A collector region composed of a semiconductor layer of one conductivity type stacked on a semiconductor substrate, a base region composed of a semiconductor layer of opposite conductivity type formed on the surface of the collector region, and a conductivity type formed on the surface of the base region A semiconductor device comprising: an emitter region comprising a semiconductor layer; an emitter electrode connected to the emitter region formed on the surface of the semiconductor substrate; a base electrode connected to the base region; and a collector electrode connected to the collector region. A device,
A surface of the collector region between the semiconductor substrate and the collector region, a buried region made of a semiconductor layer of a reverse conductivity type formed on the entire bottom surface of the collector region, and between the emitter region and the collector region; A semiconductor device comprising: a semiconductor region of a reverse conductivity type formed on a semiconductor substrate; and a connection region that connects the buried region and the semiconductor region to the base electrode.

2. The semiconductor device according to claim 1, wherein at least two of the semiconductor devices having different conductivity types are formed on the same substrate.

3. The semiconductor device according to claim 1, wherein, when a base voltage is applied to the base electrode, the semiconductor device includes the embedded region and the semiconductor region, and the region between the embedded region and the semiconductor region. A semiconductor device characterized in that a collector region is depleted.