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JP6126566B2 - 不揮発性メモリ - Google Patents
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Description

本発明の実施形態は、不揮発性メモリに関する。
スピン注入磁化反転方式の磁気抵抗変化型メモリ(以下、ＳＴＴ−ＭＲＡＭ（Spin transfer torque Magnetic random access memory)とも云う)は、不揮発性メモリとして、例えば携帯情報端末に用いられるプロセッサなどの低消費電力化が求められる技術の候補となっている。
一般に、ＳＴＴ−ＭＲＡＭのメモリセルは、磁化方向が可変の磁性膜を含む記憶層と、磁化方向が不変の磁性膜を含む参照層と、記憶層と参照層との間に設けられた非磁性層（例えば、トンネルバリア層）と、を備えたＭＴＪ（Magnetic Tunnel Junction）素子と、選択トランジスタとを備えている。このＭＴＪ素子は、記憶層と参照層の磁化方向が互いに平行状態（Ｐ）であるか、または反平行状態（ＡＰ）であるかによって記憶層と参照層との間の電気抵抗が異なる。平行状態の場合は低抵抗となり、反平行状態の場合は高抵抗となる。平行状態および反平行状態のうちの一方を情報“０”に対応させ、他方を情報“１”に対応させる。参照層の磁化方向に対して記憶層の磁化方向を反平行状態から平行状態に変える場合には、参照層から非磁性層を介して記憶層に向かって電子を流す。参照層の磁化方向に対して記憶層の磁化方向を平行状態から反平行状態に変える場合には、記憶層から非磁性層を介して参照層に向かって電子を流す。
記憶層および参照層のうちの一方は、選択トランジスタのソースおよびドレインのうちの一方に接続される。記憶層および参照層のうちの他方は、ビット線ＢＬに接続される。選択トランジスタのソースおよびドレインのうちの他方はソース線ＳＬに接続され、ゲートがワード線ＷＬに接続される。
このようなメモリセルにおける書き込み動作は、選択トランジスタおよびＭＴＪ素子を備えたメモリセルに対して、ソース線ＳＬからビット線ＢＬに電流を流すか、またはビット線ＢＬからソース線ＳＬに電流を流すことによって、ＭＴＪ素子の抵抗状態を、高抵抗状態および低抵抗状態の一方から他方に書き変え、情報“０”または情報“１”を記録する。
また、上記メモリセルにおける読み出し動作は、ソース線ＳＬおよびビット線ＢＬのうちの一方から他方に、例えばソース線ＳＬからビット線ＢＬに読み出し電流を流し、その時のＭＴＪ素子の抵抗値を電流値や電圧値を用いて読み出す。ＭＴＪ素子の記憶層がビット線ＢＬに接続され、参照層が選択トランジスタのソースおよびドレインの一方に接続され、ソースおよびドレインの他方がソース線ＳＬに接続され、記憶層の磁化方向が参照層の磁化方向に平行状態（Ｐ）である場合を考える。このとき、ソース線ＳＬからビット線ＢＬに読み出し電流を流す場合は、記憶層に反平行状態（ＡＰ）を書き込む場合と同じ電流の向きとなり、誤書き込みを起こす可能性がある。
また、ＭＴＪ素子の参照層がビット線ＢＬに接続され、記憶層が選択トランジスタのソースおよびドレインの一方に接続され、ソースおよびドレインの他方がソース線ＳＬに接続され、記憶層の磁化方向が参照層の磁化方向に反平行状態（ＡＰ）である場合を考える。このとき、ソース線ＳＬからビット線ＢＬに読み出し電流を流す場合は、記憶層に平行状態（Ｐ）を書き込み場合と同じ電流の向きとなり、誤書き込みを起こす可能性がある。
このような誤書き込みは、動作の高速性を確保するために読み出し電流を増大する場合や、書き込み電流を減少する素子を用いた場合など、読み出し動作と書き込み動作の電流量の差が小さくなる場合に特に顕著になり、ＳＴＴ−ＭＲＡＭの高性能化の妨げとなる。
特開２０１１−６５７１８号公報
本実施形態は、読み出し動作時の誤書き込みを抑制する不揮発性メモリを提供する。
本実施形態の不揮発性メモリによれば、マトリクス状に配列された複数のメモリセルであって、各メモリセルは、第１参照層、第１記憶層、および前記第１参照層と前記第１記憶層との間に設けられた第１トンネルバリア層を備えた第１ＭＴＪ素子と、第１選択トランジスタと、を含み前記第１ＭＴＪ素子および前記第１選択トランジスタが直列に接続された第１直列回路と、第２参照層、第２記憶層、および前記第２参照層と前記第２記憶層との間に設けられた第２トンネルバリア層を備えた第２ＭＴＪ素子と、第２選択トランジスタと、を含み前記第２ＭＴＪ素子および前記第２選択トランジスタが直列に接続された第２直列回路と、第１および第２ＭＯＳトランジスタを有する第１電流抑制部と、第３および第４ＭＯＳトランジスタを有する第２電流抑制部と、を備えたメモリセルと、行方向に対応して設けられた複数の第１配線であって、各第１配線は対応する行のメモリセルにおける第１および第２選択トランジスタのゲートに接続される、複数の第１配線と、列方向に対応して設けられた複数の第２配線であって、各第２配線は対応する列のメモリセルにおける、前記第１直列回路の一端に接続されるとともに前記第２電流抑制部の前記第３および第４ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第２配線と、列方向に対応して設けられた複数の第３配線であって、各第３配線は対応する列のメモリセルにおける、前記第２直列回路の一端に接続されるとともに前記第１電流抑制部の前記第１および第２ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第３配線と、列方向に対応して設けられた複数の第４配線であって、各第４配線は対応する列のメモリセルにおける前記第１直列回路の他端と、前記第３および第４ＭＯＳトランジスタのうちの他方のゲートに接続される、複数の第４配線と、列方向に対応して設けられた複数の第５配線であって、各第５配線は対応する列のメモリセルにおける、前記第２直列回路の他端と、前記第１および第２ＭＯＳトランジスタのうちの他方のゲートに接続される、複数の第５配線と、を備えている。
第１実施形態による不揮発性メモリのメモリセルを示す回路図。 図２（ａ）、２（ｂ）は、第１実施形態による不揮発性メモリの読み出し動作を説明する図。 第１実施形態による不揮発性メモリの書き込み動作を説明する図。 第１実施形態の第１変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第２変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第３変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第４変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第５変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第６変形例による不揮発性メモリの読み出し動作を説明する図。 第１実施形態の第７変形例による不揮発性メモリのメモリセルを示す回路図。 第１実施形態の第８変形例による不揮発性メモリのメモリセルを示す回路図。 各実施形態の不揮発性メモリの構成を示すブロック図。 第２実施形態による不揮発性メモリのメモリセルを示す回路図。 第２実施形態の第１変形例による不揮発性メモリのメモリセルを示す回路図。 図１５（ａ）、１５（ｂ）は、第２実施形態による不揮発性メモリの読み出し動作を説明する図。 第２実施形態による不揮発性メモリの書き込み動作を説明する図。 第２実施形態の第２変形例による不揮発性メモリの読み出し動作を説明する図。 第２実施形態の第３変形例による不揮発性メモリの書き込み動作を説明する図。 第３実施形態による不揮発性メモリのメモリセルを示す回路図。 第４実施形態による不揮発性メモリのメモリセルを示す回路図。 第５実施形態による不揮発性メモリのメモリセルを示す回路図。 第５実施形態の不揮発性メモリの読み出し動作を説明する図。 第５実施形態の不揮発性メモリの読み出し動作を説明する図。 第５実施形態の不揮発性メモリの書き込み動作を説明する図。 第６実施形態による不揮発性メモリのメモリセルを示す回路図。
以下、実施形態について図面を参照して説明する。
（第１実施形態）
第１実施形態による不揮発性メモリについて図１を参照して説明する。この第１実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図１に示す構造を備えている。メモリセルＭＣは、第１および第２ＭＴＪ素子Ｍ１、Ｍ２と、ｎチャネルＭＯＳトランジスタからなる第１および第２選択トランジスタＴ１、Ｔ２と、誤書き込み防止用回路と、を備えている。この誤書き込み防止用回路は、第１および第２ＣＭＯＳスイッチと、を有している。第１ＣＭＯＳスイッチは、ｎチャネルＭＯＳトランジスタＴ３と、ｐチャネルＭＯＳトランジスタＴ４と、から構成され、第２ＣＭＯＳスイッチは、ｎチャネルＭＯＳトランジスタＴ５と、ｐチャネルＭＯＳトランジスタＴ６と、から構成されている。ｎチャネルＭＯＳトランジスタＴ３のソースおよびドレインの一方と、ｐチャネルＭＯＳトランジスタＴ４のソースおよびドレインの一方とが接続され、ｎチャネルＭＯＳトランジスタＴ３のソースおよびドレインの他方と、ｐチャネルＭＯＳトランジスタＴ４のソースおよびドレインの他方とが接続される。また、ｎチャネルＭＯＳトランジスタＴ５のソースおよびドレインの一方と、ｐチャネルＭＯＳトランジスタＴ６のソースおよびドレインの一方とが接続され、ｎチャネルＭＯＳトランジスタＴ５のソースおよびドレインの他方と、ｐチャネルＭＯＳトランジスタＴ６のソースおよびドレインの他方とが接続される。
また、本実施形態の不揮発性メモリにおいては、複数のメモリセルの各列に対応して、一対のビット線ＢＬ、／ＢＬと、ソース線ＳＬと、書き込みイネーブル線ＷＥと、が設けられている。複数のメモリセルの各行に対応してワード線ＷＬが設けられている。
第１ＭＴＪ素子Ｍ１、第１ＣＭＯＳスイッチ、第１選択トランジスタＴ１は、メモリセルＭＣが属する列に対応して設けられたビット線ＢＬとソース線ＳＬとの間に直列に接続されている。第２ＭＴＪ素子Ｍ２、第２ＣＭＯＳスイッチ、第２選択トランジスタＴ２は、メモリセルＭＣが属する列に対応して設けられたビット線／ＢＬとソース線ＳＬとの間に直列に接続されている。第１および第２選択トランジスタＴ１、Ｔ２のそれぞれのゲートはワード線ＷＬに接続される。第１ＣＭＯＳスイッチのｎチャネルＭＯＳトランジスタＴ３のゲートと、第２ＣＭＯＳスイッチのｎチャネルＭＯＳトランジスタＴ５のゲートとが書き込みイネーブル線ＷＥに接続される。第１ＣＭＯＳスイッチのｐチャネルＭＯＳトランジスタＴ４のゲートがビット線／ＢＬに接続され、第２ＣＭＯＳスイッチのｐチャネルＭＯＳトランジスタＴ６のゲートがビット線ＢＬに接続される。
なお、第１実施形態および後述する変形例の各メモリセルＭＣにおいては、各メモリセルを構成する要素が各メモリセルの中心軸に対して対称に配置される。例えば、図１に示すように、中心軸に対して左側に配置される第１選択トランジスタＴ１、第１ＣＭＯＳスイッチＴ３、Ｔ４、および第１ＭＴＪ素子Ｍ１の配置順序と、右側に配置される第２選択トランジスタＴ２、第２ＣＭＯＳスイッチＴ５、Ｔ６、および第２ＭＴＪ素子Ｍ２の配置順序とが対称となっている。
第１および第２ＭＴＪ素子Ｍ１、Ｍ２のそれぞれは、第１および第２磁性層と、第１および第２磁性層間に挟まれたトンネルバリア層とを備えている。第１および第２磁性層のうちの一方は磁化方向が可変であり、記憶層となる。また、第１および第２磁性層のうちの他方は磁化方向が不変であり、参照層となる。ここで、磁化方向が「可変」であるとは、書き込み電流をＭＴＪ素子に流す前と後で、磁化方向が変化可能であることを意味し、「不変」とは書き込み電流をＭＴＪ素子に流す前と後で、変わらないことを意味する。第１および第２磁性層の磁化方向が互いに平行状態（Ｐ状態）であるか、または互いに反平行状態（ＡＰ状態）であるかによって情報“０”または情報“１”を記憶する。なお、情報“０”を反平行状態に対応させ、情報“１”を平行状態に対応させてもよい。また、第１および第２磁性層の磁化方向は、膜面に平行である場合であってよいし、膜面に垂直である場合であってもよい。膜面とは、磁性層の上面を意味する。膜面に垂直である場合は、第１および第２磁性層はそれぞれ、垂直磁気異方性を有している。
メモリセルＭＣにおいては、第１および第２ＭＴＪ素子Ｍ１、Ｍ２にそれぞれ記憶される情報は、互いに相補的となるように設定される。例えば、第１ＭＴＪ素子Ｍ１に記憶される情報は“１”であり、第２ＭＴＪ素子Ｍ２に記憶される情報は“０”である。このとき、第１および第２ＭＴＪ素子Ｍ１、Ｍ２は、第１磁性層、トンネルバリア層、第２磁性層の積層順序が同じとなるように構成される。このことは、例えば図１に示す回路図において、ビット線ＢＬに第１ＭＴＪ素子Ｍ１の第１磁性層が接続される場合は、ビット線／ＢＬには第２ＭＴＪ素子Ｍ２の第１磁性層が接続されることを意味する。本実施形態においては、ビット線ＢＬ、／ＢＬに接続される第１および第２ＭＴＪ素子Ｍ１、Ｍ２の磁性層はそれぞれ、参照層とする。
（読み出し動作）
次に、メモリセルＭＣからの読み出し動作について図２（ａ）、２（ｂ）を参照して説明する。図２（ａ）に示すように、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定する。まず、ビット線ＢＬ、／ＢＬをそれぞれ「Ｌ」レベル（「０」レベル）にプリディスチャージし、書き込みイネーブル線ＷＥの電位を０Ｖに固定する。アクセスするメモリセルＭＣが属する列のソース線ＳＬを「Ｈ」レベル（「１」レベル）にする。続いて、アクセスするメモリセルＭＣが属する行のワード線ＷＬを同じく「１」レベルにして、選択トランジスタＴ１、Ｔ２をＯＮし、ソース線ＳＬからビット線ＢＬ、／ＢＬにそれぞれ読み出し電流を流す（図２（ａ））。なお、図２（ａ）に示す破線は、読み出し電流を示している。このとき、第１および第２ＭＴＪ素子Ｍ１、Ｍ２の抵抗値が互いに異なるため、平行状態にある第１ＭＴＪ素子Ｍ１に接続するビット線ＢＬは、ビット線／ＢＬに比べて電位が早く上昇する。このため、反平行状態にある第２ＭＴＪ素子Ｍ２に接続するビット線／ＢＬより早く、ｐチャネルトランジスタＴ４、Ｔ６の閾値電圧Ｖｔｈを上回る。ビット線ＢＬの電圧ＶＰがＶＰ＞Ｖｔｈとなると、ｐチャネルＭＯＳトランジスタＴ６がＯＦＦし、第２ＭＴＪ素子Ｍ２に流れていた電流が遮断される。この時、ビット線／ＢＬの電位ＶＡＰは、ＶＡＰ＜Ｖｔｈとなっており、ｐチャネルＭＯＳトランジスタＴ４はＯＮ状態のままである。ビット線ＢＬの電位ＶＰとビット線／ＢＬの電位ＶＡＰを比較する、或いはビット線ＢＬに流れる電流と、ビット線／ＢＬに流れる電流を比較することで、メモリセルＭＣからの情報を読み出す（図２（ｂ））。このとき、読み出し電流は、第１および第２ＭＴＪ素子Ｍ１，Ｍ２に対して、平行状態を書き込むための電流方向である。しかし、第２ＭＴＪ素子Ｍ２に流れる電流はｐチャネルＭＯＳトランジスタＴ６によって遮断されるため、第２ＭＴＪ素子Ｍ２の誤書き込みは抑制される。一方、第１ＭＴＪ素子Ｍ１に流れる電流は情報を保存する方向に電流が流れるため、誤書き込みは起こらない。
上記説明においては、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定するとともにビット線ＢＬ、／ＢＬに接続する第１および第２ＭＴＪ素子Ｍ１、Ｍ２のそれぞれの磁性層が固定層であると仮定した。この場合、反平行状態にあるＭＴＪ素子、すなわち第２ＭＴＪ素子に流れる電流は遮断され、反平行状態にある第２ＭＴＪ素子の誤書き込みは抑制される。
次に、ビット線ＢＬ、／ＢＬに接続する第１および第２ＭＴＪ素子Ｍ１、Ｍ２のそれぞれの磁性層が参照層であるが、上記の場合とは逆に、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに反平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに平行状態である場合には、上記図２（ａ）で説明した場合と同様に読み出し電流を流し、読み出し動作を行う。この場合も同様に、反平行状態にあるＭＴＪ素子、すなわち第１ＭＴＪ素子に流れる電流は遮断され、反平行状態にある第１ＭＴＪ素子の誤書き込みは抑制される。
以上説明したように、第１ＣＭＯＳスイッチおよび第２ＣＭＯＳスイッチは、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
（書き込み動作）
次に、メモリセルＭＣへの書き込み動作について図３を参照して説明する。この場合も図３に示すように、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定する。
まず、アクセスするメモリセルの属する行のワード線ＷＬを「１」レベルに、同じく書き込みイネーブル線ＷＥを「１」レベルにする。ビット線ＢＬを「１」レベルに、ビット線／ＢＬを「０」レベルに固定し、ソース線ＳＬを「０」レベルと「１」レベルとの間の電圧Ｖａに固定する。電圧Ｖａは例えば論理「１」がＶｄｄ、「０」がＧＮＤだとすると、０．５Ｖｄｄなどに取る。電圧Ｖａの値はソース線ＳＬを挟んで高電位側のＣＭＯＳスイッチはｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタが共にＯＮしているのに対して、低電位側はｎチャネルＭＯＳトランジスタのみがＯＮするため、実際には０．５Ｖｄｄより高い電圧が望ましい。この時、第１ＭＴＪ素子Ｍ１は反平行状態への書き込み方向に電流が流れ、第２ＭＴＪ素子Ｍ２は平行状態への書き込み方向に電流が流れ、メモリセルＭＣの情報が反転する（図３）。また、ビット線ＢＬと、ビット線／ＢＬに印加される電圧を逆にすれば、第１および第２ＭＴＪ素子の磁化配列を互いに入れ替えることができる。
第１ＣＭＯＳスイッチおよび第２ＣＭＯＳスイッチからなる電流抑制部は、この電流抑制部が属するメモリセルが接続する書き込みイネーブル線ＷＥの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
以上説明したように、第１実施形態によれば、読み出し動作時の誤書き込みを抑制することができる。
（第１変形例）
第１実施形態の第１変形例による不揮発性メモリについて図４を参照して説明する。図４は第１変形例の不揮発性メモリのメモリセルを示す回路図である。この変形例のメモリセルは、図１に示す第１実施形態のメモリセルにおいて、第１選択トランジスタＴ１と第１ＣＭＯＳスイッチＴ３、Ｔ４の位置を入れ替えるとともに、第２選択トランジスタＴ２と第２ＣＭＯＳスイッチＴ５、Ｔ６の位置を入れ替えた構成を有している。すなわち、ビット線ＢＬとソース線ＳＬとの間に、第１ＭＴＪ素子Ｍ１、第１選択トランジスタＴ１、第１ＣＭＯＳスイッチＴ３、Ｔ４をこの順序で直列に接続し、ビット線／ＢＬとソース線ＳＬとの間に、第２ＭＴＪ素子Ｍ２、第２選択トランジスタＴ２、第２ＣＭＯＳスイッチＴ５、Ｔ６をこの順序で直列に接続した構成を有している。この第１変形例も第１実施形態と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第１変形例も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第２変形例）
第１実施形態の第２変形例による不揮発性メモリについて図５を参照して説明する。図５は第２変形例の不揮発性メモリのメモリセルを示す回路図である。この変形例のメモリセルは、図４に示す第１変形例のメモリセルにおいて、ＭＴＪ素子、選択トランジスタの配列順序を入れ替えた構成を有している。すなわち、ビット線ＢＬとソース線ＳＬとの間に、第１選択トランジスタＴ１、第１ＭＴＪ素子Ｍ１、第１ＣＭＯＳスイッチＴ３、Ｔ４をこの順序で直列に接続し、ビット線／ＢＬとソース線ＳＬとの間に、第２選択トランジスタＴ２、第２ＭＴＪ素子Ｍ２、第２ＣＭＯＳスイッチＴ５、Ｔ６をこの順序で直列に接続した構成を有している。この第２変形例も第１実施形態と同様に、読み出し動作および書き込み動作を行うことができる。
読み出し動作時の誤書き込みを抑制することができる。これにより、第２変形例も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第３変形例）
第１実施形態の第３変形例による不揮発性メモリについて図６を参照して説明する。図６は第３変形例の不揮発性メモリのメモリセルを示す回路図である。この変形例のメモリセルは、図５に示す第２変形例のメモリセルにおいて、ＭＴＪ素子とＣＭＯＳスイッチの配列順序を入れ替えた構成を有している。すなわち、ビット線ＢＬとソース線ＳＬとの間に、第１選択トランジスタＴ１、第１ＣＭＯＳスイッチＴ３、Ｔ４、第１ＭＴＪ素子Ｍ１をこの順序で直列に接続し、ビット線／ＢＬとソース線ＳＬとの間に、第２選択トランジスタＴ２、第２ＣＭＯＳスイッチＴ５、Ｔ６、第２ＭＴＪ素子Ｍ２をこの順序で直列に接続した構成を有している。この第３変形例も第２変形例と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第３変形例も第２変形例と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第４変形例）
第１実施形態の第４変形例による不揮発性メモリについて図７を参照して説明する。図７は第４変形例の不揮発性メモリのメモリセルを示す回路図である。この変形例のメモリセルは、図６に示す第３変形例のメモリセルにおいて、選択トランジスタとＣＭＯＳスイッチの配列順序を入れ替えた構成を有している。すなわち、ビット線ＢＬとソース線ＳＬとの間に、第１ＣＭＯＳスイッチＴ３、Ｔ４、第１選択トランジスタＴ１、第１ＭＴＪ素子Ｍ１をこの順序で直列に接続し、ビット線／ＢＬとソース線ＳＬとの間に、第２ＣＭＯＳスイッチＴ５、Ｔ６、第２選択トランジスタＴ２、第２ＭＴＪ素子Ｍ２をこの順序で直列に接続した構成を有している。この第４変形例も第３変形例と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第４変形例も第３変形例と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第５変形例）
第１実施形態の第５変形例による不揮発性メモリについて図８を参照して説明する。図８は第５変形例の不揮発性メモリのメモリセルを示す回路図である。この変形例のメモリセルは、図７に示す第４変形例のメモリセルにおいて、選択トランジスタとＭＴＪ素子の配列順序を入れ替えた構成を有している。すなわち、ビット線ＢＬとソース線ＳＬとの間に、第１ＣＭＯＳスイッチＴ３、Ｔ４、第１ＭＴＪ素子Ｍ１、第１選択トランジスタＴ１をこの順序で直列に接続し、ビット線／ＢＬとソース線ＳＬとの間に、第２ＣＭＯＳスイッチＴ５、Ｔ６、第２ＭＴＪ素子Ｍ２、第２選択トランジスタＴ２をこの順序で直列に接続した構成を有している。この第５変形例も第４変形例と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第５変形例も第４変形例と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第６変形例）
第１実施形態の第６変形例による不揮発性メモリについて図９を参照して説明する。図９は第６変形例の不揮発性メモリのメモリセルの読み出し動作を説明する回路図である。この変形例のメモリセルは、図１に示す第１実施形態の不揮発性メモリにおいて、第１および第２選択トランジスタＴ１をｎチャネルＭＯＳトランジスタからｐチャネルＭＯＳトランジスタに置き換えるとともに、第１および第２ＣＭＯＳスイッチのｐチャネルＭＯＳトランジスタＴ４、Ｔ６のゲートをソース線ＳＬに接続し、ｎチャネルＭＯＳトランジスタＴ３のゲートをビット線／ＢＬに接続し、ｎチャネルＭＯＳトランジスタＴ５のゲートをビット線ＢＬに接続した構成を有している。
この第６変形例においては、図９に示すように読み出し動作は、ワード線ＷＬ、ビット線ＢＬ、／ＢＬ、ソース線ＳＬ、書き込みイネーブル線ＷＥの電位のレベルは、図２（ａ）に示す第１実施形態における読み出し動作の電位レベルとは逆となる。すなわち、ワード線ＷＬおよびソース線ＳＬには「０」レベルの電位が印加され、ビット線ＢＬ、／ＢＬ、および書き込みイネーブル線ＷＥには「１」レベルの電位が印加される。
この第６変形例においては、第１および第２ＭＴＪ素子Ｍ１、Ｍ２を流れる電流は第１実施形態の場合と逆向きになる。このため、第１および第２ＭＴＪ素子の積層順も、第１実施形態の場合と逆にする。すなわち、ビット線ＢＬ、／ＢＬに接続する第１および第２ＭＴＪ素子Ｍ１、Ｍ２のそれぞれの磁性層を記憶層とする。
なお、この第６変形例においては、読み出し動作時にプリチャージを必要とする配線がＢＬ、／ＢＬの２本であるのに対して、第１実施形態においては読み出し動作時にプリチャージを必要とする配線がソース線ＳＬのみとなる、このため、第１実施形態のほうがより好ましい。この第６変形例も第１実施形態と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第６変形例も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
また、この第６変形例において、第１乃至第５変形例のように、第１ＭＴＪ素子Ｍ１、第１ＣＭＯＳスイッチＴ３、Ｔ４、第１選択トランジスタＴ１の配列順序を入れ替えるとともに、第２ＭＴＪ素子Ｍ２、第２ＣＭＯＳスイッチＴ５、Ｔ６、第２選択トランジスタＴ２の配列順序を入れ替えてもよい。
（第７変形例）
第１実施形態の第７変形例による不揮発性メモリについて図１０を参照して説明する。図１０は、第７変形例による不揮発性メモリを示す回路図である。この第７変形例の不揮発性メモリは、第１実施形態の不揮発性メモリにおいて、メモリセルを構成する第１および第２ＣＭＯＳスイッチを、複数のメモリセルで共有する構成を有している。図１０においては、同一列におけるＮ（Ｎ≧２）個のメモリセルの第１および第２ＣＭＯＳスイッチが共有されるように構成される。例えば、図１０に示すように、第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１１ｊに接続される第１ＣＭＯＳスイッチＴ３、Ｔ４と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１２ｊに接続される第１ＣＭＯＳスイッチＴ３、Ｔ４と、が共有される。また、第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２１ｊに接続される第１ＣＭＯＳスイッチＴ５、Ｔ６と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２２ｊに接続される第２ＣＭＯＳスイッチＴ５、Ｔ６と、が共有される。
このように、Ｎ個のメモリセルにおいて、誤書き込み防止用回路である第１および第２ＣＭＯＳスイッチを共有することにより、占有面積のオーバーヘッドは１／Ｎに抑えることが可能となる。
また、この第７変形例も第１実施形態と同様に、読み出し動作および書き込み動作を行うことができる。これにより、第７変形例も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第８変形例）
なお、この第７変形例において図１１に示す第８変形例に示すように、選択トランジスタとＭＴＪ素子の並びの順序を入れ替えても良い。図１１に示すように、第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１１ｊまたは第１ＭＴＪ素子Ｍ１１ｊに接続される第１ＣＭＯＳスイッチＴ３、Ｔ４と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１２ｊまたは第１ＭＴＪ素子Ｍ１２ｊに接続される第１ＣＭＯＳスイッチＴ３、Ｔ４と、が共有される。また、第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２１ｊまたは第２ＭＴＪ素子Ｍ２１ｊに接続される第１ＣＭＯＳスイッチＴ５、Ｔ６と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２２ｊまたは第２ＭＴＪ素子Ｍ２２ｊに接続される第２ＣＭＯＳスイッチＴ５、Ｔ６と、が共有される。
この第８変形例も第７変形例と同様に、占有面積のオーバーヘッドは１／Ｎに抑えることができるとともに、読み出し動作時の誤書き込みを抑制することができる。
なお、第７または第８変形例において、第６変形例のように、動作時の論理、第１および第２ＭＴＪ素子の積層順を入れ替えたてもよい。この場合、第１および第２ＣＭＯＳスイッチを構成するｎチャネルＭＯＳトランジスタと、ｐチャネルＭＯＳトランジスタの接続を入れ替えることになる。
第１実施形態と同様に第１乃至第８変形例においても、第１ＣＭＯＳスイッチおよび第２ＣＭＯＳスイッチは、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する書き込みイネーブル線ＷＥの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
このように、電流抑制部がスイッチから構成される場合には、ＭＴＪ素子、電流抑制部、選択トランジスタが直列に接続され、これらの配列順序は自由に選択することが可能となり、回路設計を自由に行うことができる。
上記第１実施形態および第１乃至第８変形例において、読み出し動作および書き込み動作は、図１２に示すように、読み出し／書き込み回路を用いて行われる。図１２は、第１実施形態および第１乃至第８変形例のいずれかの不揮発性メモリを示す回路図である。この不揮発性メモリは、メモリセルＭＣがマトリクス状に配列されたセルアレイ１００と、Ｘデコーダ１１０と、Ｙデコーダ１２０と、読み出し／書き込み回路１３０と、制御回路１４０と、を備えている。
この不揮発性メモリにおいて、読み出し動作は、まず、制御回路１４０によってＸデコーダ１１０およびＹデコーダ１２０に指令信号が送られる、Ｘデコーダ１１０によってワード線ＷＬが選択され、Ｙデコーダ１２０によってビット線ＢＬ、／ＢＬ、ソース線ＳＬが選択され、選択された線の電位が制御される（第１実施形態の読み出し動作参照）。これにより、選択されたメモリセルから情報が読み出される。この読み出された情報は、読み出し／書き込み回路を介して外部に出力される。
また、書き込み動作は、読み出し動作と同様に、制御回路１４０によってＸデコーダ１１０およびＹデコーダ１２０に指令信号が送られる、Ｘデコーダ１１０によってワード線ＷＬが選択され、Ｙデコーダ１２０によってビット線ＢＬ、／ＢＬ、ソース線ＳＬが選択され、選択された線の電位が制御される（第１実施形態の書き込み動作参照）。これにより、選択されたメモリセルに情報が書き込まれる。
なお、図１２に示す不揮発性メモリは、後述する第２乃至第４実施形態の不揮発性メモリの書き込み動作および読み出し動作にも用いることができる。
（第２実施形態）
第２実施形態の不揮発性メモリについて図１３を参照して説明する。この第２実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図１３に示す構造を備えている。メモリセルＭＣは、第１および第２ＭＴＪ素子Ｍ１、Ｍ２と、ｎチャネルＭＯＳトランジスタからなる第１および第２選択トランジスタＴ１、Ｔ２と、誤書き込み防止用回路と、を備えている。この誤書き込み防止用回路は、ｎチャネルＭＯＳトランジスタＴ３、Ｔ４、Ｔ５、Ｔ６を備えている。
また、本実施形態の不揮発性メモリにおいては、複数のメモリセルの各列に対応して、一対のビット線ＢＬ、／ＢＬと、１対のソース線ＳＬ、／ＳＬと、が設けられている。複数のメモリセルの各行に対応してワード線ＷＬが設けられている。
第１ＭＴＪ素子Ｍ１および第１選択トランジスタＴ１は、メモリセルＭＣが属する列に対応して設けられたビット線ＢＬとソース線ＳＬとの間に直列に接続されている。すなわち図１３においては、第１ＭＴＪ素子Ｍ１の参照層がビット線ＢＬに接続され、記憶層が第１選択トランジスタＴ１のソースおよびドレインの一方に接続され、第１選択トランジスタＴ１のソースおよびドレインの他方がソース線ＳＬに接続される。また、第２ＭＴＪ素子Ｍ２の参照層がビット線／ＢＬに接続され、記憶層が第２選択トランジスタＴ２のソースおよびドレインの一方に接続され、第２選択トランジスタＴ２のソースおよびドレインの他方がソース線／ＳＬに接続される。第２ＭＴＪ素子Ｍ２および第２選択トランジスタＴ２は、メモリセルＭＣが属する列に対応して設けられた、ビット線／ＢＬとソース線／ＳＬとの間に直列に接続されている。第１および第２選択トランジスタＴ１、Ｔ２のそれぞれのゲートはワード線ＷＬに接続される。
ｎチャネルＭＯＳトランジスタＴ３、Ｔ４は直列に接続され、電流抑制用のパスを形成する。すなわち、ｎチャネルＭＯＳトランジスタＴ３のドレインが第１ＭＴＪ素子Ｍ１と第１選択トランジスタＴ１との共通接続ノードに接続され、ｎチャネルＭＯＳトランジスタＴ４のソースが接地される。ｎチャネルＭＯＳトランジスタＴ３のゲートがビット線／ＢＬに接続され、ｎチャネルＭＯＳトランジスタＴ４のゲートがソース線／ＳＬに接続される。
ｎチャネルＭＯＳトランジスタＴ５、Ｔ６は直列に接続され、電流抑制用パスを形成する。すなわち、ｎチャネルＭＯＳトランジスタＴ５のドレインが第２ＭＴＪ素子Ｍ２と第２選択トランジスタＴ２との共通接続ノードに接続され、ｎチャネルＭＯＳトランジスタＴ６のソースが接地される。ｎチャネルＭＯＳトランジスタＴ５のゲートがビット線ＢＬに接続され、ｎチャネルＭＯＳトランジスタＴ６のゲートがソース線ＳＬに接続される。
なお、第１実施形態とどうように、第２実施形態および後述する変形例の各メモリセルＭＣにおいては、各メモリセルを構成する要素が各メモリセルの中心軸に対して対称に配置される。
また、この第２実施形態においても第１実施形態と同様に、各メモリセルＭＣにおいては、第１および第２ＭＴＪ素子Ｍ１、Ｍ２にそれぞれ記憶される情報は、互いに相補的となるように記憶される。
この第２実施形態においては、メモリセルＭＣを構成するトランジスタがｎチャネルＭＯＳトランジスタであるため、製造プロセスが容易となるとともに電源配線を必要としないので、待機時のセル内リークを抑制することができるとともにメモリ全体の面積も縮小することができる。
図１４に示すように、第２実施形態の第１変形例のように、第１ＭＴＪ素子Ｍ１と第１選択トランジスタＴ１との配列順序を入れ替えるとともに、第２ＭＴＪ素子Ｍ２と第２選択トランジスタＴ２との配列順序を入れ替えてもよい。
（読み出し動作）
次に、第２実施形態の不揮発性メモリの読み出し動作について図１５（ａ）、１５（ｂ）を参照して説明する。この読み出し動作は、第１実施形態と同様にまず、ビット線ＢＬ、／ＢＬをプリディスチャージし、ワード線ＷＬ、ソース線ＳＬ、／ＳＬの電位を「１」レベルにする（図１５（ａ））。すると、第１ＭＴＪ素子Ｍ１には、ソース線ＳＬからビット線ＢＬ方向に読み出し電流が流れ、第２ＭＴＪ素子Ｍ２には、ソース線／ＳＬからビット線／ＢＬ方向に読み出し電流が流れる。なお、図１５（ａ）、１５（ｂ）において、破線で示す矢印は電流の向きを示す。このとき、第１ＭＴＪ素子Ｍ１の磁化配列が平行状態（Ｐ）で、第２ＭＴＪ素子Ｍ２の磁化配列が反平行状態（ＡＰ）であるとすると、ビット線ＢＬの電位はビット線／ＢＬより早く、ｎチャネルＭＯＳトランジスタＴ５、Ｔ３の閾値電圧Ｖｔｈを超えるため、ｎチャネルＭＯＳトランジスタＴ５はｎチャネルＭＯＳトランジスタＴ３より先にＯＮする。ｎチャネルＭＯＳトランジスタＴ５がＯＮすると、メモリセルの対称な構造の右側の部分は、ソース線／ＳＬからＧＮＤへ通じる、ＭＯＳトランジスタＴ５、Ｔ６からなる電流抑制用パスがＯＮする（図１５（ｂ））。このため、第２ＭＴＪ素子Ｍ２に流れる誤書き込み方向の電流は抑制され、ＧＮＤへのパスへと電流が流れる。このとき、ビット線／ＢＬの電圧ＶＡＰは、閾値電圧Ｖｔｈより低くなるため、ｎチャネルＭＯＳトランジスタＴ３はＯＦＦしたままである。ビット線ＢＬとビット線／ＢＬの電圧（ＶＰ、ＶＡＰ）或いは電流を参照することで、メモリセルＭＣに記憶された情報「０」または「１」を読み出すことができる。
以上説明したように、第２実施形態およびその第１変形例においては、直列に接続されたｎチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１電流抑制用パスおよびｎチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２電流抑制用パスは、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
なお、第２実施形態の第１変形例も、第２実施形態と同様にして、メモリセルＭＣから情報を読み出すことができる。
（書き込み動作）
次に、第２実施形態の不揮発性メモリの書き込み動作について、図１６を参照して説明する。まず、図１６に示すように、ビット線ＢＬおよびソース線／ＳＬの電位を「１」レベルにし、ソース線ＳＬおよびビット線／ＢＬの電位を「０」レベルに固定し、ワード線ＷＬの電位を「１」レベルにし、第１および第２選択トランジスタＴ１、Ｔ２をＯＮする。すると、第１ＭＴＪ素子Ｍ１には反平行状態書き込み方向、第２ＭＴＪ素子Ｍ２には平行書き込み方向に電流が流れ、メモリセルＭＣの情報が書き換わる。この時、ｎチャネルＭＯＳトランジスタＴ３とｎチャネルＭＯＳトランジスタＴ４からなる電流抑制用パス、またはｎチャネルＭＯＳトランジスタＴ５とｎチャネルＭＯＳトランジスタＴ６からなる電流抑制用パスは常にどちらかのトランジスタがＯＦＦしているため、開かない。
また、ビット線ＢＬ、ソース線ＳＬ、ビット線／ＢＬ、ソース線／ＳＬの電圧を逆にすることで、メモリセルに逆の情報を書き込むことができる。すなわち第１ＭＴＪ素子Ｍ１に磁化配列が平行、第２ＭＴＪ素子Ｍ２に磁化配列が反平行となるように情報を書き込むことができる。
更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のソース線ＳＬ、／ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
以上説明したように、第２実施形態および第１変形例によれば、読み出し動作時の誤書き込みを抑制することができる。
（第２変形例）
第２実施形態の第２変形例による不揮発性メモリについて図１７を参照して説明する。図１７は、第２変形例の不揮発性メモリのメモリセルを示す回路図である。この第２変形例に係るメモリセルは、第２実施形態に係るメモリセルにおいて、ｎチャネルＭＯＳトランジスタＴ３、Ｔ４、Ｔ５、Ｔ６をｐチャネルＭＯＳトランジスタに置き換えるとともに、第１ＭＴＪ素子Ｍ１のビット線ＢＬに接続される磁性層を記憶層とし、第２ＭＴＪ素子Ｍ２のビット線／ＢＬに接続される磁性層を記憶層とした構成となっている。この第２変形例においては、第２実施形態の回路動作時の電圧の論理が逆になるとともに、電流抑制回路は、グランドではなく電源電圧へのパスを開く。
この第２変形例の動作原理は以下の通りとなる。ソース線ＳＬは「０」レベルの固定し、ビット線ＢＬをプリチャージする。その後、ワード線ＷＬを「０」レベルにすることによりトランジスタＴ１、Ｔ２をＯＮし、ビット線ＢＬの電圧が低下し始める。すると、トランジスタＴ３、Ｔ５がＯＮし、ソース線ＳＬへは電源からの電流が供給される。
この際、電圧ＶＡＰは電源より電圧が低く、ｐチャネルＭＯＳトランジスタの動作電圧より高い条件を満たしていれば良い。ｐチャネルＭＯＳトランジスタの寄生抵抗次第であるが、第１および第２ＭＴＪ素子Ｍ１、Ｍ２に流れる電流はＶｄｄとＶＡＰとの差により反平行書き込み方向に切り替わる。これにより、情報“０”または“１”の読み出しをアシストすることができる場合もある。
第２実施形態と同様に、第２変形例においても、直列に接続されたｐチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１電流パス回路およびｐチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２電流パス回路は、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のソース線ＳＬ、／ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
この第２変形例のように、ｐチャネルＭＯＳトランジスタを用いる場合、ひずみトランジスタなどのｐチャネルＭＯＳトランジスタの方がｎチャネルＭＯＳトランジスタより高性能なトランジスタを用いることで、メモリ全体の面積を縮小することができるとともに性能の向上を図ることができる。
なお、第２実施形態、第１乃至第２変形例において、ＭＯＳトランジスタＴ３およびＭＯＳトランジスタＴ４の配置位置を入れ替えるとともにＭＯＳトランジスタＴ５およびＭＯＳトランジスタＴ６の配置位置を入れ替えてもよい。すなわち、ＭＯＳトランジスタＴ３、Ｔ５をＧＮＤ側に配置し、ＭＯＳトランジスタＴ４、Ｔ６をそれぞれ第１ＭＴＪ素子側、第２ＭＴＪ素子側に配置してもよい。
この第２変形例も第２実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第３変形例）
第２実施形態の第３変形例による不揮発性メモリについて図１８を参照して説明する。図１８は、第３変形例の不揮発性メモリのメモリセルを示す回路図である。この第３変形例に係るメモリセルは、第２実施形態の不揮発性メモリにおいて、複数のメモリセルの電流抑制用パスを共有化した構成を有している。例えば、図１８に示すように、同一列方向に配置された第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１１ｊに接続される電流抑制用パスＴ３、Ｔ４と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第１選択トランジスタＴ１２ｊに接続される電流抑制用パスＴ３、Ｔ４と、が共有される。また、第１行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２１ｊに接続される電流抑制用パスＴ５、Ｔ６と、第２行かつ第ｊ（ｊ＝１，・・・）列のメモリセルの第２選択トランジスタＴ２２ｊに接続される電流抑制用パスＴ５、Ｔ６と、が共有される。
このように、Ｎ個のメモリセルにおいて、２つの電流パスからなる電流抑制部を共有することにより、占有面積のオーバーヘッドは１／Ｎに抑えることが可能となる。
第２実施形態と同様に、第３変形例においても、直列に接続されたｎチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１電流抑制パスおよびｎチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２電流抑制用パスは、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のソース線ＳＬ、／ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
また、第３変形例も第２実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
第２実施形態およびその第１乃至第３変形例においては、第１および第２電流抑制用パスから構成される電流抑制部が、書き込み動作時の電流パスとは並列に接続され、書き込み動作時にはパスが閉じているため、書き込みの際に抵抗を増加させず、書き込み電流の確保がし易いという利点がある。
（第３実施形態）
第３実施形態による不揮発性メモリについて図１９を参照して説明する。この第３実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図１９に示す構造を備えている。図１９に示すように、第３実施形態に係るメモリセルＭＣは、図１に示す第１実施形態に係るメモリセルＭＣと異なり、構成する要素の配置が中心軸に対して非対称となっている。すなわち、中心軸に対して左側には、第１選択トランジスタＴ１、第１ＣＭＯＳスイッチＴ３、Ｔ４、および第１ＭＴＪ素子Ｍ１がこの順序で配置されるのに対し、中心軸に対して右側には、第２ＭＴＪ素子Ｍ２、第２ＣＭＯＳスイッチＴ５、Ｔ６、および第２選択トランジスタＴ２がこの順序で配置されている。
第１実施形態と同様に第３実施形態においても、第１ＣＭＯＳスイッチおよび第２ＣＭＯＳスイッチは電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する書き込みイネーブル線ＷＥの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
この第３実施形態も同様に、読み出し動作時の誤書き込みを抑制することができる。しかし、動作の対称性を確保する観点から、各メモリセルの構成する要素が中心軸に対して対称に配置されることがより望ましい。
（第４実施形態）
第４実施形態による不揮発性メモリについて図２０を参照して説明する。この第４実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図２０に示す構造を備えている。図２０に示すように、第４実施形態においては、各メモリセルＭＣは、中心軸に対して、構成する要素は対称に配置された構造を有している。しかし、図１８に示す第２実施形態に係るメモリセルＭＣと異なり、隣接する行に配置されたメモリセルにおいては、選択トランジスタと、ＭＴＪ素子との配列が逆の配列になっている。例えば、図２０に示すように、第１行第ｊ（ｊ＝１、・・・）列のメモリセルＭＣにおいては、中心軸に対して左側には第１ＭＴＪ素子Ｍ１１ｊおよび第１選択トランジスタＴ１１ｊの順に配列され、右側には、第２ＭＴＪ素子Ｍ２１ｊおよび第２選択トランジスタＴ２１ｊの順に配列されている。これに対して、第２行第ｊ（ｊ＝１、・・・）列のメモリセルＭＣにおいては、中心軸に対して左側には第１選択トランジスタＴ１２ｊおよび第１ＭＴＪ素子Ｍ１２ｊの順に配列され、中心軸に対して右側には第２選択トランジスタＴ２２ｊおよび第２ＭＴＪ素子Ｍ２２ｊの順に配列される。
このような配置とすることにより、ソース線ＳＬ、／ＳＬおよびビット線ＢＬ、／ＢＬに付加される容量が等しくなり、より好ましい。
第２実施形態と同様に、第４実施形態においても、直列に接続されたｎチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１電流抑制パスおよびｎチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２電流抑制用パスは、電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
更に、電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のソース線ＳＬ、／ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
この第４実施形態も同様に、読み出し動作時の誤書き込みを抑制することができる。
（第５実施形態）
第５実施形態による不揮発性メモリについて図２１を参照して説明する。この第５実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図２１に示す構造を備えている。この第５実施形態に係るメモリセルＭＣは、図１に示す第１実施形態に係るメモリセルにおいて、ｎチャネルＭＯＳトランジスタＴ３、Ｔ５をｐチャネルＭＯＳトランジスタＴ３、Ｔ５に置き換えるとともに、書き込みイネーブル線ＷＥをソース線／ＳＬに置き換えた構成を有している。すなわち、ｐチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１スイッチおよびｐチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２スイッチは、第１実施形態と同様に電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。
（読み出し動作）
次に、第５実施形態の不揮発性メモリの読み出し動作について、図２２および図２３を参照して説明する。
まず、図２２に示すように、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定する。まず、ビット線ＢＬ、／ＢＬをそれぞれ「０」レベルにプリディスチャージし、アクセスするメモリセルＭＣが属する列のソース線ＳＬ、／ＳＬを「Ｈ」レベル（「１」レベル）にする。続いて、アクセスするメモリセルＭＣが属する行のワード線ＷＬを同じく「１」レベルにして、選択トランジスタＴ１、Ｔ２をＯＮし、ソース線ＳＬ、／ＳＬからビット線ＢＬ、／ＢＬにそれぞれ読み出し電流を流す（図２２）。なお、図２２に示す破線は、読み出し電流を示している。このとき、第１および第２ＭＴＪ素子Ｍ１、Ｍ２の抵抗値が互いに異なるため、平行状態にある第１ＭＴＪ素子Ｍ１に接続するビット線ＢＬは、ビット線／ＢＬに比べて電位が早く上昇する。このため、反平行状態にある第２ＭＴＪ素子Ｍ２に接続するビット線／ＢＬより早く、ｐチャネルトランジスタＴ４、Ｔ６の閾値電圧Ｖｔｈを上回る。ビット線ＢＬの電圧ＶＰがＶＰ＞Ｖｔｈとなると、ｐチャネルＭＯＳトランジスタＴ６がＯＦＦし、第２ＭＴＪ素子Ｍ２に流れていた電流が遮断される。この時、ビット線／ＢＬの電位ＶＡＰは、ＶＡＰ＜Ｖｔｈとなっており、ｐチャネルＭＯＳトランジスタＴ４はＯＮ状態のままである。ビット線ＢＬの電位ＶＰとビット線／ＢＬの電位ＶＡＰを比較する、或いはビット線ＢＬに流れる電流と、ビット線／ＢＬに流れる電流を比較することで、メモリセルＭＣからの情報を読み出す（図２３）。このとき、、図２３に示すように、ソース線／ＳＬの電位を「０」レベルにすると、ｐチャネルトランジスＴ３もＯＮし、より大きな読み出し電流を流すことができる。なお、読み出し電流は、第１および第２ＭＴＪ素子Ｍ１，Ｍ２に対して、平行状態を書き込むための電流方向である。しかし、第２ＭＴＪ素子Ｍ２に流れる電流はｐチャネルＭＯＳトランジスタＴ６によって遮断されるため、第２ＭＴＪ素子Ｍ２の誤書き込みは抑制される。一方、第１ＭＴＪ素子Ｍ１に流れる電流は情報を保存する方向に電流が流れるため、誤書き込みは起こらない。
上記説明においては、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定するとともにビット線ＢＬ、／ＢＬに接続する第１および第２ＭＴＪ素子Ｍ１、Ｍ２のそれぞれの磁性層が固定層であると仮定した。この場合、反平行状態にあるＭＴＪ素子、すなわち第２ＭＴＪ素子に流れる電流は遮断され、反平行状態にある第２ＭＴＪ素子の誤書き込みは抑制される。
次に、上記の場合とは逆に、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに反平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに平行状態である場合には、上記図２２で説明した場合と同様に読み出し電流を流し、読み出し動作を行う。この場合も同様に、反平行状態にあるＭＴＪ素子、すなわち第１ＭＴＪ素子に流れる電流は遮断され、反平行状態にある第１ＭＴＪ素子の誤書き込みは抑制される。
（書き込み動作）
次に、メモリセルＭＣへの書き込み動作について図２４を参照して説明する。この場合も図２４に示すように、第１ＭＴＪ素子Ｍ１は記憶層と参照層の磁化方向が互いに平行状態であり、第２ＭＴＪ素子Ｍ２は、記憶層と参照層の磁化方向が互いに反平行状態であると仮定する。
まず、アクセスするメモリセルの属する行のワード線ＷＬを「１」レベルに、ソース線ＳＬを「０」レベルに、ソース線／ＳＬを「１」レベルにする。ビット線ＢＬを「１」レベルに、ビット線／ＢＬを「０」レベルに固定する。このとき、ｐチャネルＭＯＳトランジスタＴ３、Ｔ６はＯＦＦし、ｐチャネルＭＯＳトランジスタＴ４、Ｔ５はＯＮしているので、第１ＭＴＪ素子Ｍ１は反平行状態への書き込み方向に、第２ＭＴＪ素子Ｍ２は平行状態への書き込み方向に電流が流れ、メモリセルＭＣの情報が反転する（図２４）。また、ビット線ＢＬと、ビット線／ＢＬに印加される電圧を逆にすれば、第１および第２ＭＴＪ素子の磁化配列を互いに入れ替えることができる。
第１スイッチおよび第２スイッチからなる電流抑制部は、この電流抑制部が属するメモリセルが接続するソース線ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
なお、第５実施形態では、第１および第２選択トランジスタＴ１、Ｔ２としてｎチャネルＭＯＳトランジスタを用いた。しかし第５実施形態の一変形例として、第１および第２選択トランジスタＴ１、Ｔ２をｐチャネルＭＯＳトランジスタに置き換えてもよい。この場合、ワード線の論理は第５実施形態とは反転することになる。
また、第５実施形態において、第１ＭＴＪ素子、第１スイッチ、第１選択トランジスタＴ１の配列順序、第２ＭＴＪ素子、第２スイッチ、第２選択トランジスタＴ２の配列順序は、第１実施形態の各変形例で説明したように、変更することができる。
この第５実施形態およびその変形例も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
（第６実施形態）
第６実施形態による不揮発性メモリについて図２５を参照して説明する。この第６実施形態の不揮発性メモリはマトリクス状に配列された複数のメモリセルを備え、各メモリセルは図２１に示す構造を備えている。この第５実施形態に係るメモリセルＭＣは、図２１に示す第５実施形態に係るメモリセルにおいて、ｐチャネルＭＯＳトランジスタＴ３、Ｔ５をｎチャネルＭＯＳトランジスタＴ３、Ｔ５に置き換えるとともにｎチャネルＭＯＳトランジスタＴ１、Ｔ２をｐチャネルＭＯＳトランジスタに置き換えた構成を有している。すなわち、この第６実施形態の不揮発性メモリは、図２１に示す第５実施形態の不揮発異性メモリとは、読み出し動作における各配線の信号値（論理値）は反転したものとなる。そして、読み出し動作を行うと、図２５に示すように、ビット線ＢＬの電位は「１」レベルから「０」レベルに、ビット線／ＢＬの電位は「１」レベルから第１実施形態で説明したＶａに変化する。
この第６実施形態においても、ｎチャネルＭＯＳトランジスタＴ３、Ｔ４からなる第１スイッチおよびｎチャネルＭＯＳトランジスタＴ５、Ｔ６からなる第２スイッチは、第１実施形態と同様に電流抑制部を構成し、この電流抑制部は、この電流抑制部が属するメモリセルが接続する一対のビット線ＢＬ、／ＢＬの電位に基づいて、対となるＭＴＪ素子のうちの一方の電流抑制を行う。更に、電流抑制部は、この電流抑制部が属するメモリセルが接続するソース線ＳＬの電位に基づいて、読み出し動作と書き込み動作の切り換えを行うことができる。
なお、第６実施形態では、第１および第２選択トランジスタＴ１、Ｔ２としてｐチャネルＭＯＳトランジスタを用いた。しかし第６実施形態の一変形例として、第１および第２選択トランジスタＴ１、Ｔ２をｎチャネルＭＯＳトランジスタに置き換えてもよい。この場合、ワード線の論理は第６実施形態とは反転することになる。
また、第６実施形態において、第１ＭＴＪ素子、第１スイッチ、第１選択トランジスタＴ１の配列順序、第２ＭＴＪ素子、第２スイッチ、第２選択トランジスタＴ２の配列順序は、第１実施形態の各変形例で説明したように、変更することができる。
この第６実施形態も第１実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
また、第６実施形態も第５実施形態と同様に、読み出し動作時の誤書き込みを抑制することができる。
第５および第６実施形態からわかるように、電流抑制部をｐチャネルＭＯＳトランジスタのみまたはｎチャネルＭＯＳトランジスタのみから構成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＭＣ メモリセル
Ｍ１、Ｍ２ ＭＴＪ素子
Ｔ１、・・・、Ｔ６ ＭＯＳトランジスタ
ＢＬ、／ＢＬ ビット線
ＳＬ ソース線
ＷＬ ワード線

Claims (19)

  1. マトリクス状に配列された複数のメモリセルであって、各メモリセルは、
    第１参照層、第１記憶層、および前記第１参照層と前記第１記憶層との間に設
    けられた第１トンネルバリア層を備えた第１ＭＴＪ素子と、第１選択トランジ
    スタと、を含み前記第１ＭＴＪ素子および前記第１選択トランジスタが直列に
    接続された第１直列回路と、
    第２参照層、第２記憶層、および前記第２参照層と前記第２記憶層との間に設
    けられた第２トンネルバリア層を備えた第２ＭＴＪ素子と、第２選択トランジ
    スタと、を含み前記第２ＭＴＪ素子および前記第２選択トランジスタが直列に
    接続された第２直列回路と、
    第１および第２ＭＯＳトランジスタを有する第１電流抑制部と、
    第３および第４ＭＯＳトランジスタを有する第２電流抑制部と、
    を備えたメモリセルと、
    行方向に対応して設けられた複数の第１配線であって、各第１配線は対応する行のメモリセルにおける第１および第２選択トランジスタのゲートに接続される、複数の第１配線と、
    列方向に対応して設けられた複数の第２配線であって、各第２配線は対応する列のメモリセルにおける、前記第１直列回路の一端に接続されるとともに前記第２電流抑制部の前記第３および第４ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第２配線と、
    列方向に対応して設けられた複数の第３配線であって、各第３配線は対応する列のメモリセルにおける、前記第２直列回路の一端に接続されるとともに前記第１電流抑制部の前記第１および第２ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第３配線と、
    列方向に対応して設けられた複数の第４配線であって、各第４配線は対応する列のメモリセルにおける前記第１直列回路の他端と、前記第３および第４ＭＯＳトランジスタのうちの他方のゲートに接続される、複数の第４配線と、
    列方向に対応して設けられた複数の第５配線であって、各第５配線は対応する列のメモリセルにおける、前記第２直列回路の他端と、前記第１および第２ＭＯＳトランジスタのうちの他方のゲートに接続される、複数の第５配線と、
    を備えた不揮発性メモリ。
  2. マトリクス状に配列された複数のメモリセルであって、各メモリセルは、
    第１参照層、第１記憶層、および前記第１参照層と前記第１記憶層との間に設
    けられた第１トンネルバリア層を備えた第１ＭＴＪ素子と、第１選択トランジ
    スタと、を含み前記第１ＭＴＪ素子および前記第１選択トランジスタが直列に
    接続された第１直列回路と、
    第２参照層、第２記憶層、および前記第２参照層と前記第２記憶層との間に設
    けられた第２トンネルバリア層を備えた第２ＭＴＪ素子と、第２選択トランジ
    スタと、を含み前記第２ＭＴＪ素子および前記第２選択トランジスタが直列に
    接続された第２直列回路と、
    第１および第２ＭＯＳトランジスタを有する第１電流抑制部と、
    第３および第４ＭＯＳトランジスタを有する第２電流抑制部と、
    を備えたメモリセルと、
    行方向に対応して設けられた複数の第１配線であって、各第１配線は対応する行のメモリセルにおける第１および第２選択トランジスタのゲートに接続される、複数の第１配線と、
    列方向に対応して設けられた複数の第２配線であって、各第２配線は対応する列のメモリセルにおける、前記第１直列回路の一端に接続されるとともに前記第２電流抑制部の前記第３および第４ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第２配線と、
    列方向に対応して設けられた複数の第３配線であって、各第３配線は対応する列のメモリセルにおける、前記第２直列回路の一端に接続されるとともに前記第１電流抑制部の前記第１および第２ＭＯＳトランジスタのうちの一方のトランジスタのゲートに接続される、複数の第３配線と、
    列方向に対応して設けられた複数の第４配線であって、各第４配線は対応する列のメモリセルにおける前記第１および第２直列回路のそれぞれの他端に接続される、複数の第４配線と、
    列方向に対応して設けられた複数の第５配線であって、各第５配線は対応する列のメモリセルにおける、前記第１および第２ＭＯＳトランジスタのうちの他方のゲートおよび前記第３および第４ＭＯＳトランジスタのうちの他方のゲートに接続される、複数の第５配線と、
    を備えた不揮発性メモリ。
  3. 前記第１電流抑制部は、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタが並列に接続された第１スイッチであって、前記第１スイッチは、前記第１直列回路の前記第１ＭＴＪ素子および前記第１選択トランジスタと直列に接続され、
    前記第２電流抑制部は前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタが並列に接続された第２スイッチであって、前記第２スイッチは、前記第２直列回路の前記第２ＭＴＪ素子および前記第２選択トランジスタと直列に接続される請求項１または２記載の不揮発性メモリ。
  4. 前記第１電流抑制部は、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタが直列に接続された第１電流抑制用パスであって、前記第１電流抑制用パスは、一端が前記第１直列回路に接続され、他端が電源電圧または接地電源に接続され、
    前記第２電流抑制部は、前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタが直列に接続された第２電流抑制用パスであって、前記第２電流抑制用パスは、一端が前記第２直列回路に接続され、他端が電源電圧または接地電源に接続される請求項１記載の不揮発性メモリ。
  5. 前記第１乃至第４ＭＯＳトランジスタはすべてｐチャネルＭＯＳトランジスタであるか、またはｎチャネルトランジスタである請求項１乃至４のいずれかに記載の不揮発性メモリ。
  6. 前記第１および第２ＭＯＳトランジスタのうちの前記一方および前記第３および第４トランジスタのうちの前記一方と、前記第１および第２ＭＯＳトランジスタのうちの前記他方および前記第３および第４トランジスタのうちの前記他方とは、導電型が互いに異なるＭＯＳトランジスタである請求項１乃至３のいずかに記載の不揮発性メモリ。
  7. 前記第２配線から前記第４配線に向かって、前記第１ＭＴＪ素子、前記第１電流制限部、前記第１選択トランジスタの順序で配列され、
    前記第２直列回路は、前記第３配線から前記第４配線または前記第５配線に向かって、前記第２ＭＴＪ素子、前記第２電流抑制部、前記第２選択トランジスタの順序で配列されている請求項３記載の不揮発性メモリ。
  8. 前記第２配線から前記第４配線に向かって、前記第１ＭＴＪ素子、前記第１選択トランジスタ、前記第１電流抑制部の順序で配列され、
    前記第３配線から前記第４配線または前記第５配線に向かって、前記第２ＭＴＪ素子、前記第２選択トランジスタ、前記第２電流抑制部の順序で配列されている請求項３記載の不揮発性メモリ。
  9. 前記第２配線から前記第４配線に向かって、前記第１選択トランジスタ、前記第１ＭＴＪ素子、前記第１電流抑制部の順序で配列され、
    前記第３配線から前記第４配線または前記第５配線に向かって、前記第２選択トランジスタ、前記第２ＭＴＪ素子、前記第２電流抑制部の順序で配列されている請求項３記載の不揮発性メモリ。
  10. 前記第２配線から前記第４配線に向かって、前記第１選択トランジスタ、前記第１電流抑制部、前記第１ＭＴＪ素子の順序で配列され、
    前記第２直列回路は、前記第３配線から前記第４配線または前記第５配線に向かって、前記第２選択トランジスタ、前記第２電流抑制部、前記第２ＭＴＪ素子の順序で配列されている請求項３記載の不揮発性メモリ。
  11. 前記第２配線から前記第４配線に向かって、前記第１電流抑制部、前記第１選択トランジスタ、前記第１ＭＴＪ素子の順序で配列され、
    前記第３配線から前記第４配線または前記第５配線に向かって、前記第２電流抑制部、前記第２選択トランジスタ、前記第２ＭＴＪ素子の順序で配列されている請求項３記載の不揮発性メモリ。
  12. 前記第２配線から前記第４配線に向かって、前記第１電流抑制部、前記第１ＭＴＪ素子、前記第１選択トランジスタの順序で配列され、
    前記第３配線から前記第４配線または前記第５配線に向かって、前記第２電流抑制部、前記第２ＭＴＪ素子、前記第２選択トランジスタの順序で配列されている請求項３記載の不揮発性メモリ。
  13. 前記第２配線から前記第４配線に向かって前記第１ＭＴＪ素子、前記第１電流抑制部、および前記第１選択トランジスタの配列される順序と、前記第３配線から前記第４配線または前記第５配線に向かって前記第２ＭＴＪ素子、前記第２電流抑制部、および前記第２選択トランジスタの配列される順序が逆である請求項３記載の不揮発性メモリ。
  14. 前記第１ＭＴＪ素子の一端が前記第２配線に接続され、前記第２ＭＴＪ素子の一端が前記第３配線に接続される請求項４記載の不揮発性メモリ。
  15. 前記第１選択トランジスタの一端が前記第２配線に接続され、前記第２選択トランジスタの一端が前記第３配線に接続される請求項４記載の不揮発性メモリ。
  16. 同一の行における、前記第２配線から前記第４配線に向かって配列される前記第１直列回路における構成要素の配列順序と、記第３配線から前記第５配線に向かって配列される前記第２直列回路における構成要素の配列順序とが同一であり、
    隣接する行における、前記第１直列回路の構成要素の配列順序が異なるとともに前記第２直列回路の構成要素の配列順序が異なっている請求項４記載の不揮発性メモリ。
  17. 各メモリセルは、
    第３参照層、第３記憶層、および前記第３参照層と前記第３記憶層との間に設
    けられた第３トンネルバリア層を備えた第３ＭＴＪ素子と、第３選択トランジ
    スタと、を含み前記第３ＭＴＪ素子および前記第３選択トランジスタが直列に
    接続され、前記第１直列回路と並列に接続された第３直列回路と、
    第４参照層、第４記憶層、および前記第４参照層と前記第４記憶層との間に設
    けられた第４トンネルバリア層を備えた第４ＭＴＪ素子と、第４選択トランジ
    スタと、を含み前記第４ＭＴＪ素子および前記第４選択トランジスタが直列に
    接続され、前記第２直列回路と並列に接続された第４直列回路と、
    を更に備えた請求項１または２記載の不揮発性メモリ。
  18. 前記第１ＭＴＪ素子の一端が前記第２配線に接続され、前記第２ＭＴＪ素子の一端が前記第３配線に接続される請求項１７記載の不揮発性メモリ。
  19. 前記第１選択トランジスタの一端が前記第２配線に接続され、前記第２選択トランジスタの一端が前記第３配線に接続される請求項１７記載の不揮発性メモリ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128311B2 (en) * 2017-03-17 2018-11-13 Toshiba Memory Corporation Magnetic memory device
US10535392B2 (en) 2017-06-26 2020-01-14 Samsung Electronics Co., Ltd. Integrated circuit memory device with write driver and method of operating same
CN111584539B (zh) * 2019-02-18 2023-05-12 联华电子股份有限公司 磁阻式存储器结构
CN112542189B (zh) * 2019-09-20 2024-07-16 中芯国际集成电路制造(上海)有限公司 磁性存储器及其编程控制方法、读取方法、磁性存储装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344258A (ja) * 2005-06-07 2006-12-21 Toshiba Corp 磁気ランダムアクセスメモリ
JP4559302B2 (ja) 2005-06-07 2010-10-06 株式会社リコー 情報記録再生方法および装置とこれに用いる情報記録媒体
JP5045672B2 (ja) 2006-06-08 2012-10-10 日本電気株式会社 ２ｔ２ｍｔｊセルを用いたｍｒａｍ
JP2008112525A (ja) 2006-10-31 2008-05-15 Renesas Technology Corp 半導体記憶装置
JP5565704B2 (ja) 2008-10-23 2014-08-06 日本電気株式会社 半導体記憶装置
JP5315940B2 (ja) 2008-11-06 2013-10-16 日本電気株式会社 磁気ランダムアクセスメモリ
JP2010225259A (ja) * 2009-02-27 2010-10-07 Renesas Electronics Corp 半導体装置
JP4846817B2 (ja) * 2009-03-23 2011-12-28 株式会社東芝 抵抗変化型メモリ
JP4922374B2 (ja) 2009-09-17 2012-04-25 株式会社東芝 磁気メモリ
WO2012127722A1 (ja) * 2011-03-22 2012-09-27 ルネサスエレクトロニクス株式会社 磁気メモリ
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
JP5490167B2 (ja) 2012-03-23 2014-05-14 株式会社東芝 磁気メモリ
JP2014067476A (ja) * 2012-09-10 2014-04-17 Toshiba Corp 磁気抵抗メモリ装置
WO2015129056A1 (en) * 2014-02-28 2015-09-03 Keisuke Nakatsuka Magnetoresistive memory device
JP6054326B2 (ja) * 2014-03-13 2016-12-27 株式会社東芝 磁気抵抗素子および磁気メモリ
JP6381461B2 (ja) * 2015-03-10 2018-08-29 東芝メモリ株式会社 不揮発性半導体メモリ

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