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JP6126593B2 - 固体撮像素子、固体撮像素子の製造方法、及び、電子機器 - Google Patents
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固体撮像素子、固体撮像素子の製造方法、及び、電子機器 Download PDF

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Description

本技術は、固体撮像素子、固体撮像素子の製造方法、及び、電子機器に係わる。
裏面照射型固体撮像素子では、光が入射する第２面側の半導体基体の界面準位に起因する暗電流の発生を抑制するため、負の固定電荷を有する膜を半導体基体の表面に形成することが提案されている（例えば、特許文献１参照）。負の固定電荷を有する膜が誘起する電界により、受光部の受光面側の界面にホール蓄積（ホールアキュミュレーション）層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。また、界面から電荷（電子）が発生した場合にも、拡散する途中のホール蓄積層で電子が消滅するため暗電流が低減できる。
また、この負の固定電荷を有する膜を、裏面照射型固体撮像素子の画素領域部と周辺回路部との半導体基体の第２面側全体に形成すると、周辺回路側の第１面側の素子と半導体基体の第２面側との間に電位差が発生する。この場合、第２面側の半導体界面から予期しないキャリアが第１面側の素子に流入し、回路の誤作動の原因になる。そこで、この誤動作を回避するため、画素部と周辺回路部とで、負の固定電荷を有する膜と半導体基体の間に形成する絶縁膜の厚さを変更することが提案されている（例えば、特許文献２参照）。例えば、周辺回路部において、負の固定電荷を有する膜から半導体層の第１面側までの距離が、画素部よりも長くなるように、絶縁膜を形成することが提案されている。
特開２００８−３０６１５４号公報 特開２０１０−２２６１４３号公報
上述のように、裏面照射型の固体撮像素子では、半導体基体界面での暗電流の発生や予期しないキャリアの発生を防ぐことによる、固体撮像素子の撮像特性の向上が求められている。
したがって、撮像特性の向上が可能な固体撮像素子及び電子機器を提供することが望ましい。
本技術の一実施の形態の固体撮像素子は、半導体基体と、半導体基体に設けられた光電変換素子と、半導体基体の受光面側に配置された光電変換膜と、半導体基体に設けられている、光電変換膜で生成された信号電荷が読み出されるコンタクト部と、コンタクト部と光電変換膜とを電気的に接続し、コンタクト部が設けられた領域の半導体基体の一部に接するコンタクトプラグと、負の固定電荷を有する膜、半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含み、光電変換素子が設けられた領域の半導体基体に直接接する第１膜部材と、コンタクト部が設けられた領域のうち、コンタクトプラグが接する部分以外の半導体基体に直接接する第２膜部材と、コンタクト部の周囲に設けられた、埋め込み型の素子分離部とを備えたものである。
本技術の一実施の形態の電子機器は、上記固体撮像素子と、固体撮像素子の出力信号を処理する信号処理回路とを有するものである。
本技術の一実施の形態の固体撮像素子の製造方法は、半導体基体に光電変換素子とコンタクト部とを形成する工程と、光電変換素子が設けられた領域の半導体基体に直接接するように、負の固定電荷を有する膜、半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含む第１膜部材を形成する工程と、半導体基体に第２膜部材を形成する工程と、第２膜部材に設けたコンタクトホールにコンタクトプラグを形成する工程と、半導体基体の受光面上に、コンタクトプラグを介してコンタクト部に電気的に接続された光電変換膜を形成する工程と、コンタクト部の周囲に、埋め込み型の素子分離部を形成する工程とを含むようにしたものである。また、上記コンタクト部が設けられた領域のうち、コンタクトプラグが接する部分以外の半導体基体に直接接するように、上記第２膜部材を形成する。
本技術の一実施の形態の固体撮像素子およびその製造方法により製造される固体撮像素子によれば、光電変換素子上に第１膜部材が形成され、コンタクト部上に第２膜部材が形成される。このため、光電変換素子上とコンタクト部とで、それぞれの特性に合わせた材料からなる膜部材を選択形成することにより、半導体基体界面での暗電流の発生を防ぐことができる。従って、固体撮像素子の撮像特性の向上が可能となる。
本技術の一実施の形態によれば、撮像特性の向上が可能な固体撮像素子及び電子機器を提供することができる。
第１実施形態の固体撮像素子の構成を示す平面図である。 第１実施形態の固体撮像素子の概略平面構成を示す平面図である。 第１実施形態の固体撮像素子の構成を示す断面図である。 第１実施形態の固体撮像素子の製造工程図である。 第１実施形態の固体撮像素子の製造工程図である。 第１実施形態の固体撮像素子の製造工程図である。 第１実施形態の固体撮像素子の製造工程図である。 第１実施形態の固体撮像素子の製造工程図である。 第１実施形態の固体撮像素子の製造工程図である。 第２実施形態の固体撮像素子の構成を示す断面図である。 第２実施形態の変形例の固体撮像素子の構成を示す断面図である。 第３実施形態の固体撮像素子の構成を示す断面図である。 第４実施形態の固体撮像素子の構成を示す断面図である。 第５実施形態の固体撮像素子の構成を示す断面図である。 第６実施形態の固体撮像素子の構成を示す断面図である。 第７実施形態の固体撮像素子の構成を示す断面図である。 第８実施形態の固体撮像素子の構成を示す断面図である。 第９実施形態の固体撮像素子の構成を示す断面図である。 第１０実施形態の固体撮像素子の構成を示す断面図である。 第１１実施形態の固体撮像素子の構成を示す断面図である。 電子機器の構成を示す図である。
以下、本技術を実施するための最良の形態の例を説明するが、本技術は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．固体撮像素子の概要
２．固体撮像素子の第１実施形態
３．第１実施形態の半導体装置の製造方法
４．固体撮像素子の第２実施形態
５．固体撮像素子の第３実施形態
６．固体撮像素子の第４実施形態
７．固体撮像素子の第５実施形態
８．固体撮像素子の第６実施形態
９．固体撮像素子の第７実施形態
１０．固体撮像素子の第８実施形態
１１．固体撮像素子の第９実施形態
１２．固体撮像素子の第１０実施形態
１３．固体撮像素子の第１１実施形態
１４．電子機器
〈１．固体撮像素子の概要〉
まず、本技術の固体撮像素子の実施形態の説明に先立ち、固体撮像素子の概要について説明する。負の固定電荷を有する膜を備える裏面照射型固体撮像素子では、半導体基体の界面準位に起因する暗電流の発生を抑制するため、半導体基体の全面に負の固定電荷を有する膜が形成される。この構造では、負の固定電荷を有する膜は、半導体基体に形成される光電変換素子（フォトダイオードＰＤ）上だけでなく、隣接するフォトダイオードＰＤ間の分離領域（画素間領域）上や、周辺回路が形成される周辺回路部上にも設けられている。このような構造の固体撮像素子では、いくつかの課題を有している。
負の固定電荷を有する膜として、半導体基体よりも屈折率が小さい材料を用いると、入射光の反射が抑制されるため、反射防止膜として機能する。光電変換素子上に低反射膜を形成した場合には、反射防止特性により感度が上がるために好ましい。
しかし、半導体基体よりも屈折率が小さい負の固定電荷を有する膜を、光電変換素子だけでなく、画素間領域を含む画素領域全体に形成すると、混色が増大してしまうという問題がある。具体的には、負の固定電荷を有する膜による反射防止特性によって、半導体基体全体の感度が上がり、画素間領域の半導体基体で発生する信号電荷の量も増加する。そして、画素間領域での信号電荷が増加することにより、迷走する信号電荷の量が増加し、光電変換素子への流入量が増加してしまう。この結果、混色が増大してしまう。以上のように、負の固定電荷を有する膜を備える固体撮像素子では、画素間の混色の増加が問題となる。
上述の混色の問題に対しては、例えば、画素間領域上に金属遮光層を格子状に形成することが有効である。しかし、半導体基体と金属遮光層の間には負の固定電荷を有する膜や絶縁膜が積層されるため、金属遮光層から半導体基体までの距離が離れている。このため、斜め方向から入射する光に対して、金属遮光層による遮光が十分に行えない。上述のように、負の固定電荷を有する膜を備える構成は、光電変換素子では反射防止特性を備えたことによる暗電流抑制と感度の向上が有効であるが、画素間領域での感度増加による混色の問題がある。
また、半導体基体の外部に光電変換材料を設ける構成の固体撮像素子（積層型撮像素子）も提案されている。この構成の固体撮像素子では、半導体基体の第２面側の表面に、光電変換材料で光電変換された電荷が転送されるコンタクト部が形成される。光電変換材料で光電変換された電荷は、このコンタクト部を介して半導体基体の回路形成面に読み出される。コンタクト部は、暗電流抑制のために高濃度不純物領域とすることが望ましい。この構成の固体撮像素子においても、半導体基体の表面の暗電流抑制のためには、負の固定電荷を有する膜を半導体表面に積層する手法が有効である。
積層型撮像素子では、コンタクト部の周囲には、コンタクト部と逆導電型のウェルが形成される。そして、コンタクト部とウェルの間には、空乏層が形成される。この空乏層は、半導体基体内のコンタクト部とウェルとの界面から、界面準位等のキャリア発生源が多い半導体基体の表面にも広がる。
このため、負の固定電荷を有する膜を、上述の撮像素子のコンタクト部上に形成すると、コンタクト部の周囲に形成される空乏層が、コンタクト部側に広がる。或いは、この空乏層の電界強度が強くなる。さらに、半導体基体の表面に負の固定電荷を有する膜を設けることにより、半導体基体界面に形成されるホール蓄積層と、コンタクト部との間に空乏層が形成される。このため、コンタクト部における暗電流が増加する。以上のように、第２の課題は、暗電流の増加である。
本技術の一実施の形態では、負の固定電荷を有する膜を備える固体撮像素子において、光電変換素子における暗電流抑制及び感度の向上と、画素間領域における混色の抑制との両立が可能な構成を提案する。さらに、半導体基体の外部に光電変換材料を設ける構成の固体撮像素子において、負の固定電荷を有する膜による半導体基体界面での暗電流の抑制と、コンタクト部での暗電流の抑制との両立が可能な構成を提案する。半導体基体界面での暗電流の抑制とコンタクト部での暗電流の抑制と、画素間領域における混色の抑制、又は、コンタクト部での暗電流の抑制と両立が可能な構成により、撮像特性に優れた固体撮像素子を構成する。
〈２．固体撮像素子の第１実施形態〉
［固体撮像素子の概略構成］
本技術が適用される固体撮像素子の実施形態について説明する。
図１に、本技術が適用される固体撮像素子の一例として、ＣＭＯＳ型の固体撮像素子１の概略構成を示す。図１の構成は、下記に説明する各実施形態に係る固体撮像素子に共通の構成である。また、以下の実施形態では、半導体基体の回路形成面（表面）側とは反対（裏面）側を光の入射面とする、いわゆる、裏面照射型のＣＭＯＳ型固体撮像素子として説明する。
［固体撮像素子の全体構成］
図１は、第１実施形態に係るＣＭＯＳ型の固体撮像素子１の全体を示す概略構成図である。本実施形態例の固体撮像素子１は、半導体基体１１上に配列された複数の画素２から構成される画素領域３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８等を有して構成される。
画素２は、光電変換素子であるフォトダイオードと、複数の画素トランジスタとから構成され、半導体基体１１上に、２次元アレイ状に規則的に複数配列される。画素２を構成する画素トランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタで構成される４つの画素トランジスタであってもよく、また、選択トランジスタを除いた３つのトランジスタであってもよい。
画素領域３は、２次元アレイ状に規則的に複数配列された画素２から構成される。画素領域３は、実際に光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路５に読み出す有効画素領域と、黒レベルの基準になる光学的黒を出力するための黒基準画素領域（図示せず）とから構成されている。黒基準画素領域は、通常は、有効画素領域の外周部に形成される。
制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号などを生成する。そして、制御回路８で生成されたクロック信号や制御信号等は、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力される。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素領域３の各画素２を行単位で順次垂直方向に選択走査する。そして、各画素２のフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給する。
カラム信号処理回路５は、例えば、画素２の列毎に配置されており、１行分の画素２から出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の周囲に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に設けられている。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して、順次に供給される信号に対し信号処理を行い出力する。
［固体撮像素子の要部の構成（平面図）］
図２に、固体撮像素子の単位画素２における概略平面構成を示す。単位画素２は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のそれぞれの波長の光を光電変換する第１〜第３光電変換素子が３層に積層された光電変換領域と、各光電変換素子に対応する電荷読み出し部とから構成されている。本実施形態例においては、光電変換領域は、半導体基体中に形成された第１光電変換素子及び第２光電変換素子と、半導体基体の受光面上に形成された第３光電変換素子（光電変換膜）とから構成される。また、光電変換領域には、第１光電変換素子と接続された不純物拡散領域１３、第２光電変換素子と接続された不純物拡散領域１２、及び、第３光電変換素子（光電変換膜）と接続された不純物拡散領域１４を備える。電荷読み出し部は、第１〜第３光電変換素子に対応した第１〜第３画素トランジスタＴｒＡ，ＴｒＢ，ＴｒＣで構成されている。固体撮像素子１では、単位画素２において縦方向の分光がなされる。
第１〜第３画素トランジスタＴｒＡ，ＴｒＢ，ＴｒＣは、光電変換領域の周辺に形成され、それぞれ４つのＭＯＳ型トランジスタで構成されている。第１画素トランジスタＴｒＡは、後述する第１光電変換素子で生成、蓄積された信号電荷を画素信号として出力する、第１転送トランジスタＴｒ１、リセットトランジスタＴｒ４、増幅トランジスタＴｒ５、選択トランジスタＴｒ６から構成されている。第２画素トランジスタＴｒＢは、後述する第２光電変換素子で生成、蓄積された信号電荷を画素信号として出力する、第２転送トランジスタＴｒ２、リセットトランジスタＴｒ７、増幅トランジスタＴｒ８、選択トランジスタＴｒ９から構成されている。第３画素トランジスタＴｒＣは、後述する第３光電変換素子（光電変換膜）で生成、蓄積された信号電荷を画素信号として出力する、第３転送トランジスタＴｒ３、リセットトランジスタＴｒ１０、増幅トランジスタＴｒ１１、選択トランジスタＴｒ１２から構成されている。
第１転送トランジスタＴｒ１は、不純物拡散領域１３に隣接する半導体基体の表面（第１面）側に形成されたフローティングディフュージョン部ＦＤ１と、半導体基体１１上にゲート絶縁膜を介して形成された転送ゲート電極１５とで構成される。第２転送トランジスタＴｒ２は、不純物拡散領域１２に隣接する半導体基体の表面（第１面）側に形成されたフローティングディフュージョン部ＦＤ２と、半導体基体１１上にゲート絶縁膜を介して形成された転送ゲート電極１６とで構成される。第３転送トランジスタＴｒ３は、不純物拡散領域１４に隣接する半導体基体表面（第１面）側に形成されたフローティングディフュージョン部ＦＤ３と、半導体基体１１上にゲート絶縁膜を介して形成された転送ゲート電極１７とで構成される。
また、裏面照射型の固体撮像素子では、半導体基体１１の表面（回路形成面）側に、リセットトランジスタＴｒ４，Ｔｒ７，Ｔｒ１０、増幅トランジスタＴｒ５，Ｔｒ８，Ｔｒ１１、選択トランジスタＴｒ６，Ｔｒ９，Ｔｒ１２が構成されている。リセットトランジスタＴｒ４，Ｔｒ７，Ｔｒ１０は、ソース・ドレイン領域２３，２４と、ゲート電極２０とで構成されている。増幅トランジスタＴｒ５，Ｔｒ８，Ｔｒ１１は、ソース・ドレイン領域２４，２５と、ゲート電極２１とで構成されている。選択トランジスタＴｒ６，Ｔｒ９，Ｔｒ１２は、ソース・ドレイン領域２５，２６と、ゲート電極２２とで構成されている。
そして、これらの画素トランジスタＴｒＡ，ＴｒＢ，ＴｒＣにおいては、フローティングディフュージョン部ＦＤ１，ＦＤ２，ＦＤ３が、対応するリセットトランジスタＴｒ４，Ｔｒ７，Ｔｒ１０の一方のソース・ドレイン領域２３に接続されている。さらに、フローティングディフュージョン部ＦＤ１，ＦＤ２，ＦＤ３は、対応する増幅トランジスタＴｒ５，Ｔｒ８，Ｔｒ１１のゲート電極２１に接続されている。また、リセットトランジスタＴｒ４，Ｔｒ７，Ｔｒ１０と増幅トランジスタＴｒ５，Ｔｒ８，Ｔｒ１１とで共通のソース・ドレイン領域２４には、電源電圧配線Ｖｄｄが接続されている。また、選択トランジスタＴｒ６，Ｔｒ９，Ｔｒ１２の一方のソース・ドレイン領域２６には、選択信号配線ＶＳＬが接続されている。
［固体撮像素子の画素部の構成］
図３に、図２に示す光電変換領域の概略構成を示す。図３は、固体撮像素子の光電変換領域における、要部の断面構成である。図３では、第１〜第３画素トランジスタＴｒＡ，ＴｒＢ，ＴｒＣのうち第１〜第３転送トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のみを図示し、他の画素トランジスタの図示を省略する。本実施形態の固体撮像素子は、半導体基体１１の表面（第１面）側の画素トランジスタが形成された側とは反対側の裏面（第２面）側から光が入射される裏面照射型の固体撮像素子である。図４では、図面上方を受光面側とし、下方を画素トランジスタや、ロジック回路等の周辺回路等が形成された回路形成面とする。
図３に示す固体撮像素子は、単位画素２として、上述の第１及び第２フォトダイオードＰＤ１，ＰＤ２、及び、光電変換膜３２と縦型転送路４０とが形成されている領域を有する。また、隣接する単位画素２の間の領域に、画素間領域３０を有する。
図３に示す固体撮像素子は、半導体基体１１内に、第１及び第２光電変換素子となる、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を備える。そして、半導体基体１１の第２面側に、第３光電変換素子となる光電変換膜３２を備える。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、半導体基体１１において、光の入射方向に積層され、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２上に光電変換膜３２が積層されている。
このように、本例の固体撮像素子は、光の入射方向から、光電変換膜３２、第１フォトダイオードＰＤ１、及び、第２フォトダイオードＰＤ２が積層された構成を有する。そして、積層された光電変換膜３２、第１フォトダイオードＰＤ１、及び、第２フォトダイオードＰＤ２により１つの単位画素２が構成されている。
第１及び第２フォトダイオードＰＤ１，ＰＤ２は、シリコン等からなる第２導電型（本例ではｎ型）の半導体基体１１の、第１導電型（本例ではｐ型）の半導体領域からなるウェル領域（ｐ−Ｗｅｌｌ）４４に形成されている。第１フォトダイオードＰＤ１は、半導体基体１１の受光面となる裏面（第２面）側に形成された第２導電型（本例ではｎ型）不純物によるｎ型半導体領域４５を有する。第２フォトダイオードＰＤ２は、半導体基体１１の表面（第１面）側に形成されたｎ型半導体領域４６からなる。そして、ｎ型半導体領域４６の表面（第１面）側の半導体基体１１の界面には、ホール蓄積層となる高濃度のｐ型半導体領域（図示省略）が形成されている。
また、第１フォトダイオードＰＤ１に隣接して、転送ゲート電極１５及びフローティングディフュージョン部ＦＤ１が形成され、第１転送トランジスタＴｒ１が構成されている。転送ゲート電極１５は、半導体基体１１の第１面側からｎ型半導体領域４５の近傍まで形成されたトレンチ内に、ゲート絶縁膜を介して形成されている。フローティングディフュージョン部ＦＤ１は、半導体基体１１の第１面側に形成されている。転送ゲート電極１５により半導体基体１１の表面のフローティングディフュージョン部ＦＤ１まで電荷が転送される。
第２フォトダイオードＰＤ２に隣接して、フローティングディフュージョン部ＦＤ２と転送ゲート電極１６とが形成され、第２転送トランジスタＴｒ２が構成されている。転送ゲート電極１６は、半導体基体１１の表面上にゲート絶縁膜を介して形成されている。そして、第２フォトダイオードＰＤ２から転送ゲート電極１６を挟んで、半導体基体１１の表面にフローティングディフュージョン部ＦＤ２が形成されている。
光電変換膜３２は、半導体基体１１の裏面（第２面）側において、第２膜部材３６上に形成されている。そして、光電変換膜３２の上下両面には、上部電極３３及び下部電極３１が形成されている。上部電極３３及び下部電極３１は、光透過性の材料で構成される。また、上部電極３３上には、平坦化層３８が形成されている。さらに、平坦化層３８上には、オンチップレンズ３９が形成されている。
第１及び第２フォトダイオードＰＤ１，ＰＤ２は、吸収係数の違いによりそれぞれ異なる波長の光を光電変換する。第１及び第２フォトダイオードＰＤ１，ＰＤ２で発生した電荷は、同領域に蓄積された後、読み出し回路により外部に出力される。受光面から一番離れた領域に形成された第２フォトダイオードＰＤ２は、赤色の波長の光を光電変換する光電変換素子となる。受光面側に形成された第１フォトダイオードＰＤ１は、青色の波長の光を光電変換する光電変換素子となる。そして、半導体基体１１の裏面上に配置された光電変換膜３２が、緑色の波長の光を光電変換する光電変換素子となる。
光電変換膜３２は、緑色の波長の光を光電変換する光電変換素子として用いられる場合には、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料から構成される。また、上部電極３３及び下部電極３１は、光透過性の材料で構成され、例えば、インジウム錫（ＩＴＯ）膜、酸化インジウム亜鉛膜等の透明導電膜で構成される。
なお、光電変換膜３２を、青色又は赤色の波長の光を光電変換する材料で構成し、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を、他の波長に対応させる構成としてもよい。例えば、光電変換膜３２で青色の光を吸収させる場合には、半導体基体１１の受光面側に形成される第１フォトダイオードＰＤ１を、緑色の光を光電変換する光電変換素子として設定する。そして、第２フォトダイオードＰＤ２を、赤色の光を光電変換する光電変換素子として設定する。また、光電変換膜３２で赤色の光を吸収させる場合には、半導体基体１１の受光面側に形成される第１フォトダイオードＰＤ１を、青色の光を光電変換する光電変換素子として設定する。そして、第２フォトダイオードＰＤ２を、緑色の光を光電変換する光電変換素子として設定する。青色の光を光電変換する光電変換膜は、例えば、クマリン酸色素、トリス−８−ヒドリキシキノリＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料から構成される。また、赤色の光を光電変換する光電変換膜は、フタロシアニン系色素を含む有機光電変換材料から構成される。
本例の固体撮像素子では、半導体基体１１内で光電変換する光を、青色の波長及び赤色の波長と設定する。そして、光電変換膜３２で光電変換する光を緑色の波長と設定する。このような構成では、光電変換膜３２で中間波長の緑色の波長を受光することで、第１及び第２フォトダイオードＰＤ１，ＰＤ２間における分光特性を向上させることができる。
光電変換膜３２の半導体基体１１側に形成される下部電極３１には、第２膜部材３６を貫通するコンタクトプラグ３４が接続されている。コンタクトプラグ３４は、半導体基体１１の第１面側から第２面側にかけて形成された縦型転送路４０に接続されている。
縦型転送路４０は、半導体基体１１の第２面側から第１面側にかけて縦方向に形成されたコンタクト部４１、電位障壁部４２、及び、電荷蓄積部４３により構成されている。コンタクト部４１は、半導体基体１１の第２面側に形成された高濃度のｎ型不純物領域からなる。コンタクト部４１は、コンタクトプラグ３４とのオーミック接続を取るために構成されている。電位障壁部４２は、低濃度のｐ型不純物領域からなり、コンタクト部４１と電荷蓄積部４３との間でポテンシャルバリアとなる。電荷蓄積部４３は、光電変換膜３２から転送された信号電荷を蓄積する領域であり、コンタクト部４１よりも低濃度のｎ型不純物領域で構成されている。また、半導体基体１１の最表面に、高濃度のｐ型不純物領域（図示省略）が形成され、半導体基体１１界面での暗電流の発生が抑制される。
縦型転送路４０に隣接して、フローティングディフュージョン部ＦＤ３と転送ゲート電極１７とが形成され、第３転送トランジスタＴｒ３が構成されている。転送ゲート電極１７は、半導体基体１１の表面上にゲート絶縁膜を介して形成されている。そして、縦型転送路４０から転送ゲート電極１７を挟んで、半導体基体１１の表面にフローティングディフュージョン部ＦＤ３が形成されている。
半導体基体１１の第１面上には、層間絶縁層３７が形成されている。層間絶縁層３７は、半導体基体１１上に形成されている転送ゲート電極１５，１６，１７及びその他のゲート電極等を覆って形成されている。また、層間絶縁層３７内に、ゲート電極やフローティングディフュージョン部等に接続されるプラグや配線等の導体層が形成されている。
（第１膜部材、第２膜部材）
半導体基体１１の第２面側と光電変換膜３２との間には、第１膜部材５１と第２膜部材３６とが形成されている。第１膜部材５１は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上にのみ形成されている。そして、第２膜部材３６は、第１膜部材で覆われている領域以外と、第１膜部材５１上とを覆って形成されている。また、下部電極３１及びコンタクトプラグ３４は、第２膜部材３６中に形成されている。そして、第２膜部材３６において、画素間領域３０に遮光層３５が形成されている。
第１膜部材５１は、負の固定電荷を有する膜から構成されることが好ましい。負の固定電荷を有する膜としては、例えば、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン等が挙げられる。また、上記以外の材料としては、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜等から負の固定電荷を有する膜を形成することも可能である。さらに、２種類以上の負の固定電荷を有する膜を積層してもよい。また、負の固定電荷を有する膜は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性や製造工程中でのイオン注入の阻止能力を上げることが可能になる。
第１及び第２フォトダイオードＰＤ１，ＰＤ２上に負の固定電荷を有する膜を設けることにより、第１フォトダイオードＰＤ１の界面にホール蓄積（ホールアキュミュレーション）層が形成される。このホール蓄積層によって、界面からの電子の発生を抑制し、さらに、発生した電子がホール蓄積層で消滅するため、固体撮像素子の暗電流の抑制が可能となる。
さらに、負の固定電荷を有する膜として、半導体基体１１よりも屈折率が小さい材料を用いると、負の固定電荷を有する膜が反射防止膜として機能する。このため、第１及び第２フォトダイオードＰＤ１，ＰＤ２上に低反射膜となる負の固定電荷を有する膜を形成した場合には、固体撮像素子の感度が向上する。
第２膜部材３６は、上述の第１膜部材５１とは異なる材料から形成されている。第２膜部材３６は、一般的な半導体装置において層間絶縁膜として用いられる材料からなり、例えば、シリコンの酸化膜や窒化膜、酸窒化膜等からなる。
第２膜部材３６は、画素間領域３０において半導体基体１１上に形成されている。このため、半導体基体１１よりも屈折率の小さい材料を用いると、半導体基体１１の画素間領域３０の入射光量が増加し、画素間領域３０で発生する信号電荷の量が増加するため、画素間の混色の増加の原因となる。従って、第２膜部材３６としては、第１膜部材５１よりも屈折率の高い材料を用いることが好ましい。さらに、第２膜部材３６は、半導体基体１１よりも屈折率の高い材料を用いることが好ましい。
また、第２膜部材３６は、コンタクト部４１上にも形成されている。コンタクト部４１と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面には、空乏層が形成されている。この空乏層は、半導体基体１１の第２面の表面にも形成されている。このため、負の固定電荷を有する膜からなる第１膜部材が、このコンタクト部４１とｐ−ｗｅｌｌ４４との界面の空乏層上に形成されると、負の固定電荷を有する膜が誘起する電界により、ｐ−ｗｅｌｌ４４のｐ型が強化される。つまり、負の固定電荷を有する膜が形成されていない場合に比べて空乏層が強化される。さらに、空乏層がｐ−ｗｅｌｌ４４からコンタクト部４１側の方向に広がる。この結果、空乏層からコンタクト部４１に流れる暗電流の量が増加する。
従って、コンタクト部４１上に形成する第２膜部材３６としては、第１膜部材よりも負の固定電荷量が小さい材料を用いる。負の固定電荷量が小さい材料を用いることにより、第２膜部材３６によってコンタクト部４１の界面の空乏層の強化及び拡大を抑制することができる。特に、シリコンからなる半導体基体１１との間で界面準位を発生しにくい材料、例えば、シリコンと反応生成することで形成される酸化膜等を用いることが好ましい。この構成により、コンタクト部４１における暗電流の抑制が可能となる。なお、第２膜部材３６は、コンタクト部４１上に加えて、コンタクト部４１とｐ−ｗｅｌｌ４４との界面において空乏層が広がる領域上にも形成されていることが好ましい。空乏層上に負の固定電荷を有する膜からなる第１膜部材５１を形成しないことにより、さらに暗電流の抑制が可能となる。
図３に示すように、画素間領域３０とコンタクト部４１上とに同じ第２膜部材３６を構成する場合には、上述のように、画素間領域３０における混色の抑制と、コンタクト部４１における暗電流の抑制とが可能な材料から、第２膜部材３６を構成することが好ましい。つまり、第２膜部材３６として、第１膜部材５１よりも、屈折率が高く、負の固定電荷量が小さい材料を用いることが好ましい。
上述のように、本例の固体撮像素子では、負の固定電荷を有する膜からなる第１膜部材を、フォトダイオードＰＤ上にのみ選択的に形成する。そして、フォトダイオードＰＤ上を除く領域には、第１膜部材と異なる材料からなる第２膜部材を形成する。この構成により、フォトダイオードＰＤにおいて、負の固定電荷を有する膜による暗電流の抑制が可能となる。さらに、フォトダイオードＰＤ以外の領域において、負の固定電荷を有する膜による好ましくない作用を防ぐことができる。
特に、上述の構成の第２膜部材として、第１膜部材及び半導体基体よりも屈折率の高い材料を用いた場合には、画素間領域での光電変換による混色を抑制することができる。また、上述の構成の第２膜部材として、第１膜部材よりも負の固定電荷が弱い材料を用いた場合には、コンタクト部における暗電流を抑制することができる。
なお、上述の構成の固体撮像素子において、画素領域に隣接して設けられる周辺回路領域において、負の固定電荷を有する膜からなる第１膜部材の有無は問わない。しかしながら、負の固定電荷を有する膜による周辺回路への作用を考慮すると、画素間領域と同様に第１膜部材を設けない構成とすることが好ましい。
また、上述の実施形態で、第３光電変換素子として設けられた光電変換膜３２は、コンデンサのように電子を保持することが可能な電荷保持部により構成されていてもよい。上述の本実施形態及び後述する各実施形態では、第３光電変換素子に光電変換膜３２を備える構成により本技術の一例を説明するが、この光電変換素子を電荷保持部と読みかえることで、電荷保持部を備える構成としてもよい。
〈３．第１実施形態の半導体装置の製造方法〉
次に、上述の第１実施形態の固体撮像素子の製造方法について説明する。図４〜図９は、第１実施形態の固体撮像素子の製造工程図であり、特に、光電変換素子が形成される領域における製造工程を示す図である。
まず、図４に示すように、半導体基体１１の所定の位置に、ｐ−ｗｅｌｌ４４を形成する。さらに、ｐ−ｗｅｌｌ４４中の所定の位置に、縦型転送路４０を構成するコンタクト部４１、及び、電荷蓄積部４３を形成する。さらに、縦型転送路４０と同じ工程において、第１フォトダイオードＰＤ１を構成するｎ型半導体領域、及び、第２フォトダイオードＰＤ２を構成するｎ型半導体領域を形成する。半導体基体としては、例えば、ＳＯＩ（Silicon on Insulator）基板等を用いる。また、半導体基体１１の第１面側に、図示しないゲート酸化膜を介して転送ゲート電極１５，１６，１７を形成する。そして、フローティングディフュージョン部ＦＤ１，ＦＤ２，ＦＤ３を形成する。イオン注入後、アニール処理を行う。アニール処理による拡散を考慮してイオン注入の領域を設計する。イオン注入は、複数回に分けて行ってもよい。さらに、半導体基体１１の表面上に層間絶縁層３７を形成する。その後、半導体基体１１の第１面側に、図示しない支持基板、又は、他の半導体基体等を接合して上下反転する。そして、半導体基体１１を酸化物層から分離し、第２面側を露出させる。図４に示す半導体基体１１の各構成は、従来公知のイオン注入やＣＶＤ等、通常のＣＭＯＳプロセスで使用されている技術を用いて形成することができる。
次に、図５に示すように、半導体基体１１の第２面側に、第１膜部材５１を形成する。第１膜部材５１は、半導体基体１１の第２面側の全面に形成する。第１膜部材５１としては、上述の負の固定電荷を有する膜を用いる。第１膜部材５１は、単層でもよく、また、複数の層を積層してもよい。そして、図６に示すように、第１膜部材５１上に、フォトレジスト５２を形成する。そして、露光、現像するフォトリソグラフィ工程により、フォトダイオードＰＤが形成される領域以外のフォトレジストを除去する。さらに、ドライエッチングやウェットエッチングにより、フォトレジスト５２から露出する第１膜部材５１を除去する。これにより、図７に示すように、第１膜部材５１のパターニングを行う。
次に、図８に示すように、第１膜部材５１及び半導体基体１１の第２面側を覆って、第２膜部材３６を形成する。第２膜部材３６は、例えば、ＨＤＰ−ＣＶＤ法等を用いて絶縁層を形成する。そして、第２膜部材３６上に遮光層３５を形成する。遮光層３５は、画素間領域に形成する。さらに、第２膜部材３６に、コンタクト部４１に接続するコンタクトプラグ３４を形成する。コンタクトプラグ３４は、第２膜部材３６の所定の位置を開口してコンタクトホールを形成する。そして、コンタクトホールの側壁及び底部にバリメタル膜を成膜し、金属材料を埋め込むことによって形成する。コンタクトプラグ３４は、コンタクト部４１との間でオーミック接続を得るために、例えば、バリアメタル膜としてチタン（Ｔｉ）と窒化チタン（ＴｉＮ）の積層膜、埋め込み金属材料としてタングステン（Ｗ）を用いる。
さらに、図９に示すように、第２膜部材３６を積層した後、コンタクトプラグ３４と接続する下部電極３１を形成する。下部電極３１である透明電極としては、例えばスパッタ法を用いて成膜された１００ｎｍ程度の厚みのＩＴＯ膜を用いる。さらに、下部電極３１を被覆するように、第２膜部材３６を積層形成し、この第２膜部材３６に下部電極３１が露出する開口部を形成する。そして、開口部を被覆して光電変換膜３２を形成する。その後、光電変換膜３２の上部全面に、上部電極３３を形成する。上部電極３３も下部電極３１と同様に、例えばスパッタ法を用いて、１００ｎｍ程度の厚みのＩＴＯ膜を用いる。その後、上部電極３３上部に、平坦化層３８及びオンチップレンズ３９を形成する。以上の工程により、第１実施形態の固体撮像素子を製造することができる。
なお、第１膜部材５１のパターニングを行う工程において、フォトレジストのかわりに、第１膜部材５１上に酸化膜や窒化ケイ素等を用いたハードマスク加工法を行ってもよい。例えば、第１膜部材５１上に酸化膜や窒化ケイ素等を堆積し、フォトリソグラフィとエッチングによってハードマスクのパターンを形成する。そして、このハードマスクを用いて、第１膜部材５１をエッチングすることにより、第１膜部材５１のパターニングを行ってもよい。また、以下に説明する各実施形態の固体撮像素子についても、上述の実施形態に説明する製造方法と、公知の半導体装置の製造方法を組み合わせることにより製造することができる。
〈４．固体撮像素子の第２実施形態〉
次に、固体撮像素子の第２実施形態について説明する。図１０に、第２実施形態の固体撮像素子の光電変換領域における、要部の断面構成を示す。なお、第２実施形態において上述の第１実施形態と同様の構成には、同じ符号を付して説明を省略する。
図１０に示す固体撮像素子は、半導体基体１１内に形成された光電変換素子となる第１フォトダイオードＰＤ１と、第１フォトダイオードＰＤ１を含む第１転送トランジスタＴｒ１とを備える。第１フォトダイオードＰＤ１は、半導体基体１１に形成された第２導電型（本例ではｎ型）不純物によるｎ型半導体領域４５からなる。このｎ型半導体領域４５は、シリコン等からなる第２導電型（本例ではｎ型）の半導体基体１１の、第１導電型（本例ではｐ型）の半導体領域からなるウェル領域（ｐ−ｗｅｌｌ）４４に形成されている。
第１フォトダイオードＰＤ１に隣接して、半導体基体１１上に転送ゲート電極５３が形成されている。さらに、第１フォトダイオードＰＤ１に対向する位置の半導体基体１１の表面に、転送ゲート電極５３に隣接するフローティングディフュージョン部ＦＤ１が形成されている。このように、半導体基体１１の第１面側において、第１フォトダイオードＰＤ１に、転送ゲート電極５３及びフローティングディフュージョン部ＦＤ１が隣接して形成され、第１転送トランジスタＴｒ１が構成されている。また、半導体基体１１の表面上には、転送ゲート電極５３等を覆って層間絶縁層３７が形成されている。
また、半導体基体１１の裏面上には、第１膜部材５１と第２膜部材３６とが形成されている。第１膜部材５１は、第１フォトダイオードＰＤ１が形成されている部分に形成されている。そして、第１膜部材５１上、及び、第１膜部材５１が形成されていない半導体基体１１の第２面上を覆って、第２膜部材３６が形成されている。
また、第２膜部材３６には、画素間領域３０において遮光層３５が形成されている。そして、第２膜部材３６及び遮光層３５上に、平坦化層５５を介して、第１フォトダイオードＰＤ１に対応したカラーフィルタ５６が形成されている。さらに、カラーフィルタ５６上に、平坦化層３８を介して、第１フォトダイオードＰＤ１に対応したオンチップレンズ３９が形成されている。
第１膜部材５１は、上述の第１実施形態と同様に負の固定電荷を有する膜から構成される。負の固定電荷を有する膜としては、上述の材料を用いることができる。また、平坦化層３８，５５及びオンチップレンズ３９は、上述の第１実施形態と同様の構成である。カラーフィルタ５６には、従来公知の固体撮像素子と同様のカラーフィルタを適用できる。
第２膜部材３６は、図１０に示すように画素間領域３０上に形成されている。さらに、画素領域の周囲に形成される周辺回路領域においても、半導体基体１１の裏面上を覆っていることが好ましい。画素間領域３０上に形成されているため、第２膜部材３６としては、第１膜部材５１よりも屈折率の高い材料を用いることが好ましい。さらに、第２膜部材３６は、半導体基体１１よりも屈折率の高い材料を用いることが好ましい。さらに、周辺回路領域にも半導体基体１１の裏面上に第２膜部材３６が形成されている場合には、第２膜部材３６として、第１膜部材５１よりも負の固定電荷量が少ない材料を用いることが好ましい。
本実施の形態では、図１０に示すように、単位画素２内にフォトダイオードＰＤが単独で形成されている構成においても、フォトダイオードＰＤ上に第１膜部材５１を形成し、それ以外の領域上を第２膜部材３６で覆う構成とすることが可能である。この構成においても、フォトダイオードＰＤ上では、負の固定電荷を有する膜からなる第１膜部材５１により、暗電流を抑制することができる。さらに、第１膜部材５１をフォトダイオードＰＤ上にのみ選択的に形成し、画素間領域３０に第１膜部材５１よりも屈折率の高い第２膜部材３６を形成することにより、混色を抑制することができる。
［変形例］
次に、第２実施形態の変形例について説明する。図１１に、第２実施形態の固体撮像素子の変形例の構成を示す。変形例では、半導体基体１１に形成されるフォトダイオードＰＤの構成が、上述の第２実施形態と異なる。
図１１に示す固体撮像素子は、半導体基体１１に、第１及び第２光電変換素子となる、第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２を備える。第１フォトダイオードＰＤ１及び第２フォトダイオードＰＤ２は、半導体基体１１において、光の入射方向に積層されている。
第１フォトダイオードＰＤ１に隣接して、転送ゲート電極１５及びフローティングディフュージョン部ＦＤ１が形成され、第１転送トランジスタＴｒ１が構成されている。転送ゲート電極１５は、半導体基体１１の第１面側から第１フォトダイオードＰＤ１の領域まで形成されたトレンチ内に、ゲート絶縁膜を介して形成されている。フローティングディフュージョン部ＦＤ１は、半導体基体１１の第１面側に形成されている。
また、第２フォトダイオードＰＤ２に隣接して、フローティングディフュージョン部ＦＤ２と転送ゲート電極１６とが形成され、第２転送トランジスタＴｒ２が構成されている。転送ゲート電極１６は、半導体基体１１の表面上にゲート絶縁膜を介して形成されている。そして、第２フォトダイオードＰＤ２から転送ゲート電極１６を挟んで、半導体基体１１の表面にフローティングディフュージョン部ＦＤ２が形成されている。
半導体基体１１の表面上には、転送ゲート電極１７等を覆って層間絶縁層３７が形成されている。また、半導体基体１１の裏面上には、第１膜部材５１と第２膜部材３６とが形成されている。第１膜部材５１は、第１フォトダイオードＰＤ１が形成されている領域上にのみ形成されている。そして、第１膜部材５１上、及び、第１膜部材５１が形成されていない半導体基体１１の第２面上を覆って、第２膜部材３６が形成されている。
また、第２膜部材３６には、画素間領域３０において遮光層３５が形成されている。そして、第２膜部材３６及び遮光層３５上に、平坦化層５５を介して、第１フォトダイオードＰＤ１に対応したカラーフィルタ５６が形成されている。さらに、カラーフィルタ５６上に、平坦化層３８を介して、第１及び第２フォトダイオードＰＤ１，ＰＤ２に対応したオンチップレンズ３９が形成されている。
図１１に示すように、フォトダイオードＰＤが積層された構成の固体撮像素子においても、第２実施形態と同様に本技術を適用することができる。さらに、半導体基体内にフォトダイオードＰＤが３層形成された構成の固体撮像素子にも、第２実施形態と同様に本技術を適用することができる。これらの構成においても、第１膜部材と第２膜部材とを用いて、第１膜部材をフォトダイオードＰＤ上にのみ選択的に形成することにより、第２実施形態と同様の効果を得ることができる。
〈５．固体撮像素子の第３実施形態〉
次に、固体撮像素子の第３実施形態について説明する。なお、以下に説明する第３実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第３実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第３実施形態の固体撮像素子の構成を図１２に示す。図１２に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材５１、第２膜部材３６、及び、第３膜部材５７が形成されている。第１膜部材５１は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上にのみ形成されている。そして、第１膜部材５１上に第３膜部材５７が形成されている。第３膜部材５７は、第１膜部材５１上の全面に形成され、第１膜部材５１上以外の領域には形成されていない。
また、第２膜部材３６は、第１膜部材５１及び第３膜部材５７で覆われている領域以外と、第３膜部材５７上とを覆って形成されている。また、下部電極３１、コンタクトプラグ３４及び遮光層３５は、第２膜部材３６中に形成されている。
第１膜部材５１及び第３膜部材５７は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。第１膜部材５１と第３膜部材５７とは、それぞれ同じ材料から構成されていてもよく、また、異なる材料から構成されていてもよい。好ましくは、第１膜部材５１と第３膜部材５７とで、有する負の固定電荷量が異なる構成とする。また、第２膜部材３６としては、上述の第１実施形態と同様の材料を用いることが好ましい。
図１２に示すように、フォトダイオードＰＤが形成される領域上では、負の固定電荷を有する膜からなる第１膜部材５１と第３膜部材５７とが積層された構成としていてもよい。負の固定電荷を有する膜を複数層形成することにより、半導体基体１１に与えられる電界が、形成された複数の膜の電界の総計となる。このため、第１膜部材５１及び第３膜部材５７について、それぞれの材料、厚さ、及び、成膜方法等を調整することにより、半導体基体１１に与える電界の強さを制御することができる。このような構成とすることにより、負の固定電荷を有する膜を単独で形成した場合に比べ、半導体基体１１に与えられる電界の制御が容易になる。また、膜部材の構成の選択性の自由度が向上するため、半導体基体の生産性を向上させることも可能となる。
〈６．固体撮像素子の第４実施形態〉
次に、固体撮像素子の第４実施形態について説明する。なお、以下に説明する第４実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第４実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第４実施形態の固体撮像素子の構成を図１３に示す。図１３に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材６１、第２膜部材６２、及び、第３膜部材６３が形成されている。第１膜部材６１は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上と、画素間領域３０上に形成されている。そして、第１膜部材６１上と、コンタクト部４１上とに連続して第２膜部材６２が形成されている。さらに、第２膜部材６２上を覆って、第３膜部材６３が形成されている。
第１膜部材６１は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。また、第３膜部材６３は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。また、下部電極３１、コンタクトプラグ３４及び遮光層３５は、第３膜部材６３中に形成されている。コンタクトプラグ３４は、コンタクト部４１上の第２膜部材６２を貫通して、コンタクト部４１に接続されている。
第２膜部材６２は、コンタクト部４１上の領域において、半導体基体１１上に直接形成されている。半導体基体１１上に第２膜部材６２が形成される領域は、少なくとも、コンタクト部４１と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面において、空乏層が形成される以上の範囲とする。また、第２膜部材６２は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。但し、第２膜部材６２は、第１膜部材６１よりも有する負の固定電荷量が少ない材料を用いることが好ましい。
図１３に示す構成の半導体装置では、コンタクト部４１においても、半導体基体１１の表面の界面準位による暗電流の発生が懸念される。このため、負の固定電荷を有する膜を形成することにより、半導体基体１１の表面からの暗電流を抑制することができる。しかし、負の固定電荷量が多いと、コンタクト部４１とｐ−ｗｅｌｌ４４との界面の空乏層に影響を与え、暗電流が増加する。このため、第２膜部材６２としては、半導体基体１１の表面からの暗電流の抑制量と、コンタクト部４１とｐ−ｗｅｌｌ４４との界面の空乏層からの暗電流の増加量とを考慮し、全体として暗電流の抑制が可能な材料を適用することが好ましい。
なお、本例では、画素間領域３０に第１膜部材６１及び第２膜部材６２が形成されている構成を示しているが、画素間領域３０においては、形成する膜部材の屈折率を考慮して、膜部材の構成を適宜選択することができる。例えば、画素間領域３０で発生する電荷による混色の問題が発生しない、又は、無視できる程度である場合には、本例のように、画素間領域３０上に第１膜部材６１及び第２膜部材６２が形成されていてもよい。また、混色の発生を考慮する場合には、画素間領域３０に第１〜第３膜部材６１，６２，６３から、好ましい屈折率の膜を適宜選択して形成してもよい。
〈７．固体撮像素子の第５実施形態〉
次に、固体撮像素子の第５実施形態について説明する。なお、以下に説明する第５実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第５実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第５実施形態の固体撮像素子の構成を図１４に示す。図１４に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材６４、第２膜部材６５、第３膜部材６６、及び、第４膜部材６７が形成されている。第１膜部材６４は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上にのみ形成されている。第２膜部材６５は、コンタクト部４１上と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面に広がる空乏層上とを覆って形成されている。第３膜部材６６は、画素間領域３０において半導体基体１１上に形成されている。さらに、第１〜３膜部材６４，６５，６６上を覆って、第４膜部材６７が形成されている。
第１膜部材６４は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。また、第４膜部材６７は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。また、下部電極３１、コンタクトプラグ３４及び遮光層３５は、第４膜部材６７中に形成されている。コンタクトプラグ３４は、コンタクト部４１上の第２膜部材６５を貫通して、コンタクト部４１に接続されている。
第２膜部材６５は、第４実施形態と同様に、負の固定電荷を有する膜から構成されていることが好ましい。但し、第２膜部材６５は、第１膜部材６４よりも有する負の固定電荷量が少ない材料を用いることが好ましい。第２膜部材６５にこのような負の固定電荷を有する膜を選択することにより、コンタクト部４１での暗電流の抑制が可能となる。第３膜部材６６は、第１膜部材６４と同様に負の固定電荷を有する膜を用いることが好ましい。負の固定電荷を有することにより、半導体基体１１表面からの暗電流が抑制される。
さらに、第３膜部材６６は、第１膜部材６４よりも高い屈折率を有することにより、画素間領域３０での電荷発生を抑制し、混色の抑制が可能となる。例えば、半導体基体１１がＳｉからなり、配線層を構成する第４膜部材６７がＳｉＯ２からなる場合には、第１膜部材６４は、ＳｉとＳｉＯ２との間の屈折率を有することにより、第１膜部材６４による反射防止特性が効果的となる。そして、第３膜部材６６は、屈性率がＳｉＯ２と同様かそれ以上とすることで、第３膜部材６６での反射成分が増大する。このため、画素間領域３０での電荷発生を抑制し、混色の抑制が可能となる。
上述のように、フォトダイオードＰＤ上、画素間領域、及び、コンタクト部の各領域に、異なる材料からなる負の固定電荷を有する膜を形成することもできる。全ての領域に負の固定電荷を有する膜を形成することにより、半導体基体１１の表面からの暗電流を抑制することができる。さらに、各領域において、膜部材が有する負の固定電荷量や、屈折率等が最適となるように、材料、膜厚、成膜方法等を選択することにより、暗電流の抑制や混色の抑制等が可能となる。
〈８．固体撮像素子の第６実施形態〉
次に、固体撮像素子の第６実施形態について説明する。なお、以下に説明する第６実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第６実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第６実施形態の固体撮像素子の構成を図１５に示す。図１５に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材６８、第２膜部材６９、及び、第３膜部材７１が形成されている。第２膜部材６９は、コンタクト部４１と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面において、空乏層が形成される領域上に形成されている。そして、第１膜部材６８は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上と、第２膜部材６９上に形成されている。さらに、第３膜部材７１は、第１膜部材６８が形成されていない半導体基体１１上と、第１膜部材６８上とを覆って、形成されている。
第１膜部材６８は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。また、第３膜部材７１は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。下部電極３１、コンタクトプラグ３４及び遮光層３５は、第３膜部材７１中に形成されている。コンタクトプラグ３４は、コンタクト部４１上の第１膜部材６８及び第２膜部材６９を貫通して、コンタクト部４１に接続されている。
第２膜部材６９は、界面準位の少ない材料から形成されている。例えば、半導体基体１１の材料と反応生成することで形成された酸化膜等から構成される。また、第２膜部材６９は、コンタクト部４１とその周囲に形成される空乏層に対して、負の固定電荷を有する膜からなる第１膜部材６８の影響を与えない厚さに形成する。
第２膜部材６９を、コンタクト部４１及びその周囲と第１膜部材６８との間に形成することにより、コンタクト部４１の周辺に第１膜部材６８が直接接しない構成となる。この構成とすることにより、コンタクト部４１と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面の空乏層が影響を受けない。このため、空乏層からの暗電流の発生を抑制することができる。
さらに、第１膜部材６８で覆われている部分は、負の固定電荷を有する膜により半導体基体１１の表面からの暗電流が抑制される。このため、フォトダイオードＰＤの形成領域において、半導体基体１１の表面からの暗電流を抑制することができる。また、第２膜部材６９として界面準位の少ない材料を用いることにより、第２膜部材６９で覆われているコンタクト部４１周辺の暗電流を抑制することができる。また、画素間領域３０においては、反射成分が増加するような屈折率を有する第３膜部材７１を設けることにより、画素間領域３０での電荷発生を抑制し、混色の抑制が可能となる。
上述のように、フォトダイオードＰＤ上、画素間領域、及び、コンタクト部の各領域に、負の固定電荷を有する膜の選択的な形成に加えて、半導体基体１１と負の固定電荷を有する膜との間に異なる種類の膜を設けてもよい。このような構成とすることにより、暗電流の抑制や混色の抑制等が可能となる。
〈９．固体撮像素子の第７実施形態〉
次に、固体撮像素子の第７実施形態について説明する。なお、以下に説明する第７実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第７実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第７実施形態の固体撮像素子の構成を図１６に示す。図１６に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材７２、第２膜部材７３、及び、第３膜部材７４が形成されている。第１膜部材７２は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上にのみ形成されている。第２膜部材７３は、コンタクト部４１上と、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面に広がる空乏層上とを覆って形成されている。第３膜部材７４は、第１膜部材７２と第２膜部材７３とが形成されていない半導体基体１１上と、第１膜部材７２及び第２膜部材７３上とを覆って形成されている。
第１膜部材７２及び第２膜部材７３は、それぞれ導体層から構成されている。第１膜部材７２は、電圧を印加可能な透明電極により構成されている。第１膜部材７２と第２膜部材７３は、それぞれ第３膜部材７４を介して分離された構成である。そして、第１膜部材７２及び第２膜部材７３には、それぞれ図示しない配線が接続され、それぞれ独立して電圧を印加できる構成である。透明電極としては、上述の上部電極３３及び下部電極３１と同じ材料を用いることができる。また、第２膜部材７３には、一般的に半導体装置において配線や電極として用いられる材料を適用することができる。特に、第２膜部材７３は、第１膜部材７２と同じ透明電極により形成すると、第１膜部材７２と第２膜部材７３とを同一工程で作製できる。このため、第２膜部材７３を第１膜部材７２と同じ透明電極で形成することが好ましい。
第３膜部材７４は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。下部電極３１、コンタクトプラグ３４及び遮光層３５は、第３膜部材７４中に形成されている。コンタクトプラグ３４の周囲には絶縁層７５が形成され、第２膜部材７３とコンタクトプラグ３４とが非接触に構成されている。
第１膜部材７２及び第２膜部材７３を導体層で構成することにより、この第１膜部材７２及び第２膜部材７３に負のバイアスを印加することで半導体基体１１の界面からの電子の発生が抑制され、暗電流を抑制することができる。負のバイアスを印加することにより、負の固定電荷を有する膜を形成した場合と同様に、半導体基体１１の表面にホール蓄積層が形成されて、暗電流が抑制される。
また、本例では、フォトダイオードＰＤが形成される領域と、コンタクト部４１が形成される領域とで、別々の導体層が形成されている。このため、それぞれの膜部材への印加電圧を独立に適宜調整可能である。例えば、第１膜部材７２への印加電圧を、第２膜部材７３の印加電圧よりも高くすることにより、フォトダイオードＰＤ上の半導体基体１１の界面でのホール蓄積量を高めて、暗電流を抑制することができる。また、このときの第２膜部材７３への印加電圧を低くすることにより、コンタクト部４１の周囲での半導体基体１１の界面からの暗電流を抑制すると共に、コンタクト部４１の周囲の空乏層への影響を抑えて、空乏層による暗電流の発生を抑制することができる。
上述のように、フォトダイオードＰＤ上、及び、コンタクト部の各領域に、負の固定電荷を有する膜に変えて導体層を選択的に形成してもよい。このような構成とすることにより、暗電流の抑制や混色の抑制等が可能となる。
〈１０．固体撮像素子の第８実施形態〉
次に、固体撮像素子の第８実施形態について説明する。なお、以下に説明する第８実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第８実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第８実施形態の固体撮像素子の構成を図１７に示す。図１７に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材７６、及び、第２膜部材３６が形成されている。
第１膜部材７６は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上にのみ形成されている。そして、第２膜部材３６は、コンタクト部４１の周囲のｐ−ｗｅｌｌ４４との界面に広がる空乏層上、及び、画素間領域３０を含む第１膜部材で覆われていない領域と、第１膜部材５１上とを覆って形成されている。また、下部電極３１及びコンタクトプラグ３４は、第２膜部材３６中に形成されている。そして、第２膜部材３６において、画素間領域３０に遮光層３５が形成されている。
第１膜部材７６は、半導体基体１１よりもバンドギャップの広い半導体材料から構成される。バンドギャップの広い半導体材料としては、例えば、炭化珪素系混晶、ＺｎＣｄＳｅ系混晶、ＡｌＧａＩｎＮ系混晶、ＡｌＧａＩｎＰ系混晶等を含む半導体材料を挙げられる。第１膜部材７６として、バンドギャップの広い半導体材料を用いることにより、負の固定電荷を有する膜が誘起するホール蓄積層と同様に暗電流の発生確率を低下させることができる。このため、フォトダイオードＰＤ上にバンドギャップの広い半導体材料からなる第１膜部材７６を形成することにより、半導体基体１１の界面からの暗電流を抑制することができる。
〈１１．固体撮像素子の第９実施形態〉
次に、固体撮像素子の第９実施形態について説明する。なお、以下に説明する第９実施形態は、半導体基体１１の第２面側の形状及び膜部材の構成を除き、上述の第１実施形態と同様の構成である。このため、以下の第９実施形態の説明では、第１実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第９実施形態の固体撮像素子の構成を図１８に示す。図１８に示す固体撮像素子では、半導体基体１１の第２面側に、埋め込み型の素子分離部７７が形成されている。また、半導体基体１１の裏面上に、第１膜部材７８、及び、第２膜部材７９が形成されている。
素子分離部７７は、ＳＴＩのように半導体基体１１をエッチングして形成した溝（トレンチ）と、トレンチ内に埋め込まれた第１膜部材７８及び第２膜部材７９とからなる。また、素子分離部７７は、縦型転送路４０の周囲の側面に形成され、且つ、縦型転送路４０に接する位置に形成されている。そして、素子分離部７７は、半導体基体１１の第２面側からコンタクト部４１と電位障壁部４２とを超える深さまで形成されている。
素子分離部７７は、電荷蓄積部４３の外周よりも外側から、電荷蓄積部４３の外周よりも内側まで形成され、コンタクト部４１と電位障壁部４２との側面、及び、電荷蓄積部４３の上部の側面が、素子分離部７７に接して形成されている。さらに、素子分離部７７は、縦型転送路４０と接する面以外が、縦型転送路４０の周囲のｐ−ｗｅｌｌ４４と接して形成されている。つまり、素子分離部７７の内周側の側面から縦型転送路４０が露出され、内周側の側面からｐ−ｗｅｌｌ４４が、トレンチの側面に露出される構成である。
第１膜部材７８は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上に形成されている。また、第１膜部材７８は、素子分離部７７において、トレンチの内面に露出されているｐ−ｗｅｌｌ４４上に形成されている。第１膜部材７８は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。
第２膜部材７９は、第１膜部材７８で覆われていない領域と、第１膜部材７８上とを覆って形成されている。具体的には、コンタクト部４１上、トレンチの側面に露出されているコンタクト部４１と電位障壁部４２と電荷蓄積部４３上、及び、画素間領域３０を含む第１膜部材７８で覆われていない領域に第２膜部材７９が形成されている。さらに、素子分離部７７において、トレンチ全体を埋め込んで第２膜部材７９が形成されている。
また、第２膜部材７９は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。特に、界面順位が少ない材料と製法で形成した絶縁膜、例えばＳｉと反応生成することで製膜した酸化膜などを配置することが好ましい。下部電極３１、コンタクトプラグ３４及び遮光層３５は、第２膜部材７９中に形成されている。また、第２膜部材７９は、素子分離部７７を構成するトレンチ内に埋め込まれていることを除き、上述の第１実施形態の第２膜部材と同様の構成である。
上述の構成では、フォトダイオードＰＤが形成された領域の半導体基体１１上、及び、トレンチの内のｐ−ｗｅｌｌ４４上に負の固定電荷を有する膜からなる第１膜部材７８が形成されている。フォトダイオードＰＤ上に負の固定電荷を有する膜を有することにより、半導体基体１１の界面からの暗電流を抑制することができる。さらに、トレンチの内面に露出するｐ−ｗｅｌｌ４４では、この界面において不純物が不足して暗電流が発生する恐れがある。このため、トレンチの内のｐ−ｗｅｌｌ４４上に負の固定電荷を有する膜を形成することにより、素子分離部７７の界面からの暗電流を抑制することができる。
また、素子分離部７７を設けることにより、コンタクト部４１におけるｐｎ接合の接合面積が減少する。このため、リーク電流を抑制することができる。さらに、コンタクト部４１の周囲、及び、画素間領域３０に第１膜部材７８が配置されていない。このような構成とすることにより、暗電流の抑制や混色の抑制等が可能となる。
なお、上述の実施形態では、負の固定電荷を有する膜からなる第１膜部材を単一層として形成しているが、例えば、上述の第３実施形態や第４実施形態のように、多層膜により形成してもよい。また、第１膜部材として、負の固定電荷を有する膜のかわりに、上述の第７実施形態で説明した透明電極や、第８実施形態で説明したバンドギャップが広い材料を用いることもできる。さらに、上述の第４実施形態や第７実施形態のように、コンタクト部４１上及び縦型転送路４０が露出されているトレンチ内面に、負の固定電荷を有する膜や導体層を形成する構成としてもよい。このような構成とした場合にも、上述の第９実施形態の効果に加えて、各実施形態の構成による効果を得ることができる。
〈１２．固体撮像素子の第１０実施形態〉
次に、固体撮像素子の第１０実施形態について説明する。なお、以下に説明する第１０実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態及び第９実施形態と同様の構成である。このため、以下の第１０実施形態の説明では、第１実施形態又は第９実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第１０実施形態の固体撮像素子の構成を図１９に示す。図１９に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材８１、第２膜部材８２、第３膜部材８３、及び、第４膜部材８７が形成されている。第１膜部材８１は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上と、素子分離部７７においてトレンチの側面から露出されているｐ−ｗｅｌｌ４４上に形成されている。第２膜部材８２は、コンタクト部４１上と、トレンチの側面から露出されるコンタクト部４１、電位障壁部４２及び電荷蓄積部４３上に形成されている。第３膜部材８３は、画素間領域３０において半導体基体１１上とに形成されている。さらに、第１〜３膜部材８１，８２，８３上、及び、素子分離部７７のトレンチ内を埋め込んで第４膜部材８７が形成されている。
第１膜部材８１は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。第２膜部材８２は、第１膜部材８１と同様に、負の固定電荷を有する膜から構成されていることが好ましい。但し、第２膜部材８２は、第１膜部材８１よりも有する負の固定電荷量が少ない材料を用いることが好ましい。第２膜部材８２にこのような負の固定電荷を有する膜を選択することにより、縦型転送路４０での暗電流の抑制が可能となる。
第３膜部材８３は、第１膜部材８１と同様に負の固定電荷を有する膜を用いることが好ましい。負の固定電荷を有することにより、半導体基体１１表面からの暗電流が抑制される。さらに、第３膜部材８３は、第１膜部材８１よりも高い屈折率を有することにより、画素間領域３０での電荷発生を抑制し、混色の抑制が可能となる。また、第４膜部材８７には、一般的に半導体装置において配線や電極として用いられる材料を適用することができる。
上述のように、フォトダイオードＰＤ上、画素間領域３０、コンタクト部４１、及び、素子分離部７７の各領域に、異なる材料からなる負の固定電荷を有する膜を形成することができる。全ての領域に負の固定電荷を有する膜を形成することにより、半導体基体１１の表面からの暗電流を抑制することができる。さらに、各領域において、膜部材が有する負の固定電荷量や、屈折率等が最適となるように、材料、膜厚、成膜方法等を選択することにより、暗電流の抑制や混色の抑制等が可能となる。
〈１３．固体撮像素子の第１１実施形態〉
次に、固体撮像素子の第１１実施形態について説明する。なお、以下に説明する第１１実施形態は、半導体基体１１の裏面上の膜部材の構成を除き、上述の第１実施形態及び第９実施形態と同様の構成である。このため、以下の第１１実施形態の説明では、第１実施形態又は第９実施形態と同様の構成には同じ符号を付しての説明を省略する。
［膜部材］
第１１実施形態の固体撮像素子の構成を図２０に示す。図２０に示す固体撮像素子では、半導体基体１１の裏面上に、第１膜部材８４、第２膜部材８５、及び、第３膜部材８６が形成されている。
第２膜部材８５は、コンタクト部４１上と、トレンチの側面から露出されるコンタクト部４１、電位障壁部４２及び電荷蓄積部４３上とに形成されている。そして、第１膜部材８４は、第１及び第２フォトダイオードＰＤ１，ＰＤ２が形成されている領域上と、素子分離部７７においてトレンチの側面から露出されているｐ−ｗｅｌｌ４４上と、第２膜部材８５上とに形成されている。さらに、第３膜部材８６は、第１膜部材８４が形成されていない半導体基体１１上と、第１膜部材８４上とを覆って、形成されている。
第１膜部材８４は、負の固定電荷を有する膜から構成されていることが好ましい。負の固定電荷を有する膜としては、上述の第１実施形態で示す材料を用いることができる。第２膜部材８５は、界面準位の少ない材料から形成されている。例えば、半導体基体１１の材料と反応生成することで形成された酸化膜等から構成される。また、第２膜部材８５は、縦型転送路４０に対して、負の固定電荷を有する膜からなる第１膜部材８４の影響を与えない厚さに形成する。第３膜部材８６は、半導体装置において一般的に配線層の層間絶縁膜として用いられている材料を適用することができる。
第２膜部材８５が、コンタクト部４１上、及び、素子分離部７７のトレンチ側面に露出する縦型転送路４０上において、第１膜部材８４との間に形成されている。つまり、第２膜部材８５により、縦型転送路４０と第１膜部材８４とが直接接しない構成となる。この構成では、縦型転送路４０が負の固定電荷を有する膜からなる第１膜部材８４による影響を受けない。このため、縦型転送路４０における暗電流の発生を抑制することができる。さらに、第２膜部材８５として界面準位の少ない材料を用いることにより、第２膜部材８５で覆われている縦型転送路４０の界面からの暗電流を抑制することができる。
〈１４．電子機器〉
次に、上述の固体撮像素子を備える電子機器の実施形態について説明する。上述の固体撮像素子は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。図２１に、電子機器の一例として、固体撮像素子を静止画像又は動画を撮影が可能なカメラに適用した場合の概略構成を示す。
この例のカメラ１００は、固体撮像素子１０１と、固体撮像素子１０１の受光センサ部に入射光を導く光学系１０２と、固体撮像素子１０１及び光学系１０２間に設けられたシャッタ装置１０３と、固体撮像素子１０１を駆動する駆動回路１０４とを備える。さらに、カメラ１００は、固体撮像素子１０１の出力信号を処理する信号処理回路１０５を備える。
固体撮像素子１０１には、上述の各実施形態及び変形例に示す固体撮像素子を適用することができる。光学系（光学レンズ）１０２は、被写体からの像光（入射光）を固体撮像素子１０１の撮像面（不図示）上に結像させる。これにより、固体撮像素子１０１内に、一定期間、信号電荷が蓄積される。なお、光学系１０２は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置１０３は、入射光の固体撮像素子１０１への光照射期間及び遮光期間を制御する。
駆動回路１０４は、固体撮像素子１０１及びシャッタ装置１０３に駆動信号を供給する。そして、駆動回路１０４は、供給した駆動信号により、固体撮像素子１０１の信号処理回路１０５への信号出力動作、及び、シャッタ装置１０３のシャッタ動作を制御する。すなわち、この例では、駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像素子１０１から信号処理回路１０５への信号転送動作を行う。
信号処理回路１０５は、固体撮像素子１０１から転送された信号に対して、各種の信号処理を施す。そして、各種信号処理が施された信号（映像信号）は、メモリなどの記憶媒体（不図示）に記憶される、又は、モニタ（不図示）に出力される。
上述のカメラ１００等の電子機器によれば、固体撮像素子１０１により撮像特性が向上した電子機器を提供することができる。
なお、上述の半導体撮像素子では、第２導電型、例えばｎ型の半導体基体に形成した第１導電型、例えばｐ型の半導体領域に、第２導電型のＦＤ領域と、第２導電型のフォトダイオードＰＤ領域を形成しているが、本技術においてはｎ型とｐ型の導電型を逆にしてもよい。この場合には、光電変換膜から半導体基体に転送される信号電荷をホールとし、光電変換膜に接続される縦型転送路のｎ型とｐ型のとの導電型を逆にする。
なお、本開示は以下のような構成も取ることができる。
（１）半導体基体と、前記半導体基体に設けられた光電変換素子と、前記半導体基体の受光面側に配置された光電変換膜と、前記半導体基体に設けられている、前記光電変換膜で生成された信号電荷が読み出されるコンタクト部と、前記光電変換素子上を覆う第１膜部材と、前記コンタクト部上に設けられた第２膜部材と、を備える固体撮像素子。
（２）隣接する前記光電変換素子の間の画素間領域において、前記半導体基体上に前記第２膜部材を備える（１）に記載の固体撮像素子。
（３）隣接する前記光電変換素子の間の画素間領域において、前記半導体基体上に前記第１膜部材及び第２膜部材と異なる材料からなる第３膜部材を備える（１）に記載の固体撮像素子。
（４）前記第１膜部材が、異なる種類の膜部材が積層された構成を有する（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記第１膜部材上に前記第２膜部材が積層されている（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記第１膜部材が、負の固定電荷を有する膜、前記半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含む（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記第２膜部材が、前記第１膜部材よりも負の固定電荷量が少ない膜、前記半導体基体よりも界面準位の少ない膜、及び、導体層から選ばれる少なくとも１種類以上を含む（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記コンタクト部の周囲に、埋め込み型の素子分離部を備える（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記素子分離部内に前記第１膜部材を備える（８）に記載の固体撮像素子。
（１０）前記素子分離部において、前記コンタクト部と接する部分に前記第２膜部材を備える（８）又は（９）に記載の固体撮像素子。
（１１）半導体基体と、前記半導体基体に設けられた光電変換素子と、前記光電変換素子上に設けられた第１膜部材と、隣接する前記光電変換素子の間の画素間領域において、前記半導体基体上に設けられた前記第２膜部材と、を備える固体撮像素子。
（１２）半導体基体に光電変換素子とコンタクト部とを形成する工程と、前記光電変換素子上を覆う位置の前記半導体基体上に、第１膜部材を形成する工程と、前記コンタクト部上を覆う位置の前記半導体基体上に、第２膜部材を形成する工程と、前記半導体基体の受光面上に光電変換膜を形成する工程と、を有する固体撮像素子の製造方法。
（１３）（１）から（１０）のいずれかに記載の半導体装置と、前記半導体装置の出力信号を処理する信号処理回路と、を有する電子機器。
（１４）（１１）に記載の半導体装置と、前記半導体装置の出力信号を処理する信号処理回路と、を有する電子機器。
本出願は、日本国特許庁において２０１２年６月２９日に出願された日本特許出願番号第２０１２−１４６４９９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 半導体基体と、
    前記半導体基体に設けられた光電変換素子と、
    前記半導体基体の受光面側に配置された光電変換膜と、
    前記半導体基体に設けられている、前記光電変換膜で生成された信号電荷が読み出されるコンタクト部と、
    前記コンタクト部と前記光電変換膜とを電気的に接続し、前記コンタクト部が設けられた領域の前記半導体基体の一部に接するコンタクトプラグと、
    負の固定電荷を有する膜、前記半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含み、前記光電変換素子が設けられた領域の前記半導体基体に直接接する第１膜部材と、
    前記コンタクト部が設けられた領域のうち、前記コンタクトプラグが接する部分以外の前記半導体基体に直接接する第２膜部材と、
    前記コンタクト部の周囲に設けられた、埋め込み型の素子分離部と
    を備えた固体撮像素子。
  2. 隣接する前記光電変換素子の間の画素間領域において、前記半導体基体に前記第２膜部材が直接接する
    請求項１に記載の固体撮像素子。
  3. 隣接する前記光電変換素子の間の画素間領域において、前記半導体基体に、前記第１膜部材及び第２膜部材と異なる材料からなる第３膜部材を備えた
    請求項１に記載の固体撮像素子。
  4. 前記第１膜部材が、異なる種類の膜部材が積層された構成を有する
    請求項１ないし請求項３のいずれか１項に記載の固体撮像素子。
  5. 前記第１膜部材上に前記第２膜部材が積層されている
    請求項１ないし請求項４のいずれか１項に記載の固体撮像素子。
  6. 前記第２膜部材が、前記第１膜部材よりも負の固定電荷量が少ない膜、前記半導体基体よりも界面準位の少ない膜、及び、導体層から選ばれる少なくとも１種類以上を含む
    請求項１ないし請求項５のいずれか１項に記載の固体撮像素子。
  7. 前記素子分離部内に前記第１膜部材を備えた
    請求項１ないし請求項６のいずれか１項に記載の固体撮像素子。
  8. 前記素子分離部において、前記コンタクト部と接する部分に前記第２膜部材を備えた
    請求項１ないし請求項７のいずれか１項に記載の固体撮像素子。
  9. 半導体基体に光電変換素子とコンタクト部とを形成する工程と、
    前記光電変換素子が設けられた領域の前記半導体基体に直接接するように、負の固定電荷を有する膜、前記半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含む第１膜部材を形成する工程と、
    前記半導体基体に第２膜部材を形成する工程と、
    前記第２膜部材に設けたコンタクトホールにコンタクトプラグを形成する工程と、
    前記半導体基体の受光面上に、前記コンタクトプラグを介して前記コンタクト部に電気的に接続された光電変換膜を形成する工程と、
    前記コンタクト部の周囲に、埋め込み型の素子分離部を形成する工程と
    を含み、
    前記コンタクト部が設けられた領域のうち、前記コンタクトプラグが接する部分以外の前記半導体基体に直接接するように、前記第２膜部材を形成する
    固体撮像素子の製造方法。
  10. 半導体装置と、
    前記半導体装置の出力信号を処理する信号処理回路と
    を備え、
    前記半導体装置は、
    半導体基体と、
    前記半導体基体に設けられた光電変換素子と、
    前記半導体基体の受光面側に配置された光電変換膜と、
    前記半導体基体に設けられている、前記光電変換膜で生成された信号電荷が読み出されるコンタクト部と、
    前記コンタクト部と前記光電変換膜とを電気的に接続し、前記コンタクト部が設けられた領域の前記半導体基体の一部に接するコンタクトプラグと、
    負の固定電荷を有する膜、前記半導体基体よりもバンドギャップが広い半導体材料、及び、導体層から選ばれる少なくとも１種類以上を含み、前記光電変換素子が設けられた領域の前記半導体基体に直接接する第１膜部材と、
    前記コンタクト部が設けられた領域のうち、前記コンタクトプラグが接する部分以外の前記半導体基体に直接接する第２膜部材と、
    前記コンタクト部の周囲に設けられた、埋め込み型の素子分離部と
    を有する電子機器。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014199898A (ja) * 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
JP6221341B2 (ja) 2013-05-16 2017-11-01 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法および電子機器
JP2015233079A (ja) * 2014-06-10 2015-12-24 株式会社東芝 固体撮像装置及びその製造方法
WO2016002576A1 (ja) * 2014-07-03 2016-01-07 ソニー株式会社 固体撮像素子、および電子装置
US20170237911A1 (en) * 2014-11-06 2017-08-17 Siliconfile Technologies Inc. Image sensor having improved spectral characteristics
JP2016100347A (ja) 2014-11-18 2016-05-30 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
KR102410019B1 (ko) * 2015-01-08 2022-06-16 삼성전자주식회사 이미지 센서
JP6555890B2 (ja) * 2015-01-23 2019-08-07 キヤノン株式会社 撮像装置、撮像システム、および撮像装置の駆動方法
US9812488B2 (en) * 2015-05-19 2017-11-07 Taiwan Semiconductor Manufacturing Company Ltd. Backside illuminated image sensor and method of manufacturing the same
JP6711573B2 (ja) * 2015-08-10 2020-06-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
JP2017175102A (ja) * 2016-03-16 2017-09-28 ソニー株式会社 光電変換素子及びその製造方法並びに撮像装置
US10367113B2 (en) * 2016-07-15 2019-07-30 Canon Kabushiki Kaisha Photoelectric conversion device, imaging element, and imaging device
KR102563588B1 (ko) 2016-08-16 2023-08-03 삼성전자주식회사 이미지 센서 및 이의 제조 방법
JP7000020B2 (ja) * 2016-11-30 2022-01-19 キヤノン株式会社 光電変換装置、撮像システム
US10154207B2 (en) * 2017-02-07 2018-12-11 Sensors Unlimited, Inc. Event-triggered imaging pixels
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
KR102427832B1 (ko) * 2017-04-12 2022-08-02 삼성전자주식회사 이미지 센서
JP7026336B2 (ja) * 2017-06-06 2022-02-28 パナソニックＩｐマネジメント株式会社 撮像装置、および、カメラシステム
JP6920110B2 (ja) * 2017-06-13 2021-08-18 ルネサスエレクトロニクス株式会社 固体撮像素子およびその製造方法
JP2019041142A (ja) * 2017-08-22 2019-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、及び電子機器
EP3709358B1 (en) * 2017-11-09 2024-02-21 Sony Semiconductor Solutions Corporation Solid-state image pickup device and electronic apparatus
WO2019150981A1 (ja) * 2018-02-01 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2019160847A (ja) * 2018-03-07 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および固体撮像素子
KR102593949B1 (ko) * 2018-07-25 2023-10-27 삼성전자주식회사 이미지 센서
US11244978B2 (en) 2018-10-17 2022-02-08 Canon Kabushiki Kaisha Photoelectric conversion apparatus and equipment including the same
US11121160B2 (en) 2018-10-17 2021-09-14 Canon Kabushiki Kaisha Photoelectric conversion apparatus and equipment comprising a light shielding part in a light receiving region and a light shielding film in a light shielded region
KR102674960B1 (ko) 2019-05-30 2024-06-17 삼성전자주식회사 이미지 센서 및 이의 제조 방법
JP7746169B2 (ja) * 2019-06-28 2025-09-30 クアンタム－エスアイ インコーポレイテッド 光学的および電気的な二次経路の除去
EP4052295A1 (en) 2019-10-31 2022-09-07 Quantum-Si Incorporated Pixel with enhanced drain
TWI792651B (zh) * 2021-11-01 2023-02-11 友達光電股份有限公司 感光裝置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812288B2 (ja) * 1996-02-28 1998-10-22 日本電気株式会社 半導体装置の製造方法
JP2001237395A (ja) * 2000-02-22 2001-08-31 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3720014B2 (ja) * 2002-11-01 2005-11-24 日本テキサス・インスツルメンツ株式会社 固体撮像装置
US7619266B2 (en) * 2006-01-09 2009-11-17 Aptina Imaging Corporation Image sensor with improved surface depletion
JP4992446B2 (ja) * 2006-02-24 2012-08-08 ソニー株式会社 固体撮像装置及びその製造方法、並びにカメラ
TWI413240B (zh) 2007-05-07 2013-10-21 新力股份有限公司 A solid-state imaging device, a manufacturing method thereof, and an image pickup device
JP5167693B2 (ja) 2007-05-24 2013-03-21 ソニー株式会社 固体撮像装置およびカメラ
JP5023808B2 (ja) * 2007-05-24 2012-09-12 ソニー株式会社 固体撮像装置およびカメラ
JP5151375B2 (ja) * 2007-10-03 2013-02-27 ソニー株式会社 固体撮像装置およびその製造方法および撮像装置
KR101016545B1 (ko) * 2008-10-14 2011-02-24 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP5402040B2 (ja) * 2009-02-06 2014-01-29 ソニー株式会社 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板
JP5558916B2 (ja) * 2009-06-26 2014-07-23 キヤノン株式会社 光電変換装置の製造方法
JP5564847B2 (ja) * 2009-07-23 2014-08-06 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5418049B2 (ja) * 2009-08-03 2014-02-19 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
JP2011061522A (ja) * 2009-09-10 2011-03-24 Fujifilm Corp Ｍｏｓ型イメージセンサ、ｍｏｓ型イメージセンサの駆動方法、撮像装置
JP5523813B2 (ja) * 2009-12-16 2014-06-18 株式会社東芝 固体撮像装置
JP5509846B2 (ja) * 2009-12-28 2014-06-04 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5118715B2 (ja) 2010-03-11 2013-01-16 株式会社東芝 固体撮像装置
JP2011243704A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 固体撮像装置
JP5581116B2 (ja) 2010-05-31 2014-08-27 富士フイルム株式会社 光電変換素子、撮像素子及び光電変換素子の駆動方法
JP2012033583A (ja) * 2010-07-29 2012-02-16 Sony Corp 固体撮像素子及びその製造方法、並びに撮像装置
US8314498B2 (en) * 2010-09-10 2012-11-20 Aptina Imaging Corporation Isolated bond pad with conductive via interconnect
JP2012060076A (ja) 2010-09-13 2012-03-22 Panasonic Corp 固体撮像装置およびその製造方法

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