JP6127828B2 - 信号伝送回路および半導体集積回路 - Google Patents

Description

本明細書で言及する実施例は、信号伝送回路および半導体集積回路に関する。

近年、コンピュータやその他の情報処理機器に適用する部品の性能は、著しく向上している。例えば、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置、および、ＣＰＵ(Central Processing Unit：プロセッサ)やスイッチ用ＬＳＩ(Large Scale Integration)等の性能向上は目を見張るものがある。

そして、これらの半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは構成要素間の信号伝送速度を向上させなければ、システムの性能を向上させることが難しいという事態になって来ている。

すなわち、ＤＲＡＭ等の主記憶装置とプロセッサの間、ネットワークを介したサーバ間やボード(プリント配線基板)間、或いは、半導体チップ間や１つのチップ内における素子や回路ブロック間において、信号伝送速度の向上が重要になっている。

ところで、信号伝送回路(送信器)の最終段ドライバとしては、低消費電力でデータを伝送することができるという理由から、ＣＭＬ(Current Mode Logic)ドライバからＳＳＴ(Source Series Terminated)ドライバへ利用が移ってきている。また、このような信号伝送回路には、例えば、信号伝送路における減衰特性を補償するためのプリエンファシス機能が提供されている。

例えば、プリエンファシス機能を有するＳＳＴドライバでは、最終段ドライバに要求される終端用のインピーダンス調整機能と、プリエンファシス用のドライバ強度調整機能を、同一構成のＳＳＴセルを活性化する数を制御することによって実現している。

そのため、多数のＳＳＴセルを設けるために回路規模が大きくなり、また、それらＳＳＴセルを駆動するためのプリドライバのバッファリングに大きな電力が費やされる。さらに、ＳＳＴセルが接続される出力端での負荷容量が大きくなるため、信号伝送回路の伝送速度および伝送帯域の劣化を招く虞もある。

ところで、従来、低い消費電力，並びに，高速および広帯域の信号伝送回路としては、様々なものが提案されている。

特開２００７−２５１４６９号公報

Kosuke Suzuki, et al., "A 24-Gb/s Source-Series Terminated Driver with Inductor Peaking in 28-nm CMOS," IEEE Asian Solid-State Circuits Conference, Kobe, Japan, pp.137-140 (5-3), November 12-14, 2012

前述したように、例えば、プリエンファシス機能を有するＳＳＴドライバは、回路規模の増大、並びに、信号の伝送速度および伝送帯域の劣化を招く虞がある。

そこで、例えば、ｎＭＯＳ／ｐＭＯＳのシンメトリックロードによる抵抗を利用し、プリドライバと最終段ドライバの電源／接地間に差を生じさせて抵抗値を調節し、終端のインピーダンス調整分だけスライサの数を削除するものが考えられる。

或いは、プリエンファシス用のドライバ強度調整を抵抗値のみで行うことにより、ドライバ強度調整分だけスライサの数を削除するものも考えられる。

しかしながら、前者の手法では、シンメトリックロードを用いて倍または半分の抵抗値を生成するのが困難なため、プリエンファシスの強度調整には多数のスライサを用いて調整することになり、回路規模の低減は限られたものになってしまう。

また、後者の手法でも、プリエンファシスの強度調整とインピーダンス調整を同時に満たすには、スライサ毎に活性化する枚数を変えるため、複数のスライサを用意しておくことになる。そのため、依然として、ＳＳＴドライバセル(スライサ)の数が多くなり、信号伝送回路の出力端での負荷容量も大きくなっている。

一実施形態によれば、入力データを受け取って前処理を行う複数のプリドライバと、前記複数のプリドライバの出力に従って、出力データを生成する複数の最終段ドライバと、出力モニタ回路と、レギュレータ回路と、を有する信号伝送回路が提供される。

前記出力モニタ回路は、前記最終段ドライバの出力をモニタし、前記レギュレータ回路は、前記出力モニタ回路の出力に従って、それぞれの前記プリドライバに印加する電源電圧を制御する。

開示の信号伝送回路および半導体集積回路は、伝送速度および伝送帯域を犠牲にすることなく、回路規模および消費電力を低減することができるという効果を奏する。

図１は、プリエンファシス機能付き信号伝送回路の全体構成を示すブロック図である。 図２は、信号伝送回路の一例を説明するための図である。 図３は、信号伝送回路の他の例を説明するための図である。 図４は、信号伝送回路のさらに他の例を説明するための図である。 図５は、本実施形態の信号伝送回路を示すブロック図である。 図６は、出力モニタ回路の第１実施例を示すブロック図である。 図７は、図６に示す出力モニタ回路の動作の一例を説明するためのフローチャートである。 図８は、出力モニタ回路の第２実施例を示すブロック図である。 図９は、出力モニタ回路の第３実施例を示すブロック図である。 図１０は、本実施形態の信号伝送回路が適用される半導体集積回路の一例を示すブロック図である。

まず、信号伝送回路および半導体集積回路の実施例を詳述する前に、図１〜図４を参照して、プリエンファシス機能付き信号伝送回路の例およびその問題点を説明する。

図１は、プリエンファシス機能付き信号伝送回路の全体構成を示すブロック図である。図１において、参照符号１００および３００は半導体集積回路、１１０は信号伝送回路(送信器)、２００は信号伝送路、そして、３１０は信号受信回路(受信器)を示す。

図１に示されるように、プリエンファシス機能付き信号伝送回路１１０は、半導体集積回路１００に設けられ、信号伝送路２００を介して、半導体集積回路３００に設けられた信号受信回路３１０へデータを伝送する。

信号伝送回路１１０は、信号変換部１０１、マルチプレクサ部１０２、プリドライバ部１０３、および、最終段ドライバ部(ＳＳＴ(Source Series Terminated)ドライバ部)１０４を含む。なお、本明細書では、例として、４つのタップ(Ｔａｐ１〜Ｔａｐ４)が設けられたものを説明するが、タップの数は４つに限定されないのはいうまでもない。

信号変換部１０１は、例えば、パラレル信号Ｄinを受け取り、クロック信号ＣＬＫに同期して動作し、それぞれのタップＴａｐ１〜Ｔａｐ４に対して、遅延時間および極性反転を制御してマルチプレクサ部１０２へ出力する。

マルチプレクサ部１０２は、タップＴａｐ１〜Ｔａｐ４に対してそれぞれ設けられた４つのマルチプレクサ１２１〜１２４を含む。各マルチプレクサ１２１〜１２４は、それぞれクロック信号ＣＬＫに同期して動作し、入力されたパラレル信号のいずれかを順次選択してパラレル−シリアル変換を行い、変換されたシリアルデータdin1〜din4をプリドライバ部１０３へ出力する。

プリドライバ部１０３は、シリアルデータdin1〜din4を受け取って増幅する４つのプリドライバ１３１〜１３４を含み、プリドライバ１３１〜１３４は、それぞれ最終段ドライバ部１０４における最終段ドライバ１４１〜１４４を駆動する。

最終段ドライバ１４１〜１４４の出力は纏められ、シリアルデータＤoutとして信号伝送路２００を介して、半導体集積回路３００に設けられた信号受信回路３１０へ伝送される。

ここで、半導体集積回路１００および３００は、同じ半導体集積回路としてもよい。この場合、信号伝送路２００も半導体集積回路１００(３００)内に設けられ、信号伝送回路１１０を含む回路ブロックからのデータが、信号伝送路２００を介して信号受信回路３１０を含む回路ブロックへ伝送されることになる。

また、信号伝送回路１１０および信号受信回路３１０は、例えば、同一の回路基板内でのデータ伝送、或いは、バックプレーンを介したドーターカード(ドーターボード)間等の異なる回路基板間でのデータ伝送に適用してもよい。さらに、信号伝送回路１１０および信号受信回路３１０は、例えば、サーバ間等の異なる装置間でのデータ伝送に適用することもできる。

図２は、信号伝送回路の一例を説明するための図であり、図２(a)は、ドライバ回路(ＳＳＴドライバ回路)の一例を示す図であり、図２(b)は、図２(a)に示すドライバ回路によるインピーダンス調整およびプリエンファシス強度調整を説明するための図である。

図２(a)に示されるように、ＳＳＴドライバ回路は、それぞれがプリドライバ１３０および最終段ドライバ１４０を有する複数のＳＳＴセルＣＥを含む。なお、図２(a)では、１タップ分の回路が示されているが、例えば、タップが４つＴａｐ１〜Ｔａｐ４の場合には、図２(a)の回路構成が４つ設けられることになる。

図２(a)に示されるように、プリドライバ１３０は、ナンドゲートＮＡＮＤ１，ノアゲートＮＯＲ１およびインバータＩ１を含み、最終段ドライバ１４０は、ｐＭＯＳトランジスタＴｐ１，ｎＭＯＳトランジスタＴｎ１および抵抗Ｒ１を含む。

ここで、ナンドゲートＮＡＮＤ１の一方の入力には、回路を活性化するイネーブル信号ｅｎが入力され、ノアゲートＮＯＲ１の一方の入力には、イネーブル信号ｅｎをインバータＩ１で反転した信号(ｅｎｘ)が入力される。なお、ＮＡＮＤ１およびＮＯＲ１の他方の入力には、それぞれ入力データｄinが入力される。

ｐＭＯＳトランジスタＴｐ１のソースは、高電位電源線Ｖddに接続され、ｎＭＯＳトランジスタＴｎ１のソースは、低電位電源線Ｖssに接続され、Ｔｐ１およびＴｎ１のドレインは、抵抗Ｒ１の一端に共通接続されている。

Ｔｐ１のゲートには、ＮＡＮＤ１の出力が与えられ、Ｔｎ１のゲートには、ＮＯＲ１の出力が与えられ、抵抗Ｒ１の他端は、他の複数のＳＳＴセルＣＥにおける抵抗の他端と共通接続され、そこから出力データｄoutが出力される。

なお、ＳＳＴセルＣＥは、例えば、トランジスタＴｐ１，Ｔｎ１が動作したときの抵抗値および抵抗Ｒ１の抵抗値により、出力抵抗の値が規定され、また、Ｔｐ１およびＴｎ１が相補的に動作することでその出力抵抗値を一定とするようになっている。

図２(b)に示されるように、ＳＳＴドライバ回路は、例えば、信号伝送回路の最終段ドライバに要求される終端用のインピーダンス調整機能と、プリエンファシス用のドライバ強度調整機能を、同一構成のＳＳＴセルＣＥを活性化する数によって行う。ここで、参照符号α，β，γ，εは、プリエンファシスのパラメータを示す。

図２(a)および図２(b)に示されるように、ＳＳＴドライバ回路は、ＳＳＴセルＣＥを活性化する数によってインピーダンス調整およびプリエンファシス強度調整を行うため、多数のＳＳＴセルＣＥを設けることになる。

そのため、ＳＳＴドライバ回路(信号伝送回路)の回路規模が大きくなり、また、多数のＳＳＴセルＣＥを駆動するためのプリドライバのバッファリングに大きな電力が費やされる。さらに、ＳＳＴセルが接続される出力端での負荷容量が大きくなるため、信号伝送回路の伝送速度および伝送帯域の劣化を招く虞もある。

図３は、信号伝送回路の他の例を説明するための図であり、図３(a)は、ＳＳＴドライバ回路の他の例を示す図であり、図３(b)は、図３(a)に示すＳＳＴドライバ回路によるプリエンファシス強度調整を説明するための図である。

図３(a)に示されるように、ＳＳＴドライバ回路は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタによる差動構成とされ、レギュレータ１０５により、プリドライバ(１３０ａ，１３０ｂ)に対する電源電圧pvdda，pvssaを制御するようになっている。

すなわち、プリドライバ１３０は、正論理の入力信号ｄinを処理するプリドライバユニット１３０ａ、および、負論理の入力信号ｄinxを処理するプリドライバユニット１３０ｂを含み、シンメトリックロード型の最終段ドライバ１４０を駆動する。

ここで、プリドライバユニット１３０ａ，１３０ｂは、前述した図２(a)に示すプリドライバ１３０と同様の回路構成とされ、ナンドゲートＮＡＮＤ１ａ，ＮＡＮＤ１ｂ、ノアゲートＮＯＲ１ａ，ＮＯＲ１ｂおよびインバータＩ１ａ，Ｉ１ｂを含む。

最終段ドライバ１４０は、実質的に、差動(相補)の入力信号ｄin，ｄinxを処理するプリドライバユニット１３０ａ，１３０ｂに対応して、前述した図２(a)に示す最終段ドライバ(Ｔｐ１，Ｔｎ１)を２つ含む。

さらに、ｐおよびｎＭＯＳトランジスタＴｐ１，Ｔｎ１に対して、反対導電型のｎおよびｐＭＯＳトランジスタを並列接続し、それらのゲートに対して差動の信号を与えることにより、非線形特性を補償するようになっている。

すなわち、ｐＭＯＳトランジスタＴｐ１１ａのソースは、高電位電源線Ｖddに接続され、ｎＭＯＳトランジスタＴｎ１２ａのソースは、低電位電源線Ｖssに接続され、Ｔｐ１１ａおよびＴｎ１２ａのドレインから出力ｄoutが取り出されるようになっている。ここで、Ｔｐ１１ａのゲートには、正論理のプリドライバユニット１３０ａにおけるＮＡＮＤ１ａの出力が与えられ、Ｔｎ１２ａのゲートには、ＮＯＲ１ａの出力が与えられている。

トランジスタＴｐ１１ａのソース−ドレイン間には、ｎＭＯＳトランジスタＴｎ１１ａが並列に接続され、また、トランジスタＴｎ１２ａのソース−ドレイン間には、ｐＭＯＳトランジスタＴｐ１２ａが並列に接続されている。ここで、Ｔｎ１１ａのゲートには、負論理のプリドライバユニット１３０ｂにおけるＮＯＲ１ｂの出力が与えられ、Ｔｐ１２ａのゲートには、ＮＡＮＤ１ｂの出力が与えられている。

同様に、ｐＭＯＳトランジスタＴｐ１１ｂのソースは、高電位電源線Ｖddに接続され、ｎＭＯＳトランジスタＴｎ１２ｂのソースは、低電位電源線Ｖssに接続され、Ｔｐ１１ｂおよびＴｎ１２ｂａのドレインから出力ｄoutが取り出されるようになっている。ここで、Ｔｐ１１ｂのゲートには、負論理のプリドライバユニット１３０ｂにおけるＮＡＮＤ１ｂの出力が与えられ、Ｔｎ１２ｂのゲートには、ＮＯＲ１ｂの出力が与えられている。

トランジスタＴｐ１１ｂのソース−ドレイン間には、ｎＭＯＳトランジスタＴｎ１１ｂが並列に接続され、また、トランジスタＴｎ１２ｂのソース−ドレイン間には、ｐＭＯＳトランジスタＴｐ１２ｂが並列に接続されている。ここで、Ｔｎ１１ｂのゲートには、正論理のプリドライバユニット１３０ａにおけるＮＯＲ１ａの出力が与えられ、Ｔｐ１２ｂのゲートには、ＮＡＮＤ１ａの出力が与えられている。

レギュレータ１０５は、プリドライバユニット１３０ａおよび１３０ｂに対する高電位電源電圧(第１電源電圧)pvdda並びに低電位電源電圧(第２電源電圧：接地電圧)pvssaを制御して、インピーダンス調整を行う。

すなわち、図３(a)および図３(b)に示すドライバ回路は、シンメトリックロード型のＳＳＴドライバ(最終段ドライバ)１４０による抵抗を利用し、プリドライバ(１３０ａ，１３０ｂ)と最終段ドライバ１４０の電源／接地間に差を生じさせて抵抗値を調節する。

これにより、ドライバ回路(信号伝送回路)の終端におけるインピーダンス調整を行い、図２(a)および図２(b)を参照して説明した多数のＳＳＴセルＣＥ(スライサ)の低減を図るものである。

しかしながら、シンメトリックロードを用いて所定の関係(例えば、倍または半分)の抵抗値を生成するのは難しく、プリエンファシスの強度調整には、多数のＳＳＴセルＣＥを用いて調整することになるため、回路規模の低減は限られたものになる。

図４は、信号伝送回路のさらに他の例を説明するための図であり、図４(a)は、ＳＳＴドライバ回路のさらに他の例を示す図であり、図４(b)は、図４(a)に示すＳＳＴドライバ回路によるプリエンファシス強度調整を説明するための図である。

図４(a)において、参照符号１０６は基礎コード生成回路、１０７はバッファ、そして、１０８は重み制御回路を示す。基礎コード生成回路１０６は、較正用抵抗１６１および論理回路１６２を含み、基礎コードを生成してバッファ１０７を介して重み制御回路１０８へ出力する。

重み制御回路１０８は、最終段ドライバ部(ＳＳＴドライバ部)１０４の各ＳＳＴドライバ１４１〜１４４の重みを制御してプリエンファシスの強度調整を行うようになっている。具体的に、図４(a)では、ＳＳＴドライバ１４１の重みを『１』、ＳＳＴドライバ１４２の重みを『３』、ＳＳＴドライバ１４３の重みを『１０』、そして、ＳＳＴドライバ１４４の重みを『２』に設定する様子を示している。

ここで、ＳＳＴドライバ１４１〜１４４は、多数設けられていて、信号伝送回路の終端におけるインピーダンス調整を行うには、活性化するＳＳＴドライバの数を制御するようになっている。

図４(a)および図４(b)に示すドライバ回路においても、プリエンファシスの強度調整とインピーダンス調整を同時に満たすには、ＳＳＴドライバ１４１〜１４４(スライサ)毎に活性化する枚数を変えるため、複数のＳＳＴドライバを用意しておくことになる。そのため、依然として、ドライバ回路の回路規模が大きくなり、また、信号伝送回路の出力端での負荷容量も大きくなる。

以下、本実施例の信号伝送回路および半導体集積回路を、添付図面を参照して詳述する。図５は、本実施形態の信号伝送回路を示すブロック図である。図５において、参照符号１は出力モニタ回路、２はレギュレータ回路、３１ａ，３１ｂ〜３４ａ，３４ｂはプリドライバユニット、そして、４１〜４４は最終段ドライバ(ＳＳＴドライバ)を示す。

プリドライバユニット３１ａ，３１ｂ〜３４ａ，３４ｂは、それぞれ組になって差動(相補)の入力データdin1，din1x〜din4，din4xを受け取って、後段の対応する最終段ドライバ４１〜４４を駆動するための前処理を行う。

例えば、プリドライバユニット３１ａ，３１ｂは、差動の入力データdin1，din1xを受け取って、最終段ドライバ４１を駆動するための信号を生成する。また、例えば、プリドライバユニット３２ａ，３２ｂは、差動の入力データdin2，din2xを受け取って、最終段ドライバ４２を駆動するための信号を生成する。なお、各プリドライバユニット３１ａ，３１ｂ〜３４ａ，３４ｂは、図３(a)を参照して説明したプリドライバユニット１３０ａ，１３０ｂと同じ回路構成とされている。

すなわち、正論理のデータｄin1〜ｄin4を受け取るプリドライバユニット３１ａ〜３４ａは、プリドライバユニット１３０ａと同様に、ナンドゲートＮＡＮＤ１ａ、ノアゲートＮＯＲ１ａおよびインバータＩ１ａを含む。

また、負論理のデータｄin1x〜ｄin4xを受け取るプリドライバユニット３１ｂ〜３４ｂは、プリドライバユニット１３０ｂと同様に、ナンドゲートＮＡＮＤ１ｂ、ノアゲートＮＯＲ１ｂおよびインバータＩ１ｂを含む。

ここで、プリドライバユニット３１ａ，３１ｂ〜３４ａ，３４ｂには、それぞれ回路の活性化を制御するイネーブル信号ｅｎ１〜ｅｎ４が入力され、後述するように、タップ(Ｔａｐ１〜Ｔａｐ４)を順に切り替えて調整処理を行うようになっている。

最終段ドライバ４１〜４４は、それぞれ図３(a)を参照して説明したシンメトリックロード型のＳＳＴドライバ１４０と同様の回路構成を有し、さらに、最終段ドライバ４１〜４４は、プリエンファシスのパラメータα，β，γ，εに対応する抵抗を含む。

例えば、最終段ドライバ４１は、ｐＭＯＳトランジスタＴｐ１１ａ，Ｔｐ１２ａ，Ｔｐ１１ｂ，Ｔｐ１２ｂ、ｎＭＯＳトランジスタＴｎ１１ａ，Ｔｎ１２ａ，Ｔｎ１１ｂ，Ｔｎ１２ｂ、および、パラメータαに対応した抵抗値の抵抗Ｒ１１ａ，Ｒ１１ｂを有する。

なお、最終段ドライバ４２の抵抗(Ｒ１１ａ，Ｒ１１ｂ)はパラメータβに対応した抵抗値を有し、最終段ドライバ４３の抵抗はパラメータγに対応した抵抗値を有し、最終段ドライバ４２の抵抗は、パラメータεに対応した抵抗値を有する。

出力モニタ回路１は、最終段ドライバ４１〜４４の出力、すなわち、信号伝送回路の出力ｄout，ｄoutxをモニタし、レギュレータ回路２を介して各プリドライバユニットの組３１ａ，３１ｂ〜３４ａ，３４ｂの電源電圧pvdd1，pvss1〜pvdd4，pvss4を制御する。なお、各プリドライバユニットの組３１ａ，３１ｂ〜３４ａ，３４ｂは、それぞれ後段の最終段ドライバ４１〜４４を駆動する。

レギュレータ回路２は、４つ(複数)のプリドライバユニットの組(４つのタップのプリドライバ)３１ａ，３１ｂ〜３４ａ，３４ｂに対応して設けられた４つのレギュレータ２１〜２４を含む。

各レギュレータ２１〜２４は、出力モニタ回路１からの制御信号に従って、それぞれのプリドライバ３１ａ，３１ｂ〜３４ａ，３４ｂに印加する高電位(第１)電源電圧pvdd1〜pvdd4および低電位(第２)電源電圧pvss1〜pvss4を制御する。

ここで、レギュレータ回路２は、例えば、プリドライバユニットの組３１ａ，３１ｂの高電位電源電圧(電源電圧)pvdd1および低電位電源電圧(接地電圧ＧＮＤ)pvss1のどちらか一方，または，両方を制御、すなわち、少なくとも一方を制御する。これにより、プリエンファシスの強度調整およびインピーダンス調整を行うことが可能になる。

なお、プリエンファシスの強度調整およびインピーダンス調整は、例えば、電源投入時におけるキャリブレーション処理として、プリドライバユニットの組を順に選択し、それぞれの高電位および低電位電源電圧pvdd1，pvss1〜pvdd4，pvss4を設定して行う。

このように、本実施形態の信号伝送回路によれば、出力端における負荷容量を小さくすることができ、広い帯域で高速な信号伝送が可能になり、さらに、ドライバ(スライサ)の数を低減することができ、回路規模および消費電力を低減することが可能になる。

図６は、出力モニタ回路(信号伝送回路)の第１実施例を示すブロック図であり、レギュレータ回路と共に示すものである。なお、プリドライバユニット３１ａ，３１ｂ〜３４ａ，３４ｂおよび出力段ドライバ(ＳＳＴドライバ)４１〜４４は、図５を参照して説明したのと同様であり、図６では省略されている。

また、図６において、上述した図５を参照して説明したレギュレータ２１〜２４は、第１レギュレータ２１ａ〜２４ａ、および、第２レギュレータ２１ｂ〜２４ｂに分けて描かれている。

すなわち、第１レギュレータ２１ａ〜２４ａは、各プリドライバユニットの組３１ａ，３１ｂ〜３４ａ，３４ｂに対して、制御された高電位電源電圧pvdd1〜pvdd4を印加する。また、第２レギュレータ２１ｂ〜２４ｂは、各プリドライバユニットの組３１ａ，３１ｂ〜３４ａ，３４ｂに対して、制御された低電位電源電圧pvss1〜pvss4を印加する。

図６に示されるように、出力モニタ回路１は、参照電圧発生回路１１，第１比較器１２ａ，第２比較器１２ｂ，第１制御回路１３ａ，第２制御回路１３ｂ，第１デジタル／アナログ変換器(第１ＤＡＣ)１４ａおよび第２ＤＡＣ１４ｂを含む。

ここで、抵抗Ｒ１０ａは、差動出力データの正論理の出力ｄoutを電圧Ｖoutに変換するための抵抗(第１抵抗)であり、また、抵抗Ｒ１０ｂは、差動出力データの負論理の出力ｄoutxを電圧Ｖoutxに変換するための抵抗(第２抵抗)である。

参照電圧発生回路１１は、第１参照電圧Ｖｒ１および第２参照電圧Ｖｒ２を発生し、第１参照電圧Ｖｒ１を第１比較器１２ａに与えると共に、第２参照電圧Ｖｒ２を第２比較器１２ｂに与える。

第１比較器１２ａは、第１参照電圧Ｖｒ１と、抵抗Ｒ１０ａにより変換された正論理の出力電圧Ｖoutを比較し、その比較結果を第１制御回路１３ａに出力する。第２比較器１２ｂは、第２参照電圧Ｖｒ２と、抵抗Ｒ１０ｂにより変換された負論理の出力電圧Ｖoutxを比較し、その比較結果を第２制御回路１３ｂに出力する。

第１制御回路１３ａは、第１制御回路１３ａの出力に従って、各プリドライバユニットの組に対する高電位電源電圧(電源電圧)pvdd1〜pvdd4を制御するための第１デジタル制御コードを生成して第１ＤＡＣ１４ａに出力する。

第１ＤＡＣ１４ａは、第１制御回路１３ａからの第１デジタル制御コードをアナログ変換して第１レギュレータ２１ａ〜２４ａに出力し、第１レギュレータ２１ａ〜２４ａの出力電圧pvdd1〜pvdd4を制御する。

第２制御回路１３ｂは、第２制御回路１３ｂの出力に従って、各プリドライバユニットの組に対する低電位電源電圧(接地電圧)pvss1〜pvss4を制御するための第２デジタルコードを生成して第２ＤＡＣ１４ｂに出力する。

第２ＤＡＣ１４ｂは、第２制御回路１３ｂからの第２デジタル制御コードをアナログ変換して第２レギュレータ２１ｂ〜２４ｂに出力し、第２レギュレータ２１ｂ〜２４ｂの出力電圧pvss1〜pvss4を制御する。

図６に示す第１実施例の出力モニタ回路において、例えば、電源投入時におけるキャリブレーション処理として、プリドライバユニットの組を順に選択し、それぞれの高電位および低電位電源電圧pvdd1，pvss1〜pvdd4，pvss4の設定を行う。

すなわち、プリドライバユニット３１ａ，３１ｂ〜３４ａ，３４ｂのそれぞれの組は、タップ毎に順に選択され、参照電圧発生回路１１が発生する参照電圧Ｖｒ１，Ｖｒ２は、その選択されるタップの最終段ドライバ４１〜４４に要求される値に調整される。ここで、差動の出力データｄout，ｄoutxから出力電圧Ｖout，Ｖoutxを取り出すための抵抗Ｒ１０ａ，Ｒ１０ｂは、固定抵抗とすることができる。

或いは、抵抗Ｒ１０ａ，Ｒ１０ｂを可変抵抗とし、抵抗Ｒ１０ａ，Ｒ１０ｂの抵抗値を、選択されるタップの最終段ドライバ４１〜４４に要求される値に調整してもよい。このとき、参照電圧発生回路１１からの第１参照電圧Ｖｒ１および第２参照電圧Ｖｒ２は、固定の電圧とすることができる。

そして、選択されたタップ毎に、第１および第２レギュレータ２１ａ，２１ｂ〜２４ａ，２４ｂを制御して、高電位および低電位電源電圧pvdd1，pvss1〜pvdd4，pvss4を切り替えて設定する。これにより、信号伝送回路のプリエンファシスの強度調整およびインピーダンス調整を行うことができる。

図７は、図６に示す出力モニタ回路の動作の一例を説明するためのフローチャートである。図７に示されるように、出力モニタ回路による調整処理が開始すると、まず、ステップＳＴ１において、制御回路により調節するタップのプリドライバを活性化し、ＳＳＴドライバ(最終段ドライバ)の抵抗値を最大に調整する。

すなわち、ステップＳＴ１では、第１および第２制御回路１３ａ，１３ｂにより、イネーブル信号ｅｎ１を制御して、調整を行うタップＴａｐ１に対応するプリドライバユニット３１ａ，３１ｂを活性化する。さらに、そのプリドライバユニット３１ａ，３１ｂにより駆動されるＳＳＴドライバ４１の抵抗値を最大に調整する。

次に、ステップＳＴ２に進んで、制御回路により調節するタップに要求される参照電圧／抵抗値の調整を行う。

すなわち、ステップＳＴ２では、第１制御回路１３ａにより参照電圧発生回路１１を制御して、第１比較器１２ａへ与える第１参照電圧Ｖｒ１および第２比較器１２ｂへ与える第２参照電圧Ｖｒ２を、タップＴａｐ１に要求される値に調整する。このとき、差動の出力データｄout，ｄoutxから出力電圧Ｖout，Ｖoutxを取り出すための抵抗Ｒ１０ａ，Ｒ１０ｂは、固定抵抗とすることができる。

或いは、抵抗Ｒ１０ａ，Ｒ１０ｂを可変抵抗とし、第１制御回路１３ａにより抵抗Ｒ１０ａ，Ｒ１０ｂの抵抗値をタップＴａｐ１に要求される値に調整することができるようにしてもよい。このとき、参照電圧発生回路１１からの第１参照電圧Ｖｒ１および第２参照電圧Ｖｒ２は、固定の電圧とすることができる。

さらに、ステップＳＴ３に進んで、ＳＳＴドライバの出力電圧と参照電圧を比較し、ＳＳＴドライバの抵抗値が大きいか小さいかを判断する。すなわち、ステップＳＴ３では、第１比較器１２ａにより、抵抗Ｒ１０ａにより電圧変換された正論理の出力電圧Ｖoutと参照電圧Ｖｒ１を比較し、出力電圧Ｖoutが参照電圧Ｖｒ１より大きければステップＳＴ４に進み、小さければステップＳＴ５に進む。

また、ステップＳＴ３では、第２比較器１２ｂにより、抵抗Ｒ１０ｂにより電圧変換された負論理の出力電圧Ｖoutxと参照電圧Ｖｒ２を比較し、出力電圧Ｖoutxが参照電圧Ｖｒ２より大きければステップＳＴ４に進み、小さければステップＳＴ５に進む。

ステップＳＴ４では、プリドライバの電源電圧／接地電圧を調節し、ＳＳＴドライバの抵抗値を下げて、ステップＳＴ３に戻る。すなわち、ステップＳＴ４では、第１および第２制御回路１３ａ，１３ｂが、第１および第２レギュレータ２１ａ，２１ｂから出力される電源電圧(高電位電源電圧)pvdd1および接地電圧(低電位電源電圧)pvss1を調節してＳＳＴドライバ４１の抵抗値を下げる。そして、ステップＳＴ３で、出力電圧Ｖoutxが参照電圧Ｖｒ２よりも小さいと判断されるまで、同様の処理を繰り返す。

ステップＳＴ５では、全てのタップを調節したかどうかを判断し、全てのタップを調節していないと判断すると、次のタップに対する処理を行う。すなわち、ステップＳＴ５において、タップＴａｐ１における電源電圧pvdd1および接地電圧pvss1の調節は終了したが、タップＴａｐ２〜Ｔａｐ４の処理が残っていると判断すると、ステップＳＴ１に戻って、タップＴｐ２の処理を開始する。そして、ステップＳＴ５において、全てのタップを調節したと判断すると、処理を終了する。

図８は、出力モニタ回路(信号伝送回路)の第２実施例を示すブロック図である。図８と前述した図６の比較から明らかなように、第２実施例の出力モニタ回路では、第１比較器１２ａの出力と第２比較器１２ｂの出力の論理積(ＡＮＤ)を取る論理積回路１５を設け、第１および第２制御回路１３ａ，１３ｂを１つの統合制御回路１３としている。

なお、統合制御回路１３の出力は、第１ＤＡＣ１４ａおよび第２ＤＡＣ１４ｂに出力され、それぞれ第１レギュレータ２１ａ〜２４ａから出力する電源電圧pvdd1〜pvdd4および第２レギュレータ２１ｂ〜２４ｂから出力する接地電圧pvss1〜pvss4を制御する。

すなわち、第２実施例の出力モニタ回路では、第１比較器の出力または第２比較器の出力の一方でも条件を満たさない場合には、処理を継続する(図７におけるステップＳＴ４に進む)ようになっている。

なお、図８における論理積回路１５を論理和回路とし、第１比較器の出力または第２比較器の出力の一方でも条件を満たせばそのタップの処理を終了する(図７におけるステップＳＴ５に進む)ようにすることもできる。

このように、第２実施例の出力モニタ回路によれば、制御回路を１つに統合することで、回路規模および回路の占有面積の削減、並びに、消費電力の低減を図ることが可能になる。

図９は、出力モニタ回路(信号伝送回路)の第３実施例を示すブロック図である。図９と図８の比較から明らかなように、第３実施例の出力モニタ回路では、第１ＤＡＣ１４ａと第１レギュレータ２１ａ〜２４ａの間、および、第２ＤＡＣ１４ｂと第２レギュレータ２１ｂ〜２４ｂの間に第１および第２係数回路１６ａ，１６ｂが設けられている。

ここで、第３実施例の出力モニタ回路は、各プリドライバに印加する電源電圧および接地電圧pvdd1，pvss1〜pvdd4，pvss4が所定の関係を有する場合、すなわち、予め定められた比(例えば、１：３：１０：２)で表すことができる場合に適用される。

すなわち、電源電圧および接地電圧pvdd1，pvss1〜pvdd4，pvss4が所定の関係を有する場合には、例えば、電源電圧および接地電圧pvdd1，pvss1に対する調整処理を行い、他の電源電圧および接地電圧pvdd2，pvss2〜pvdd4，pvss4は係数を乗算して調整する。

従って、第３実施例の出力モニタ回路は、前述した図７に示すフローチャートのステップＳＴ５における、全てのタップに対する処理を順に行うのではなく、１つのタップに対する処理のみを行い、その結果を他のタップの処理に利用するものである。

これにより、タップ毎に行う電源電圧および接地電圧pvdd1，pvss1〜pvdd4，pvss4の調整に要する時間を大幅に低減することが可能になる。なお、図９では、係数回路１６ａ，１６ｂを例として示したが、これは、係数回路ではなくＬＵＴ(ルックアップテーブル)とし、各ＤＡＣ１４ａ，１４ｂの出力に対応した信号を各レギュレータ２１ａ，２１ｂ〜２４ａ，２４ｂに出力するようにしてもよい。

図１０は、本実施形態の信号伝送回路が適用される半導体集積回路の一例を示すブロック図であり、スイッチチップを示すものである。

図１０に示されるように、本実施形態の信号伝送回路４０１は、スイッチチップ４００に適用することができる。スイッチチップ４００は、さらに、信号受信回路４０２、および、信号処理回路(ＣＰＵ)４０３を含む。

信号受信回路４０２は、スイッチチップ４００の外部から送られてくる信号(受信信号)を受け取り、信号処理回路４０３は、信号受信回路４０２を介して受け取った受信信号を処理すると共に、信号伝送回路４０１を介して伝送する送信信号を生成する。

なお、本実施形態の信号伝送回路の適用は、図１０に示すスイッチチップ４００に限定されるものではなく、様々な半導体集積回路の信号伝送回路、或いは、Ｉ／Ｏ回路(入出力回路)等に対して幅広く適用することができる。

また、本実施形態の信号伝送回路は、例えば、同一の回路基板内でのデータ伝送、或いは、バックプレーンを介したドーターカード(ドーターボード)間等の異なる回路基板間でのデータ伝送に適用してもよい。さらに、本実施形態の信号伝送回路は、例えば、サーバ間等の異なる装置間でのデータ伝送に適用することもできる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力データを受け取って前処理を行う複数のプリドライバと、
前記複数のプリドライバの出力に従って、出力データを生成する複数の最終段ドライバと、
前記最終段ドライバの出力をモニタする出力モニタ回路と、
前記出力モニタ回路の出力に従って、それぞれの前記プリドライバに印加する電源電圧を制御するレギュレータ回路と、を有する、
ことを特徴とする信号伝送回路。

（付記２）
前記レギュレータ回路は、
前記複数のプリドライバに対応して設けられた複数のレギュレータを有し、
それぞれの前記レギュレータは、
前記出力モニタ回路の出力に従って、前記複数のプリドライバのうち対応する１つに印加する第１電源電圧および第２電源電圧の少なくとも一方を制御する、
ことを特徴とする付記１に記載の信号伝送回路。

（付記３）
前記出力モニタ回路は、
前記最終段ドライバの出力の電圧と参照電圧を比較する比較器と、
前記比較器の出力に従って、前記レギュレータに出力する制御信号を制御して、前記第１電源電圧および前記第２電源電圧の少なくとも一方の制御を行う制御回路と、を有する、
ことを特徴とする付記２に記載の信号伝送回路。

（付記４）
前記入力データは、差動入力データであり、
前記プリドライバは、
前記差動入力データの正論理のデータを処理する第１プリドライバユニットと、
前記差動入力データの負論理のデータを処理する第２プリドライバユニットと、を有する、
ことを特徴とする付記１または付記２に記載の信号伝送回路。

（付記５）
前記レギュレータは、
前記第１プリドライバユニットおよび前記第２プリドライバユニットのそれぞれの組に印加する前記第１電源電圧を制御する複数の第１レギュレータと、
前記第１プリドライバユニットおよび前記第２プリドライバユニットのそれぞれの組に印加する前記第２電源電圧を制御する複数の第２レギュレータと、を有する、
ことを特徴とする付記４に記載の信号伝送回路。

（付記６）
前記出力データは、差動出力データであり、
前記出力モニタ回路は、
前記差動出力データの正論理のデータの電圧と第１参照電圧を比較する第１比較器と、
前記差動出力データの負論理のデータの電圧と第２参照電圧を比較する第２比較器と、を有する、
ことを特徴とする付記４または付記５に記載の信号伝送回路。

（付記７）
前記出力モニタ回路は、さらに、
前記第１参照電圧および前記第２参照電圧を発生する参照電圧発生回路と、
前記差動出力データの正論理の出力を電圧に変換する第１抵抗と、
前記差動出力データの負論理の出力を電圧に変換する第２抵抗と、を有する、
ことを特徴とする付記６に記載の信号伝送回路。

（付記８）
前記出力モニタ回路は、さらに、
前記第１比較器の出力に従って、前記第１レギュレータから出力する前記第１電源電圧を制御する第１制御回路と、
前記第２比較器の出力に従って、前記第２レギュレータから出力する前記第２電源電圧を制御する第２制御回路と、を有し、
前記第１制御回路は、前記第１参照電圧および前記第１抵抗の少なくとも一方の値を調整して制御を行い、
前記第２制御回路は、前記第２参照電圧および前記第２抵抗の少なくとも一方の値を調整して制御を行う、
ことを特徴とする付記７に記載の信号伝送回路。

（付記９）
前記出力モニタ回路は、さらに、
前記第１レギュレータと前記第１制御回路の間に設けられ、前記第１制御回路からの第１デジタル制御コードをアナログ値に変換して前記第１レギュレータに与える第１デジタル／アナログ変換器と、
前記第２レギュレータと前記第２制御回路の間に設けられ、前記第２制御回路からの第２デジタル制御コードをアナログ値に変換して前記第２レギュレータに与える第２デジタル／アナログ変換器と、を有する、
ことを特徴とする付記８に記載の信号伝送回路。

（付記１０）
前記出力モニタ回路は、さらに、
前記第１デジタル／アナログ変換器の出力に所定の係数を乗算して、前記第１レギュレータに出力する第１係数回路と、
前記第２デジタル／アナログ変換器の出力に所定の係数を乗算して、前記第２レギュレータに出力する第２係数回路と、を有する、
ことを特徴とする付記９に記載の信号伝送回路。

（付記１１）
前記出力モニタ回路は、さらに、
前記第１比較器の出力と前記第２比較器の出力の論理積を取る論理積回路を有し、
前記第１制御回路および前記第２制御回路を、前記論理積回路の出力に従って、前記第１レギュレータから出力する前記第１電源電圧および前記第２レギュレータから出力する前記第２電源電圧を制御する統合制御回路として統合する、
ことを特徴とする付記８乃至付記１０のいずれか１項に記の信号伝送回路。

（付記１２）
前記第１プリドライバユニットおよび前記第２プリドライバユニットのそれぞれの組は、タップ毎に順に選択され、
前記参照電圧発生回路が発生する前記第１および第２参照電圧、または、前記第１および第２抵抗は、選択される当該タップの前記最終段ドライバに要求される値に調整される、
ことを特徴とする付記７乃至付記１１のいずれか１項に記載の信号伝送回路。

（付記１３）
前記信号伝送回路は、差動のパラレル入力データを受け取って差動のシリアルデータを出力し、
前記最終段ドライバは、シンメトリックロード型のＳＳＴドライバである、
ことを特徴とする付記４乃至付記１２のいずれか１項に記載の信号伝送回路。

（付記１４）
付記１乃至付記１３のいずれか１項に記載の信号伝送回路を含み、前記信号伝送回路により外部へ送信信号を伝送する、
ことを特徴とする半導体集積回路。

（付記１５）
さらに、
前記半導体集積回路の外部から送られてくる受信信号を受け取る信号受信回路と、
前記信号受信回路を介して受け取った前記受信信号を処理すると共に、前記信号伝送回路を介して伝送する送信信号を生成する信号処理回路と、を有する、
ことを特徴とする付記１４に記載の半導体集積回路。

１ 出力モニタ回路
２ レギュレータ回路
１１ 参照電圧発生回路
１２ａ 第１比較器
１２ｂ 第２比較器
１３ 統合制御回路
１３ａ 第１制御回路
１３ｂ 第２制御回路
１４ａ 第１デジタル／アナログ変換器(第１ＤＡＣ)
１４ｂ 第２ＤＡＣ
１５ 論理積回路(ＡＮＤ)
１６ａ 第１係数回路
１６ｂ 第２係数回路
２１〜２４，１０５ レギュレータ
２１ａ〜２４ａ 第１レギュレータ
２１ｂ〜２４ｂ 第２レギュレータ
３１ａ，３１ｂ〜３４ａ，３４ｂ プリドライバユニット
４１〜４４，１４０，１４１〜１４４ 最終段ドライバ(ＳＳＴドライバ)
１００，３００ 半導体集積回路
１０１ 信号変換部
１０２ マルチプレクサ部
１０３ プリドライバ部
１０４ 最終段ドライバ部(ＳＳＴドライバ部)
１０６ 基礎コード生成回路
１０７ バッファ
１０８ 重み制御回路
１１０，４０１ 信号伝送回路
１３０，１３１〜１３４ プリドライバ
１６１ 較正用抵抗
１６２ 論理回路
２００ 信号伝送路
３１０，４０２ 信号受信回路
４００ 半導体集積回路(スイッチチップ)
４０３ 信号処理回路(ＣＰＵ)

Claims (11)

1. 入力データを受け取って前処理を行う複数のプリドライバと、
   前記複数のプリドライバの出力に従って、出力データを生成する複数の最終段ドライバと、
   前記最終段ドライバの出力をモニタする出力モニタ回路と、
   前記出力モニタ回路の出力に従って、それぞれの前記プリドライバに印加する電源電圧を制御するレギュレータ回路と、を有する、
   ことを特徴とする信号伝送回路。
2. 前記レギュレータ回路は、
   前記複数のプリドライバに対応して設けられた複数のレギュレータを有し、
   それぞれの前記レギュレータは、
   前記出力モニタ回路の出力に従って、前記複数のプリドライバのうち対応する１つに印加する第１電源電圧および第２電源電圧の少なくとも一方を制御する、
   ことを特徴とする請求項１に記載の信号伝送回路。
3. 前記入力データは、差動入力データであり、
   前記プリドライバは、
   前記差動入力データの正論理のデータを処理する第１プリドライバユニットと、
   前記差動入力データの負論理のデータを処理する第２プリドライバユニットと、を有する、
   ことを特徴とする請求項１または請求項２に記載の信号伝送回路。
4. 前記出力データは、差動出力データであり、
   前記出力モニタ回路は、
   前記差動出力データの正論理のデータの電圧と第１参照電圧を比較する第１比較器と、
   前記差動出力データの負論理のデータの電圧と第２参照電圧を比較する第２比較器と、を有する、
   ことを特徴とする請求項３に記載の信号伝送回路。
5. 前記出力モニタ回路は、さらに、
   前記第１参照電圧および前記第２参照電圧を発生する参照電圧発生回路と、
   前記差動出力データの正論理の出力を電圧に変換する第１抵抗と、
   前記差動出力データの負論理の出力を電圧に変換する第２抵抗と、を有する、
   ことを特徴とする請求項４に記載の信号伝送回路。
6. 前記出力モニタ回路は、さらに、
   前記第１比較器の出力に従って、前記第１レギュレータから出力する前記第１電源電圧を制御する第１制御回路と、
   前記第２比較器の出力に従って、前記第２レギュレータから出力する前記第２電源電圧を制御する第２制御回路と、を有し、
   前記第１制御回路は、前記第１参照電圧および前記第１抵抗の少なくとも一方の値を調整して制御を行い、
   前記第２制御回路は、前記第２参照電圧および前記第２抵抗の少なくとも一方の値を調整して制御を行う、
   ことを特徴とする請求項５に記載の信号伝送回路。
7. 前記出力モニタ回路は、さらに、
   前記第１レギュレータと前記第１制御回路の間に設けられ、前記第１制御回路からの第１デジタル制御コードをアナログ値に変換して前記第１レギュレータに与える第１デジタル／アナログ変換器と、
   前記第２レギュレータと前記第２制御回路の間に設けられ、前記第２制御回路からの第２デジタル制御コードをアナログ値に変換して前記第２レギュレータに与える第２デジタル／アナログ変換器と、を有する、
   ことを特徴とする請求項６に記載の信号伝送回路。
8. 前記出力モニタ回路は、さらに、
   前記第１デジタル／アナログ変換器の出力に所定の係数を乗算して、前記第１レギュレータに出力する第１係数回路と、
   前記第２デジタル／アナログ変換器の出力に所定の係数を乗算して、前記第２レギュレータに出力する第２係数回路と、を有する、
   ことを特徴とする請求項７に記載の信号伝送回路。
9. 前記出力モニタ回路は、さらに、
   前記第１比較器の出力と前記第２比較器の出力の論理積を取る論理積回路を有し、
   前記第１制御回路および前記第２制御回路を、前記論理積回路の出力に従って、前記第１レギュレータから出力する前記第１電源電圧および前記第２レギュレータから出力する前記第２電源電圧を制御する統合制御回路として統合する、
   ことを特徴とする請求項６乃至請求項８のいずれか１項に記の信号伝送回路。
10. 前記第１プリドライバユニットおよび前記第２プリドライバユニットのそれぞれの組は、タップ毎に順に選択され、
    前記参照電圧発生回路が発生する前記第１および第２参照電圧、または、前記第１および第２抵抗は、選択される当該タップの前記最終段ドライバに要求される値に調整される、
    ことを特徴とする請求項５乃至請求項９のいずれか１項に記載の信号伝送回路。
11. 請求項１乃至請求項１０のいずれか１項に記載の信号伝送回路を含み、前記信号伝送回路により外部へ送信信号を伝送する、
    ことを特徴とする半導体集積回路。

Images