JP6131783B2 - Semiconductor device - Google Patents
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Description
本発明は、静電容量の変化に基づいて力学量を検出するセンサチップと、センサチップに対する信号処理を行う回路チップと、を備えた半導体装置に関する。 The present invention relates to a semiconductor device including a sensor chip that detects a mechanical quantity based on a change in capacitance, and a circuit chip that performs signal processing on the sensor chip.
従来より、複数の半導体チップを備えた半導体装置の構成が、例えば特許文献1で提案されている。具体的に、特許文献1では、各半導体チップは信号のやりとりを行うためのパッドをそれぞれ有している。そして、一方の半導体チップに形成されたパッドと他方の半導体チップに形成されたパッドとがワイヤにより電気的に接続されている。 Conventionally, a configuration of a semiconductor device including a plurality of semiconductor chips has been proposed in Patent Document 1, for example. Specifically, in Patent Document 1, each semiconductor chip has a pad for exchanging signals. And the pad formed in one semiconductor chip and the pad formed in the other semiconductor chip are electrically connected by a wire.
ここで、一方の半導体チップには静電容量の変化に基づいて力学量を検出するセンシング部が形成され、他方の半導体チップにはセンシング部に対する信号処理を行う回路が形成されている構成が考えられる。 Here, a configuration in which a sensing unit that detects a mechanical quantity based on a change in capacitance is formed in one semiconductor chip and a circuit that performs signal processing on the sensing unit is formed in the other semiconductor chip is considered. It is done.
このような構成では、一方の半導体チップから他方の半導体チップへセンシング部を駆動するための搬送波信号を出力するためのワイヤが1本設けられる。また、他方の半導体チップから一方の半導体チップへ検出信号を取り出すためのワイヤが2本設けられる構成が一般的である。なお、各半導体チップには他の信号をやりとりするためのワイヤも設けられている。 In such a configuration, one wire for outputting a carrier wave signal for driving the sensing unit from one semiconductor chip to the other semiconductor chip is provided. Further, a configuration in which two wires for taking out a detection signal from the other semiconductor chip to one semiconductor chip is generally provided. Each semiconductor chip is also provided with a wire for exchanging other signals.
上記のようにワイヤによって信号のやりとりを行う構成では、ワイヤ間にも静電容量が発生する。特に、上記の構成では、搬送波信号を伝えるワイヤを第1ワイヤとし、検出信号を伝える2本のワイヤを第2ワイヤ及び第3ワイヤとすると、第1ワイヤを挟むように第2ワイヤと第3ワイヤとが配置される。これにより、第1ワイヤと第2ワイヤとで第1オフセット容量が形成され、第1ワイヤと第3ワイヤとで第2オフセット容量が形成される。 In the configuration in which signals are exchanged using wires as described above, capacitance is also generated between the wires. In particular, in the above configuration, when the wire that transmits the carrier wave signal is the first wire and the two wires that transmit the detection signal are the second wire and the third wire, the second wire and the third wire sandwich the first wire. Wires are arranged. As a result, a first offset capacitor is formed by the first wire and the second wire, and a second offset capacitor is formed by the first wire and the third wire.
そして、第1オフセット容量と第2オフセット容量との差分が大きくなると、当該差分に基づくオフセット成分が検出信号に含まれてしまうため、第1オフセット容量及び第2オフセット容量の絶対値をそれぞれ小さくする必要がある。このため、第1ワイヤと第2ワイヤとで構成されるペアと、第1ワイヤと第3ワイヤとで構成されるペアと、のペア性を確保することが望まれている。ここで、「ペア性」とは、ワイヤの長さや形状、第1ワイヤとの距離等である。 When the difference between the first offset capacity and the second offset capacity is increased, an offset component based on the difference is included in the detection signal. Therefore, the absolute values of the first offset capacity and the second offset capacity are decreased. There is a need. For this reason, it is desired to ensure the pairing between a pair composed of the first wire and the second wire and a pair composed of the first wire and the third wire. Here, “pair property” refers to the length and shape of the wire, the distance from the first wire, and the like.
一方、静電容量は距離に反比例して小さくなるので、第1ワイヤから第2ワイヤ及び第3ワイヤを離れた位置に配置することで第1オフセット容量及び第2オフセット容量を小さくすることができる。このため、検出信号に含まれるオフセット成分を無くすことができる。 On the other hand, since the capacitance decreases in inverse proportion to the distance, the first offset capacitance and the second offset capacitance can be reduced by disposing the second wire and the third wire away from the first wire. . For this reason, the offset component contained in the detection signal can be eliminated.
しかしながら、第1ワイヤに対する第2ワイヤ及び第3ワイヤの距離を確保するためには各半導体チップのサイズを大きくしなければならないという問題がある。すなわち、各半導体チップを小型化するために第1ワイヤに対して第2ワイヤ及び第3ワイヤを近づけると検出信号にオフセット成分が含まれる可能性が高くなるため、各半導体チップを小型化することは困難だった。 However, there is a problem that the size of each semiconductor chip must be increased in order to ensure the distance between the second wire and the third wire with respect to the first wire. That is, if the second wire and the third wire are brought closer to the first wire in order to reduce the size of each semiconductor chip, the detection signal is likely to contain an offset component. Was difficult.
本発明は上記点に鑑み、静電容量の変化に基づいて力学量を検出するように構成されたセンサチップと、センサチップに対して信号処理を行う回路チップと、が複数のワイヤを介して電気的に接続された構成において、各チップのサイズを小型化することができる半導体装置を提供することを目的とする。 In view of the above points, the present invention provides a sensor chip configured to detect a mechanical quantity based on a change in capacitance, and a circuit chip that performs signal processing on the sensor chip via a plurality of wires. An object of the present invention is to provide a semiconductor device capable of reducing the size of each chip in an electrically connected configuration.
上記目的を達成するため、請求項1に記載の発明では、可動電極(11c)、第1固定電極(12b)、及び第2固定電極(13b)を有し、可動電極(11c)と第1固定電極(12b)との間に形成された第1容量を第1容量信号として出力すると共に、可動電極(11c)と第2固定電極(13b)との間に形成された第2容量を第2容量信号として出力するセンサチップ(10)を備えている。 In order to achieve the above object, according to the first aspect of the present invention, the movable electrode (11c), the first fixed electrode (12b), and the second fixed electrode (13b) are provided. The first capacitance formed between the fixed electrode (12b) is output as a first capacitance signal, and the second capacitance formed between the movable electrode (11c) and the second fixed electrode (13b) is output as the first capacitance signal. A sensor chip (10) that outputs a two-capacity signal is provided.
また、センサチップ(10)に可動電極(11c)を駆動するための搬送波信号を出力する一方、センサチップ(10)から第1容量信号及び第2容量信号を入力し、可動電極(11c)に力学量が印加されたときの当該可動電極(11c)の変位に伴う、第1容量と第2容量との差動容量変化に基づいて力学量を取得する回路チップ(20)を備えている。 In addition, a carrier wave signal for driving the movable electrode (11c) is output to the sensor chip (10), while a first capacitance signal and a second capacitance signal are input from the sensor chip (10) to the movable electrode (11c). A circuit chip (20) is provided that acquires a mechanical quantity based on a differential capacitance change between the first capacitor and the second capacitor in accordance with the displacement of the movable electrode (11c) when the mechanical quantity is applied.
また、センサチップ(10)と回路チップ(20)とを電気的に接続すると共に、センサチップ(10)から回路チップ(20)に第1容量信号を伝える第1ワイヤ(30)と、センサチップ(10)と回路チップ(20)とを電気的に接続すると共に、センサチップ(10)から回路チップ(20)に第2容量信号を伝える第2ワイヤ(31)と、センサチップ(10)と回路チップ(20)とを電気的に接続すると共に第1ワイヤ(30)と第2ワイヤ(31)との間に配置されており、回路チップ(20)から可動電極(11c)に搬送波信号を伝える第3ワイヤ(32)と、を備えている。 In addition, the sensor chip (10) and the circuit chip (20) are electrically connected, and a first wire (30) for transmitting a first capacitance signal from the sensor chip (10) to the circuit chip (20), and the sensor chip (10) and the circuit chip (20) are electrically connected, and a second wire (31) for transmitting a second capacitance signal from the sensor chip (10) to the circuit chip (20), and the sensor chip (10) The circuit chip (20) is electrically connected and disposed between the first wire (30) and the second wire (31), and a carrier wave signal is transmitted from the circuit chip (20) to the movable electrode (11c). A third wire (32) for transmission.
さらに、回路チップ(20)から第1ワイヤ(30)及び第2ワイヤ(31)よりも低い電位が与えられると共に、第1ワイヤ(30)及び第2ワイヤ(31)から発せられた電気力線の一部を受ける低電位手段(60)を備え、低電位手段は、回路チップ(20)の一面(21)に設けられたパッド(60)であることを特徴とする。 Furthermore, a lower potential than the first wire (30) and the second wire (31) is applied from the circuit chip (20), and electric lines of force generated from the first wire (30) and the second wire (31). Low potential means (60) for receiving a part of the circuit chip (20). The low potential means is a pad (60) provided on one surface (21) of the circuit chip (20) .
これによると、第1ワイヤ(30)及び第2ワイヤ(31)から発せられた電気力線が第3ワイヤ(32)だけではなく低電位手段(33、34、42、50、60、70)にも分散される。特に、低電位手段(33、34、42、50、60、70)は第1ワイヤ(30)及び第2ワイヤ(31)よりも電位が低いので、第1ワイヤ(30)及び第2ワイヤ(31)から低電位手段(33、34、42、50、60、70)に電気力線を向かいやすくすることができる。これにより、第1ワイヤ(30)と第3ワイヤ(32)とで形成される静電容量、及び、第2ワイヤ(31)と第3ワイヤ(32)とで形成される静電容量の絶対値をそれぞれ小さくすることができる。したがって、第3ワイヤ(32)に対して第1ワイヤ(30)及び第2ワイヤ(31)の距離を小さくすることができ、ひいてはセンサチップ(10)及び回路チップ(20)を小型化することができる。 According to this, the electric lines of force emitted from the first wire (30) and the second wire (31) are not only the third wire (32) but also the low potential means (33, 34, 42, 50, 60, 70). Also distributed. In particular, since the low potential means (33, 34, 42, 50, 60, 70) has a lower potential than the first wire (30) and the second wire (31), the first wire (30) and the second wire ( The electric lines of force can easily be directed from 31) to the low potential means (33, 34, 42, 50, 60, 70). Thereby, the capacitance formed by the first wire (30) and the third wire (32) and the capacitance formed by the second wire (31) and the third wire (32) are absolute. Each value can be reduced. Accordingly, the distance between the first wire (30) and the second wire (31) with respect to the third wire (32) can be reduced, and the sensor chip (10) and the circuit chip (20) can be downsized. Can do.
なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態に係る半導体装置は、加速度等の力学量を検出する容量式のセンサデバイスである。図1に示されるように、半導体装置は、センサチップ10、回路チップ20、第1ワイヤ30、第2ワイヤ31、第3ワイヤ32、第4ワイヤ33、及び第5ワイヤ34を備えて構成されている。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. The semiconductor device according to the present embodiment is a capacitive sensor device that detects a mechanical quantity such as acceleration. As shown in FIG. 1, the semiconductor device includes a
センサチップ10は、半導体装置に印加された加速度等の力学量を検出するように構成されている。センサチップ10は板状であり、例えば支持基板と半導体層とにより犠牲層が挟み込まれたSOI基板として構成されたものである。支持基板及び半導体層は例えば単結晶シリコンで形成され、犠牲層は例えばSiO2で形成されている。センサチップ10は、支持基板側が回路チップ20の一面21に接着剤等で固定されている。
The
SOI基板のうちの犠牲層は、支持基板と半導体層との間に一定の間隔を形成するためのものである。また、半導体層は、図2に示されるように、可動部11、第1固定部12、及び第2固定部13を有している。これら可動部11、第1固定部12、及び第2固定部13は、半導体層を貫通した図示しない開口部により画定され、分離されている。
The sacrificial layer in the SOI substrate is for forming a certain distance between the support substrate and the semiconductor layer. Further, as shown in FIG. 2, the semiconductor layer has a
可動部11は、アンカー部11a、錘部11b、可動電極11c、及び梁部11dを備えて構成されている。このうちのアンカー部11aは、支持基板に対して錘部11bを浮かせて支持するためのものである。このアンカー部11aはブロック状をなしており、犠牲層の上に2箇所設けられている。
The
錘部11bは、半導体装置に加速度等の力学量が印加されたときに各アンカー部11aに対して可動電極11cを移動させる錘として機能するものであり、細長状をなしている。この錘部11bには、複数のエッチングホール11eが形成されている。このエッチングホール11eは、錘部11bと支持基板との間の犠牲層を除去する際のエッチング媒体の導入孔として用いられる。
The
可動電極11cは、錘部11bを構成する細長状の部位から直角方向に延設され、複数本が設けられることで櫛歯状に配置されている。各可動電極11cの間隔は、一定間隔とされており、各可動電極11cの幅、長さも一定とされている。
The
梁部11dは、アンカー部11aと錘部11bとを連結するものである。この梁部11dは、平行な2本の梁がその両端で連結された矩形枠状をなしており、2本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部11dにより、錘部11bがアンカー部11aに一体に連結されて支持されている。本実施形態では、2つの梁部11dがアンカー部11aと錘部11bとをそれぞれ連結している。
The
そして、梁部11d、錘部11b、及び可動電極11cの下部の犠牲層は部分的に除去され、梁部11d、錘部11b、及び可動電極11cは支持基板の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層と支持基板との間の間隔であり、犠牲層の厚みに相当する。
Then, the sacrificial layer below the
一方、第1固定部12及び第2固定部13は、可動部11を構成する細長状の錘部11bの長辺と対向するように配置されている。したがって、第1固定部12及び第2固定部13が錘部11bを挟むように配置されている。第1固定部12は第1配線部12a及び第1固定電極12bを有し、第2固定部13は第2配線部13a及び第2固定電極13bを有している。
On the other hand, the first
各配線部12a、13aは、各固定電極12b、13bと外部とを電気的に接続するための配線として機能する部位である。各配線部12a、13aの下方には犠牲層が残されており、各配線部12a、13aが犠牲層を介して支持基板に固定されている。
Each
各固定電極12b、13bは、各配線部12a、13aのうちの錘部11bと対向する辺から直角方向に延設され、各配線部12a、13aに複数本ずつ備えられることで櫛歯状に配置されている。第1固定電極12bのそれぞれの間隔は一定間隔とされており、第1固定電極12bのそれぞれの幅、長さも一定とされている。第2固定電極13bについても同様である。
Each of the fixed
なお、各配線部12a、13aは犠牲層の上に形成されており、当該犠牲層を介して支持基板に固定されている。一方、各固定電極12b、13bと支持基板との間の犠牲層は除去されており、各固定電極12b、13bは支持基板に対して浮いた状態になっている。
Each
そして、各固定電極12b、13bが可動電極11cに対向配置され、各固定電極12b、13bと可動電極11cとの間にコンデンサが形成されている。つまり、可動部11及び各固定部12、13は、可動電極11cと各固定電極12b、13bとの間に形成される容量に基づいて加速度等の力学量を検出するためのセンシング部14を構成している。このため、支持基板の平面方向であって錘部11bの長手方向に加速度等が印加されたときに、当該コンデンサの容量値の変化に基づいてその加速度等を検出することが可能になっている。
And each
センサチップ10は、可動電極11cと第1固定電極12bとの間に形成された第1容量を第1容量信号として第1固定部12から出力する。また、センサチップ10は、可動電極11cと第2固定電極13bとの間に形成された第2容量を第2容量信号として第2固定部13から出力する。
The
半導体層は、上記の可動部11及び各固定部12、13の他に図示しない構造を有している。さらに、センサチップ10は、図1に示されるように、半導体層に形成された複数のパッド15を有している。各パッド15は、各ワイヤ30〜34に対応して設けられている。例えば、パッド15は可動部11のアンカー部11aや、各配線部12a、13aに形成されている。
The semiconductor layer has a structure (not shown) in addition to the
回路チップ20は、センサチップ10との間で信号のやりとりを行う機能や、センサチップ10から取得した信号を演算・増幅処理して外部へ出力する等の機能を有する制御回路部等が形成されたものである。回路チップ20は、例えばシリコン基板等に対してCMOSトランジスタ等が半導体プロセスで形成された半導体チップである。
The
また、回路チップ20の一面21はセンサチップ10の平面サイズよりも大きなサイズで形成されている。さらに、回路チップ20は、複数のパッド22を有している。各パッド22は、各ワイヤ30〜34に対応して設けられている。
The one
回路チップ20は、センサチップ10の可動部11に対して可動電極11cを駆動するための搬送波信号を出力する機能を有する。これにより、可動部11の錘部11bが所定の周波数で振動する。また、回路チップ20は、センサチップ10から第1容量信号及び第2容量信号を入力する。これにより、回路チップ20は、可動電極11cに力学量が印加されたときの当該可動電極11cの変位に伴う、第1容量と第2容量との差動容量変化に基づいて力学量を取得する。
The
具体的には、搬送波は180°の位相差を持っているので、第1容量(C1)と第2容量(C2)の共通電極である可動電極11cにはC1−C2に比例すると共に搬送波の振幅に比例した電荷量が蓄積される。すなわち、C1−C2の差動変化は可動電極11cの変位によるものであり、加速度等の力学量に比例している。したがって、この電荷量の変化を検出することにより、容量変化=力学量の変化を検出することができる。
Specifically, since the carrier wave has a phase difference of 180 °, the
第1ワイヤ30は、センサチップ10の第1配線部12aと回路チップ20とを電気的に接続する配線部品である。すなわち、第1ワイヤ30は、センサチップ10の第1配線部12aから回路チップ20に第1容量信号を伝える役割を果たす。
The
第2ワイヤ31は、センサチップ10の第2配線部13aと回路チップ20とを電気的に接続する配線部品である。すなわち、第2ワイヤ31は、センサチップ10の第2配線部13aから回路チップ20に第2容量信号を伝える役割を果たす。
The
第3ワイヤ32は、センサチップ10の可動部11と回路チップ20とを電気的に接続する配線部品である。第3ワイヤ32は、第1ワイヤ30と第2ワイヤ31との間に配置されており、回路チップ20から可動電極11cに搬送波信号を伝える役割を果たす。
The
第4ワイヤ33は、センサチップ10と回路チップ20とを電気的に接続する配線部品である。第4ワイヤ33は、第1ワイヤ30において第3ワイヤ32とは反対側に位置している。また、第5ワイヤ34は、センサチップ10と回路チップ20とを電気的に接続する配線部品である。第5ワイヤ34は、第2ワイヤ31において第3ワイヤ32とは反対側に位置している。
The
これら第4ワイヤ33及び第5ワイヤ34は、第1ワイヤ30及び第2ワイヤ31から発せられた電気力線の一部を受ける低電位手段として機能する。このため、第4ワイヤ33及び第5ワイヤ34は、回路チップ20の制御回路部から第1ワイヤ30及び第2ワイヤ31よりも低い電位が与えられる。
The
さらに、5本のワイヤ30〜34は、長さや形状、隣との距離等のペア性が確保されるように、センサチップ10及び回路チップ20の各パッド15、22にワイヤボンディングされている。以上が、本実施形態に係る半導体装置の全体構成である。
Further, the five
次に、上記の半導体装置において、第4ワイヤ33及び第5ワイヤ34が設けられたことによる効果について説明する。上述のように、本実施形態では、センサチップ10と回路チップ20とは5本のワイヤ30〜34で電気的に接続されている。このため、図3(a)に示されるように、第1ワイヤ30から発せられた電気力線は第3ワイヤ32に接続される。つまり、第1ワイヤ30は、第3ワイヤ32との間で容量を形成する。同様に、第2ワイヤ31は、第3ワイヤ32との間で容量を形成する。
Next, the effect obtained by providing the
しかしながら、本実施形態では、第1ワイヤ30の外側に第4ワイヤ33が設けられていると共に、第2ワイヤ31の外側に第5ワイヤ34が設けられている。これによると、図3(b)に示されるように、第1ワイヤ30から発せられた電気力線が第3ワイヤ32だけではなく第4ワイヤ33にも分散される。同様に、第2ワイヤ31から発せられた電気力線が第3ワイヤ32だけではなく第5ワイヤ34にも分散される。
However, in the present embodiment, the
また、第4ワイヤ33及び第5ワイヤ34は、回路チップ20の制御回路部によって第1ワイヤ30及び第2ワイヤ31よりも低い電位となるように電圧が印加されている。このため、第1ワイヤ30から第4ワイヤ33に電気力線を向かいやすくすると共に、第2ワイヤ31から第5ワイヤ34に電気力線を向かいやすくすることができる。
In addition, a voltage is applied to the
このように電気力線が分散されるため、第1ワイヤ30と第3ワイヤ32とで形成される静電容量、及び、第2ワイヤ31と第3ワイヤ32とで形成される静電容量の絶対値をそれぞれ小さくすることができる。つまり、第1容量信号及び第2容量信号に含まれるオフセット成分を小さくすることができる。このため、第3ワイヤ32に対して第1ワイヤ30及び第2ワイヤ31の距離を小さくすることができる。したがって、センサチップ10及び回路チップ20を小型化することができる。
Since the lines of electric force are thus dispersed, the capacitance formed by the
また、本実施形態では、第1ワイヤ30の外側に第4ワイヤ33が位置し、第2ワイヤ31の外側に第5ワイヤ34が位置している。このため、第4ワイヤ33及び第5ワイヤ34によって異物等から第1ワイヤ30及び第2ワイヤ31を保護することができる。したがって、半導体装置において異物等に対するロバスト性を向上させることができる。
In the present embodiment, the
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第4ワイヤ33及び第5ワイヤ34が特許請求の範囲の「低電位手段」に対応する。
Regarding the correspondence between the description of the present embodiment and the description of the claims, the
(第2実施形態)
本実施形態では、第1実施形態と異なる部分について説明する。図4に示されるように、本実施形態では、半導体装置は、センサチップ10、回路チップ20、第1ワイヤ30、第2ワイヤ31、第3ワイヤ32、及びパッケージ部40を備えて構成されている。回路チップ20、第1ワイヤ30、第2ワイヤ31、及び第3ワイヤ32の構成は第1実施形態と同じである。なお、図4では、各パッド15、22を省略している。
(Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. As shown in FIG. 4, in this embodiment, the semiconductor device includes a
パッケージ部40は、センサチップ10及び回路チップ20を収容する収容部品である。パッケージ部40は、例えば樹脂やセラミックス等で形成されたものである。また、パッケージ部40は、当該パッケージ部40のうちの内壁面41に露出した導体部42を有している。
The
導体部42は、内壁面41のうち第1ワイヤ30及び第2ワイヤ31に対向する部分に例えばパッド状に形成されており、図示しない配線によって回路チップ20の制御回路部に電気的に接続されている。これにより、導体部42は、回路チップ20の制御回路部によって第1ワイヤ30及び第2ワイヤ31よりも低い電位が与えられる。
The
上記の構成によると、第1ワイヤ30及び第2ワイヤ31から発せられた電気力線が面状の導体部42に向かうので、当該電気力線をより分散させることができる。なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、導体部42が特許請求の範囲の「低電位手段」に対応する。
According to said structure, since the electric force line emitted from the
(第3実施形態)
本実施形態では、第1、第2実施形態と異なる部分について説明する。図5に示されるように、本実施形態では、半導体装置は、センサチップ10、回路チップ20、第1ワイヤ30、第2ワイヤ31、第3ワイヤ32、及び導電性接着剤50を備えて構成されている。
(Third embodiment)
In the present embodiment, parts different from the first and second embodiments will be described. As shown in FIG. 5, in this embodiment, the semiconductor device includes a
センサチップ10は、回路チップ20の一面21に導電性接着剤50を介して実装されている。導電性接着剤50は、例えば銀ペーストである。導電性接着剤50は、図示しない配線によって回路チップ20の制御回路部に電気的に接続されている。また、導電性接着剤50は、回路チップ20の制御回路部によって第1ワイヤ30及び第2ワイヤ31よりも低い電位が与えられる。
The
以上の構成により、第1ワイヤ30及び第2ワイヤ31から発せられた電気力線を導電性接着剤50に分散させることができる。導電性接着剤50が第1ワイヤ30及び第2ワイヤ31に対向する領域にまで形成されている場合は、電気力線をより分散させることができる。なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、導電性接着剤50が特許請求の範囲の「低電位手段」に対応する。
With the above configuration, the electric lines of force generated from the
(第4実施形態)
本実施形態では、第1〜第3実施形態と異なる部分について説明する。図6に示されるように、本実施形態では、半導体装置は、センサチップ10、回路チップ20、第1ワイヤ30、第2ワイヤ31、第3ワイヤ32、及びパッド60を備えて構成されている。
(Fourth embodiment)
In the present embodiment, parts different from the first to third embodiments will be described. As shown in FIG. 6, in this embodiment, the semiconductor device includes a
パッド60は、回路チップ20の一面21のうち第1ワイヤ30及び第2ワイヤ31に対応する領域に設けられている。また、パッド60は、図示しない配線によって回路チップ20の制御回路部に電気的に接続されており、回路チップ20の制御回路部によって第1ワイヤ30及び第2ワイヤ31よりも低い電位が与えられる。
The
以上の構成により、第1ワイヤ30及び第2ワイヤ31から発せられた電気力線をパッド60に分散させることができる。なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、パッド60が特許請求の範囲の「低電位手段」に対応する。
With the above configuration, electric lines of force generated from the
(第5実施形態)
本実施形態では、第1〜第4実施形態と異なる部分について説明する。図7に示されるように、本実施形態では、半導体装置は、センサチップ10、回路チップ20、第1ワイヤ30、第2ワイヤ31、及び第3ワイヤ32を備えて構成されている。
(Fifth embodiment)
In the present embodiment, parts different from the first to fourth embodiments will be described. As shown in FIG. 7, in this embodiment, the semiconductor device includes a
本実施形態では、センサチップ10は、板状であると共に表面16及び裏面17に接続された側面18を有している。さらに、センサチップ10は、裏面17側が回路チップ20の一面21に向けられて実装されている。
In the present embodiment, the
さらに、センサチップ10は、側面18に設けられた金属膜70を有している。金属膜70は、回路チップ20の一面21に設けられた図示しない配線等に電気的に接続されている。これにより、金属膜70は、回路チップ20の制御回路部に電気的に接続されると共に、回路チップ20の制御回路部によって第1ワイヤ30及び第2ワイヤ31よりも低い電位が与えられる。
Further, the
以上の構成により、第1ワイヤ30及び第2ワイヤ31から発せられた電気力線を金属膜70に分散させることができる。なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、金属膜70が特許請求の範囲の「低電位手段」に対応する。
With the above configuration, electric lines of force generated from the
(他の実施形態)
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、センサチップ10は力学量として加速度の他に角速度や圧力を検出するものでも良い。また、図2に示された可動部11や各固定部12、13の構造は一例であり、他の構造でも良い。
(Other embodiments)
The configurations of the semiconductor devices described in the above embodiments are examples, and the present invention is not limited to the configurations described above, and other configurations that can realize the present invention may be employed. For example, the
第2実施形態では、センサチップ10は回路チップ20の上に固定されていたが、センサチップ10と回路チップ20とが横並びに配置されていても良い。また、パッケージ部40は導体部42を有する構成になっているが、パッケージ部40の全体が導体部42になっていても良い。このように、パッケージ部40は少なくとも第1ワイヤ30及び第2ワイヤ31に対向する位置に電気力線を分散させるための導体部42を有していれば良い。導体部42の面積が大きいほど、第1ワイヤ30及び第2ワイヤ31から発せられる電気力線を分散させることができる。パッケージ部40の構成としては例えばセラミック製の構造や、一部にメタルリッドを備えている構造等でも良い。もちろん、パッケージ部40の内壁面41の全体に導体部42が設けられていても良い。
In the second embodiment, the
第5実施形態では、金属膜70は回路チップ20の図示しない配線に電気的に接続されていたが、例えばセンサチップ10に設けられた図示しない配線等を介して回路チップ20の制御回路部に電気的に接続されていても良い。
In the fifth embodiment, the
上記各実施形態では、センサチップ10はSOI基板に基づいて構成されていたが、これは一例である。したがって、センサチップ10はSOI基板ではなく、他の基板によって構成されていても良い。
In each of the above embodiments, the
10 センサチップ
11c 可動電極
12b 第1固定電極
13b 第2固定電極
20 回路チップ
30 第1ワイヤ
31 第2ワイヤ
32 第3ワイヤ
33 第4ワイヤ(低電位手段)
34 第5ワイヤ(低電位手段)
DESCRIPTION OF
34 5th wire (low potential means)
Claims (1)
前記センサチップ(10)に前記可動電極(11c)を駆動するための搬送波信号を出力する一方、前記センサチップ(10)から前記第1容量信号及び前記第2容量信号を入力し、前記可動電極(11c)に力学量が印加されたときの当該可動電極(11c)の変位に伴う、前記第1容量と前記第2容量との差動容量変化に基づいて前記力学量を取得する回路チップ(20)と、
前記センサチップ(10)と前記回路チップ(20)とを電気的に接続すると共に、前記センサチップ(10)から前記回路チップ(20)に前記第1容量信号を伝える第1ワイヤ(30)と、
前記センサチップ(10)と前記回路チップ(20)とを電気的に接続すると共に、前記センサチップ(10)から前記回路チップ(20)に前記第2容量信号を伝える第2ワイヤ(31)と、
前記センサチップ(10)と前記回路チップ(20)とを電気的に接続すると共に前記第1ワイヤ(30)と前記第2ワイヤ(31)との間に配置されており、前記回路チップ(20)から前記可動電極(11c)に前記搬送波信号を伝える第3ワイヤ(32)と、
前記回路チップ(20)から前記第1ワイヤ(30)及び前記第2ワイヤ(31)よりも低い電位が与えられると共に、前記第1ワイヤ(30)及び前記第2ワイヤ(31)から発せられた電気力線の一部を受ける低電位手段(60)と、
を備え、
前記低電位手段は、前記回路チップ(20)の一面(21)に設けられたパッド(60)であることを特徴とする半導体装置。 The movable electrode (11c), the first fixed electrode (12b), and the second fixed electrode (13b) have a first electrode formed between the movable electrode (11c) and the first fixed electrode (12b). A sensor chip (10) for outputting a capacitance as a first capacitance signal and outputting a second capacitance formed between the movable electrode (11c) and the second fixed electrode (13b) as a second capacitance signal; ,
While outputting the carrier wave signal for driving the movable electrode (11c) to the sensor chip (10), the first capacitance signal and the second capacitance signal are input from the sensor chip (10), and the movable electrode A circuit chip that acquires the mechanical quantity based on a differential capacitance change between the first capacitor and the second capacitor in accordance with the displacement of the movable electrode (11c) when the mechanical quantity is applied to (11c). 20)
A first wire (30) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the first capacitance signal from the sensor chip (10) to the circuit chip (20); ,
A second wire (31) for electrically connecting the sensor chip (10) and the circuit chip (20) and transmitting the second capacitance signal from the sensor chip (10) to the circuit chip (20); ,
The sensor chip (10) and the circuit chip (20) are electrically connected and disposed between the first wire (30) and the second wire (31), and the circuit chip (20 ) From the third wire (32) for transmitting the carrier signal to the movable electrode (11c);
The circuit chip (20) is applied with a lower potential than the first wire (30) and the second wire (31) and is emitted from the first wire (30) and the second wire (31). Low potential means (60) for receiving a portion of the electric field lines;
Equipped with a,
The semiconductor device according to claim 1, wherein the low potential means is a pad (60) provided on one surface (21) of the circuit chip (20) .
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