JP6146642B2 - Manufacturing method of substrate for semiconductor device and manufacturing method of resin-encapsulated semiconductor device - Google Patents
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Description
本発明は、小型化された樹脂封止型半導体装置および当該樹脂封止型半導体装置の製造方法、並びに、このような樹脂封止型半導体装置を得るための半導体装置用基板および当該半導体装置用基板の製造方法に関する。 The present invention provides a miniaturized resin-encapsulated semiconductor device, a method for manufacturing the resin-encapsulated semiconductor device, a semiconductor device substrate for obtaining such a resin-encapsulated semiconductor device, and the semiconductor device The present invention relates to a method for manufacturing a substrate.
従来の樹脂封止型半導体装置は、配線部と、配線部上に配置された半導体素子と、配線部と半導体素子とを接続するワイヤと、配線部と、半導体素子と、ワイヤとを封止した樹脂部材からなる樹脂封止部とを備えている。 A conventional resin-encapsulated semiconductor device seals a wiring portion, a semiconductor element disposed on the wiring portion, a wire connecting the wiring portion and the semiconductor element, a wiring portion, the semiconductor element, and the wire. And a resin sealing portion made of a resin member.
このような樹脂封止型半導体装置は以下のようにして製造される。すなわち、まず、基板を準備する。次に、基板の表面側および裏面側にレジストを設ける。その後基板の表面側に表面側のレジストを利用してめっきを施し、このめっきにより配線部を形成する。次に基板の裏面側のレジストを利用して基板にエッチングを施し、基板の外形を成形する。その後、基板の表面側および裏面側からレジストを除去する。 Such a resin-encapsulated semiconductor device is manufactured as follows. That is, first, a substrate is prepared. Next, a resist is provided on the front side and the back side of the substrate. Thereafter, plating is performed on the surface side of the substrate using the resist on the surface side, and a wiring portion is formed by this plating. Next, the substrate is etched using the resist on the back surface side of the substrate to shape the outer shape of the substrate. Thereafter, the resist is removed from the front surface side and the back surface side of the substrate.
次に、配線部上に半導体素子を載置し、その後、ワイヤによって、半導体素子と配線部とを電気的に接続する。次に、樹脂材料からなる樹脂封止部によって、配線部と、半導体素子と、ワイヤとを封止する。次に、半導体装置から基板を除去し、配線部を外方へ露出させる。このようにして樹脂封止型半導体装置が得られる。
このような樹脂封止型半導体装置は基板を有していないため、その厚みを薄くすることができる。しかしながら、半導体装置の配線部は、まず基板の表面側にめっき用レジストを設け、このレジストの開口内にめっきを施すことにより形成される。しかしながら配線部を形成する金属は、Pd、Au等の高価な貴金属からなり、また、めっき用レジストはスクリーン印刷等の煩雑な製版工程により形成されるため、めっき工程に時間がかかったり、製品ごとの版の交換や版の洗浄等によりスループットの向上を図ることはむずかしい。 Since such a resin-encapsulated semiconductor device does not have a substrate, the thickness can be reduced. However, the wiring portion of the semiconductor device is formed by first providing a plating resist on the surface side of the substrate and plating the openings in the resist. However, the metal forming the wiring portion is made of expensive noble metals such as Pd and Au, and the plating resist is formed by a complicated plate making process such as screen printing. It is difficult to improve the throughput by exchanging the plate or washing the plate.
本発明は、このような点を考慮してなされたものであり、高価な貴金属を用いるめっき工程を経ることなく、かつ煩雑な製版工程を必要としないで、得られる樹脂封止型半導体装置および当該樹脂封止型半導体装置の製造方法、並びに、このような樹脂封止型半導体装置を得るための半導体装置用基板および当該半導体装置用基板の製造方法を提供することを目的とする。 The present invention has been made in consideration of such points, and without undergoing a plating process using an expensive noble metal and without requiring a complicated plate making process, and a resin-encapsulated semiconductor device obtained It is an object of the present invention to provide a method for manufacturing the resin-encapsulated semiconductor device, a semiconductor device substrate for obtaining such a resin-encapsulated semiconductor device, and a method for manufacturing the semiconductor device substrate.
本発明は、金属製の基板を準備する工程と、基板の表面に第1開口をもつ第1パターンの永久レジストを設ける工程と、基板の表面のうち永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層を金属含有インクを用いたインクジェット法により設ける工程と、上記形成された配線パターンを焼成する工程と、を備えたことを特徴とする半導体装置用基板の製造方法である。 The present invention includes a step of preparing a metal substrate, a step of providing a first pattern permanent resist having a first opening on the surface of the substrate, and filling the first opening of the permanent resist in the surface of the substrate, And a semiconductor device comprising: a step of providing a wiring layer formed with a desired wiring pattern on a permanent resist by an ink jet method using a metal-containing ink; and a step of firing the formed wiring pattern. It is a manufacturing method of the board | substrate.
本発明は、基板の裏面に第2開口をもつ第2パターンのエッチング用レジストをさらに設け、基板の表面を保護フィルムで覆いながら、基板の裏面側からエッチング用レジストを用いてエッチングを施すことにより基板に孔部を成形することを特徴とする半導体装置用基板の製造方法である。 According to the present invention, a second pattern etching resist having a second opening is further provided on the back surface of the substrate, and etching is performed from the back surface side of the substrate using the etching resist while covering the surface of the substrate with a protective film. A method of manufacturing a substrate for a semiconductor device, wherein a hole is formed in the substrate.
本発明は、基板の表面に配線層を形成する工程がエッチングを施して基板の孔部を成形した後に行なわれることを特徴とする半導体装置用基板の製造方法である。 The present invention is a method for manufacturing a substrate for a semiconductor device, wherein the step of forming a wiring layer on the surface of the substrate is performed after etching and forming holes in the substrate.
本発明は、基板の表面に配線層を形成する工程が、エッチングを施して基板に孔部を成形する前に行なわれることを特徴とする半導体装置用基板の製造方法である。 The present invention is a method for manufacturing a substrate for a semiconductor device, wherein the step of forming a wiring layer on the surface of the substrate is performed before the hole is formed in the substrate by etching.
本発明は、基板の表面にAgナノインクを用いてインクジェット法により配線層を形成することを特徴とする半導体装置用基板の製造方法である。 The present invention is a method for manufacturing a substrate for a semiconductor device, wherein a wiring layer is formed on a surface of a substrate by an inkjet method using Ag nano ink.
本発明は、金属製の基板を準備する工程と、基板の表面に第1開口をもつ第1パターンの永久レジストを設ける工程と、基板の表面のうち永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層を金属含有インクを用いたインクジェット法により設ける工程と、上記形成された配線層を焼成する工程と、配線層上に半導体素子を搭載する工程と、永久レジストと半導体素子と配線層を樹脂封止部によって封止する工程と、基板を除去し、これにより永久レジストの第1開口から配線層が露出する工程と、を備えたことを特徴とする樹脂封止型半導体装置の製造方法である。 The present invention includes a step of preparing a metal substrate, a step of providing a first pattern permanent resist having a first opening on the surface of the substrate, and filling the first opening of the permanent resist in the surface of the substrate, And a step of providing a wiring layer formed with a desired wiring pattern on a permanent resist by an ink jet method using a metal-containing ink, a step of firing the formed wiring layer, and a step of mounting a semiconductor element on the wiring layer And a step of sealing the permanent resist, the semiconductor element, and the wiring layer with a resin sealing portion, and a step of removing the substrate so that the wiring layer is exposed from the first opening of the permanent resist. This is a method for manufacturing a resin-encapsulated semiconductor device.
本発明は、基板の裏面に第2開口をもつ第2パターンのエッチング用レジストを設け、基板の表面を保護フィルムで覆いながら、基板の裏面側からエッチング用レジストを用いてエッチングを施すことにより基板に孔部を成形することを特徴とする樹脂封止型半導体装置の製造方法である。 According to the present invention, a second pattern etching resist having a second opening is provided on the back surface of the substrate, and etching is performed from the back surface side of the substrate using the etching resist while covering the surface of the substrate with a protective film. A method for manufacturing a resin-encapsulated semiconductor device is characterized in that a hole is formed in the substrate.
本発明は、基板の表面に配線層を形成する工程がエッチングを施して基板の孔部を成形した後に行なわれることを特徴とする樹脂封止型半導体装置の製造方法である。 The present invention is a method for manufacturing a resin-encapsulated semiconductor device, wherein the step of forming a wiring layer on the surface of a substrate is performed after etching to form holes in the substrate.
本発明は、基板の表面に配線層を形成する工程が、エッチングを施して基板に孔部を成形する前に行なわれることを特徴とする樹脂封止型半導体装置の製造方法である。 The present invention is a method for manufacturing a resin-encapsulated semiconductor device, wherein the step of forming a wiring layer on the surface of a substrate is performed before etching and forming a hole in the substrate.
本発明は、基板の表面にAgナノインクを用いてインクジェット法により配線層を形成することを特徴とする樹脂封止型半導体装置の製造方法である。 The present invention is a method for manufacturing a resin-encapsulated semiconductor device, wherein a wiring layer is formed on a surface of a substrate by an ink jet method using Ag nano ink.
本発明は、金属製の基板と、基板の表面に形成された第1開口をもつ第1パターンの永久レジストと、基板の表面のうち永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層とを備え、配線層は金属含有インクを用いたインクジェット法により形成されることを特徴とする半導体装置用基板である。 The present invention relates to a metal substrate, a first pattern permanent resist having a first opening formed on the surface of the substrate, and the first resist opening of the surface of the substrate filled in the first resist. And a wiring layer formed with a desired wiring pattern, the wiring layer being formed by an ink jet method using a metal-containing ink.
本発明は、配線層は基板全面にAgナノインクを用いてインクジェット法により形成されることを特徴とする半導体装置用基板である。 The present invention provides the substrate for a semiconductor device, wherein the wiring layer is formed on the entire surface of the substrate by an ink jet method using Ag nano ink.
本発明は、平面上に配置され、第1開口をもつ第1パターンの永久レジストと、永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層と、配線層上に搭載された半導体素子と、永久レジストと半導体素子と配線層とを封止する樹脂封止部とを備え、配線層は金属含有インクを用いたインクジェット法により形成され、永久レジストの第1開口から配線層が外方へ露出することを特徴とする樹脂封止型半導体装置である。 The present invention is a first pattern permanent resist disposed on a plane and having a first opening; a wiring layer filled in the first opening of the permanent resist and formed with a desired wiring pattern on the permanent resist; A semiconductor element mounted on the wiring layer; a permanent resist; and a resin sealing portion that seals the semiconductor element and the wiring layer. The wiring layer is formed by an inkjet method using a metal-containing ink. The resin-encapsulated semiconductor device is characterized in that the wiring layer is exposed outward from the first opening.
本発明は、配線層は基板全面にAgナノインクを用いてインクジェット法により形成されることを特徴とする樹脂封止型半導体装置である。 The present invention is the resin-encapsulated semiconductor device in which the wiring layer is formed on the entire surface of the substrate by an ink jet method using Ag nano ink.
本発明によれば、基板の表面のうち永久レジストの第1開口内および永久レジスト上に金属含有インクを用いたインクジェット法によって配線層を形成することができ、この場合、配線層は永久レジスト上に所望配線パターンをもつ。このように基板の表面に高価な貴金属を用いるめっき工程を経ることなく、インクジェット法により配線層を形成することができるため、スループットの向上および製造コスト低減を図ることができる。 According to the present invention, the wiring layer can be formed in the first opening of the permanent resist and on the permanent resist in the surface of the substrate by an ink jet method using a metal-containing ink. In this case, the wiring layer is formed on the permanent resist. Have a desired wiring pattern. As described above, since the wiring layer can be formed by the ink jet method without passing through a plating process using an expensive noble metal on the surface of the substrate, the throughput can be improved and the manufacturing cost can be reduced.
実施の形態
半導体装置用基板および樹脂封止型半導体装置
以下、本発明に係る半導体装置用基板および樹脂封止型半導体装置の実施の形態について、図面を参照して説明する。ここで、図3および図4(a)(b)は本発明の実施の形態を示す図である。
Embodiment
Semiconductor Device Substrate and Resin Sealed Semiconductor Device Hereinafter, embodiments of a semiconductor device substrate and a resin sealed semiconductor device according to the present invention will be described with reference to the drawings. Here, FIG. 3 and FIG. 4 (a) (b) are figures which show embodiment of this invention.
図3に示すように、半導体装置用基板10は、金属製の基板1と、基板1の表面1a上に形成された第1開口3aをもつ第1パターン3Aをもった永久レジスト3と、基板1の表面1aのうち永久レジスト3の第1開口3a内に充てんされ、かつ永久レジスト3上に所望配線パターン11Aをもって形成された配線層11とを備えている。なお、ここで、図3は本実施の形態による半導体装置用基板10の概略断面図である。
As shown in FIG. 3, a
上述のように図3において、配線層11は、永久レジスト3の第1開口3a内に充てんされ、かつ永久レジスト3上に所望配線パターン11Aをもって形成されている。この場合、配線層11は基板1上に金属含有インク、例えばnmオーダーの粒径をもつAg粒子が含有されているAgナノインクをインクジェット法により塗布し、基板1上に塗布されたAgナノインクを焼成することにより得られる。また半導体装置用基板10の基板1には、基板の外形を規定する孔部1Aが形成されている。
As described above, in FIG. 3, the
なお、配線層11を形成する金属含有インクとしては、Agナノインクの他に、例えばnmオーダーの粒径をもつCu粒子が含有されているCuナノインクを用いることもできる。
As the metal-containing ink for forming the
また、上述した基板1を用いて製造される樹脂封止型半導体装置10Aは、図4(a)に示すように、平面状に配置され、第1開口3aをもつ第1パターン3Aを含む永久レジスト3と、永久レジスト3の第1開口3a内に充てんされかつ永久レジスト3上に所望配線パターン11Aをもって形成された配線層11と、を備えている。
Further, as shown in FIG. 4A, the resin-encapsulated
また、図4(a)に示すように、配線層11は複数の部分からなり、配線層11の所望部分上方側には、絶縁性の接着剤層(例えばダイアタッチフィルム)35を介して半導体素子50が載置されている。また、半導体素子50と配線層11の他の部分とは、内部接続部(図4(a)のワイヤ)30によって電気的に接続されている。
Further, as shown in FIG. 4A, the
また、図4(a)に示すように、永久レジスト3と、配線層11と、半導体素子50と、ワイヤ30は樹脂材料からなる樹脂封止部40によって封止されている。なお、樹脂材料としては、従来から樹脂封止型半導体装置に用いられている電気絶縁性のものを用いることができ、特定の材料に限定されるものではない。
As shown in FIG. 4A, the permanent resist 3, the
図4(a)において、配線層11は、永久レジスト3の第1開口3a内に充てんされ、かつ永久レジスト3上に所望配線パターン11Aをもって形成されている。この場合、配線層11は基板1上に金属含有インク、例えばAgナノインクをインクジェット法により塗布し、基板1上に塗布されたAgナノインクを焼成することにより得られる。
4A, the
なお、配線層11を形成する金属含有インクとしては、Agナノインクの他に、例えばCuナノインクを用いることもできる。
In addition, as a metal containing ink which forms the
図4(a)に示すように、樹脂封止部40内の永久レジスト3には第1開口3aが形成されており、この永久レジスト3の第1開口3a内に充てんされた配線層11は、樹脂封止部40の永久レジスト3から露出する。そして永久レジスト3の第1開口3a内に充てんされて永久レジスト3から露出する配線層11に、半田ボール(外部接続部)25が設けられている。
As shown in FIG. 4A, a
なお、図4(a)に示す実施の形態において、配線層11の所望部分上に絶縁性の接着剤35を介して半導体素子50が載置され、この半導体素子50と配線層11の他の部分との間をワイヤ30により接続した例を示したが、これに限らず半導体素子50を配線層11の所定部分上に載置しかつ接続し、フリップチップ型の樹脂封止型半導体装置10Aを作製してもよい。
In the embodiment shown in FIG. 4A, a
次に、このような構成からなる本実施の形態の作用について述べる。 Next, the operation of the present embodiment having such a configuration will be described.
半導体装置用基板の製造方法
最初に、図1(a)−(e)を用いて、半導体装置用基板10の製造方法について説明する。
Method for Manufacturing Semiconductor Device Substrate First, a method for manufacturing a
まず、金属製の基板1を準備する(図1(a)参照)。金属製の基板1は、パッケージ完成後にエッチングで除去することから銅もしくは銅合金が好適である。その後、当該基板1の表面に付着した油や汚れを除去する(脱脂する)。
First, the metal board |
次に、基板1の表面1aおよび裏面1bの各々に、所望のパターンで永久レジスト3、およびエッチング用レジスト4を設ける。この場合、永久レジスト3は第1開口3aをもつ第1パターン3Aを有し、エッチング用レジスト4は第2開口4aをもつ第2パターン4Aを有する。具体的には基板1の表面1a及び裏面1bに感光性レジスト層として、例えばドライフィルムレジストを貼り付ける(図1(b)参照)。その後、当該ドライフィルムレジスト(DFR)3,4を所望のパターンで露光し、現像する。ここで表面および裏面を同じ工程内で露光すると、永久レジスト3の第1開口3aと、エッチングで形成する基板1の治具穴を含む孔部1Aのパターンとの相対位置精度を良好に維持できる。エッチングで形成する孔部は上記の治具穴のみだけでなく、多面付けの場合の切断用スリットなども一緒に形成する場合もある。
Next, the permanent resist 3 and the etching resist 4 are provided in a desired pattern on each of the
この場合、永久レジスト3としては、絶縁性の例えば太陽インキ製SR1のようなドライフィルムレジストを,ドライフィルムレジスト4としては、耐エッチング性の例えば旭化成製AQ2558のようなドライフィルムレジストを用いることができる。 In this case, an insulating dry film resist such as SR1 manufactured by Taiyo Ink is used as the permanent resist 3, and an etching resistant dry film resist such as AQ2558 manufactured by Asahi Kasei is used as the dry film resist 4. it can.
次に、基板1の表面1aおよび基板1の表面1a側の永久レジスト3を保護フィルム7で覆う(図1(c)参照)。
Next, the
次に、基板1を裏面1b側からエッチングして、基板1の所定の位置に孔部(例えば治具穴や切断用スリット)1Aを形成する(図1(c)参照)。この孔部1Aは、基板1を位置決めしたり、基板1を搬送したりするために用いられる。
Next, the
次に、基板1の裏面側に設けられたエッチング用レジスト4を剥膜する(図1(d)参照)。その後、基板1の表面1a側に設けられた保護フィルム7を剥離する。
Next, the etching resist 4 provided on the back side of the
図1(d)において、基板1の表面1a側に設けられた永久レジスト3はそのまま残る。
In FIG. 1D, the permanent resist 3 provided on the
次に図1(e)に示すように、基板1の表面1aのうち、永久レジスト3の第1開口3aおよび永久レジスト3上に配線層11を形成する。この場合、基板1の表面1aにインクジェット用ノズル12からAgナノインクをインクジェット法を用いて塗布し、Agナノインクを永久レジスト3の第1開口3a内に充てんするとともに、Agナノインクを永久レジスト3上に所望配線パターンをもって塗布する(図5)。この場合、Agナノインクとしては、例えば、粒子径が5〜12nmのハリマ化成製HPS−JLのようなAgナノインクを用いることができる。
Next, as shown in FIG. 1E, a
その後、基板1の表面1a上のうち、永久レジスト3の第1開口3a内に充てんされ、かつ永久レジスト3上に所望配線パターンをもって塗布されたAgナノインクを焼成する。この時の焼成時間は15分、焼成温度は300℃となっている。
Thereafter, the Ag nano-ink filled in the
Agナノインクを焼成することにより、永久レジスト3の第1開口3a内に充てんされ、かつ永久レジスト3上に所望配線パターンをもって形成された配線層11が得られる。
By firing the Ag nano ink, the
このようにして、本発明による半導体装置用基板10が得られる。
Thus, the
樹脂封止型半導体装置の製造方法
次に、図2(a)−(f)を用いて、上述のようにして製造された半導体装置用基板10を使用して、樹脂封止型半導体装置を製造する方法について説明する。
Method for Manufacturing Resin Sealed Semiconductor Device Next, referring to FIGS. 2A to 2F, a resin sealed semiconductor device is manufactured using the
まず、上述のようにして製造された半導体装置用基板10を準備する(図2(a)参照)。この場合、半導体装置用基板10の永久レジスト3上に形成された配線層11は、複数の部分を含む。
First, the
次に、半導体装置用基板10の基板1上に形成された配線層11のうち所望部分の上方側にダイアタッチフィルム35を介して半導体素子50を載置する(図2(b)参照)。このような構成は、言い換えれば、半導体素子50の下方側(他方側)に配線部11を配置した構成となっている。
Next, the
次に、ワイヤ(内部接続部)30によって、半導体素子50と配線層11の他の部分とを接続する(図1(b)参照)。
Next, the
次に、永久レジスト3、配線層11、半導体素子50、およびワイヤ30を樹脂材料からなる樹脂封止部40によって封止する(図2(c)参照)。
Next, the permanent resist 3, the
次に、基板1をエッチングによって除去する(図2(d)参照)。このように基板1を除去することによって、永久レジスト3の第1開口3a内に充てんされていた配線層11が外方に露出される。基板1が銅もしくは銅合金の場合、エッチング液としてアンモニア系エッチング液を用いることで、永久レジスト3の第1開口3a内に充てんされていたAgからなる配線層11を第1開口3a内に残したまま基板1を除去することができる。エッチングにより基板1を除去することにより、基板1の除去に際し機械的な引き剥がし力が不要となり、永久レジスト3および配線層11を封止樹脂部40から剥離させる危険を避けることができる。アンモニア系エッチング液としては塩化アンモニウムを主剤としたエッチング液を用いる。
Next, the
次に、永久レジスト3の第1開口3a内に充てんされ、外方へ露出する配線部11に下方に突出した半田ボール(外部接続部)25が接続される(図2(e)参照)。ここで、第1開口3a内の配線層11はAgにより形成されているので、第1開口3a内の配線層11に半田ボール25を容易に接続することができる。
Next, a solder ball (external connection portion) 25 protruding downward is connected to the
また、このように、下方に突出した半田ボール25を設けることによって、永久レジスト3の第1開口3a内に充てんされた配線層11を半田ボール25を介して、プリント配線板の配線などの外部部材(図示せず)と容易に電気的に接続することができる。
In addition, by providing the
なお、このとき、半田ボール25を設ける代わりに、無電解めっき法によって、永久レジスト3の第1開口3a内の配線層11から突出する厚みを持つめっき層を形成してもよい。
At this time, instead of providing the
次いで、複数の半導体装置をダイシング等により個片化する。 Next, the plurality of semiconductor devices are separated into pieces by dicing or the like.
以上のように本実施の形態によれば、Agナノインクをインクジェット法を用いて基板1上に塗布し、このAgナノインクを焼成することにより、永久レジスト3の第1開口3aに充てんされかつ永久レジスト3上に所望配線パターンをもって形成された配線層11を設けることができる。このように配線層11を煩雑な製版工程を経て、高価な貴金属を用いるめっき工程により作製する必要がないので、スループットの向上および製造コスト低減を図ることができる。また永久レジスト3の第1開口3aに充てんされた配線層3を永久レジスト3外方へ露出させつつ、永久レジスト3上の配線層11を永久レジスト3により絶縁して保護することができる。このためこの永久レジスト3を配線層11を電気的に絶縁して保護する絶縁保護層として用いることができ、配線層11を電気的に保護するために、別個に絶縁性保護フィルムを設ける必要はない。
As described above, according to the present embodiment, Ag nanoink is applied onto the
また永久レジスト3の第1開口3a内および永久レジスト3上にAgナノインクを塗布して配線層11を形成するとともに、この永久レジスト3を剥離することなく上述のように配線層11の絶縁保護層として用いることができるので、永久レジスト3の有効利用を図ることができる。
Further, the Ag nano-ink is applied in the
なお、上記実施の形態において、基板1に孔部1Aを形成した後で、基板1上の永久レジスト3の第1開口3a内および永久レジスト3上にAgナノインクを塗布して配線層11を形成する例を示したが(図1(c)〜(d))、これに限らず基板1に孔部1Aを形成する前に基板1上の永久レジスト3の第1開口3a内および永久レジスト3上にAgナノインクを塗布して配線層11を形成し、その後に基板1にエッチングを施して孔部1Aを形成してもよいが、焼成後のレジスト剥膜性を考慮すると前述の順による製造方法がよりよい。
In the above embodiment, after the
1 基板
1a 表面
1b 裏面
1A 孔部
3 永久レジスト
3a 第1開口
3A 第1パターン
4 エッチング用レジスト
4a 第2開口
4A 第2パターン
7 保護フィルム
10 半導体装置用基板
10A 樹脂封止型半導体装置
11 配線層
11A 配線パターン
12 インクジェット用ノズル
25 半田ボール(外部接続部)
30 ワイヤまたはバンプ(内部接続部)
35 絶縁性接着剤層(ダイアタッチフィルム)
40 樹脂封止部
50 半導体素子
DESCRIPTION OF
30 Wire or bump (internal connection)
35 Insulating adhesive layer (die attach film)
40
Claims (4)
基板の表面に第1開口をもつ第1パターンの永久レジストを設ける工程と、
基板の表面のうち永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層を金属含有インクを用いたインクジェット法により設ける工程と、
上記形成された配線層を焼成する工程と、を備え、
基板の裏面に第2開口をもつ第2パターンのエッチング用レジストをさらに設け、
基板の表面を保護フィルムで覆いながら、基板の裏面側からエッチング用レジストを用いてエッチングを施すことにより基板に孔部を成形し、
基板の表面に配線層を形成する工程が、エッチングを施して基板の孔部を成形した後に行われることを特徴とする半導体装置用基板の製造方法。 Preparing a metal substrate;
Providing a first pattern of permanent resist having a first opening on the surface of the substrate;
Providing a wiring layer filled in the first opening of the permanent resist on the surface of the substrate and having a desired wiring pattern formed on the permanent resist by an ink jet method using a metal-containing ink;
Firing the formed wiring layer, and
A second pattern etching resist having a second opening on the back surface of the substrate;
While covering the surface of the substrate with a protective film, forming a hole in the substrate by performing etching using a resist for etching from the back side of the substrate,
A method of manufacturing a substrate for a semiconductor device, wherein the step of forming a wiring layer on the surface of the substrate is performed after etching is performed to form holes in the substrate.
基板の表面に第1開口をもつ第1パターンの永久レジストを設ける工程と、
基板の表面のうち永久レジストの第1開口内に充てんされ、かつ永久レジスト上に所望配線パターンをもって形成された配線層を金属含有インクを用いたインクジェット法により設ける工程と、
上記形成された配線層を焼成する工程と、
配線層上に半導体素子を搭載する工程と、
永久レジストと半導体素子と配線層を樹脂封止部によって封止する工程と、
基板を除去し、これにより永久レジストの第1開口から配線層が露出する工程と、を備え、
基板の裏面に第2開口をもつ第2パターンのエッチング用レジストを設け、
基板の表面を保護フィルムで覆いながら、基板の裏面側からエッチング用レジストを用いてエッチングを施すことにより基板に孔部を成形し、
基板の表面に配線層を形成する工程が、エッチングを施して基板の孔部を成形した後に行われることを特徴とする樹脂封止型半導体装置の製造方法。 Preparing a metal substrate;
Providing a first pattern of permanent resist having a first opening on the surface of the substrate;
Providing a wiring layer filled in the first opening of the permanent resist on the surface of the substrate and having a desired wiring pattern formed on the permanent resist by an ink jet method using a metal-containing ink;
Firing the formed wiring layer;
Mounting a semiconductor element on the wiring layer;
Sealing the permanent resist, the semiconductor element, and the wiring layer with a resin sealing portion;
Removing the substrate, thereby exposing the wiring layer from the first opening of the permanent resist, and
Providing a second pattern etching resist having a second opening on the back surface of the substrate;
While covering the surface of the substrate with a protective film, forming a hole in the substrate by performing etching using a resist for etching from the back side of the substrate,
A method of manufacturing a resin-encapsulated semiconductor device, wherein the step of forming a wiring layer on a surface of a substrate is performed after etching is performed to form a hole in the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012263194A JP6146642B2 (en) | 2012-11-30 | 2012-11-30 | Manufacturing method of substrate for semiconductor device and manufacturing method of resin-encapsulated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014110292A JP2014110292A (en) | 2014-06-12 |
| JP6146642B2 true JP6146642B2 (en) | 2017-06-14 |
Family
ID=51030768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012263194A Expired - Fee Related JP6146642B2 (en) | 2012-11-30 | 2012-11-30 | Manufacturing method of substrate for semiconductor device and manufacturing method of resin-encapsulated semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6146642B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084949A (en) * | 2006-09-26 | 2008-04-10 | Toppan Printing Co Ltd | Manufacturing method of semiconductor package |
| JP4984253B2 (en) * | 2007-12-25 | 2012-07-25 | 大日本印刷株式会社 | Manufacturing method of semiconductor device and manufacturing method of substrate for semiconductor device |
| US8643165B2 (en) * | 2011-02-23 | 2014-02-04 | Texas Instruments Incorporated | Semiconductor device having agglomerate terminals |
-
2012
- 2012-11-30 JP JP2012263194A patent/JP6146642B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014110292A (en) | 2014-06-12 |
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