JP6154582B2

JP6154582B2 - 半導体装置およびその製造方法

Info

Publication number: JP6154582B2
Application number: JP2012134998A
Authority: JP
Inventors: 昂男鍜治; 佐々木　克仁; 克仁佐々木; 貴章古平; 祐樹土井; 美奈子折津
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-06-14
Filing date: 2012-06-14
Publication date: 2017-06-28
Anticipated expiration: 2032-06-14
Also published as: US20130334655A1; CN103515288A; JP2013258374A; CN103515288B; US8742537B2

Description

本発明は、半導体装置およびその製造方法に関し、特に、素子分離用のトレンチ構造を備える半導体装置およびその製造方法に関する。

素子分離用のトレンチ構造を備える半導体装置が種々提案されている。

特開２００９−１６４６０９号公報特開２００３−３０３８３０号公報特開２００１−１９９１９１号公報

本発明者達が、このような素子分離用のトレンチ構造を備える半導体装置を鋭意研究した結果、次の問題があることを見出した。すなわち、素子分離用のトレンチ構造を２次元的に集合させて配置すると、集合して配置されたトレンチ構造に隣接したトレンチにクラックが発生するという問題があることを見出した。

本発明の主な目的は、集合して配置された素子分離用トレンチ構造に隣接したトレンチにクラックが発生するのを防止できる半導体装置およびその製造方法を提供することにある。

本発明の一態様によれば、
半導体基板と、
前記半導体基板の一主面に第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、
前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、
前記第１の素子形成領域に形成された第１の半導体素子と、
前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、
前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、
前記第２の素子形成領域に形成された第２の半導体素子と、
前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、第３のトレンチ構造を含む応力緩和構造と、
を備える半導体装置が提供される。

また、本発明の他の態様によれば、
半導体基板と、
前記半導体基板の一主面に第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、
前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、
前記第１の素子形成領域に形成された第１の半導体素子と、
前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、
前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、
前記第２の素子形成領域に形成された第２の半導体素子と、
を備え、
前記第２の素子分離用トレンチ構造は、前記第１の素子分離用トレンチ構造から前記第２の素子分離用トレンチに向かう方向に垂直な方向に対して角度θ（０°＜θ＜９０°）傾いて前記一主面に形成されたトレンチを備える半導体装置が提供される。

本発明のさらに他の態様によれば、
第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、第３のトレンチ構造を含む応力緩和構造と、を備える構造体を半導体基板の一主面に形成する工程と、
その後、前記第１の素子形成領域に第１の半導体素子を形成し、前記第２の素子形成領域に第２の半導体素子を形成する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、集合して配置された素子分離用トレンチ構造に隣接したトレンチにクラックが発生するのを防止できる半導体装置およびその製造方法が提供される。

図１は、本発明の第１〜第４の実施の形態の半導体装置を説明するための概略平面図である。図２は、図１の概略部分拡大図である。図３は、図２のＡ部の概略部分拡大図である。図４は、図２のＢＢ線概略断面図である。図５は、比較のための半導体装置の問題を説明するための概略平面図である。図６は、本発明の第２の実施の形態の半導体装置を説明するための概略部分拡大平面図である。図７は、図６のＣＣ線概略断面図である。図８は、本発明の第３の実施の形態の半導体装置を説明するための概略部分拡大平面図である。図９は、図８のＣＣ線概略断面図である。図１０は、本発明の第４の実施の形態の半導体装置を説明するための概略部分拡大平面図である。図１１は、図１０のＣＣ線概略断面図である。図１２は、本発明の第５の実施の形態の半導体装置を説明するための概略部分拡大平面図である。図１３は、本発明の第１〜第４の実施の形態の半導体装置において、素子形成領域に好適に形成されるバイポーラトランジスタを説明するための概略断面図である。図１４は、本発明の第１〜第５の実施の形態の半導体装置において、素子形成領域に好適に形成されるＭＯＳトランジスタを説明するための概略断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

図１を参照すれば、本発明の好ましい第１〜第４の実施の形態の半導体装置１では、半導体チップ１０の周辺部の４辺に、Ｉ／Ｏ素子用の素子分離用トレンチ構造２０がそれぞれ設けられ、中央部には、素子分離用トレンチ構造３０が設けられている。素子分離用トレンチ構造２０では、素子分離用トレンチ２２に囲まれた領域がＩ／Ｏ素子用の素子形成領域２６となる。隣接する素子形成領域２６同士で、隣接する素子形成領域２６間の素子分離用トレンチ２４を共有している。素子分離用トレンチ構造２０は、Ｉ／Ｏ素子用なので、素子形成領域２６は、中央部の素子分離用トレンチ構造３０の素子形成領域よりも大きい。

中央部の素子分離用トレンチ構造３０の素子形成領域３８、３９はＩ／Ｏ素子用の素子分離用トレンチ構造２０の素子形成領域２６よりも小さく、集合して配置された素子形成領域３８、３９は密集している。素子分離用トレンチ構造３０では、素子分離用トレンチ構造３２と素子分離用トレンチ構造３４とが交互に配置されている。

素子分離用トレンチ構造３２の素子分離用トレンチ３６は、Ｙ方向に延在する素子分離用トレンチ３６１、３６２と、Ｘ方向に延在する素子分離用トレンチ３６３とを備えている。なお、Ｘ方向とＹ方向は直交している。素子分離用トレンチ３６１、３６２と、素子分離用トレンチ３６３、３６３とで囲まれた領域が素子形成領域３８となる。隣接する素子形成領域３８同士で、隣接する素子形成領域３８間の素子分離用トレンチ３６３を共有している。素子分離用トレンチ構造３２では、素子形成領域３８はＹ方向に一列に並設されている。

素子分離用トレンチ構造３４の素子分離用トレンチ３６は、Ｙ方向に延在する素子分離用トレンチ３６１、３６２と、Ｘ方向に延在する素子分離用トレンチ３６４とを備えている。素子分離用トレンチ３６１、３６２と、素子分離用トレンチ３６４、３６４とで囲まれた領域が素子形成領域３９となる。隣接する素子形成領域３９同士で、隣接する素子形成領域３９間の素子分離用トレンチ３６４を共有している。素子分離用トレンチ構造３４では、素子形成領域３９はＹ方向に一列に並設されている。素子分離用トレンチ構造３２の素子形成領域３８と素子分離用トレンチ構造３４の素子形成領域３９とは、素子形成領域３８と素子形成領域３９との間の素子分離用トレンチ３６１または素子分離用トレンチ３６２を共有している。素子分離用トレンチ構造３２の素子分離用トレンチ３６３と、素子分離用トレンチ構造３４の素子分離用トレンチ３６４とは、Ｙ方向で交互に配置されている。素子分離用トレンチ３６３と素子分離用トレンチ３６１または素子分離用トレンチ３６２とはＴ字状に交差し、素子分離用トレンチ３６４と素子分離用トレンチ３６１または素子分離用トレンチ３６２とはＴ字状に交差している。Ｔ字状に交差した構造とすることによって、交差した部分の素子分離用トレンチの埋め込み性が十字状に交差したものよりも良くなる。

半導体チップ１０の中央部の素子分離用トレンチ構造３０と、周辺部の４辺に配置されたＩ／Ｏ素子用の素子分離用トレンチ構造２０との間には、応力緩和構造４０がそれぞれ設けられている。換言すると、素子分離用トレンチ構造３０の外周のうち、Ｉ／Ｏ素子用の素子分離用トレンチ構造２０が対向する箇所に、素子分離用トレンチ構造３０とＩ／Ｏ素子用の素子分離用トレンチ構造２０に沿って応力緩和構造４０が設けられている。

（第１の実施の形態）
図２を参照すれば、本実施の形態では、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間に設ける応力緩和構造４０として、波型トレンチパターン構造４１０を設けている。波型トレンチパターン構造４１０は、Ｘ方向から反時計回りに角度θ１傾いたトレンチ４１２と、Ｘ方向から時計回りに角度θ２傾いたトレンチ４１４とを備えている。０°＜θ１＜９０°であり、０°＜θ２＜９０°である。トレンチ４１２とトレンチ４１４は、素子分離用トレンチ構造３０の素子分離用トレンチ３６１、３６２、３６３、３６４と水平および垂直にならないよう配置する。θ１とθ２は、４５°が好ましい。４５°であれば、Ｘ方向、Ｙ方向の両方に応力（ストレス）を均一に分散させることができる。トレンチ４１２と、トレンチ４１４の各寸法は、好ましくは、例えば短辺方向の幅Ｗは、１μｍ程度、長辺方向の幅Ｌは、４μｍ以上、深さは１０μｍ以上、素子分離用トレンチ構造３０との間隔Ｓは２μｍ以上である。

図４を参照すれば、シリコン基板１００の一主面１０１に素子分離用トレンチ３６が形成されている。シリコン基板１００の一主面１０１および素子分離用トレンチ３６の側面および底面は熱酸化等により形成したシリコン酸化膜１１０で覆われている。シリコン酸化膜１１０で覆われた素子分離用トレンチ３６内には、ＣＶＤ法等で埋め込まれたシリコン酸化膜１２０が形成されている。シリコン酸化膜１２０は、ＣＶＤ法等で全面に形成後、平坦化処理を行いシリコン基板１００の一主面１０１上の膜は除去されている。素子分離用トレンチ３６の寸法は、例えば深さは１０μｍ以上、幅は１μｍ程度、隣接する素子分離用トレンチ３６との間隔は２μｍ以上である。この寸法は、素子分離用トレンチ３６１、３６２、３６３、３６４に当てはまる。なお、このようなディープトレンチは、素子分離目的だけでなく、パッドの下に密集して配置し、パッドと基板間の容量を低減する目的にも使用される。また、応力緩和構造４０のトレンチ４１２とトレンチ４１４も同様な構造を備えている。すなわち、シリコン基板１００の一主面１０１にトレンチ４１２、４１４が形成されている。シリコン基板１００の一主面１０１およびトレンチ４１２、４１４の側面および底面は熱酸化等により形成したシリコン酸化膜１１０で覆われている。シリコン酸化膜１１０で覆われたトレンチ４１２、４１４内には、ＣＶＤ法等で埋め込まれたシリコン酸化膜１２０が形成されている。さらに、素子分離用トレンチ構造２０も同様な構造を備えている。すなわち、シリコン基板１００の一主面１０１に素子分離用トレンチ２２が形成されている。シリコン基板１００の一主面１０１および素子分離用トレンチ２２の側面および底面は熱酸化等により形成したシリコン酸化膜１１０で覆われている。シリコン酸化膜１１０で覆われた素子分離用トレンチ２２内には、ＣＶＤ法等で埋め込まれたシリコン酸化膜１２０が形成されている。

素子形成領域３８、３９が密集し、素子分離用トレンチ３６（３６１、３６２、３６３、３６４）が密集して配置された素子分離用トレンチ構造３０では、アニール等の熱処理でシリコン酸化膜１２０が収縮して、シリコン基板１１０がシリコン酸化膜１２０からストレス２１０を受ける。このストレスの影響は、素子分離用トレンチ３６（３６１、３６２、３６３、３６４）が密集している程大きくなる。そのため、図５に示すように、素子分離用トレンチ構造３０の外側で、ストレスがピークとなり、素子分離用トレンチ構造３０に隣接した素子分離用トレンチ構造２０の素子分離用トレンチ２２にストレス２１０が集中し、クラック４００が発生してしまう。

図３を参照すれば、本実施の形態では、上述のように、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間に応力緩和構造４０として、波型トレンチパターン構造４１０を設けている。波型トレンチパターン構造４１０は、Ｘ方向から反時計回りに角度θ１傾いたトレンチ４１２と、Ｘ方向から時計回りに角度θ２傾いたトレンチ４１４とを備えている。従って、素子分離用トレンチ構造２０が素子分離用トレンチ構造３０から受けるストレス２１０を、トレンチ４１２によって、トレンチ４１２に平行な成分２１１と垂直な成分２１２に分散させることができ、トレンチ４１４によって、トレンチ４１４に平行な成分２１４と垂直な成分２１３に分散させることができる。例えば、θ１、θ２が４５°であれば、ストレス２１１〜２１４はストレス２１０の約０．７倍となる。その結果、素子分離用トレンチ構造３０によるストレスによって、素子分離用トレンチ構造２０にクラックが発生するのを防止できる。

次に、本実施の形態の半導体装置１の製造方法を説明する。図１、図４を参照すれば、まず、シリコン基板１００の一主面１０１に素子分離用トレンチ２２、素子分離用トレンチ３６およびトレンチ４１２、４１４を形成する。その後、シリコン基板１００の一主面１０１、素子分離用トレンチ２２の側面および底面、素子分離用トレンチ３６の側面および底面およびトレンチ４１２、４１４の側面および底面に熱酸化等によりシリコン酸化膜１１０を形成する。その後、全面にＣＶＤ法等でシリコン酸化膜１２０を形成する。その後、平坦化処理を行いシリコン基板１００の一主面１０１上のシリコン酸化膜１２０を除去し、シリコン酸化膜１１０で覆われた素子分離用トレンチ２２内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われた素子分離用トレンチ３６内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われたトレンチ４１２、４１４内にシリコン酸化膜１２０を埋め込んだ構造とする。その後、素子形成領域３８、３９にバイポーラトランジスタやＭＯＳトレンジスタ等を形成する。

（第２の実施の形態）
図６を参照すれば、本実施の形態では、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間に設ける応力緩和構造４０として、シリコン窒化膜４２０を設けている。図７に示すように、シリコン窒化膜４２０は、シリコン基板１００に対し圧縮方向のストレス２２０を与える圧縮応力付与構造の一例である。シリコン窒化膜４２０は、シリコン基板１００の一主面１０１上に熱酸化等により形成されたシリコン酸化膜１１０上に形成されている。シリコン窒化膜４２０は、例えばＣＶＤ法を用いて、素子分離用トレンチ３６の埋め込みからアニール等の熱処理の間に形成する。好ましくは、シリコン窒化膜４２０の膜厚は１０００Å以上、幅は１μｍ以上、素子分離用トレンチ構造３０と素子分離用トレンチ構造２０との間隔は１μｍ以下である。

シリコン基板１００に対し圧縮方向のストレス２２０を与えるシリコン窒化膜４２０を素子分離用トレンチ構造３０と素子分離用トレンチ構造２０との間に設けることで、シリコン窒化膜４２０によりシリコン基板１００に対し圧縮方向のストレス２２０を与える。このストレス２２０が、素子分離用トレンチ構造２０が素子分離用トレンチ構造３０から受けるストレス２１０と逆方向のストレスとして働くため、ストレス２２０によって、素子分離用トレンチ構造２０が素子分離用トレンチ構造３０から受けるストレス２１０が緩和され、クラックの発生を防止できる。

次に、本実施の形態の半導体装置１の製造方法を説明する。図１、図６、図７を参照すれば、まず、シリコン基板１００の一主面１０１に素子分離用トレンチ２２および素子分離用トレンチ３６を形成する。その後、シリコン基板１００の一主面１０１、素子分離用トレンチ２２の側面および底面および素子分離用トレンチ３６の側面および底面に熱酸化等によりシリコン酸化膜１１０を形成する。その後、全面にＣＶＤ法等でシリコン酸化膜１２０を形成する。その後、平坦化処理を行いシリコン基板１００の一主面１０１上のシリコン酸化膜１２０を除去し、シリコン酸化膜１１０で覆われた素子分離用トレンチ２２内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われた素子分離用トレンチ３６内にシリコン酸化膜１２０を埋め込んだ構造とする。その後、例えばＣＶＤ法を用いてシリコン窒化膜を形成し、その後、所定のパターンに加工してシリコン窒化膜４２０を形成する。その後、素子形成領域３８、３９にバイポーラトランジスタやＭＯＳトレンジスタ等を形成する。

（第３の実施の形態）
図８を参照すれば、本実施の形態では、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間に設ける応力緩和構造４０として、幅広ダミートレンチ構造４３０を設けている。図９を参照すれば、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間のシリコン基板１００の一主面１０１にトレンチ４２が形成されている。シリコン基板１００の一主面１０１およびトレンチ４２の側面および底面は熱酸化等により形成したシリコン酸化膜１１０で覆われている。シリコン酸化膜１１０で覆われたトレンチ４２内には、ＣＶＤ法等で埋め込まれたシリコン酸化膜１２０が形成されている。本実施の形態のトレンチ４２の幅は、シリコン酸化膜１１０で覆われた素子分離用トレンチ３６（３６１、３６２、３６３、３６４）（図４参照）内にシリコン酸化膜１２０が埋め込まれる条件にてシリコン酸化膜１２０を形成した場合に、トレンチ４２内のシリコン酸化膜１２０に幅０．１μｍ程度の開口した隙間１２４が形成されるような幅とする。

トレンチ４２内のシリコン酸化膜１２０は、隙間１２４が存在するので、アニール等の熱処理時に素子分離用トレンチ３６が密集している素子分離用トレンチ構造３０内のシリコン酸化膜１２０が収縮することで起こる素子分離用トレンチ構造３０からのストレス２１０を受けず、また、トレンチ４２内のシリコン酸化膜１２０が矢印２３０の方向に収縮することによるストレスも発生しない。従って、素子分離用トレンチ構造２０がストレスを受けることがなく、素子分離用トレンチ構造２０にクラックが発生することを防止できる。また、トレンチ４２は、素子分離用トレンチ構造３０の素子分離用トレンチ３６および素子分離用トレンチ構造２０の素子分離用トレンチ２２と同時に形成でき、トレンチ４２内のシリコン酸化膜１１０は、素子分離用トレンチ３６内のシリコン酸化膜１２０およびの素子分離用トレンチ２２内のシリコン酸化膜１２０と同時に形成でき、トレンチ４２内のシリコン酸化膜１２０は、素子分離用トレンチ３６内のシリコン酸化膜１２０およびの素子分離用トレンチ２２内のシリコン酸化膜１２０と同時に形成できるので、工程を追加することなく、幅広ダミートレンチ構造４３０を形成できる利点がある。なお、隙間１２４は、配線工程までに、換言すれば応力を緩和した後に、例えばゲートポリコン形成時ではポリシリコンにより埋め込まれる、もしくは隙間１２４の開口部が塞がれるため、隙間１２４に基づく段差による配線形成時の影響は無い。すなわち、素子分離用トレンチ３６は、シリコン酸化膜とポリシリコンという異なる材料によって埋め込まれる。

次に、本実施の形態の半導体装置１の製造方法を説明する。図１、図８、図９を参照すれば、まず、シリコン基板１００の一主面１０１に素子分離用トレンチ２２、素子分離用トレンチ３６およびトレンチ４２を形成する。その後、シリコン基板１００の一主面１０１、素子分離用トレンチ２２の側面および底面、素子分離用トレンチ３６の側面および底面およびトレンチ４２の側面および底面に熱酸化等によりシリコン酸化膜１１０を形成する。その後、全面にＣＶＤ法等でシリコン酸化膜１２０を形成する。その後、平坦化処理を行いシリコン基板１００の一主面１０１上のシリコン酸化膜１２０を除去し、シリコン酸化膜１１０で覆われた素子分離用トレンチ２２内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われた素子分離用トレンチ３６内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われたトレンチ４２内にシリコン酸化膜１２０を埋め込んだ構造とする。この際、トレンチ４２は素子分離用トレンチ３６および素子分離用トレンチ２２よりも幅広であり、トレンチ４２内のシリコン酸化膜１２２に隙間１２４が形成される。その後、素子形成領域３８、３９にバイポーラトランジスタやＭＯＳトレンジスタ等を形成する。ＭＯＳトレンジスタを形成する場合を例にとると、ゲートポリコン形成時に、隙間１２４はポリシリコンにより埋め込まれる、もしくは隙間１２４の開口部がポリシリコンにより塞がれる。

（第４の実施の形態）
図１０を参照すれば、本実施の形態では、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間に設ける応力緩和構造４０として、ダミートレンチ構造４４０を設けている。図１１を参照すれば、素子分離用トレンチ構造３０と、素子分離用トレンチ構造２０との間のシリコン基板１００の一主面１０１にトレンチ４４が形成されている。シリコン基板１００の一主面１０１上、素子分離用トレンチ構造３０の素子分離用トレンチ３６内および素子分離用トレンチ構造２０の素子分離用トレンチ２２内にはシリコン酸化膜１１０が形成され、素子分離用トレンチ３６内および素子分離用トレンチ２２内にはシリコン酸化膜１２０が埋め込まれているが、トレンチ４４内には、シリコン酸化膜１１０およびシリコン酸化膜１２０は形成されていない。トレンチ４４内は空隙となっている。素子分離用トレンチ３６内および素子分離用トレンチ２２内にシリコン酸化膜１１０を形成し、シリコン酸化膜１２０で埋め込んだ後であって、かつ例えばアニール等の熱処理の前にホトリソグラフィーおよび異方性エッチングにてトレンチ４４を形成する。トレンチ４４の深さは素子分離用トレンチ３６内および素子分離用トレンチ２２の深さの半分程度、トレンチ４４の幅は、アニール等の熱処理後の工程(例えばゲートポリシリコン形成時のポリシリコン埋め込み工程)にてトレンチ４４が十分に埋め込まれる、またはトレンチ４４開口部が十分に塞がる幅とする。そのため、段差による配線形成時の影響は無い。

トレンチ４４の素子分離用トレンチ構造３０側の側面４４１は、アニール等の熱処理時に素子分離用トレンチ３６内のシリコン酸化膜１２０が収縮することで起こる素子分離用トレンチ構造３０からストレス２４０を受けるが、トレンチ４４の素子分離用トレンチ構造２０側の側面４４２は、素子分離用トレンチ構造３０からのストレスを受けないため、素子分離用トレンチ構造３０からのストレスが素子分離用トレンチ構造２０にかかることは無い。

次に、本実施の形態の半導体装置１の製造方法を説明する。図１、図１０、図１１を参照すれば、まず、シリコン基板１００の一主面１０１に素子分離用トレンチ２２および素子分離用トレンチ３６を形成する。その後、シリコン基板１００の一主面１０１、素子分離用トレンチ２２の側面および底面および素子分離用トレンチ３６の側面および底面に熱酸化等によりシリコン酸化膜１１０を形成する。その後、全面にＣＶＤ法等でシリコン酸化膜１２０を形成する。その後、平坦化処理を行いシリコン基板１００の一主面１０１上のシリコン酸化膜１２０を除去し、シリコン酸化膜１１０で覆われた素子分離用トレンチ２２内にシリコン酸化膜１２０を埋め込み、シリコン酸化膜１１０で覆われた素子分離用トレンチ３６内にシリコン酸化膜１２０を埋め込んだ構造とする。その後、ホトリソグラフィーおよび異方性エッチングにてトレンチ４４を形成する。その後、素子形成領域３８、３９にバイポーラトランジスタやＭＯＳトレンジスタ等を形成する。ＭＯＳトレンジスタを形成する場合を例にとると、ゲートポリコン形成時に、トレンチ４４はポリシリコンにより埋め込まれる、もしくはトレンチ４４の開口部がポリシリコンにより塞がれる。
（第５の実施の形態）

図１２を参照すれば、本発明の好ましい第５の実施の形態の半導体装置２では、素子分離用トレンチ構造３０と、Ｉ／Ｏ素子用の素子分離用トレンチ構造５０とを備えている。素子分離用トレンチ構造３０は第１の実施の形態と同じ構造なので、説明は省略する。素子分離用トレンチ構造５０では、素子分離用トレンチ５２に囲まれた領域がＩ／Ｏ素子用の素子形成領域５８となる。素子分離用トレンチ構造５０は、Ｉ／Ｏ素子用なので、素子形成領域５８は、中央部の素子分離用トレンチ構造３０の素子形成領域３８、３９よりも大きい。素子分離用トレンチ５２は互い直交するトレンチ５４と、トレンチ５６とを備えている。トレンチ５４は、Ｘ方向から反時計回りに角度θ３傾き、トレンチ５４は、Ｘ方向から時計回りに角度θ４傾いている。０°＜θ３＜９０°であり、０°＜θ４＜９０°である。θ３とθ４は、４５°が好ましい。４５°であれば、Ｘ方向、Ｙ方向の両方に応力（ストレス）を均一に分散させることができる。

このように、素子分離用トレンチ５２は、Ｘ方向から反時計回りに角度θ３傾いたトレンチ５４と、Ｘ方向から時計回りに角度θ４傾いたトレンチ５６とを備えている。従って、素子分離用トレンチ構造５０が素子分離用トレンチ構造３０から受けるストレスを、トレンチ５４によって、トレンチ５４に平行な成分と垂直な成分に分散させることができ、トレンチ５６によって、トレンチ５６に平行な成分と垂直な成分に分散させることができる。例えば、θ１、θ２が４５°であれば、素子分離用トレンチ構造５０が素子分離用トレンチ構造３０から受けるＹ方向のストレスを約０．７倍にすることができる。その結果、素子分離用トレンチ構造３０によるストレスによって、素子分離用トレンチ構造５０にクラックが発生するのを防止できる。

なお、シリコン基板の一主面に素子分離用トレンチ５２が形成されている。素子分離用トレンチ５２の側面および底面は熱酸化等により形成したシリコン酸化膜で覆われ、熱酸化等により形成したシリコン酸化膜１１０で覆われた素子分離用トレンチ５２内には、ＣＶＤ法等で埋め込まれたシリコン酸化膜が形成されている。

次に、本実施の形態の半導体装置２の製造方法を説明する。図１２を参照すれば、まず、シリコン基板の一主面に素子分離用トレンチ３６および素子分離用トレンチ５２を形成する。その後、シリコン基板の一主面、素子分離用トレンチ３６の側面および底面および素子分離用トレンチ２２の側面および底面に熱酸化等によりシリコン酸化膜を形成する。その後、全面にＣＶＤ法等でシリコン酸化膜を形成する。その後、平坦化処理を行いシリコン基板の一主面上のＣＶＤ法等で形成したシリコン酸化膜を除去し、熱酸化等により形成したシリコン酸化膜で覆われた素子分離用トレンチ３６内にＣＶＤ法等で形成したシリコン酸化膜を埋め込み、熱酸化等により形成したシリコン酸化膜で覆われた素子分離用トレンチ５２内にＣＶＤ法等で形成したシリコン酸化膜を埋め込んだ構造とする。その後、素子形成領域３８、３９にバイポーラトランジスタやＭＯＳトレンジスタ等を形成し、素子形成領域５８にＩ／Ｏ用の半導体素子を形成する。

上記の第１〜第５の実施の形態において、素子形成領域３８、３９には、バイポーラトランジスタやＭＯＳトランジスタが形成される。素子形成領域３８を例にとって説明するが、素子形成領域３９についても同様である。

図１３を参照すると、Ｎ⁻基板１３０上にＰ^――層１３１が形成されている。Ｐ^――層１３１の表面からＮ⁻基板１３０の途中に達して素子分離用トレンチ３６３が形成されている。素子分離用トレンチ３６３の下部のＮ⁻基板１３０にはチャンネルストッパ１５８が形成されている。素子分離用トレンチ３６３、３６３および素子分離用トレンチ３６１、３６２（図２、図８参照）に囲まれた領域が素子形成領域３８となる。Ｐ^――層１３１の表面にＮ⁻層１３２が形成されている。Ｐ^――層１３１には、Ｎ⁻層１３２と離間してＰ⁻層１３３が形成されている。Ｐ^――層１３１の表面にＬｏｃｏｓ酸化膜１３７が形成されている。Ｌｏｃｏｓ酸化膜１３７には、開口１４１、１４２、１４４が形成されている。開口１４１に露出するＮ⁻層１３２上にはＰ^＋層１３４が形成されている。開口１４２に露出するＮ⁻層１３２上にはＮ^＋層１３５が形成されている。開口１４４に露出するＰ⁻層１３３上にはＰ^＋層１３６が形成されている。Ｐ^＋層１３４はエミッタとして機能する。Ｎ⁻層１３２およびＮ^＋層１３５はベースとして機能する。Ｐ⁻層１３３上およびＰ^＋層１３６はコレクタとして機能する。Ｌｏｃｏｓ酸化膜１３７、Ｐ^＋層１３４、Ｎ^＋層１３５およびＰ^＋層１３６上には層間絶縁膜１５０が形成されている。層間絶縁膜１５０に設けられた貫通孔には、Ｐ^＋層１３４、Ｎ^＋層１３５およびＰ^＋層１３６にそれぞれ接続されたコンタクト１５１、１５２、１５３が形成されている。層間絶縁膜１５０上には、コンタクト１５１、１５２、１５３にそれぞれ接続されたメタル配線１５４、１５５、１５６が形成されている。

図１４を参照すると、Ｐ⁻基板１６０上にＮ^―層１６１が形成されている。Ｎ^―層１６１の表面からＰ⁻基板１６０の途中に達して素子分離用トレンチ３６３が形成されている。素子分離用トレンチ３６３の下部のＮ⁻基板１３０にはチャンネルストッパ１５９が形成されている。素子分離用トレンチ３６３、３６３および素子分離用トレンチ３６１、３６２（図２、図８参照）に囲まれた領域が素子形成領域３８となる。Ｎ^―層１６１の表面にＰ⁻層１６２、１６３が互いに離間して形成されている。Ｐ^―層１６２にはＰ層１６３が形成されている。Ｐ^―層１６４にはＰ層１６５が形成されている。Ｎ^―層１６１の表面にＬｏｃｏｓ酸化膜１６８形成されている。Ｌｏｃｏｓ酸化膜１６８には、開口１７１、１７２、１７３が形成されている。開口１７１に露出するＮ⁻層１６１上にはゲート酸化膜１６７が形成されている。開口１７２に露出するＰ層１６３上にはＰ^＋層１７４が形成されている。開口１７３に露出するＰ層１６５上にはＰ^＋層１７５が形成されている。Ｐ^―層１６２、Ｐ層１６３およびＰ^＋層１７４はソースとして機能する。Ｐ^―層１６４、Ｐ層１６５およびＰ^＋層１７５はドレインとして機能する。ゲート酸化膜１６７上にはゲート電極用ポリシリコン層１７６が形成され、ポリシリコン層１７６上には、ＷＳｉ１７７が形成され、ポリシリコン層１７６およびＷＳｉ１７７の側面にはサイドウォール１７８が形成されている。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１半導体装置
１０半導体チップ
２０Ｉ／Ｏ素子用の素子分離用トレンチ構造
２２素子分離用トレンチ
２６Ｉ／Ｏ素子用の素子形成領域
３０、３２、３４素子分離用トレンチ構造
３８、３９素子形成領域
３６、３６１、３６２、３６３、３６４素子分離用トレンチ
４０応力緩和構造
４２、４４、４１２、４１４トレンチ
１００シリコン基板
１０１一主面
１１０、１２０、１２２シリコン酸化膜
１２４隙間
２１０、２２０、２４０ストレス
４１０波型トレンチパターン構造
４２０シリコン窒化膜
４３０幅広ダミートレンチ構造
４４０ダミートレンチ構造

Claims

半導体基板と、
前記半導体基板の一主面に第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、
前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、
前記第１の素子形成領域に形成された第１の半導体素子と、
前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、
前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、
前記第２の素子形成領域に形成された第２の半導体素子と、
前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、第３のトレンチ構造を含む応力緩和構造と、
を備える半導体装置。
前記応力緩和構造は、前記第１の素子分離用トレンチに対して角度θ（０°＜θ＜９０°）傾いて前記一主面に形成されたトレンチを備えている請求項１記載の半導体装置。
半導体基板と、
前記半導体基板の一主面に第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、
前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、
前記第１の素子形成領域に形成された第１の半導体素子と、
前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、
前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、
前記第２の素子形成領域に形成された第２の半導体素子と、
前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、前記半導体基板に対して前記第１の絶縁物が与えるストレスと反対方向のストレスを与える材料を備えた応力緩和構造と、
を備える半導体装置。
前記応力緩和構造は、前記半導体基板の一主面に形成されたトレンチと、前記トレンチ内に形成された第３の絶縁物とを備え、前記第３の絶縁物には隙間が形成されている請求項１記載の半導体装置。
前記応力緩和構造は、前記半導体基板の一主面に形成され、内部に空隙を有するトレンチを備えている請求項１記載の半導体装置。
半導体基板と、
前記半導体基板の一主面に第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、
前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、
前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、
前記第１の素子形成領域に形成された第１の半導体素子と、
前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、
前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、
前記第２の素子形成領域に形成された第２の半導体素子と、
を備え、
前記第２の素子分離用トレンチ構造は、前記第１の素子分離用トレンチ構造から前記第２の素子分離用トレンチに向かう方向に垂直な方向に対して角度θ（０°＜θ＜９０°）傾いて前記一主面に形成されたトレンチを備える半導体装置。
第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、第３のトレンチ構造を含む応力緩和構造と、を備える構造体を半導体基板の一主面に形成する工程と、
その後、前記第１の素子形成領域に第１の半導体素子を形成し、前記第２の素子形成領域に第２の半導体素子を形成する工程と、
を備える半導体装置の製造方法。
前記応力緩和構造は、前記第１の素子分離用トレンチに対して角度θ（０°＜θ＜９０°）傾いて前記一主面に形成されたトレンチを備えている
請求項７記載の半導体装置の製造方法。
第１の素子分離用トレンチが２次元的に集合して配置された第１の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ構造から離間して配置された第２の素子分離用トレンチを備えた第２の素子分離用トレンチ構造と、前記第１の素子分離用トレンチ内に形成された第１の絶縁物と、前記第１の素子分離用トレンチに囲まれた複数の第１の素子形成領域と、前記第２の素子分離用トレンチ内に形成された第２の絶縁物と、前記第２の素子分離用トレンチに囲まれた第２の素子形成領域と、前記第１の素子分離用トレンチ構造と前記第２の素子分離用トレンチ構造との間に形成され、半導体基板に対して前記第１の絶縁物が与えるストレスと反対方向のストレスを与える材料を備えた応力緩和構造と、を備える構造体を前記半導体基板の一主面に形成する工程と、
その後、前記第１の素子形成領域に第１の半導体素子を形成し、前記第２の素子形成領域に第２の半導体素子を形成する工程と、
を備える半導体装置の製造方法。
前記応力緩和構造は、前記半導体基板の一主面に形成されたトレンチと、前記トレンチ内に形成された第３の絶縁物とを備え、前記第３の絶縁物には隙間が形成されている請求項７記載の半導体装置の製造方法。
前記応力緩和構造は、前記半導体基板の一主面に形成され、内部に空隙を有するトレンチを備えている請求項７記載の半導体装置の製造方法。