JP6155282B2

JP6155282B2 - パワー半導体モジュール及びこれを用いた電力変換装置

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Publication number: JP6155282B2
Application number: JP2014551810A
Authority: JP
Inventors: 真実国広; 石川　勝美; 勝美石川; 歩畑中; 徹増田; 景山　寛; 景山　　寛; 和俊小川
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Priority date: 2012-12-13
Filing date: 2012-12-13
Publication date: 2017-06-28
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Description

本発明は、パワー半導体モジュール及びこれを用いた電力変換装置に係わり、特に、多層の回路基板に適用したパワー半導体モジュールの構成に関する。

一般に、電流経路を対向させることによって、発生する磁束を相殺させ、回路基板のインダクタンスを低減させることは、従来から知られている。そして、回路基板を多層化し、表層配線と内層配線の電流を対向させて、回路基板のインダクタンスを低減する従来技術は、例えば特許文献１に開示されている。この特許文献１に記載された半導体装置では、グランドと電源の２層の配線が積層された配線基板において、電源（＋電流）とグランドライン（−電流）とに対向電流を流すことでインダクタンスを低減する構成が用いられている。

また、特許文献２に記載されたパワー半導体モジュールには、多層の配線基板において内層配線をグランド配線とする構成が示されている（特許文献２の図６を参照）。

特開２００１−１４４４４０号公報特開２００７−２３４６９０号公報

ところで、電力変換器で発生するスイッチングに伴う電力損失を低減するには、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）におけるスイッチングの高速化による高速駆動と、半導体モジュールへのワイドギャップ半導体素子（例．ＩＧＢＴとショットキーバリアダイオード）の搭載によるリカバリー電流の減少と、が有効である。

ここで、半導体素子の高速駆動時には高周波の電流振動が発生するが、これに対してはインダクタンスを低減することによって、電流振動を抑制することができる。また、ワイドギャップ半導体素子を搭載した大容量半導体モジュールを形成するには、当該ワイドギャップ半導体素子（ＳｉＣ、ＧａＮ）が歩留まりの点から小容量のものしか製造でき難い実情からすると、ワイドギャップ半導体素子を多数並列に実装することが必要である。

その際、搭載すべき半導体素子の数を一定とすると、一の回路基板に比較的少ない数の半導体素子を搭載した場合には回路基板の数を増加せざると得ず、この回路基板の数の増加は装置の大型化や駆動信号のばらつきにつながるおそれがある。そのため、回路基板あたりの半導体素子を多数搭載する（すなわち、回路基板の数を少なくする）ことの方が望ましい。

ところで、上記の特許文献１には、多層配線基板の積層構造において、電源ラインとグランドライン間の電流の大きさを略等しくし且つ電流の向きを逆とすることでインダクタンスの低減を図ることが開示されてはいるが、多層の配線基板上における半導体素子と接続端子との位置関係については特段の記載はない。特に、半導体素子の多並列実装時においては、配線基板のインダクタンスが低減する一方で、半導体素子間のインダクタンスのばらつきが大きくなり、わずかなインダクタンスばらつきが各半導体素子の負荷、発熱のばらつきに発展するおそれがある。また、半導体素子と接続端子の位置次第によっては、形成される電流ループが大きくなり、相殺する磁束数が少なくなってインダクタンスの低減にむすびつかないこととなる。

また、上記の特許文献２に示す構成においては、電源パタンから半導体素子を経由して形成される電流ループの大きさが不均一であるため、等価的にインダクタンスがばらついて電流ループの電流バランスがくずれることとなり、ループ毎の半導体素子の動作不安定と故障に結び付くこととなる。このように、特許文献２に開示の構成では、低インダクタンス基板において半導体素子を多数並列に実装した場合の課題である、半導体素子間のインダクタンスばらつき、電流アンバランスの影響を受けることとなる。

本発明の目的は、パワー半導体モジュールのインダクタンスを低減でき、且つ、多数並列に実装した半導体素子間の電流バランスを改善するパワー半導体モジュールを提供することにある。

上記目的を達成するために、本発明は主として以下のような構成を採用する。
少なくとも２層の絶縁層と２層の金属層とを有し、当該金属層間に当該絶縁層を介在させて積層構造とした矩形状の回路基板と、正極電流を流す正極側端子と、負極電流を流す負極側端子と、前記金属層の内で上層の金属層に載置された半導体素子と、を備えたパワー半導体モジュールであって、前記上層の金属層は、前記半導体素子に加えて前記正極側端子と電気的に接続されると共に、当該上層の金属層の下に配置された下層の金属層と電気的に接続され、前記下層の金属層は、前記負極側端子と電気的に接続され、前記正極側端子と前記負極側端子とは、前記回路基板上で近接した位置で対として前記回路基板の長辺方向に沿って複数設置され、前記上層の金属層は、前記回路基板の長辺方向の一端部から他端部に亘って延びる矩形状の金属箔を前記回路基板の短辺方向に複数並列して形成されており、前記半導体素子は、スイッチング素子とダイオードとから成ると共に、複数の前記金属箔のうち少なくともいずれかにおいて、その長辺方向に沿って複数並列して配置され、前記正極側端子及び前記負極側端子の対と当該対に対応する前記半導体素子とは、前記回路基板の短辺方向に沿ったパターンを形成して前記回路基板の長辺方向に沿って複数並列実装され、前記パターンは、前記回路基板の短辺方向に沿って複数並列配置された前記半導体素子によって成る列を２列含み、かつ前記正極側端子及び前記負極側端子の対が前記列同士の中間位置に対応する位置に設けられており、前記複数設置された前記正極側端子及び前記負極側端子の対のそれぞれと当該対に対応する前記半導体素子とを通る電流経路は、前記回路基板の短辺方向に沿って形成され、かつ互いに略同一の長さを有する構成とする。

本発明によれば、パワー半導体モジュールにおける低インダクタンス化と多数並列に実装した半導体素子間の電流バランスの改善を両立することができる。これによって、半導体素子に流れる電流振動を抑制することができるとともに、パワー半導体モジュールのスイッチングに伴う電力損失を低減することができる。

また、回路基板あたりの半導体素子の搭載数を増加することができ、小型かつ大容量の半導体モジュールを構成することができる。

本発明の実施形態に係るパワー半導体モジュールを構成する多数並列実装された半導体素子、正極側端子、負極側端子、回路基板の配置構成と、電流の流れと、を示す図である。本実施形態に係るパワー半導体モジュールを構成する多数並列実装された半導体素子と、正極側端子及び負極側端子と、における等価回路を示す図である。本実施形態に係るパワー半導体モジュールを構成する回路基板における対向する金属箔の長さ、幅、厚みと、インダクタンスとの関係を示す説明図である。本実施形態に関する多数並列実装された半導体素子と、正極側端子及び負極側端子と、の位置関係を示す図である。本実施形態に関する回路基板における金属箔の配置パターンの形状を示す図である。本実施形態に係るパワー半導体モジュールの全体構成を示す図である。本実施形態に係るパワー半導体モジュールに冷却機構を備えた電力変換装置を示す図である。本実施形態に係るパワー半導体モジュールに他の冷却機構を備えた電力変換装置を示す図である。

本発明の実施形態に係るパワー半導体モジュールについて、図面を参照しながら以下説明する。図１は本発明の実施形態に係るパワー半導体モジュールを構成する多数並列実装された半導体素子、正極側端子、負極側端子、回路基板の配置構成と、電流の流れと、を示す図である。図１において、１は回路基板、２は正極側端子、３は半導体素子、４は半導体素子及び正極側端子と電気的接続する金属箔、５は負極側端子、６は金属箔４及び負極側端子と電気的接続する金属箔、７は回路基板と放熱ベース１５を接続する金属箔、８は金属箔４と金属箔６を絶縁する絶縁材、９は金属箔６と金属箔７を絶縁する絶縁材、をそれぞれ表す。

図１において、回路基板１は、半導体素子３を戴置する金属箔４と、金属箔４と電気的に接続する金属箔６と、金属箔４と金属箔６を積層する絶縁材８と、放熱板１５（図６を参照）と接続する金属箔７と、金属箔６と金属箔７を積層する絶縁材９と、から成り立っていて、これらの各構成要素を積層接着させたものである。図１（１）には、回路基板１上の各構成要素の載置状態を平面図及び側面図として示し、図１（２）には、回路基板１上の各構成要素の載置状態を分解図として示している。

本実施形態に係るパワー半導体モジュールは、半導体素子３と、回路基板１と、正極電流を供給する正極側端子２と、負極電流を供給する負極側端子５と、放熱ベース１５（図６を参照）と、を基本的な構成としている。正極側端子２と負極側端子５とは、金属箔４，６上においてそれぞれ近接して配置され、回路基板１の長辺方向に２対以上設けられている（図示例では３対の端子２，５が長辺方向に並列実装されている）。図１において、半導体素子３は、ＩＧＢＴとダイオードから成り立って１つのアーム（スイッチ部）を形成しており、図１では上下に半導体素子３，３が図示されていて、いわゆる上下アーム直列回路が図示されている。そして、図示例ではこの上下アーム直列回路が６個並列に実装されている。

正極側端子２と負極側端子５との間に流れる電流は、回路基板１内において回路基板１の短辺方向の流れである。ここで、端子２，５間を流れる電流は、例えば、上アームのＩＧＢＴがオフ状態で且つ下アームのＩＧＢＴがオンになった時に流れるリカバリー電流である。そして、下アームには、インバータ回路として正常動作時の電流がリカバリー電流に重畳されている。

ここで、後述する図４（１）に示すように、正極側及び負極側端子２，５は、金属箔４上に戴置された半導体素子３の間に対応する位置に配置してもよく、また、図４（２）に示すように、各半導体素子３に対向する位置に配置してもよい。また、正極側及び負極側端子２，５の設置位置は回路基板１の基板端部に限定されず、回路基板１の長辺方向であればどこで並列実装してもよい。また、半導体素子３と金属箔４の接続については、ワイヤボンドだけでなく、リボンボンドやフリップチップ実装によってもよい。

図２は、本実施形態に係るパワー半導体モジュールを構成する多数並列実装された半導体素子と、正極側端子及び負極側端子と、における等価回路を示す図であり、図１に示す構成に対応する等価回路である。半導体素子は、そのスイッチのオフ時に、半導体素子の接合容量と寄生のインダクタンスにより、高周波の共振電流が発生し、この共振電流により電圧も振動する。ここで、高周波とは、パワー半導体モジュールを用いた電力変換器の出力周波数の最大値より１００倍以上大きい周波数のことである。

この共振電流はスイッチの遮断速度が大きいほど顕著になる。このため、シリコンを使用した半導体素子よりも、シリコンカーバイドやガリウムナイトライドのようなワイドギャップ半導体の方が電流の振動は大きくなり、電磁ノイズを引き起こすおそれがある。

そこで、電流振動の抑制には寄生インダクタンスの低減が有効であるが、図２に示すように、特に、一つの基板に半導体素子３を多数並列実装する場合においては（大容量の半導体モジュールを形成するために）、基板に戴置される半導体素子３間のインダクタンスのばらつきが、各半導体素子のスイッチのタイミングに影響を及ぼすという不都合が生じる。

本発明の実施形態によれば、金属箔４と金属箔６において、回路基板１の短辺方向（図１の図示例で紙面上下方向）に電流を流すことによって、回路基板１の長辺方向に電流を流した場合と対比すると、電流経路の長さが短く且つ電流経路の幅が広くなるため、金属箔４，６からなる導体に電流が流れる際に発生するインダクタンスを低減することができる（その理由は後述の図３で説明する）。

さらに、回路基板１上に電流を流す金属箔４と金属箔６が絶縁材８を介した積層構造となっているために、積層された金属箔４，６の表面のうち、他方の金属箔と対向する面において電流が集中（積層する金属箔では対向する金属面の側に電流が集中）し、対向して流れる電流の空隙が狭くなって、発生する磁束をより多く相殺することで、回路基板のインダクタンスを低減することができる（その理由は後述の図３で説明する）。

また、正極側端子２と負極側端子５の対を２つ以上設けることで（図１の図示例で３つ）、端子２，５から半導体素子３を経て形成される電流ループの大きさが均一化され、半導体素子３の間で発生するインダクタンスのばらつきを低減する効果がある。換言すると、半導体素子３を回路基板１に多数並列実装する場合に、図４に示すように、並列実装した半導体素子３毎に、又は２つの半導体素子毎に、端子２，５を設けることによって、それぞれの端子２，５からみた半導体素子の電流ループは、その大きさが均一化されていることになる（図１の例で、例えば左端の一対の端子のみで、６個の上下アームのリカバリー電流通路を形成するものと対比すると、電流ループの大きさが均一化される）。

以上説明したように、本実施形態によれば、低インダクタンス化と半導体素子間インダクタンスばらつき（電流アンバランスに結び付く）の低減を両立でき、スイッチングに伴う電力損失の低減、インダクタンス低減による共振周波数のずれがもたらすノイズの低減、跳ね上がり電圧の抑制だけでなく、各半導体素子のスイッチばらつきの抑制が可能となり、基板あたりに実装できる半導体素子の数を増加でき、かつ電力変換器を安全に駆動することができる。すなわち、電力変換器の安全駆動の意味は、各半導体素子への電流ループが不均一になると、一の半導体素子への過度のリカバリー電流の偏りによる当該半導体素子の故障確率が高くなることに比べて、多数並列実装時のそれぞれの半導体素子の電流ループを均一にすることで故障確率を低くして、長持ちさせることである。

特に、ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）のようなデバイスを用いて大容量半導体モジュールを構成する場合、小容量のチップを多並列で基板に実装する必要があるが、半導体素子間のインダクタンスのばらつき低減によって半導体素子毎の負荷や発熱の差を抑制できる。また、高速駆動のデバイスは、従来用いられていたＳｉよりも高速で遮断可能であるため、高速駆動に伴うｄＶ／ｄｔの増大によって電流の振動及び跳ね上がり電圧の増大が課題となっていたので、半導体素子間のインダクタンスのばらつき低減の効果は大きい。

図３は本実施形態に係るパワー半導体モジュールを構成する回路基板における対向する金属箔の長さ、幅、厚みと、インダクタンスとの関係を示す説明図である。図３において、金属箔４に電流が流れた場合、電流による磁束の変化に伴い、磁束の変化を打ち消すように誘導電力が発生する。自己誘導の起こしやすさを自己インダクタンスと呼び、次式にて求めることができる。

Ｌ＝μｏ×ｌ／２π［ｌｎ｛２ｌ／（ａ＋ｗ）｝＋１／２］（Ｈ）
ここで、μｏは金属箔の透磁率、ｌは金属箔長、ａは金属箔厚み、ｗは金属箔幅を示す。

また、金属箔４と対向する金属箔６に電流が流れた場合、電流による磁束の変化に伴い、誘導電力が発生する。誘導の起こしやすさを相互インダクタンスと呼び、次式にて求めることができる。

Ｍ＝μｏ×ｌ／２π［ｌｎ｛２ｌ／ｆ（ｗ，ｄ）｝−１］（Ｈ）
ここで、ｄは絶縁材の厚みを示す。

一般に、電流経路を対向させることによって、発生する磁束を相殺してインダクタンスを低減することは、従来から知られている。ここでは、金属箔４の電流経路と金属箔６の電流経路を対向させることで、金属箔４で発生する磁束と金属箔６で発生する磁束の一部が相殺される。金属箔４と金属箔６によって発生するインダクタンスは、次式にて求めることができる。

Ｌ（ｔ）＝２Ｌ−２Ｍ
図３には、回路基板における金属箔４と金属箔６によって発生するインダクタンスＬ（ｔ）の値が、配線長（ｌ）、配線幅（ｗ）、空隙（ｄ）によって変化する特性を表している。

図示の説明によると、金属箔の長さ（ｌ）を短く、その幅（ｗ）を広く、絶縁材の厚みを狭め金属箔間の距離（ｄ）を短くして磁束相殺作用を大きくすることによって、回路基板のインダクタンスを低減することができ、インダクタンスに蓄えられるエネルギーが小さくなるため、跳ね上がり電圧抑制の効果が得られる。

図４は本実施形態に関する多数並列実装された半導体素子と、正極側端子及び負極側端子と、の位置関係を示す図である。図４に示す回路基板では、金属箔４と接着する端子２，５の対が回路基板の長辺方向に２つ以上設けられており、回路基板上に同じパターンを繰り返すことで、端子２，５から半導体素子３と金属箔４，６を経て形成される電流ループの大きさを均一化できる。

ここで、図４（１）に示すように、端子２，５は金属箔４上に戴置された半導体素子３の間の対応位置に配置する構成となっている。その際、図４（１）において点線で示すように、回路基板上に同じパターンを繰り返すことで、回路基板上に形成される電流ループの大きさを均一化できる。また、図４（２）に示すように、端子２，５は金属箔４上に戴置された半導体素子３毎に配置する構成であっても良い。その際、図４（１）と同様に、図４（２）において点線で示すように、回路基板１上に同じパターンを繰り返すことで、回路基板上に形成される電流ループの大きさを均一化できる。

このように、電流ループを複数設け且つ電流ループの大きさを均一化することで、回路基板１のインダクタンスと半導体素子３間のインダクタンスばらつきの低減を両立できる。これにより、跳ね上がり電圧による素子破壊の防止、半導体素子間の発熱や駆動速度のばらつき低減を実現でき、回路基板あたりに搭載できる半導体素子数を増加することができる。

図５は本実施形態に関する回路基板における金属箔の配置パターンの形状を示す図である。図５に示す構成例は、正極側端子２と負極側端子５毎に金属箔４の短辺方向にスリット３０を設け、スリット３０で区分けされた各金属箔上を流れる電流経路の形状を均一化させ、正極側端子２から金属箔上に流れる電流の形状を指定するものである。この構成例においては、電流経路の幅が狭まるためインダクタンスがやや増加するものの、スリット３０による区分け形状により、電流ループの大きさを均一にするとともに、電流ループの大きさを任意に変更することが可能となる。

図６は本実施形態に係るパワー半導体モジュールの全体構成を示す図である。図６に示すように、パワー半導体モジュールは、回路基板１、回路基板１に戴置された半導体素子３、正極側端子２、負極側端子５、金属箔４，６，７、絶縁材８，９、モジュールケース１４、金属箔７に固設された放熱ベース１５、絶縁用ゲル１６、表面に絶縁処理を施した排熱用バスバー１７、から構成される。図６において、回路基板１の金属箔の積層数増加ともに増大する熱抵抗による発熱を低減するために、排熱用バスバー１７は半導体素子３の表面から外部に放熱するものである。

ここで、排熱用バスバー１７は直線状でなくて、波形や穴あき等のように表面積を増やす形状であってもよい。また、排熱用バスバー１７内に冷媒を封入し、冷媒の状態変化により冷却する構成であってもよい。その際、気化した冷媒は、半導体モジュール外部のバスバー表面で冷却し再度液化してもよい。

図６においては、排熱用バスバー１７と半導体素子３を接続し排熱させる構成としたが、排熱用バスバー１７は、半導体素子３を直接冷却するだけでなく、半導体素子の上方で絶縁用ゲル１６を冷却することで半導体素子３を冷却する構成であってもよい。また、モジュールケース１４の内部に接着し、モジュールケース１４から半導体モジュール全体を冷却する構成であってもよい。

図７は本実施形態に係るパワー半導体モジュールに冷却機構を備えた電力変換装置を示す図である。図７に示す構成例は、図６に示すパワー半導体モジュールの放熱ベース１５に冷却用フィン１８を取り付けた電力変換装置である。図７の構成例では、冷却用フィン１８にヒートパイプ状の放熱器１９を取り付け、放熱器１９の内部に冷媒を封入することで、冷媒の状態変化により半導体モジュールを冷却するものである。ヒートパイプ内の冷媒は、冷却用フィン１８で暖められて上昇し、外気で冷却されて下降する。この冷却によって、金属箔と絶縁材を積層させた構成である回路基板１の発熱を低減することができる。また、ヒートパイプ状の放熱器１９は、凹凸を設けて冷却性能を向上させた構成であっても良い。

図７においては、冷却用フィン１８に対して、冷媒を封入したヒートパイプ状放熱器１９を設ける構成としたが、冷却用フィン１８自体を冷媒に浸ける構成であっても良い。その際、フィンによって暖められ気化した冷媒は、フィンと冷媒を収めるケースの表面で液化し、再度フィンを冷却することで冷却性能を向上させることができる。

図８は本実施形態に係るパワー半導体モジュールに他の冷却機構を備えた電力変換装置を示す図である。図８に示す構成例は、図７に示す電力変換装置の冷却用フィン１８を接続パイプ２１を介して外部冷却器２０（冷却器としてそれ自体で独立した冷却機能を有したものである）を取り付けた電力変換装置である。図８の構成例では、冷却用フィン１８と外部冷却器２０を直接接続することによって、半導体モジュールの冷却性能を向上させ、金属箔と絶縁材を積層させた回路基板１の熱を除熱させることができる。なお、図８において、ヒートパイプ状放熱器９は必須の構成要素でなくてもよい。

ここで、接続パイプ２１は一つではなく複数設ける構成であってもよく、さらに、その形状は円筒状に限らず、凹凸を設け冷却性能を向上させた構成であっても良い。また、接続パイプ２１内に空気だけでなく冷媒を含ませることによって、冷媒の状態変化で半導体モジュールを冷却する構成であってもよく、その際、気化した冷媒は、接続パイプ表面で冷却し再度液化することで冷却を実現する。さらに、冷却用フィン１８と外部冷却器２０との間に、接続パイプ２１を設けなくても、両者間の空間を覆って外部冷却器２０による冷却機能を外部に漏らすこと無く冷却用フィン１８に伝える構造であってもよい。

以上のように、本発明の実施形態では、図１に示すような、２ｉｎ１の構成のモジュール（１つのモジュール内に上下アーム直列回路を含む構成）を例に説明したが、１モジュール内に１個のスイッチ部を搭載した１ｉｎ１の構成のモジュールや、１モジュール内に６個のスイッチ部を搭載した６ｉｎ１の構成のモジュールであっても良い。さらに、本発明は、上述した実施形態に限定されるものではなく、本発明の技術的思想の範囲内に属する種々の構成例が含まれることは言うまでもない。

１回路基板
２正極側端子
３半導体素子
４半導体素子及び正極側端子と電気的接続する金属箔
５負極側端子
６金属箔４及び負極側端子と電気的接続する金属箔
７回路基板と放熱ベースを接続する金属箔
８金属箔４と金属箔６を絶縁する絶縁材
９金属箔６と金属箔７を絶縁する絶縁材
１４モジュールケース
１５放熱ベース
１６絶縁用ゲル
１７排熱用バスバー
１８冷却用フィン
１９ヒートパイプ状放熱器
２０外部冷却器
２１冷却用フィンと外部冷却器の接続パイプ
３０スリット

Claims

少なくとも２層の絶縁層と２層の金属層とを有し、当該金属層間に当該絶縁層を介在させて積層構造とした矩形状の回路基板と、正極電流を流す正極側端子と、負極電流を流す負極側端子と、前記金属層の内で上層の金属層に載置された半導体素子と、を備えたパワー半導体モジュールであって、
前記上層の金属層は、前記半導体素子に加えて前記正極側端子と電気的に接続されると共に、当該上層の金属層の下に配置された下層の金属層と電気的に接続され、
前記下層の金属層は、前記負極側端子と電気的に接続され、
前記正極側端子と前記負極側端子とは、前記回路基板上で近接した位置で対として前記回路基板の長辺方向に沿って複数設置され、
前記上層の金属層は、前記回路基板の長辺方向の一端部から他端部に亘って延びる矩形状の金属箔を前記回路基板の短辺方向に複数並列して形成されており、
前記半導体素子は、スイッチング素子とダイオードとから成ると共に、複数の前記金属箔のうち少なくともいずれかにおいて、その長辺方向に沿って複数並列して配置され、
前記正極側端子及び前記負極側端子の対と当該対に対応する前記半導体素子とは、前記回路基板の短辺方向に沿ったパターンを形成して前記回路基板の長辺方向に沿って複数並列実装され、
前記パターンは、前記回路基板の短辺方向に沿って複数並列配置された前記半導体素子によって成る列を２列含み、かつ前記正極側端子及び前記負極側端子の対が前記列同士の中間位置に対応する位置に設けられており、
前記複数設置された前記正極側端子及び前記負極側端子の対のそれぞれと当該対に対応する前記半導体素子とを通る電流経路は、前記回路基板の短辺方向に沿って形成され、かつ互いに略同一の長さを有する
ことを特徴とするパワー半導体モジュール。
請求項１記載のパワー半導体モジュールにおいて、
前記半導体素子は、シリコンカーバイト又はガリウムナイトライドを含むワイドギャップ半導体であり、シリコンよりも高速に遮断可能なデバイスである
ことを特徴とするパワー半導体モジュール。
請求項１又は２記載のパワー半導体モジュールにおいて、
前記半導体素子を載置した前記上層の金属層とは逆側の最下層の金属層に放熱ベースを取り付け、当該上層の金属層に載置された複数の当該半導体素子に接続された高熱伝導導体の排熱用バスバーを設けた
ことを特徴とするパワー半導体モジュール。
請求項３記載のパワー半導体モジュールの前記放熱ベースに冷却用フィンを取り付けて成る
ことを特徴とする電力変換装置。
請求項４記載の電力変換装置において、
前記冷却用フィンに対して、冷媒を封入したヒートパイプ状放熱器を設置した
ことを特徴とする電力変換装置。
請求項５記載の電力変換装置において、
前記冷却用フィンに対して、独自に冷却機能を有した外部の冷却器を直接接続した
ことを特徴とする電力変換装置。