JP6159820B2 - 半導体装置および情報処理装置 - Google Patents

Description

本発明は、半導体装置および情報処理装置に関し、特に、複数種類の半導体チップを同一の基板上に実装した半導体装置および情報処理装置に関する。

サーバ等の情報処理装置の分野では、この装置の高性能化に向けて装置内の伝送スループット向上のニーズがある。例えば、処理ノードとスイッチノードを繋ぐ基板間伝送（距離：６０ｃｍ程度）では、高速化に伴って損失が増大する。そこで、伝送性能トレンドを維持するために、シグナルコンディショナや光モジュールのような伝送距離を延長するための中継ＬＳＩ(Large Scale Integration）を用いている。

また、ＣＰＵ（Central Processing Unit)のマルチコア化に伴い、ＣＰＵ−メモリ（ＤＲＡＭ（Dynamic Random Access Memory) ）間の要求スループットも年々向上しており、これらの間を高密度に接続する技術が必要となってきている。

前述のような技術を実現するためには基板内の伝送スループットを向上する必要があり、これまでは伝送速度の向上によりそれを実現してきたが、２５Ｇｂｐｓ超ではその技術の困難度が増す。そこで、配線密度を増やすことにより伝送密度を向上させて伝送スループットを向上させる技術が提案されている。

例えば、プロセッサと光モジュール間、あるいはプロセッサとメモリ間を高密度な電気配線で繋ぐ技術として、特許文献１のようなＳｉ（シリコン）インターポーザを用いた実装が提案されている。

上記特許文献１の実装方式は、Ｓｉまたはガラスインターポーザの平面内にμｍオーダーの微細な配線を形成して、ＬＳＩ間を高密度に電気接続し、また下側のパッケージ（有機またはセラミック）とはＴＳＶ（Through Si Via）またはＴＧＶ（Through Glass Via)等の貫通孔内配線を介して電気的に接続する実装方式である（このような実装方式を２.5Ｄ実装とも呼ぶ）。

米国特許第４２７９５号明細書

上述の特許文献１に記載された実装方式では、Ｓｉまたはガラスインターポーザを高密度配線基板として用いている。しかしながら、Ｓｉおよびガラスインターポーザは、その材料特性や加工プロセスから、それぞれ異なる課題を有している。以下にその課題を述べる。

Ｓｉインターポーザを用いた場合の課題は、その材料コストが高いこと、伝送損失が大きいため、高速伝送性能に制約があること、インターポーザを介して複数の半導体チップ間で熱伝導が行われることである。

一方、ガラスインターポーザを用いた場合の課題は、熱伝導性が良くないため、インターポーザを介した放熱性が悪いこと、貫通孔を形成するコストが高いこと、空洞共振によって電源雑音が発生することである。

本発明の目的は、半導体装置および情報処理装置における性能を向上させることができる技術を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

本発明の半導体装置は、機能が異なる複数の半導体チップと、上記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、上記複数のチップ支持基板を支持する配線基板と、上記配線基板に設けられた複数の外部端子と、を有するものである。さらに、上記半導体装置の上記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在している。

本発明の情報処理装置は、機能が異なる複数の半導体チップと、上記複数の半導体チップを支持する複数のチップ支持基板と、上記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、上記半導体装置が搭載され、上記複数の処理基板の何れと接続するかを制御する制御基板と、上記複数の処理基板のそれぞれと上記制御基板とを接続する複数の配線部と、を有するものである。さらに、上記半導体装置における上記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在している。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

半導体装置および情報処理装置の性能を向上させることができる。

本発明の実施の形態１の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造を示す断面図である。 比較例の半導体装置の構造を半導体チップを透過して示す平面図である。 本発明の実施の形態１の情報処理装置の構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 本発明の実施の形態２の変形例の半導体装置の構造を示す拡大部分断面図である。 図５に示す半導体装置に搭載される第１半導体チップに設けられたバンプのレイアウトの一例を示す平面図である。 本発明の実施の形態３の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 図８のＡ−Ａ線に沿って切断した構造を示す断面図である。 本発明の実施の形態４の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 本発明の実施の形態５の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 本発明の実施の形態６の半導体装置の構造の一例を半導体チップを透過して示す平面図である。 図１２のＡ−Ａ線に沿って切断した構造を示す断面図である。 本発明の実施の形態７の半導体装置の構造の一例を示す断面図である。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

＜実施の形態１＞
図１は本発明の実施の形態１の半導体装置の構造の一例を半導体チップを透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造を示す断面図、図３は比較例の半導体装置の構造を半導体チップを透過して示す平面図、図４は本発明の実施の形態１の情報処理装置の構造の一例を示す断面図である。

図１および図２に示す本実施の形態１の半導体装置は、機能が異なる複数の半導体チップ（シリコンチップ）を有するマルチチップモジュール１０であり、本実施の形態１では、ＡＳＩＣ（Application Specific Integrated Circuit)等のプロセッサＩＣ（第１半導体チップ）１と、高速通信可能な光ＩＣ（第２半導体チップ）２とを同一のモジュールに実装した例を示す。

ただし、ＡＳＩＣや光ＩＣ２は、それ以外のＩＣであってもよい。例えば、ＡＳＩＣは、ＦＰＧＡ(Field Programmable Gate Array) やＣＰＵ（Central Processing Unit)、ＧＰＵ（Graphics Processing Unit) 等でもよいし、光ＩＣ２はシグナルコンディショナ（電気信号用中継ＬＳＩ）等でもよい。

本実施の形態１では、大電力を消費し、かつ多数の電源・グランドピンを有するプロセッサＩＣ１（図１示す点線部分）の電源・グランド・低速信号ピンが集中する領域（中央部）の直下に、Ｓｉインターポーザ（図１の実線部分、チップ支持基板、シリコン基板）６を用いる（配置する）。

そして、プロセッサＩＣ１の高速インタフェースの直下および光インタコネクション用のＬＳＩである光ＩＣ２（図１に示す点線部分）の直下に、ガラスインターポーザ（図１の実線部分、チップ支持基板、ガラス基板）５を用いる（配置する）。

つまり、インターポーザであるチップ支持基板として、Ｓｉインターポーザ（シリコン基板）６とガラスインターポーザ（ガラス基板）５とが混在している。

詳細に構造を説明すると、本実施の形態１のマルチチップモジュール１０は、図１に示す平面視で、マルチチップモジュール１０の略中央部に配置された１つのプロセッサＩＣ１と、このプロセッサＩＣ１の周囲にそれぞれ配置された４つの光ＩＣ２とを備えている。

なお、プロセッサＩＣ１は、上述のように入力された様々な信号に対して論理的処理を行うため、消費電力が大きな半導体チップであり、かつ多くの論理回路が組み込まれているため、平面サイズも大きく、そしてピン数（電極数）も多い。

さらに、消費電力が大きいため、電源・グランドピンがチップの中央部に多数（例えば、１０００ピン以上）配置されている。そして、消費電力が大きいため、発熱量も多い。なお、信号用ピンは、外部に引き出し易いようにチップの周縁部に配置されている。

一方、光ＩＣ２は、高速信号を送受信するための必要最小限の信号・電源・グランドピンしか設けられていないため、ピン数が少なく、かつ消費電力も小さい。したがって、発熱量も少ないチップである。なお、光ＩＣ２は、その特性上、熱に弱く、周囲の熱が変動すると性能が劣化する。

本実施の形態１のマルチチップモジュール１０は、以上のような特徴のプロセッサＩＣ１と光ＩＣ２とを有している。

また、本実施の形態１のマルチチップモジュール１０では、平面視が四角形を成すプロセッサＩＣ１がモジュールの中央部に配置され、このプロセッサＩＣ１の４つの各辺のそれぞれに対応して４つの光ＩＣ２が配置されている。

そして、図２に示すように、プロセッサＩＣ１の電源・グランド・低速信号ピンが集中する領域（中央部）の直下に、Ｓｉインターポーザ６が配置されている。さらに、図１に示すように、Ｓｉインターポーザ６の平面視も四角形であり、Ｓｉインターポーザ６の各辺に対応して４枚のガラスインターポーザ５が配置されている。

つまり、４つの光ＩＣ２は、各光ＩＣ２それぞれの直下に配置されたガラスインターポーザ５によって支持されており、これらプロセッサＩＣ１および光ＩＣ２が、Ｓｉインターポーザ６やガラスインターポーザ５によって支持されている。

すなわち、チップ支持基板としてＳｉインターポーザ６とガラスインターポーザ５とが用いられている。

また、本実施の形態１のマルチチップモジュール１０では、４枚のガラスインターポーザ５が、大きな長方形の２枚のガラスインターポーザ５ｘ（５）と、小さな長方形の２枚のガラスインターポーザ５ｙ（５）とに分けられる。そして、大きなガラスインターポーザ５ｘ同士がＳｉインターポーザ６を挟んで対向するように配置され、かつ小さなガラスインターポーザ５ｙ同士が、同様にＳｉインターポーザ６を挟んで対向するように配置されている。

この時、大きな長方形のガラスインターポーザ５ｘの長手方向の長さは、小さな長方形のガラスインターポーザ５ｙの短辺の２つ分の長さと、Ｓｉインターポーザ６の一辺の長さとを合わせた長さと略等しくなるような関係となっている。

したがって、図１に示すように、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５を配置する上で、２枚の大きなガラスインターポーザ５ｘをＳｉインターポーザ６を挟んで対向して配置し、かつ２枚の大きなガラスインターポーザ５ｘの間に、同様にＳｉインターポーザ６を挟んで対向するように２枚の小さなガラスインターポーザ５ｙを配置している。

これにより、５枚のインターポーザが、平面視で最小の面積の四角形を形成するように配置されている。なお、５枚のインターポーザは、それぞれ後述する微小（５〜１０μｍ程度）な隙間７を介して配置されている。

また、図２に示すように、Ｓｉインターポーザ６およびガラスインターポーザ５のそれぞれには、貫通孔内配線である貫通ビア５ｃ，６ｃが複数形成されている。

つまり、Ｓｉインターポーザ６においては、その上面６ａ側の電極と下面６ｂ側の電極とを電気的に接続する複数の貫通ビア６ｃが形成されており、また、ガラスインターポーザ５においても、その上面５ａ側の電極と下面５ｂ側の電極とを電気的に接続する複数の貫通ビア５ｃが形成されている。

なお、これら１枚のＳｉインターポーザ６と４枚のガラスインターポーザ５は、パッケージ基板であるセラミック基板（配線基板）３の上面３ａに支持されている。

すなわち、セラミック基板３の上面３ａには、それぞれ複数のバンプ４を介してＳｉインターポーザ６とガラスインターポーザ５が実装されている。詳細には、セラミック基板３の上面３ａに格子状に配置された複数のバンプ４ｃを介してＳｉインターポーザ６が実装され、さらに、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５のそれぞれが、複数のバンプ４ｄを介して実装されている。

また、各ガラスインターポーザ５上には、それぞれ光ＩＣ２が複数のバンプ４ｂを介して搭載され、さらに、Ｓｉインターポーザ６上には、プロセッサＩＣ１が複数のバンプ４ａを介して搭載されている。

なお、プロセッサＩＣ１においては、中央部の電源・グランドピンが複数のバンプ４ａを介してＳｉインターポーザ６に接続され、一方、周縁部（ここでは外側２列）の信号用ピンが複数のバンプ４ａを介してガラスインターポーザ５に接続されている。

そして、図１に示すように、各ガラスインターポーザ５上において、プロセッサＩＣ１の高速の信号用ピンと光ＩＣ２の信号用ピンとが、上面５ａに形成された高速配線５ｄを介して接続されている。

また、パッケージ基板であるセラミック基板３には、図２に示すように、複数の内部配線３ｃや複数のビア３ｄが形成されており、上面３ａ側の電極と下面３ｂ側の電極とが、複数のビア３ｄや内部配線３ｃを介して電気的に接続されている。

そして、セラミック基板３の下面３ｂには、マルチチップモジュール１０の外部端子である複数の半田ボール８が設けられている。

以上の構成により、プロセッサＩＣ１および光ＩＣ２は、Ｓｉインターポーザ６の貫通ビア６ｃ、ガラスインターポーザ５の貫通ビア５ｃ、バンプ４、セラミック基板３のビア３ｄ、内部配線３ｃ等を介してセラミック基板３の下面３ｂに設けられた複数の半田ボール８に電気的に接続されている。

なお、本実施の形態１のマルチチップモジュール１０では、チップ支持基板として、Ｓｉインターポーザ６とガラスインターポーザ５とが混在している。

これは、Ｓｉ（シリコン）およびガラスは、半導体チップを形成するシリコンと熱膨張係数が近いためであり、シリコン基板およびガラス基板をインターポーザとして用いることにより、チップ間の配線を細い配線で、かつ高密度に形成することができる。

つまり、本実施の形態１のマルチチップモジュール１０は、プロセッサＩＣ１の中央部の電源・グランド・低速信号ピンの領域では、ここで発生する熱が直下のＳｉインターポーザ６に伝わる構造となっており、プロセッサＩＣ１の熱が光ＩＣ２には到達しないような熱遮蔽の構造を備えている。

一方、Ｓｉインターポーザ６の周囲には、隙間７を介してガラスインターポーザ５を配置し、このガラスインターポーザ５上に光ＩＣ２を搭載することにより、光ＩＣ２による高速の電気信号が損失しにくいようにしている。なお、光ＩＣ２は、ピン数が少ないため、ガラスインターポーザ５に形成する貫通ビア５ｃ用の貫通孔の数も少なくて済み、インターポーザの加工コストの低減化を図ることができる。

そして、プロセッサＩＣ（第１半導体チップ）１は、Ｓｉインターポーザ６とガラスインターポーザ５とに跨がって実装されており、Ｓｉインターポーザ６とガラスインターポーザ５との両者に電気的に接続されている。

詳細には、プロセッサＩＣ１の中央部の電源・グランド・低速信号ピンはＳｉインターポーザ６に電気的に接続され、周縁部（例えば、ここでは外側から２列）の高速信号用のピンは、Ｓｉインターポーザ６の周囲に配置されたガラスインターポーザ５に電気的に接続されている。

これにより、プロセッサＩＣ１の放熱性を高め、モジュールのコストの低減化を図り、電源性能および高速伝送性を向上させたマルチチップモジュール１０を実現することができる。

次に、図３を用いて、本発明者が比較検討を行った比較例のマルチチップモジュール８０について説明する。

図３に示すマルチチップモジュール８０では、チップ支持基板であるインターポーザとして、１枚のＳｉインターポーザ８１を用い、このＳｉインターポーザ８１上にプロセッサＩＣ１および光ＩＣ２が搭載されている。さらに、プロセッサＩＣ１と光ＩＣ２とを接続する電気配線である高速配線８１ｂがＳｉインターポーザ８１の上面８１ａに形成されている。

なお、プロセッサＩＣ１は大電力を消費するため、給電性能の向上を目的として中央部に電源・グランドピンが多数集中して配置されている。したがって、Ｉ／Ｏピン（高速信号ピン）は基本的に周縁部に配置されている。そして、消費電力が大きいため、モジュール内では熱源となる半導体チップである。

一方、光ＩＣ２は、電気信号ピンのほとんどは光変換のための高速信号用Ｉ／Ｏピンと少数の電源・グランドピンとから構成される。そして、光ＩＣ２は熱に弱いという特性を有している。

以上のような特性の２種類の半導体チップ（シリコンチップ）を有する構造において、図３に示す比較例のマルチチップモジュール８０では、Ｓｉインターポーザ８１上にプロセッサＩＣ１と光ＩＣ２とが搭載されているため、プロセッサＩＣ１から発せられる熱がＳｉインターポーザ８１を介して光ＩＣ２に伝わる。

その結果、光ＩＣ２が損傷し易い。

また、インターポーザとしてＳｉインターポーザ８１を用いているため、伝送損失が大きく、高速伝送性能が低下してしまう。

さらに、面積が大きなＳｉインターポーザ８１を用いることにより、材料コストが高くなる等の課題が発生する。

これに対して、本実施の形態１の図１および図２に示すマルチチップモジュール１０では、プロセッサＩＣ１の電源・グランド・低速信号ピンが集中する中央部の領域の直下にＳｉインターポーザ６を配置し、さらに、プロセッサＩＣ１の高速インタフェースの直下および光インタコネクション用の光ＩＣ２の直下にガラスインターポーザ５を配置している。

すなわち、インターポーザとして、Ｓｉインターポーザ６とガラスインターポーザ５とが混在している。

これにより、モジュールの熱特性、電源性能、高速伝送性能等の性能を向上させて比較例で発生する上記課題を解決することができる。

具体的には、熱に関しては、プロセッサＩＣ１の一部と光ＩＣ２とをガラスインターポーザ５上に配置することにより、プロセッサＩＣ１と光ＩＣ２間の熱伝導を回避することができる。これにより、プロセッサＩＣ１の熱によって光ＩＣ２が損傷することを阻止できる。

そして、プロセッサＩＣ１の直下にＳｉインターポーザ６を配置することにより、プロセッサＩＣ１の熱をＳｉインターポーザ６に伝導することができる。その結果、マルチチップモジュール１０の熱特性を向上できる。

また、電源性能に関しては、ガラス材における空洞共振が発生する要件である大電源電流が流れるプロセッサＩＣ１の直下にＳｉインターポーザ６を配置することにより、空洞共振が起こらないため、空洞共振による電源雑音発生の課題を回避することができる。

また、高速伝送性に関しては、プロセッサＩＣ１と光ＩＣ２との間の超高速信号（例えば、１０Ｇｂｐｓ以上）の電気配線（高速配線５ｄ）がガラスインターポーザ５上に形成されていることにより、高速信号における高速性を維持することができる。

以上、本実施の形態１のマルチチップモジュール１０によれば、Ｓｉまたはガラスの何れか１種類のインターポーザで構成したマルチチップモジュール（例えば、比較例のマルチチップモジュール８０）と比較して、熱特性・電源性能・高速伝送性能等の性能を向上させることができる。

次に、本実施の形態１の情報処理装置について説明する。

図４に示す本実施の形態１の情報処理装置１１は、サーバやルータ等の情報機器であり、本実施の形態１のマルチチップモジュール１０を情報機器に組み込んだ一例である。

情報処理装置１１は、複数の処理基板１２と、それら処理基板１２との接続を切り替えるためのスイッチ基板（制御基板）１３とをそれぞれコネクタ１６を介してバックプレーン基板１４に接続し、複数の処理基板１２とスイッチ基板１３とをバックプレーン基板１４で接続する構成のものである。

このような情報処理装置１１では、各基板間を６０ｃｍ〜１００ｃｍ程度の伝送路で信号配線によって接続している。

また、信号の高速化により電気インターコネクションでの伝送が物理（特性）的に困難な箇所には光インターコネクションが適用されるようになっている。図４では、光インターコネクションがバックプレーン伝送に適用された場合の情報処理装置１１に、本実施の形態１のマルチチップモジュール１０が適用された例を示している。

すなわち、複数の処理基板１２およびスイッチ基板１３のそれぞれには、図１に示す本実施の形態１のマルチチップモジュール１０が搭載されている。

各マルチチップモジュール１０は、上述したように、プロセッサＩＣ１と、プロセッサＩＣ１とは機能が異なる光ＩＣ２と、複数の半導体チップを支持する複数のインターポーザ（チップ支持基板）と、複数のインターポーザを支持するセラミック基板（配線基板）３とを備えている。

そして、マルチチップモジュール１０における複数のインターポーザには、シリコンからなるＳｉインターポーザ６と、ガラスからなるガラスインターポーザ５とが混在している。

図４に示す情報処理装置１１では、複数の処理基板１２のそれぞれとスイッチ基板１３とが複数の光ファイバー（配線部）１５によって光接続されており、スイッチ基板１３によって入力信号に基づいて複数の処理基板１２の何れと接続するかを高速で制御している（切り替えている）。

本実施の形態１の情報処理装置１１によれば、各基板に本実施の形態１のマルチチップモジュール１０が搭載されているため、各基板における処理能力を向上させることができる。

その結果、情報処理装置１１の伝送スループット等の性能を向上させることができる。

＜実施の形態２＞
図５は本発明の実施の形態２の半導体装置の構造の一例を半導体チップを透過して示す平面図、図６は実施の形態２の変形例の半導体装置の構造を示す拡大部分断面図、図７は図５に示す半導体装置に搭載される第１半導体チップに設けられたバンプのレイアウトの一例を示す平面図である。

図５に示す本実施の形態２のマルチチップモジュール２０は、実施の形態１のマルチチップモジュール１０と同様に、機能が異なる複数の半導体チップ（プロセッサＩＣ１と光ＩＣ２）を有し、かつチップ支持基板（インターポーザ）としてＳｉインターポーザ６とガラスインターポーザ５とが混在しているものである。

本実施の形態２のマルチチップモジュール２０における実施の形態１のマルチチップモジュール１０との相違点は、Ｓｉインターポーザ６の周囲に配置されたガラスインターポーザ５の形状および構造と、図７に示すプロセッサＩＣ１の主面１ａに設けられたバンプ４の配置である。

図５および図７に示すように、プロセッサＩＣ１の４つの隅部（角部）ではバンプを使用せずに、かつガラスインターポーザ５の平面サイズを４枚（Ｓｉインターポーザ６の上下左右）ともに同一のサイズ（大きさ）としている。

すなわち、図７に示すように、プロセッサＩＣ１の主面１ａの４つの隅部にはバンプが設けられておらず、さらに４枚のガラスインターポーザ５を同一の平面サイズとしている。つまり、Ｓｉインターポーザ６の図６に示す上面６ａの一辺と、４枚のガラスインターポーザ５のそれぞれの図６に示す上面５ａの一辺とが略同じ長さとなっている。

４枚のガラスインターポーザ５のそれぞれの上面５ａの一辺とＳｉインターポーザ６の上面６ａの一辺とを略同じ長さとすることで、図５に示すように、Ｓｉインターポーザ６の周囲に４枚のガラスインターポーザ５を配置した際に、プロセッサＩＣ１の主面１ａの４つの隅部に対向する位置にはインターポーザは配置されない構造となる。

したがって、図７に示すように、プロセッサＩＣ１の主面１ａの４つの隅部にはバンプが設けられていない。

このように本実施の形態２のマルチチップモジュール２０は、同一の平面サイズ（１種類）の４枚のガラスインターポーザ５を用いて組み立てるため、部品コストの削減が可能となる。

また、図６は、本実施の形態２の変形例のマルチチップモジュール２０におけるインターポーザの断面の詳細構造を示している。

図６に示すマルチチップモジュール２０では、ガラスインターポーザ５の内部の配線層に高速信号用の高速配線５ｅを設ける構造をとっている。なお、光ＩＣ２を支持するガラスインターポーザ５を薄く形成し、ガラスインターポーザ５の下方にガラスコア５ｇが配置されている。ガラスコア５ｇにも複数の貫通ビア（貫通孔内配線）５ｈが形成されている。これにより、ガラスインターポーザ５ではその表裏面の端子５ｆが貫通ビア５ｃによって電気的に接続され、さらにガラスコア５ｇの貫通ビア５ｈが端子５ｆと端子５ｉとを電気的に接続することで、光ＩＣ２のバンプ４ｂを直下のセラミック基板３の端子３ｅにバンプ４ｄを介して電気的に接続させることができる。

また、Ｓｉインターポーザ６では、その表裏面の端子６ｄが貫通ビア６ｃによって電気的に接続され、さらにバンプ４ｃを介して直下のセラミック基板３の端子３ｅに電気的に接続されている。

なお、セラミック基板３にはその上面３ａに複数の端子３ｅが形成され、一方、下面３ｂには複数のランド（電極）３ｆが形成され、各ランド３ｆにマルチチップモジュール２０の外部端子となる複数の半田ボール８が設けられている。セラミック基板３においては、上面３ａの端子３ｅと、これに対応する下面３ｂのランド３ｆとが、内部に形成された複数のビア３ｄや内部配線３ｃを介して電気的に接続されている。

次に、本実施の形態２のマルチチップモジュール２０におけるプロセッサＩＣ１のバンプ４ｃの配置について、図７を用いて説明する。

マルチチップモジュール２０では、高速伝送（高速信号）用のバンプ（およびその周囲の電源／グランドバンプ）４は、モジュールの最外周から何列（本実施の形態２では２列）かに集中して配列され、一方、低速信号・電源・グランド用のバンプ４は、中央部に配列されている。

ここで、図７に示すプロセッサＩＣ１において、主面１ａの周縁部に配置される上記高速伝送（高速信号）用とその周囲の電源／グランドのバンプ４の集合をバンプ群４ｅ、中央部に配置される低速信号・電源・グランド用のバンプ４の集合をバンプ群４ｆとして表す。

また、図７において、各バンプ４の記号Ｖは電源、Ｇはグランド、Ｌは低速信号、Ｈは高速信号（差動）であることをそれぞれ示している。

そして、本実施の形態２のプロセッサＩＣ１の特徴は、上記２つの集合間のバンプピッチ（バンプ４の設置ピッチ：Ｑ）が、中央部のバンプ群４ｆにおける隣り合うバンプ４のバンプピッチ（バンプ４の設置ピッチ：Ｐ）より大きい（Ｑ＞Ｐ）ことである。

すなわち、プロセッサＩＣ１の主面１ａに設けられた複数のバンプ４のうち、Ｓｉインターポーザ６に接続する中央部のバンプ群４ｆの最外周のバンプ４と、このバンプ４の隣りに設けられ、かつガラスインターポーザ５に接続するバンプ群４ｅのバンプ４との設置ピッチをＱとする。さらに、Ｓｉインターポーザ６に接続する中央部のバンプ群４ｆの複数のバンプ４のうちの隣り合うバンプ間の設置ピッチをＰとすると、設置ピッチＱは設置ピッチＰより大きい（Ｑ＞Ｐ）。

この集合間のバンプピッチＱは、Ｓｉインターポーザ６とガラスインターポーザ５の間の図１に示す隙間７の距離α（図５参照）をどこまで狭くできるかにより変わってくるが、実装の位置精度からαは、例えば５μｍ〜数十μｍ程度である。ここで、Ｑ＝Ｐ＋αである。

すなわち、プロセッサＩＣ１のバンプ配置において、上記２つの集合間のバンプピッチＱを、中央部のバンプ群４ｆにおけるバンプピッチＰより大きくすることにより、Ｓｉインターポーザ６、ガラスインターポーザ５およびプロセッサＩＣ１の３者間の実装の位置ずれを吸収することができる。

また、本実施の形態２のプロセッサＩＣ１の他の特徴は、主面１ａの４隅にバンプ４が存在しないことである。

これにより、プロセッサＩＣ１の主面１ａの４つの隅部には、これに対応させてインターポーザを配置する必要がないため、Ｓｉインターポーザ６の周囲に配置する４枚のガラスインターポーザ５の形状（平面の大きさ）を、上述のように同一にすることができ、部品コストの削減が可能となる。

なお、本実施の形態２のマルチチップモジュール２０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

＜実施の形態３＞
図８は本発明の実施の形態３の半導体装置の構造の一例を半導体チップを透過して示す平面図、図９は図８のＡ−Ａ線に沿って切断した構造を示す断面図である。

本実施の形態３のマルチチップモジュール３０は、機能が異なる３種類の半導体チップが搭載された半導体装置である。なお、本実施の形態３では、機能が異なる３種類の半導体チップが、プロセッサＩＣ（第１半導体チップ）１と、光ＩＣ（第２半導体チップ）２と、積層型のメモリチップ（第３半導体チップ）３１の場合を一例として説明するが、３種類の半導体チップの機能は、上記以外のものであっても同様の効果を得ることができる。

ここで、３種類の半導体チップの関係を説明すると、プロセッサＩＣ１は、処理の中心となる素子であり、消費電力が大きいことが特徴である。光ＩＣ２は、外部インターコネクトに利用する高速通信用の素子であり、消費電力は小さい。また、メモリチップ３１は、記憶素子であり、消費電力はプロセッサＩＣ１ほどではないが、比較的大きい。

そして、プロセッサＩＣ１は、処理の中心となる素子であるため、光ＩＣ２と積層型のメモリチップ３１の両者と電気的に高密度に接続する必要があり、したがって、インターポーザの配線で接続する。

このとき、光ＩＣ２とプロセッサＩＣ１との間は、例えば１０Ｇｂｐｓ超の高速信号が必要である。一方、メモリチップ３１とプロセッサＩＣ１との間の電気接続は、ＪＥＤＥＣ（Joint Electron Device Engineering Council standards)で議論されているwide I/OやＨＥＭ（High Bandwidth Memory)規格のように１Ｇｂｐｓ相当の伝送速度が用いられる。

さらに、積層型のメモリチップ３１は、積層されたそれぞれのメモリチップ３１の貫通ビア（貫通孔内配線）３１ａを介して電気的に接続されており、最下段のメモリチップ３１がバンプ４ｇを介して電気的に接続されている。そして、上述のように比較的消費電力が大きいという特徴がある。さらに、積層型のメモリチップ３１は、比較的ピン数が多い傾向がある。

以上の特徴を考慮し、図９に示すように、積層型のメモリチップ３１とプロセッサＩＣ１との間はＳｉインターポーザ６で接続し、一方、図８に示すように、光ＩＣ２とプロセッサＩＣ１との間はガラスインターポーザ５の高速配線５ｄで接続する構造としている。

なお、図９に示すように、プロセッサＩＣ１と積層型のメモリチップ３１は、両者とも消費電力が大きいため、１枚の細長いＳｉインターポーザ６上に実装されており、プロセッサＩＣ１と積層型のメモリチップ３１との間は、Ｓｉインターポーザ６の配線によって電気的に接続されている。

詳細には、Ｓｉインターポーザ６が、プロセッサＩＣ１の中央部に対応して配置され、かつプロセッサＩＣ１の主面１ａの対向する２辺それぞれから迫り出すように延在（突出）した図８に示す延在部６ｅを有している。そして、プロセッサＩＣ１から突出した、Ｓｉインターポーザ６の延在部６ｅに積層型のメモリチップ３１が搭載されている。

本実施の形態３のマルチチップモジュール３０によれば、Ｓｉインターポーザ６が延在部６ｅを有していることにより、この延在部６ｅに積層型のメモリチップ３１を搭載することができる。

これにより、メモリチップ３１とプロセッサＩＣ１との間の伝送速度は高速ではないため、Ｓｉインターポーザ６の配線によって、損失による影響を受けることなくメモリチップ３１とプロセッサＩＣ１との間で信号の伝送を行うことができる。

また、Ｓｉインターポーザ６の延在部６ｅに積層型のメモリチップ３１を搭載することにより、比較的消費電力が大きなメモリチップ３１であっても、光ＩＣ２に対して熱の影響を付与しない実装を行うことができる。

また、積層型のメモリチップ３１は比較的ピン数が多いが、Ｓｉインターポーザ６の延在部６ｅにメモリチップ３１を積層することにより、ガラスインターポーザ５に形成する貫通孔の数を増やさなくて済むため、コスト上昇に対して抑制化を図ることができる。

なお、本実施の形態３のマルチチップモジュール３０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

＜実施の形態４＞
図１０は本発明の実施の形態４の半導体装置の構造の一例を半導体チップを透過して示す平面図である。

図１０に示す本実施の形態４のマルチチップモジュール４０は、ガラスインターポーザ５の中央部に開口部５ｊを形成し、この開口部５ｊにＳｉインターポーザ６を配置する構造の半導体装置である。

これにより、ガラスインターポーザ５を１枚で形成することができ、モジュール組み立て時におけるインターポーザ実装時の実装回数の低減化を図り、インターポーザ間の位置ずれリスクを低くすることができる。

なお、ガラスインターポーザ５に形成する開口部５ｊの形状は、Ｓｉインターポーザ６に対応してＳｉインターポーザ６より僅かに大きい程度の四角形が好ましいが、四角形に限定されるものではない。

本実施の形態４のマルチチップモジュール４０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

＜実施の形態５＞
図１１は本発明の実施の形態５の半導体装置の構造の一例を半導体チップを透過して示す平面図である。

図１１に示す本実施の形態５のマルチチップモジュール５０は、実施の形態３のマルチチップモジュール３０と同様に、プロセッサＩＣ１、光インターコネクション用の光ＩＣ２および積層型のメモリチップ３１が混載された半導体装置である。

そこで、マルチチップモジュール５０のマルチチップモジュール３０との相違点は、光ＩＣ２および積層型のメモリチップ３１のレイアウトと、セラミック基板（配線基板）３に対するインターポーザの平面方向の配置角度である。

すなわち、本実施の形態５のマルチチップモジュール５０では、プロセッサＩＣ１のメモリ用インタフェースのバンプ４および光ＩＣ用インタフェースのバンプ４を、プロセッサＩＣ１の対角線方向に対向する一対の角部（隅部）近傍それぞれに配置している（集めている）。さらに、一方の上記角部（隅部）の近傍に光ＩＣ２を配置し、かつ他方の上記角部（隅部）の近傍に積層型のメモリチップ３１を配置している。

この時、積層型のメモリチップ３１はＳｉインターポーザ６上に搭載され、光ＩＣ２は１枚のガラスインターポーザ５上に搭載されている。

また、Ｓｉインターポーザ６とガラスインターポーザ５は、それぞれのセラミック基板３に対する平面方向の配置角度が、４５°θ回転した角度で（セラミック基板３の対角線方向に沿って）配置されている。

これにより、ガラスインターポーザ５を１枚使用する構造とすることができるため、マルチチップモジュール５０のコストの低減化を図ることができる。

なお、本実施の形態５のマルチチップモジュール５０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

＜実施の形態６＞
図１２は本発明の実施の形態６の半導体装置の構造の一例を半導体チップを透過して示す平面図、図１３は図１２のＡ−Ａ線に沿って切断した構造を示す断面図である。

図１２および図１３に示す本実施の形態６のマルチチップモジュール６０は、実施の形態３のマルチチップモジュール３０と略同様の構造の半導体装置である。

図１２に示す本実施の形態６のマルチチップモジュール６０のマルチチップモジュール３０との相違点は、ガラスインターポーザ５とセラミック基板３との電気的接続を一部ワイヤ（導電性細線）６１を用いたことである。

これは、ガラスインターポーザ５は、貫通孔を形成する技術がＳｉインターポーザ６に比較して困難であるため、貫通孔の数をなるべく少なくした方が好ましいためである。

そして、本実施の形態６では、光ＩＣ２の低速信号・電源・グランド用のバンプ群４ｈのバンプ４と接続するガラスインターポーザ５の低速信号・電源・グランド端子を、貫通ビアではなくガラスインターポーザ５の周縁部にワイヤ６１を形成し、このワイヤ６１によってセラミック基板３と電気的に接続している。

つまり、ワイヤ６１によってガラスインターポーザ５とセラミック基板３との電気的接続を実現している。なお、光ＩＣ２の高速信号用のバンプ群４ｉのバンプ４は、プロセッサＩＣ１のバンプ４ａとガラスインターポーザ５の高速配線５ｄを介して接続されている。

上述のようにワイヤ６１を用いてガラスインターポーザ５とセラミック基板３との電気的接続を図ることにより、ガラスインターポーザ５に形成する貫通孔の数を減らすことができる。

なお、図１３に示すように、ガラスインターポーザ５の下方にガラスコア５ｇが配置されており、このガラスコア５ｇから貫通ビアを完全になくすことにより、ガラスインターポーザ５やガラスコア５ｇを接着剤６２等で固定することができる。

ただし、ビアが残る場合は、電気的な接続を行うため、バンプ等で接続することが好ましい。

本実施の形態６のマルチチップモジュール６０によれば、ガラスインターポーザ５とセラミック基板３との電気的接続を一部ワイヤ６１で行うことにより、ガラスインターポーザ５に形成する貫通孔の数を減らすことができ、マルチチップモジュール６０のコストの低減化を図ることができる。

なお、本実施の形態６のマルチチップモジュール６０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

＜実施の形態７＞
図１４は本発明の実施の形態７の半導体装置の構造の一例を示す断面図である。

図１４に示す本実施の形態７のマルチチップモジュール７０は、実施の形態１のマルチチップモジュール１０と略同様の構造の半導体装置である。

本実施の形態７のマルチチップモジュール７０のマルチチップモジュール１０との相違点は、プロセッサＩＣ１および光ＩＣ２に、冷却用の放熱フィンがそれぞれ独立して取り付けられていることである。

すなわち、マルチチップモジュール７０のプロセッサＩＣ１の裏面側に放熱フィン７１が取り付けられ、さらに、それぞれの光ＩＣ２の裏面側にも放熱フィン７２が取り付けられている。放熱フィン７１，７２は、それぞれ導電性接着剤７３等を介して各チップに取り付けられている。

なお、光ＩＣ２は熱に弱い性質を有しているため、プロセッサＩＣ１からの熱の伝導を抑える構造が好ましい。実施の形態１のマルチチップモジュール１０においては、インターポーザをＳｉインターポーザ６とガラスインターポーザ５とに分けることで両者の熱伝導性は抑えることができる。

したがって、プロセッサＩＣ１と光ＩＣ２の放熱性をさらに高めることを考慮する場合、プロセッサＩＣ１と光ＩＣ２とに同一（一体型）の放熱フィンを取り付けると、この放熱フィンから熱伝導が起こってしまう。

そこで、図１４に示すように、本実施の形態７のマルチチップモジュール７０では、プロセッサＩＣ１と光ＩＣ２とに、それぞれ独立した放熱フィン７１，７２を取り付けることにより、放熱フィン経由の熱伝導を抑えることができ、マルチチップモジュール７０の放熱性をさらに高めることができる。

なお、本実施の形態７のマルチチップモジュール７０のその他の構造とその他の効果については、実施の形態１のマルチチップモジュール１０のものと同様であるため、その重複説明は省略する。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。なお、図面に記載した各部材や相対的なサイズは、本発明を分かりやすく説明するため簡素化・理想化しており、実装上はより複雑な形状となる。

上記実施の形態１〜７のマルチチップモジュールは、サーバ、ルータ、ネットワーク機器等の情報処理装置に実装する半導体装置として説明したが、上記半導体装置は、小型化ニーズへの対応として、高密度実装が用いられるモバイル機器に適用することも可能である。

１ プロセッサＩＣ（第１半導体チップ）
１ａ 主面
２ 光ＩＣ（第２半導体チップ）
３ セラミック基板（配線基板）
３ａ 上面
３ｂ 下面
３ｃ 内部配線
３ｄ ビア
３ｅ 端子
３ｆ ランド
４，４ａ，４ｂ，４ｃ，４ｄ バンプ
４ｅ，４ｆ バンプ群
４ｇ バンプ
４ｈ，４ｉ バンプ群
５ ガラスインターポーザ（チップ支持基板、ガラス基板）
５ａ 上面
５ｂ 下面
５ｃ 貫通ビア（貫通孔内配線）
５ｄ，５ｅ 高速配線
５ｆ 端子
５ｇ ガラスコア
５ｈ 貫通ビア（貫通孔内配線）
５ｉ 端子
５ｊ 開口部
５ｘ，５ｙ ガラスインターポーザ（チップ支持基板、ガラス基板）
６ Ｓｉインターポーザ（チップ支持基板、シリコン基板）
６ａ 上面
６ｂ 下面
６ｃ 貫通ビア（貫通孔内配線）
６ｄ 端子
６ｅ 延在部
７ 隙間
８ 半田ボール（外部端子）
１０ マルチチップモジュール（半導体装置）
１１ 情報処理装置
１２ 処理基板
１３ スイッチ基板（制御基板）
１４ バックプレーン基板
１５ 光ファイバー（配線部）
１６ コネクタ
２０，３０，４０，５０，６０，７０ マルチチップモジュール（半導体装置）
３１ メモリチップ（第３半導体チップ）
３１ａ 貫通ビア（貫通孔内配線）
６１ ワイヤ（導電性細線）
６２ 接着剤
７１，７２ 放熱フィン
７３ 導電性接着剤
８０ マルチチップモジュール
８１ Ｓｉインターポーザ
８１ａ 上面
８１ｂ 高速配線

Claims (11)

1. 機能が異なる複数の半導体チップと、
   前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
   前記複数のチップ支持基板を支持する配線基板と、
   前記配線基板に設けられた複数の外部端子と、
   を有し、
   前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
   前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続されている、半導体装置。
2. 機能が異なる複数の半導体チップと、
   前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
   前記複数のチップ支持基板を支持する配線基板と、
   前記配線基板に設けられた複数の外部端子と、
   を有し、
   前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
   前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
   前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
   前記シリコン基板の周囲に複数の前記ガラス基板が配置されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１半導体チップの主面の４つの隅部にはバンプが設けられておらず、
   前記複数の前記ガラス基板は、それぞれ平面サイズが同じである、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１半導体チップの前記主面に設けられた複数の前記バンプのうち、前記シリコン基板に接続する最外周のバンプと、このバンプの隣りに設けられ、かつ前記ガラス基板に接続するバンプとの設置ピッチは、前記シリコン基板に接続する複数のバンプの設置ピッチより大きい、半導体装置。
5. 請求項２に記載の半導体装置において、
   前記複数の前記ガラス基板のそれぞれに、前記第１半導体チップとは機能が異なる第２半導体チップが搭載されている、半導体装置。
6. 機能が異なる複数の半導体チップと、
   前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
   前記複数のチップ支持基板を支持する配線基板と、
   前記配線基板に設けられた複数の外部端子と、
   を有し、
   前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
   前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
   前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、かつ前記第１半導体チップの主面の対向する２辺それぞれから迫り出すように延在した延在部を有し、
   前記ガラス基板は、前記第１半導体チップの前記主面の対向する他の２辺それぞれに対応して前記シリコン基板の周囲に配置されている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記ガラス基板に前記第１半導体チップとは機能が異なる第２半導体チップが搭載され、
   前記シリコン基板の前記延在部に、前記第１半導体チップおよび前記第２半導体チップとは機能が異なる第３半導体チップが搭載されている、半導体装置。
8. 機能が異なる複数の半導体チップと、
   前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
   前記複数のチップ支持基板を支持する配線基板と、
   前記配線基板に設けられた複数の外部端子と、
   を有し、
   前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
   前記ガラス基板と前記配線基板とが、導電性細線によって電気的に接続されている、半導体装置。
9. 機能が異なる複数の半導体チップと、
   前記複数の半導体チップを支持し、それぞれに貫通孔内配線が形成された複数のチップ支持基板と、
   前記複数のチップ支持基板を支持する配線基板と、
   前記配線基板に設けられた複数の外部端子と、
   を有し、
   前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
   前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
   前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
   前記シリコン基板の周囲に複数の前記ガラス基板が配置され、
   前記複数の前記ガラス基板のそれぞれに、前記第１半導体チップとは機能が異なる第２半導体チップが搭載され、
   前記第１および前記第２半導体チップに、放熱フィンがそれぞれ独立して取り付けられている、半導体装置。
10. 機能が異なる複数の半導体チップと、前記複数の半導体チップを支持する複数のチップ支持基板と、前記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、
    前記半導体装置が搭載され、前記複数の処理基板の何れと接続するかを制御する制御基板と、
    前記複数の処理基板のそれぞれと前記制御基板とを接続する複数の配線部と、
    を有し、
    前記半導体装置における前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
    前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続されている、情報処理装置。
11. 機能が異なる複数の半導体チップと、前記複数の半導体チップを支持する複数のチップ支持基板と、前記複数のチップ支持基板を支持する配線基板とを備えた半導体装置が、それぞれに搭載された複数の処理基板と、
    前記半導体装置が搭載され、前記複数の処理基板の何れと接続するかを制御する制御基板と、
    前記複数の処理基板のそれぞれと前記制御基板とを接続する複数の配線部と、
    を有し、
    前記半導体装置における前記複数のチップ支持基板には、シリコンからなるシリコン基板と、ガラスからなるガラス基板とが混在しており、
    前記複数の半導体チップのうちの１つは、前記シリコン基板と前記ガラス基板とに電気的に接続された第１半導体チップであり、
    前記シリコン基板は、前記第１半導体チップの中央部に対応して配置され、
    前記シリコン基板の周囲に複数の前記ガラス基板が配置されている、情報処理装置。