JP6160128B2

JP6160128B2 - 3D stacked semiconductor device

Info

Publication number: JP6160128B2
Application number: JP2013043072A
Authority: JP
Inventors: 知行三井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2013-03-05
Filing date: 2013-03-05
Publication date: 2017-07-12
Anticipated expiration: 2033-03-05
Also published as: JP2014170892A

Description

本発明は３次元積層半導体装置に関する。 The present invention relates to a three-dimensional stacked semiconductor device.

半導体装置の一つに、複数の半導体チップを積層した３次元積層半導体装置がある。３次元積層半導体装置の一つに、複数の半導体チップとしてＬＳＩを有する３次元積層ＬＳＩがある。 One of the semiconductor devices is a three-dimensional stacked semiconductor device in which a plurality of semiconductor chips are stacked. One of the three-dimensional stacked semiconductor devices is a three-dimensional stacked LSI having LSIs as a plurality of semiconductor chips.

かかる半導体装置は図７に示すように、図中の上層の半導体チップ９１と、図中の下層の半導体チップ９２とを有する。上層の半導体チップ９１の実装面３０には電極３５が接している。電極３５の表面には半田バンプ４９が接している。下層の半導体チップ９２は上層の半導体チップ９１の実装面３０に対向する表面１９を有する。表面１９は半田バンプ４９に接する接続部２２を有する。 As shown in FIG. 7, the semiconductor device includes an upper semiconductor chip 91 in the drawing and a lower semiconductor chip 92 in the drawing. The electrode 35 is in contact with the mounting surface 30 of the upper semiconductor chip 91. Solder bumps 49 are in contact with the surface of the electrode 35. The lower semiconductor chip 92 has a surface 19 that faces the mounting surface 30 of the upper semiconductor chip 91. The surface 19 has a connection portion 22 that contacts the solder bump 49.

半導体チップ９２は表面１９から放出される熱を効率的に排出する必要がある。半導体チップ９１も、実装面３０の反対面に位置する表面から放出される熱を効率的に排出する
必要がある。３次元積層半導体装置は半導体チップ９１及び半導体チップ９２以外の半導体チップの表面から放出される熱も効率的に排出する必要がある。 The semiconductor chip 92 needs to efficiently exhaust the heat released from the surface 19. The semiconductor chip 91 also needs to efficiently discharge the heat released from the surface located on the opposite surface of the mounting surface 30. The three-dimensional stacked semiconductor device needs to efficiently exhaust heat released from the surfaces of the semiconductor chips other than the semiconductor chip 91 and the semiconductor chip 92.

特許文献１に記載の３次元積層ＬＳＩでは、樹脂膜が一の半導体チップと支持基盤又は他の半導体チップとの層間に位置している。かかる樹脂膜はカーボン・ナノチューブを含んでいる。カーボン・ナノチューブは半導体チップの動作熱を排出する。 In the three-dimensional stacked LSI described in Patent Document 1, the resin film is located between the layers of one semiconductor chip and the support base or another semiconductor chip. Such a resin film contains carbon nanotubes. Carbon nanotubes discharge the operating heat of the semiconductor chip.

特開２０１０−０５０２５９号公報JP 2010-050259 A

特許文献１に記載の３次元積層ＬＳＩでは、樹脂膜がカーボンナノチューブを有するので、半田バンプや電極から樹脂膜を通じて電気的ショートや漏洩が起こる可能性がある。本発明は３次元積層半導体装置において、電気的ショートや漏洩を防止しつつ、半導体チップの表面から放出される熱をさらに効率的に排出する手段を提供する。 In the three-dimensional stacked LSI described in Patent Document 1, since the resin film has carbon nanotubes, there is a possibility that an electrical short circuit or leakage may occur from the solder bump or electrode through the resin film. The present invention provides means for more efficiently exhausting heat released from the surface of a semiconductor chip while preventing electrical shorts and leakage in a three-dimensional stacked semiconductor device.

本発明の３次元積層半導体装置は積層された複数の半導体チップを備え、少なくとも一の前記半導体チップは、隣り合う前記半導体チップの表面に対向する実装面の側に、半田バンプを有し、前記半田バンプは、前記表面を通じて、前記一の半導体チップ以外の他の前記半導体チップと接続する実半田バンプを含み、前記表面はキャビティを有する。 The three-dimensional stacked semiconductor device of the present invention includes a plurality of stacked semiconductor chips, and at least one of the semiconductor chips has a solder bump on the side of the mounting surface facing the surface of the adjacent semiconductor chip, The solder bump includes an actual solder bump connected to the semiconductor chip other than the one semiconductor chip through the surface, and the surface has a cavity.

本発明の半導体モジュールは、前記３次元積層半導体装置と、前記複数の半導体チップの間の空間を流動する冷媒と、前記３次元積層半導体装置及び前記冷媒を収容する外部ケースと、を備える。本発明のコンピュータは前記半導体モジュールと、前記半導体モジュールに接続する熱交換器と、を備える。 The semiconductor module of the present invention includes the three-dimensional laminated semiconductor device, a refrigerant that flows in a space between the plurality of semiconductor chips, and an outer case that houses the three-dimensional laminated semiconductor device and the refrigerant. The computer of the present invention includes the semiconductor module and a heat exchanger connected to the semiconductor module.

３次元積層半導体装置において、電気的ショートや漏洩を防止しつつ、半導体チップの表面から放出される熱をさらに効率的に排出することができる。 In the three-dimensional stacked semiconductor device, heat released from the surface of the semiconductor chip can be more efficiently discharged while preventing electrical short circuit and leakage.

実施形態にかかる３次元積層ＬＳＩの部分断面図である。It is a fragmentary sectional view of the three-dimensional laminated LSI concerning an embodiment. 実施形態にかかる３次元積層ＬＳＩの半導体チップ外観図である。1 is an external view of a semiconductor chip of a three-dimensional stacked LSI according to an embodiment. 図２のＩＩＩ−ＩＩＩ断面の断面図である。It is sectional drawing of the III-III cross section of FIG. 実施形態にかかる３次元積層ＬＳＩを有する半導体モジュールの模式図である。It is a schematic diagram of a semiconductor module having a three-dimensional stacked LSI according to an embodiment. 実施形態にかかる３次元積層ＬＳＩの部分断面図２である。It is a fragmentary sectional view 2 of the three-dimensional laminated LSI concerning an embodiment. 実施形態の変形にかかる３次元積層ＬＳＩの部分断面図である。It is a fragmentary sectional view of the three-dimensional laminated LSI concerning the deformation | transformation of embodiment. 従来技術にかかる３次元積層ＬＳＩの部分断面図である。It is a fragmentary sectional view of the three-dimensional laminated LSI concerning a prior art.

［概要］
本実施形態の３次元積層半導体装置は、３次元積層ＬＳＩである。３次元積層ＬＳＩは、積層された複数のＬＳＩ（以下、単に半導体チップという。）を備える。このため、単位面積当たりで、半導体回路がより集積している。本実施形態の３次元積層ＬＳＩは動作時に直接液浸沸騰冷却されるものである。 [Overview]
The three-dimensional stacked semiconductor device of this embodiment is a three-dimensional stacked LSI. The three-dimensional stacked LSI includes a plurality of stacked LSIs (hereinafter simply referred to as semiconductor chips). For this reason, the semiconductor circuits are more integrated per unit area. The three-dimensional stacked LSI of this embodiment is directly immersed and cooled during operation.

図１は積層された半導体チップ１０１及び半導体チップ１０２の構造を表している。図中の下方に３次元積層ＬＳＩを載置するための、不図示の基板が設けられている。少なくとも一の前記半導体チップとして、半導体チップ１０１が図中の上方に位置している。半導体チップ１０１は、隣り合う半導体チップ１０２の表面２０に対向する実装面３０の側に、複数の半田バンプを有している。実装面３０側には不図示の半導体の回路素子が設けられている。 FIG. 1 shows the structure of the stacked semiconductor chip 101 and semiconductor chip 102. A substrate (not shown) for mounting the three-dimensional stacked LSI is provided below the figure. As at least one of the semiconductor chips, a semiconductor chip 101 is positioned above in the drawing. The semiconductor chip 101 has a plurality of solder bumps on the mounting surface 30 side facing the surface 20 of the adjacent semiconductor chip 102. A semiconductor circuit element (not shown) is provided on the mounting surface 30 side.

複数の半田バンプは実半田バンプ５０を含んでいる。実半田バンプ５０は表面２０の接続部２２と接している。接続部２２は半導体チップ１０２を貫通する貫通電極と接続しているか、又は貫通電極の一部となっている。このため、実半田バンプ５０は接続部２２を通じて、半導体チップ１０１以外の他の半導体チップと導通接続することができる。他の半導体チップには半導体チップ１０２が含まれる。 The plurality of solder bumps include actual solder bumps 50. The actual solder bump 50 is in contact with the connection portion 22 on the surface 20. The connection part 22 is connected to a through electrode penetrating the semiconductor chip 102 or is a part of the through electrode. For this reason, the actual solder bump 50 can be conductively connected to other semiconductor chips other than the semiconductor chip 101 through the connection portion 22. Other semiconductor chips include the semiconductor chip 102.

表面２０はキャビティ１０を有する。本実施形態にかかる３次元積層ＬＳＩを冷媒に液浸した場合、半導体チップ１０２の表面２０から放出される熱は、キャビティ１０内の冷媒を沸騰させる。冷媒は沸騰するときに半導体チップ１０２から熱を吸収する。すなわちキャビティ１０が気泡生成を活性化するので冷媒の沸騰を促進し、３次元積層ＬＳＩを冷却する。 The surface 20 has a cavity 10. When the three-dimensional stacked LSI according to the present embodiment is immersed in a coolant, the heat released from the surface 20 of the semiconductor chip 102 causes the coolant in the cavity 10 to boil. The refrigerant absorbs heat from the semiconductor chip 102 when boiling. That is, since the cavity 10 activates bubble generation, boiling of the refrigerant is promoted, and the three-dimensional stacked LSI is cooled.

実半田バンプは接続部２２と接することから、キャビティ１０は冷媒の沸騰の実半田バンプ５０と対向しないことが好ましい。しかしながら、例えば上記接続部２２が表面２０の凹部の底面等に設けられている場合であっても、かかる凹部とキャビティ１０は同等の形状を有していてもよい。言い換えればキャビティ１０は冷媒の沸騰を阻害しない限り形状の制限を受けない。 Since the actual solder bumps are in contact with the connection portion 22, it is preferable that the cavity 10 does not face the actual solder bumps 50 of the boiling of the coolant. However, for example, even when the connecting portion 22 is provided on the bottom surface of the concave portion of the surface 20, the concave portion and the cavity 10 may have the same shape. In other words, the cavity 10 is not limited in shape unless it inhibits the boiling of the refrigerant.

キャビティ１０の周囲の冷媒は、キャビティ１０に進入する。このため、キャビティ１０は沸騰した冷媒を速やかに排出することができる。継続的に供給される冷媒により、沸騰した冷媒は３次元積層ＬＳＩ外に排出される。このため、本実施形態の３次元積層ＬＳＩは安定的に冷却を受けることができる。 The refrigerant around the cavity 10 enters the cavity 10. Therefore, the cavity 10 can quickly discharge the boiling refrigerant. By the continuously supplied refrigerant, the boiled refrigerant is discharged out of the three-dimensional stacked LSI. For this reason, the three-dimensional stacked LSI of this embodiment can be stably cooled.

［詳細］
上述の半導体チップ１０１及び１０２は、図２に示す半導体チップ１００と同様の構造を有する。キャビティ１０は一定のピッチで格子状に並んでいる。表面２０はまた、キャビティ１０からなる格子２４を複数備えてもよい。かかる複数の格２４子の間には空隙部２１を設けてもよい。隣り合うキャビティ１０の間には接続部２２が位置している。 [Details]
The semiconductor chips 101 and 102 described above have the same structure as the semiconductor chip 100 shown in FIG. The cavities 10 are arranged in a lattice pattern at a constant pitch. The surface 20 may also include a plurality of grids 24 made up of cavities 10. A space portion 21 may be provided between the plurality of case members. A connecting portion 22 is located between the adjacent cavities 10.

半導体チップ１００の表面２０はポリイミド等の、保護膜として機能する絶縁体を有する。このため半導体チップ１００の表面２０をエッチングすることでキャビティ１０を形成できる。 The surface 20 of the semiconductor chip 100 has an insulator such as polyimide that functions as a protective film. Therefore, the cavity 10 can be formed by etching the surface 20 of the semiconductor chip 100.

図３に示すように半導体チップ１００は表面２０と反対側の実装面３０に半田バンプ６０を備える。半田バンプ６０は実半田バンプ５０に加えてダミー半田バンプ４０を含む。 As shown in FIG. 3, the semiconductor chip 100 includes solder bumps 60 on the mounting surface 30 opposite to the surface 20. The solder bump 60 includes a dummy solder bump 40 in addition to the actual solder bump 50.

半導体チップ１０１は半導体チップ１００と同様の構造であるから、ダミー半田バンプ４０をさらに備えるものであってもよい。半導体チップ１０１はさらに実装面３０と反対側の表面２０にキャビティ１０を有するものであってもよい。また、半導体チップ１０２は半導体チップ１００と同様の構造であるから、表面２０と反対側の実装面に実半田バンプ５０及びダミー半田バンプ４０を有するものであってもよい。 Since the semiconductor chip 101 has the same structure as the semiconductor chip 100, the semiconductor chip 101 may further include dummy solder bumps 40. The semiconductor chip 101 may further have a cavity 10 on the surface 20 opposite to the mounting surface 30. Further, since the semiconductor chip 102 has the same structure as the semiconductor chip 100, the semiconductor chip 102 may have the actual solder bumps 50 and the dummy solder bumps 40 on the mounting surface opposite to the surface 20.

図４に示すように、本実施形態の３次元積層ＬＳＩ（３次元積層体８０）は半導体チップの１００と同様の構造を有する半導体チップ１０１〜１０３が積層することで３次元構造を有するものである。３次元積層体８０は外部ケース１７０によって密閉されている。 As shown in FIG. 4, the three-dimensional stacked LSI (three-dimensional stacked body 80) of this embodiment has a three-dimensional structure by stacking semiconductor chips 101 to 103 having the same structure as the semiconductor chip 100. is there. The three-dimensional laminate 80 is sealed with an outer case 170.

半導体モジュール２００は３次元積層体８０、冷媒１４０、基板１６０及び外部ケース１７０を備える。基板１６０及び外部ケース１７０からなる容器は冷媒１４０を蓄える。冷媒１４０は複数の半導体チップ１０１〜１０３の間の空間を流動する。外部ケース１７０は３次元積層体８０及び冷媒１４０を収容する The semiconductor module 200 includes a three-dimensional laminate 80, a refrigerant 140, a substrate 160, and an outer case 170. A container including the substrate 160 and the outer case 170 stores the refrigerant 140. The refrigerant 140 flows in the space between the plurality of semiconductor chips 101 to 103. The outer case 170 accommodates the three-dimensional laminate 80 and the refrigerant 140.

冷媒１４０は半田バンプや電極から生じる電気的ショートや漏洩を防止するため絶縁性の液体であることが好ましい。絶縁性の液体としては、気化熱が大きく冷却効率が高いことから、ＦＣ（ｆｌｕｏｒｏｃａｒｂｏｎ：フロロカーボン）、ＨＦＣ（ｈｙｄｒｏｆｌｕｏｒｏｃａｒｂｏｎ：ハイドロフルオロカーボン）、又はＨＦＥ（ｈｙｄｒｏｆｌｕｏｒｅｔｈｅｒ：ハイドロフルオロエーテル）に代表される絶縁性冷媒が好ましい。環境負荷を低減する観点から絶縁性冷媒としてはＨＦＣ又はＨＦＥが好ましい。 The coolant 140 is preferably an insulating liquid in order to prevent electrical shorts and leakage generated from solder bumps and electrodes. As the insulating liquid, since the heat of vaporization is large and the cooling efficiency is high, insulation represented by FC (fluorocarbon), HFC (hydrofluorocarbon), or HFE (hydrofluoroether) Preferred refrigerants. From the viewpoint of reducing the environmental load, HFC or HFE is preferable as the insulating refrigerant.

３次元積層体８０の図中の最下層に位置する半導体チップ１０３は基板１６０と接し、実半田バンプ５０を通じて電気的に導通する。半導体チップ１０３はシリコンインターポーザであってもよい。 The semiconductor chip 103 located at the lowest layer in the drawing of the three-dimensional laminate 80 is in contact with the substrate 160 and is electrically connected through the actual solder bump 50. The semiconductor chip 103 may be a silicon interposer.

外部ケース１７０は流入口１１０及び流出口１２０を備える。流入口１１０は不図示の熱交換機と接続している。流入口１１０は熱交換器から受けた液体の冷媒１４０を３次元積層体８０に送る。冷媒１４０は３次元積層体８０の発熱と半導体チップ１０２及び１０３の備える、不図示のキャビティ１０内で沸騰する。 The outer case 170 includes an inlet 110 and an outlet 120. The inflow port 110 is connected to a heat exchanger (not shown). The inflow port 110 sends the liquid refrigerant 140 received from the heat exchanger to the three-dimensional laminate 80. The refrigerant 140 boils in the cavity 10 (not shown) provided in the semiconductor chips 102 and 103 and the heat generated by the three-dimensional laminate 80.

沸騰し気化した冷媒１４０は気泡１５０となる。流出口１２０は不図示の熱交換機と接続している。流出口１２０は気泡１５０を形成していた溶媒蒸気を排出し、不図示の熱交換器に送る。 The boiled and vaporized refrigerant 140 becomes bubbles 150. The outlet 120 is connected to a heat exchanger (not shown). The outlet 120 discharges the solvent vapor forming the bubbles 150 and sends it to a heat exchanger (not shown).

シールド材１３０は外部ケース１７０と基板１６０とを結合する。シールド材１３０の材料は特に限定されない。かかる材料としては、例えば樹脂又はゴムであってもよい。シールド材１３０は外部ケース１７０と基板１６０との間の隙間から冷媒１４０が漏出することを防止する。 The shield material 130 couples the outer case 170 and the substrate 160. The material of the shield material 130 is not particularly limited. Such a material may be, for example, a resin or rubber. The shield material 130 prevents the refrigerant 140 from leaking from the gap between the outer case 170 and the substrate 160.

半導体チップ１０１の備えるダミー半田バンプ４０によって半導体チップ１０２のキャビティ１０は開口狭型キャビティとなっている。半導体チップ１０２の備えるダミー半田バンプ４０によって半導体チップ１０３のキャビティ１０は開口狭型キャビティとなっている。この点については、後述する。 The cavity 10 of the semiconductor chip 102 is a narrow cavity with an opening due to the dummy solder bumps 40 provided in the semiconductor chip 101. The cavity 10 of the semiconductor chip 103 is a narrow cavity with an opening due to the dummy solder bumps 40 provided in the semiconductor chip 102. This point will be described later.

半導体チップ１０１は、３次元積層体８０中、基板１６０に対して反対側に位置しているので、表面２０は他の部材と面していない。このため冷媒１４０は、半導体チップ１０１の表面２０の上方で対流し、半導体チップ１０１の表面２０から放出される熱を効率的に受け取ることができる。 Since the semiconductor chip 101 is located on the opposite side of the substrate 160 in the three-dimensional laminate 80, the surface 20 does not face other members. Therefore, the refrigerant 140 convects above the surface 20 of the semiconductor chip 101 and can efficiently receive the heat released from the surface 20 of the semiconductor chip 101.

したがって、半導体チップ１０１の表面２０はキャビティ１０を備えなくともよい。また、外部ケース１７０の天板１７１が半導体チップ１０１の表面２０に近接する場合は、半導体チップ１０１の表面２０はキャビティ１０を備えてもよい。この場合、冷媒１４０はキャビティ１０内で沸騰する。 Therefore, the surface 20 of the semiconductor chip 101 may not include the cavity 10. Further, when the top plate 171 of the outer case 170 is close to the surface 20 of the semiconductor chip 101, the surface 20 of the semiconductor chip 101 may include the cavity 10. In this case, the refrigerant 140 boils in the cavity 10.

また、天板１７１は半導体チップ１０１の表面２０と対向する面にダミー半田バンプ４０と同等の形状を有してもよい。かかる形状があることで半導体チップ１０１の表面２０備えるキャビティ１０は後述する通り、開口狭型キャビティとなる。 The top plate 171 may have the same shape as the dummy solder bump 40 on the surface facing the surface 20 of the semiconductor chip 101. Due to this shape, the cavity 10 provided on the surface 20 of the semiconductor chip 101 becomes an open-narrow cavity as will be described later.

半導体チップ１０３は、３次元積層体８０中、基板１６０に対向しているので、半導体チップ１０３の実装面３０は他の半導体チップと面していない。ダミー半田バンプ４０は後述する通り、ダミー半田バンプ４０に対向するキャビティ１０を開口狭型キャビティとするために設ける。基板１６０は放熱しないので、半導体チップ１０３は、実装面３０側にダミー半田バンプ４０を備えなくてもよい。 Since the semiconductor chip 103 faces the substrate 160 in the three-dimensional laminate 80, the mounting surface 30 of the semiconductor chip 103 does not face other semiconductor chips. As will be described later, the dummy solder bumps 40 are provided in order to make the cavity 10 facing the dummy solder bumps 40 into an open narrow cavity. Since the substrate 160 does not dissipate heat, the semiconductor chip 103 does not have to include the dummy solder bumps 40 on the mounting surface 30 side.

図５に示すように、図中の上層の半導体チップ１０１の実装面３０には電極３４及び電極３５が接している。電極３４は半導体チップ１０１の内部回路に導通しないダミー電極である。電極３４の表面にはダミー半田バンプ４０が接している。電極３５は半導体チップ１０１の内部回路に導通する実電極である。電極３５の表面には実半田バンプ５０が接している。 As shown in FIG. 5, the electrode 34 and the electrode 35 are in contact with the mounting surface 30 of the upper semiconductor chip 101 in the drawing. The electrode 34 is a dummy electrode that does not conduct to the internal circuit of the semiconductor chip 101. Dummy solder bumps 40 are in contact with the surface of the electrode 34. The electrode 35 is a real electrode that conducts to the internal circuit of the semiconductor chip 101. An actual solder bump 50 is in contact with the surface of the electrode 35.

半田バンプ６０は球形であってもよく、また半田バンプの接する電極の形状に合わせてボタン型であってもよい。半田バンプ６０の大きさとキャビティ１０の大きさとの間に極端な違いが無ければ、形状は特に限定されない The solder bump 60 may be spherical, or may be a button type in accordance with the shape of the electrode in contact with the solder bump. The shape is not particularly limited as long as there is no extreme difference between the size of the solder bump 60 and the size of the cavity 10.

キャビティ１０の開口面を開口狭型のキャビティとするため、ダミー半田バンプ４０は半導体チップ１０１のキャビティ１０に対向することが好ましい。開口狭型のキャビティは冷媒の沸騰時の気泡生成を効果的に行うことができる。したがって、３次元積層体８０は効率的に冷却される。 The dummy solder bumps 40 are preferably opposed to the cavity 10 of the semiconductor chip 101 in order to make the opening surface of the cavity 10 a narrow cavity. The narrow aperture cavity can effectively generate bubbles when the refrigerant is boiling. Therefore, the three-dimensional laminate 80 is efficiently cooled.

電気的ショートや漏洩を防止するため、ダミー半田バンプ４０は、半導体チップ１０１の実装面３０側で隣り合う半導体チップ１０２や他の半導体チップと導通接続しないものであることが好ましい。ダミー半田バンプ４０はさらに実装面側で隣り合う半導体チップ１０２の表面２０と接しないものであることが好ましい。 In order to prevent electrical shorting and leakage, the dummy solder bump 40 is preferably not conductively connected to the adjacent semiconductor chip 102 or other semiconductor chip on the mounting surface 30 side of the semiconductor chip 101. The dummy solder bumps 40 are preferably not in contact with the surface 20 of the adjacent semiconductor chip 102 on the mounting surface side.

図５中、キャビティ１０の開口面の外縁２３は、ダミー半田バンプ４０と共に、キャビティ内に通ずる流路１４を形成している。ダミー半田バンプ４０がキャビティ１０の開口部を塞ぎ、キャビティ１０は開口狭型になっている。 In FIG. 5, the outer edge 23 of the opening surface of the cavity 10 forms a flow path 14 that communicates with the dummy solder bump 40 into the cavity. The dummy solder bumps 40 block the opening of the cavity 10, and the cavity 10 has a narrow opening.

流路１４の最も細い断面は、キャビティ１０の開口面よりも小さいことが好ましい。流路１４の最も細い断面の面積が、キャビティ１０の開口面の面積よりも小さいことが特に好ましい。 The narrowest cross section of the flow path 14 is preferably smaller than the opening surface of the cavity 10. It is particularly preferable that the area of the narrowest cross section of the flow path 14 is smaller than the area of the opening surface of the cavity 10.

かかる場合、キャビティ１０は、ダミー半田バンプ４０と協働して開口狭型キャビティとして機能する。すなわち、実装面３０側にダミー半田バンプ４０を形成することで、開口狭型キャビティを容易に設けることができる。 In such a case, the cavity 10 functions as an open narrow cavity in cooperation with the dummy solder bump 40. That is, by forming the dummy solder bump 40 on the mounting surface 30 side, the narrow opening cavity can be easily provided.

半導体チップ間にかかる構造が存在するように、キャビティ１０とダミー半田バンプ４０の位置を設計して置くことが可能である。例えば、ダミー半田バンプ４０の先端４１は、キャビティ１０の開口面の内側であるキャビティ１０内に位置してもよい。 The positions of the cavity 10 and the dummy solder bumps 40 can be designed and placed so that such a structure exists between the semiconductor chips. For example, the tip 41 of the dummy solder bump 40 may be located in the cavity 10 that is inside the opening surface of the cavity 10.

キャビティ１０の周囲の冷媒１４０は、流路１４を通じてキャビティ１０に進入する。このため、キャビティ１０は沸騰した冷媒１４０を、流路１４を通じて速やかに排出することができる。 The refrigerant 140 around the cavity 10 enters the cavity 10 through the flow path 14. For this reason, the cavity 10 can quickly discharge the boiling refrigerant 140 through the flow path 14.

また、実装面３０からダミー半田バンプ４０の先端４１までの高さは、実装面３０から隣り合う半導体チップ１０２の表面２０までの間隔よりも大きくてもよい。また、先端４１がキャビティ１０内にない場合であってもキャビティ１０の開口面に近接してれば効果を得られる。 Further, the height from the mounting surface 30 to the tip 41 of the dummy solder bump 40 may be larger than the distance from the mounting surface 30 to the surface 20 of the adjacent semiconductor chip 102. Even if the tip 41 is not in the cavity 10, the effect can be obtained if it is close to the opening surface of the cavity 10.

各半導体チップを積層する前の、実半田バンプ５０及びダミー半田バンプ４０は一様な高さを有していてもよい。実半田バンプ５０と同じ方法でダミー半田バンプ４０を作ることで、これらは半田バンプ６０として同一の工程で形成することができる。従って生産性が向上する。 The actual solder bumps 50 and the dummy solder bumps 40 before the semiconductor chips are stacked may have a uniform height. By making dummy solder bumps 40 by the same method as actual solder bumps 50, these can be formed as solder bumps 60 in the same process. Therefore, productivity is improved.

この場合、半導体チップ同士を積層するときに、実半田バンプ５０の先端５１を隣り合う半導体チップ１０２の表面２０の接続部２２に溶着する。このため、実半田バンプ５０は半導体チップ１０２と導通接続する。同時にダミー半田バンプ４０の先端４１を表面２０のキャビティ１０に挿入する。 In this case, when the semiconductor chips are stacked, the tips 51 of the actual solder bumps 50 are welded to the connection portions 22 on the surface 20 of the adjacent semiconductor chip 102. For this reason, the actual solder bump 50 is electrically connected to the semiconductor chip 102. At the same time, the tip 41 of the dummy solder bump 40 is inserted into the cavity 10 of the surface 20.

キャビティ１０は、積層する方向と実質的に平行な内側面１１及び１２を有してもよい。上述の通りキャビティ１０は、ダミー半田バンプ４０と協働して開口狭型キャビティとして機能する。したがってキャビティ１０を開口面に向かって狭くなる錐形にしておく必要が無い。 The cavity 10 may have inner surfaces 11 and 12 that are substantially parallel to the stacking direction. As described above, the cavity 10 functions as an open narrow cavity in cooperation with the dummy solder bump 40. Therefore, it is not necessary to make the cavity 10 into a conical shape that becomes narrower toward the opening surface.

キャビティ１０は積層する方向と実質的に直角を成す底面１３を有してもよい。また、電気的ショートや漏洩が起こらない限り、ダミー半田バンプ４０の先端４１は、底面１３、内側面１１、又は内側面１２に接してもよい。 The cavity 10 may have a bottom surface 13 that is substantially perpendicular to the stacking direction. Further, the tip 41 of the dummy solder bump 40 may be in contact with the bottom surface 13, the inner side surface 11, or the inner side surface 12 as long as no electrical short circuit or leakage occurs.

キャビティ１０は図２及び図５に示すように、実質的に直方体の箱型であることが特に好ましい。直方体の箱型若しくは上記形状を有するキャビティ１０は、表面２０のエッチングにより効率的に製造することができる。なお、キャビティは円筒形又は多角柱の箱型であってもよい。 As shown in FIGS. 2 and 5, the cavity 10 is particularly preferably a substantially rectangular parallelepiped box. The rectangular parallelepiped box shape or the cavity 10 having the above shape can be efficiently manufactured by etching the surface 20. The cavity may be a cylindrical shape or a polygonal box shape.

本実施形態の３次元積層体８０又は半導体モジュール２００は放熱効率に優れる。このため、半導体チップをさらに多層化してもよい。かかる３次元積層体８０又は半導体モジュール２００を演算装置とした場合、多くの回路を搭載しているので演算速度に優れる。 The three-dimensional laminate 80 or the semiconductor module 200 of this embodiment is excellent in heat dissipation efficiency. For this reason, the semiconductor chip may be further multilayered. When such a three-dimensional laminated body 80 or the semiconductor module 200 is used as an arithmetic device, since many circuits are mounted, the arithmetic speed is excellent.

また、かかる３次元積層体８０又は半導体モジュール２００をメモリとした場合、多くの回路を搭載しているので記憶容量に優れる。かかる演算装置及びメモリを搭載した情報通信機器、コンピュータ、又はその他の電子機器は冷媒により冷却するので静粛性及び省エネルギー性能に優れ、記憶容量と演算速度に優れるので、高度の情報処理能力を有する。
情報通信機器又はコンピュータとしては、パーソナルコンピュータ、ワークステーション、情報端末、サーバなどが挙げられる。また、その他の電子機器としては、映像音声変換器、カメラ、テレビジョン受像機、ディスプレイ、プリンタ、ファクシミリ、複合機などが挙げられる。 Further, when such a three-dimensional stacked body 80 or the semiconductor module 200 is used as a memory, it has excellent storage capacity because it has many circuits. An information communication device, computer, or other electronic device equipped with such an arithmetic device and a memory is cooled by a refrigerant, so that it has excellent quietness and energy saving performance, and excellent storage capacity and calculation speed, and thus has high information processing capability.
Examples of the information communication device or computer include a personal computer, a workstation, an information terminal, and a server. Examples of other electronic devices include a video / audio converter, a camera, a television receiver, a display, a printer, a facsimile machine, and a multifunction machine.

［実施形態の変形］
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば本実施形態ではＬＳＩが積層した３次元積層ＬＳＩについて説明したが、本発明にかかる半導体チップは、集積回路であればよく、その集積スケールは特に限定されない。 [Modification of Embodiment]
Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, in the present embodiment, a three-dimensional stacked LSI in which LSIs are stacked has been described, but the semiconductor chip according to the present invention may be an integrated circuit, and the integration scale is not particularly limited.

また、本実施形態では図５に示すように、半導体チップを積層する方向と平行な方向から見て、ダミー半田バンプ４０の外縁は、前記キャビティの開口面の外縁の内側にある。これに対し、図６に示すように、キャビティ１５とダミー半田バンプ４０との位置関係を調整することによって、キャビティ１５の開口部近傍に位置する流路１４の形状又はサイズを調整することができる。 Further, in this embodiment, as shown in FIG. 5, the outer edge of the dummy solder bump 40 is inside the outer edge of the opening surface of the cavity as viewed from the direction parallel to the direction of stacking the semiconductor chips. On the other hand, as shown in FIG. 6, the shape or size of the flow path 14 located near the opening of the cavity 15 can be adjusted by adjusting the positional relationship between the cavity 15 and the dummy solder bump 40. .

例えば、積層する方向と平行な方向から見て、ダミー半田バンプ４０の外縁４２の少なくとも一部が、キャビティ１５の開口面の外縁２８の外側にあってもよい。図に則して説明すると、上述の実施形態の内側面１１に比べて、内側面１６は、内側壁２２よりもダミー半田バンプ４０の中心側に近くなっている。 For example, at least a part of the outer edge 42 of the dummy solder bump 40 may be outside the outer edge 28 of the opening surface of the cavity 15 when viewed from a direction parallel to the stacking direction. If it demonstrates in accordance with a figure, compared with the inner surface 11 of the above-mentioned embodiment, the inner surface 16 will be closer to the center side of the dummy solder bump 40 than the inner wall 22.

これにより、キャビティ１５はダミー半田バンプ４０と協働して、さらに開口狭型のキャビティとして機能する。また流路１４が図中の左方、すなわち流出口１２０側に偏っているので、キャビティ１５は気化した冷媒１４０をより効率的に排出することができる。 Thereby, the cavity 15 functions as a cavity having a narrower opening in cooperation with the dummy solder bump 40. Moreover, since the flow path 14 is biased to the left in the drawing, that is, toward the outlet 120, the cavity 15 can discharge the vaporized refrigerant 140 more efficiently.

本実施形態では、実半田バンプが接続する半導体チップ表面上の接続部は、隣り合うキャビティの間に位置している。これに対し、実施例の変形では、接続部がキャビティの格子の中心又は中心の周辺に位置してもよい。 In this embodiment, the connection part on the surface of the semiconductor chip to which the actual solder bump is connected is located between adjacent cavities. On the other hand, in the modification of the embodiment, the connecting portion may be positioned at the center of the cavity lattice or around the center.

（付記１１）
前記実装面から前記ダミー半田バンプの先端までの高さは、前記実装面と前記隣り合う半導体チップの表面までの間隔よりも大きい、
請求項２又は３に記載の３次元積層半導体装置。 (Appendix 11)
The height from the mounting surface to the tip of the dummy solder bump is larger than the interval from the mounting surface to the surface of the adjacent semiconductor chip,
The three-dimensional laminated semiconductor device according to claim 2 or 3.

（付記１２）
前記半導体チップを積層する前の、前記実半田バンプ及び前記ダミー半田バンプは一様な高さを有し、
前記積層するときに前記実半田バンプの先端を前記表面に溶着し、かつ前記ダミー半田バンプの先端を前記キャビティ内に挿入してなる、
請求項２又は３に記載の３次元積層半導体装置。 (Appendix 12)
Before the semiconductor chip is laminated, the actual solder bump and the dummy solder bump have a uniform height,
The tip of the actual solder bump is welded to the surface when the lamination is performed, and the tip of the dummy solder bump is inserted into the cavity.
The three-dimensional laminated semiconductor device according to claim 2 or 3.

（付記１３）
前記キャビティは、前記積層する方向と実質的に平行な内側面を有する、
請求項４又は５に記載の３次元積層半導体装置。 (Appendix 13)
The cavity has an inner surface substantially parallel to the laminating direction.
The three-dimensional laminated semiconductor device according to claim 4 or 5.

（付記１４）
前記キャビティは前記実半田バンプと対向しない、
請求項２〜８のいずれかに３次元積層半導体装置。 (Appendix 14)
The cavity does not face the actual solder bump;
The three-dimensional laminated semiconductor device according to claim 2.

１０キャビティ１４流路
１５キャビティ１６内側面
２０表面２２接続部
２３外縁３０実装面
４０ダミー半田バンプ４１先端
４２外縁５０実半田バンプ
５１先端６０半田バンプ
８０３次元積層体１０１半導体チップ
１０２半導体チップ１４０冷媒
１７０外部ケース２００半導体モジュール DESCRIPTION OF SYMBOLS 10 Cavity 14 Flow path 15 Cavity 16 Inner side surface 20 Surface 22 Connection part 23 Outer edge 30 Mounting surface 40 Dummy solder bump 41 Tip 42 Outer edge 50 Actual solder bump 51 Tip 60 Solder bump 80 Three-dimensional laminated body 101 Semiconductor chip 102 Semiconductor chip 140 Refrigerant 170 Outer case 200 Semiconductor module

Claims

Provided with a plurality of stacked semiconductor chips,
At least one of the semiconductor chips has a solder bump on the side of the mounting surface facing the surface of the adjacent semiconductor chip,
The solder bump includes an actual solder bump connected to the semiconductor chip other than the one semiconductor chip through the surface,
It said surface have a cavity which does not face the actual solder bumps,
The solder bump further includes a dummy solder bump that does not contact the surface,
The dummy solder bump faces the cavity,
The outer edge of the opening surface of the cavity and the dummy solder bump form a flow path leading into the cavity,
The narrowest cross section of the flow path is smaller than the opening surface,
Three-dimensional stacked semiconductor device.

A tip of the dummy solder bump is located in the cavity;
The three-dimensional laminated semiconductor device according to claim 1 .

When viewed from a direction parallel to the laminating direction, at least a part of the outer edge of the dummy solder bump is outside the outer edge of the opening surface of the cavity.
The three-dimensional laminated semiconductor device according to claim 1 or 2 .

The one semiconductor chip further has the cavity on the surface opposite to the mounting surface.
The three-dimensional laminated semiconductor device according to claim 1.

The adjacent semiconductor chip further has the dummy solder bumps on the mounting surface opposite to the surface.
3-dimensional stacked semiconductor device according to claim 1.

A three-dimensional stacked semiconductor device according to any one of claims 1 to 5 ,
A coolant flowing in a space between the plurality of semiconductor chips;
A semiconductor module comprising: the three-dimensional stacked semiconductor device and an outer case that houses the refrigerant.

A semiconductor module according to claim 6 ;
And a heat exchanger connected to the semiconductor module.