JP6162008B2 - Semiconductor switch circuit - Google Patents
Semiconductor switch circuit Download PDFInfo
- Publication number
- JP6162008B2 JP6162008B2 JP2013192590A JP2013192590A JP6162008B2 JP 6162008 B2 JP6162008 B2 JP 6162008B2 JP 2013192590 A JP2013192590 A JP 2013192590A JP 2013192590 A JP2013192590 A JP 2013192590A JP 6162008 B2 JP6162008 B2 JP 6162008B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- common terminal
- field effect
- unit switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electronic Switches (AREA)
Description
本発明は、携帯電話機等の移動体通信機器や高周波機器における高周波信号の経路切り替えに用いられる半導体スイッチ回路に係り、特に、半導体素子における歪の低減、抑圧等を図ったものに関する。 The present invention relates to a semiconductor switch circuit used for path switching of a high-frequency signal in a mobile communication device such as a mobile phone or a high-frequency device, and more particularly to a device that reduces distortion or suppresses a semiconductor element.
高周波信号を扱う携帯電話機や移動体無線通信などの装置においては、高周波信号の切り替えを行うために、電界効果トランジスタ等を用いてなる半導体スイッチ回路が従来から使用されている。このような半導体スイッチ回路としては、例えば、特許文献１等に開示されたものなどがある。
かかる半導体スイッチ回路においては、近年、携帯電話などの携帯端末における送信信号のさらなる品質改善や受信感度向上のため、より高いレベルの歪特性が要求されている。
ところが、近年の無線通信規格の高度化や機器の進歩により、半導体スイッチ回路がさらに大規模となり、歪特性に対するより一層の厳しい要求がなされつつある。
2. Description of the Related Art In devices such as mobile phones and mobile radio communications that handle high-frequency signals, semiconductor switch circuits using field effect transistors or the like have been conventionally used to switch high-frequency signals. Examples of such a semiconductor switch circuit include those disclosed in
In such a semiconductor switch circuit, in recent years, a higher level of distortion characteristics is required in order to further improve the quality and transmission sensitivity of a transmission signal in a portable terminal such as a cellular phone.
However, due to the recent advancement of wireless communication standards and advances in equipment, semiconductor switch circuits have become larger in scale, and more severe demands for distortion characteristics are being made.
しかしながら、電界効果トランジスタを用いた大規模回路においては、非導通（ＯＦＦ）状態の電界効果トランジスタが多数存在することとなり、歪特性が劣化してしまう。そのため、回路の大規模化と歪特性の向上とは相反する要求であり、その両立は困難であるという問題がある。 However, in a large-scale circuit using a field effect transistor, there are a large number of non-conductive (OFF) field effect transistors, and the distortion characteristics deteriorate. For this reason, an increase in circuit scale and an improvement in distortion characteristics are contradictory requirements, and there is a problem that it is difficult to achieve both.
ここで、ＯＦＦ状態にある電界効果トランジスタにおける歪の発生について説明することとする。
図６には、従来の半導体スイッチ回路の主要部の回路構成例が示されており、以下、同図を参照しつつ説明する。
この半導体スイッチ回路は、共通端子ＰＣと複数の個別端子Ｐ１、Ｐ２、Ｐ３、・・・が設けられると共に、共通端子ＰＣと各個別端子Ｐ１、Ｐ２、Ｐ３、・・・との間には、３段直接接続のスイッチＦＥＴがそれぞれ設けられており、その導通、非導通を制御することで、複数の個別端子Ｐ１、Ｐ２、Ｐ３、・・・が択一的に共通端子ＰＣと接続可能に構成されてなるものである。
Here, generation of distortion in the field effect transistor in the OFF state will be described.
FIG. 6 shows an example of a circuit configuration of a main part of a conventional semiconductor switch circuit, which will be described below with reference to FIG.
This semiconductor switch circuit is provided with a common terminal PC and a plurality of individual terminals P1, P2, P3,..., And between the common terminal PC and each individual terminal P1, P2, P3,. Each of the three-stage direct connection switch FETs is provided, and by controlling the conduction and non-conduction, a plurality of individual terminals P1, P2, P3,... Can be alternatively connected to the common terminal PC. It is composed.
かかる構成において、共通端子ＰＣと個別端子Ｐ１とを信号経路として選択すべく、共通端子ＰＣと個別端子Ｐ１の間の３個のスイッチＦＥＴのゲートに論理値Ｈｉｇｈに相当する電圧が印加され、ＰＣ−Ｐ１経路が導通状態とされる一方、他のスイッチＦＥＴのゲートには、論理値Ｌｏｗの相当するレベルの電圧が印加され、個別端子Ｐ１を除く他の個別端子Ｐ２、Ｐ３、・・・と共通端子ＰＣ間の経路は非導通状態とされているとする（図６参照）。
この場合、個別端子Ｐ１を除く他の個別端子Ｐ２、Ｐ３、・・・は、外部回路で終端され（図示せず）、ローインピーダンスとなっている。
In such a configuration, in order to select the common terminal PC and the individual terminal P1 as signal paths, a voltage corresponding to the logical value High is applied to the gates of the three switch FETs between the common terminal PC and the individual terminal P1, and PC While the −P1 path is turned on, a voltage corresponding to the logical value Low is applied to the gates of the other switch FETs, and the individual terminals P2, P3,. It is assumed that the path between the common terminals PC is in a non-conductive state (see FIG. 6).
In this case, the other individual terminals P2, P3,... Except for the individual terminal P1 are terminated by an external circuit (not shown) and have low impedance.
なお、ＯＦＦ状態とされるスイッチＦＥＴのゲートは、スレッショルド電圧よりも十分低いゲート・ソース間電圧Ｖｇｓを印加して歪を低減することが、低歪スイッチ回路の基本である。この図６を参照しつつ説明する回路においても、そのような低いゲート・ソース間電圧Ｖｇｓが印加されることを前提とする。 Note that the gate of the switch FET that is turned off is applied with a gate-source voltage Vgs that is sufficiently lower than the threshold voltage to reduce the distortion, which is the basis of the low distortion switch circuit. Also in the circuit described with reference to FIG. 6, it is assumed that such a low gate-source voltage Vgs is applied.
しかして、ＯＦＦ状態にある電界効果トランジスタにおいては、ゲート・ソース間、ゲート・ドレイン間に空乏層が生じて寄生容量が発生する。
以下の説明の便宜上、ゲート・ソース間の寄生容量を”Ｃｇｓ”と表記し、ゲート・ドレイン間の寄生容量を”Ｃｇｄ”と表記する。
これら、Ｃｇｓ、Ｃｇｄは、ゲート・ソース間電圧Ｖｇｓとゲート・ドレイン間電圧Ｖｇｄに線形的に比例するものとなっている。
なお、ソース・ドレイン間にも寄生容量は生ずるが、その容量は小さいため無視できるものとする。
Therefore, in the field effect transistor in the OFF state, a depletion layer is generated between the gate and the source and between the gate and the drain, and a parasitic capacitance is generated.
For convenience of the following description, the parasitic capacitance between the gate and the source is expressed as “Cgs”, and the parasitic capacitance between the gate and the drain is expressed as “Cgd”.
These Cgs and Cgd are linearly proportional to the gate-source voltage Vgs and the gate-drain voltage Vgd.
Although parasitic capacitance is also generated between the source and drain, it is negligible because the capacitance is small.
上述のような寄生容量を考慮したＯＦＦ状態にある電界効果トランジスタの等価回路は、図７に示されたようにドレインとソースとの間にＣｇｓ、Ｃｇｄが直列接続された回路となる。
かかるＯＦＦ状態にある電界効果トランジスタにおいては、ドレイン側に印加された高周波信号は、Ｃｇｓ、Ｃｇｄによって分圧されることとなり、その際生ずるＶｇｓ、Ｖｇｄは、図８に示されたように、相互に１８０度位相のずれたほぼ正弦波で変化する電圧となる。
The equivalent circuit of the field effect transistor in the OFF state in consideration of the parasitic capacitance as described above is a circuit in which Cgs and Cgd are connected in series between the drain and the source as shown in FIG.
In such a field effect transistor in the OFF state, the high-frequency signal applied to the drain side is divided by Cgs and Cgd, and the Vgs and Vgd generated at this time are as shown in FIG. In other words, the voltage changes almost sinusoidally with a phase shift of 180 degrees.
一方、Ｃｇｓ、Ｃｇｄは、Ｖｇｓ、Ｖｇｄに対して、図９に示されたような変化を示す。
同図においては、Ｃｇ、とＣｇｄの変化と共に、ＣｇｓとＣｇｄの直列接続による合成容量であるトータル容量Ｃtotalの変化が示されている。
図９によれば、トータル容量Ｃtotalが高周波信号の変化に伴い波打っていることが確認でき、ＯＦＦ状態の電界効果トランジスタにおける歪は、このトータル容量Ｃtotalの変動に起因するものと考えられる。
On the other hand, Cgs and Cgd show changes as shown in FIG. 9 with respect to Vgs and Vgd.
In the same figure, the change of the total capacity | capacitance Ctotal which is a synthetic capacity by the serial connection of Cgs and Cgd is shown with the change of Cg and Cgd.
According to FIG. 9, it can be confirmed that the total capacitance Ctotal undulates with the change of the high frequency signal, and the distortion in the field effect transistor in the OFF state is considered to be caused by the fluctuation of the total capacitance Ctotal.
本発明は、上記実状に鑑みてなされたもので、多数の電界効果トランジスタを用いた大規模の半導体スイッチ回路におけるＯＦＦ状態の電界効果トランジスタに生ずる寄生容量に起因する歪の低減、抑圧を可能とし、歪特性の向上を図った半導体スイッチ回路を提供するものである。 The present invention has been made in view of the above circumstances, and enables distortion reduction and suppression due to parasitic capacitance generated in an OFF-state field effect transistor in a large-scale semiconductor switch circuit using a large number of field effect transistors. A semiconductor switch circuit with improved distortion characteristics is provided.
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と複数の個別端子とを有し、
前記共通端子と前記個別端子との間には、それぞれ２組の単位スイッチが並列接続されて設けられ、
前記２組の単位スイッチの導通、非導通を制御することにより所望する個別端子と共通端子間における信号の伝搬を可能とするよう構成されてなる半導体スイッチ回路であって、
前記単位スイッチは、それぞれ同一個数の電界効果トランジスタの直列接続により構成されてなり、
前記２組の単位スイッチの内、一方の単位スイッチにあっては、各電界効果トランジスタのゲート・ソース間に、それぞれ付加容量が接続され、他方の単位スイッチにあっては、各電界効果トランジスタのゲート・ドレイン間に、それぞれ付加容量が接続されてなるものである。
In order to achieve the above object of the present invention, a semiconductor switch circuit according to the present invention includes:
Having at least one common terminal and a plurality of individual terminals;
Between the common terminal and the individual terminal, two sets of unit switches are respectively connected in parallel,
A semiconductor switch circuit configured to allow signal propagation between a desired individual terminal and a common terminal by controlling conduction and non-conduction of the two sets of unit switches,
Each of the unit switches is configured by series connection of the same number of field effect transistors,
In one of the two sets of unit switches, an additional capacitor is connected between the gate and source of each field effect transistor, and in the other unit switch, each field effect transistor has An additional capacitor is connected between the gate and the drain.
本発明によれば、付加容量を設けることでＯＦＦ状態にある電界効果トランジスタにおける寄生容量のトータルの変動を抑圧できるようにしたので、寄生容量の変動に起因する電界効果トランジスタの歪を低減、抑圧することができ、従来に比してより歪特性の良好な半導体スイッチ回路を提供することができるという効果を奏するものである。 According to the present invention, by providing the additional capacitor, it is possible to suppress the total variation of the parasitic capacitance in the field effect transistor in the OFF state, thereby reducing and suppressing the distortion of the field effect transistor due to the variation of the parasitic capacitance. Therefore, it is possible to provide a semiconductor switch circuit having better distortion characteristics than conventional ones.
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成例について、図１を参照しつつ説明する。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 6.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a circuit configuration example of a semiconductor switch circuit according to an embodiment of the present invention will be described with reference to FIG.
本発明の実施の形態における半導体スイッチ回路は、一つの共通端子（図１においては「ＰＣ」と表記）５１と、複数の個別端子（図１においては、それぞれ「Ｐ１」、「Ｐ２」・・・と表記）５２−１、５２−２、・・・とを具備すると共に、共通端子５１と各個別端子５２−１、５２−２、・・・との間には、それぞれ２組の単位スイッチ１０１ー１，１０１−２、１０２−１，１０２−２、・・・が設けられており、その導通、非導通を制御することで、複数の個別端子５２−１、５２−２、・・・の中の所望する一つの個別端子と共通端子５１とを導通状態として、高周波信号を伝搬せしめることができるよう構成されてなるものである。
The semiconductor switch circuit according to the embodiment of the present invention includes one common terminal (indicated as “PC” in FIG. 1) 51 and a plurality of individual terminals (in FIG. 1, “P1”, “P2”,. .) 52-1, 52-2,... And two sets of units between the
以下、具体的にその構成を説明すれば、まず、共通端子５１と第１の個別端子５２−１との間には、並列接続された２組の単位スイッチ１０１−１，１０１−２が、また、共通端子５１と第２の個別端子５２−２との間にも、同じく並列接続された２組の単位スイッチ１０２−１，１０２−２が、それぞれ設けられている。
なお、図１においては、第１及び第２の個別端子５２−１，５２−２以外の個別端子の図示を省略してあるが、それら他の個別端子と共通端子５１との間にも、それぞれ２組の単位スイッチが設けられた構成となっている。
Hereinafter, the configuration will be specifically described. First, between the
In FIG. 1, the illustration of the individual terminals other than the first and second individual terminals 52-1 and 52-2 is omitted, but between the other individual terminals and the
共通端子５１と第１の個別端子５２−１との間に設けられた２組の単位スイッチ１０１−１，１０１−２と、共通端子５１と他の個別端子５２−２、・・・との間に設けられた２組の単位スイッチの回路構成は基本的に同一であるので、共通端子５１と第１の個別端子５２−１との間に設けられた２組の単位スイッチ１０１−１，１０１−２の構成の説明を以て他の２組の単位スイッチの構成の説明に代えることとする。
なお、以下の説明においては、共通端子５１と第２の個別端子５２−２との間に設けられた２組の単位スイッチ１０２−１，１０２−２については、２組の単位スイッチ１０１−１，１０１−２の構成の説明における構成要素の符号の後に括弧書きで対応する構成要素の符号を示すこととする。
Two sets of unit switches 101-1 and 101-2 provided between the
In the following description, for the two sets of unit switches 102-1 and 102-2 provided between the
まず、本発明の実施の形態における２組の単位スイッチ１０１−１，１０１−２（１０２−１，１０２−２）は、それぞれ電界効果トランジスタ（以下「ＦＥＴ」と称する）が３つ直列接続されて、いわゆるＦＥＴ３段構成を有するものとなっており、共通端子５１と第１の個別端子５２−１（５２−２）との間で相互に並列接続されて設けられたものとなっている。
そして、第１の単位スイッチ１０１−１（１０２−１）は、第１乃至第３のＦＥＴ１−１〜１−３（２−１〜２−３）が直列接続されて構成され、第２の単位スイッチ１０１−２（１０２−２）は、第４乃至第６のＦＥＴ１−４〜１−６（２−４〜２−６）が直列接続されて構成されたものとなっている。
First, in each of the two sets of unit switches 101-1 and 101-2 (102-1 and 102-2) in the embodiment of the present invention, three field effect transistors (hereinafter referred to as “FETs”) are connected in series. Thus, it has a so-called FET three-stage configuration, and is provided by being connected in parallel between the
The first unit switch 101-1 (102-1) is configured by connecting first to third FETs 1-1 to 1-3 (2-1 to 2-3) in series, The unit switch 101-2 (102-2) is configured by connecting fourth to sixth FETs 1-4 to 1-6 (2-4 to 2-6) in series.
第１の単位スイッチ１０１−１（１０２−１）において、第１のＦＥＴ１−１（２−１）のドレインは共通端子５１に接続される一方、ソースは、第２のＦＥＴ１−２（２−２）のドレインと相互に接続され、第２のＦＥＴ１−２（２−２）のソースは、第３のＦＥＴ１−３（２−３）のドレインと接続されたものとなっている。そして、第３のＦＥＴ１−３（２−３）のソースは、第１の個別端子５２−１（５２−２）と接続されている。
In the first unit switch 101-1 (102-1), the drain of the first FET 1-1 (2-1) is connected to the
さらに、第１のＦＥＴ１−１（２−１）のゲートとソースとの間には、第１の付加容量１１−１（１２−１）が、第２のＦＥＴ１−２（２−２）のゲートとソースとの間には、第２の付加容量１１−２（１２−２）が、第３のＦＥＴ１−３（２−３）のゲートとソースとの間には、第３の付加容量１１−３（１２−３）が、それぞれ接続されている。 Furthermore, between the gate and source of the first FET 1-1 (2-1), the first additional capacitor 11-1 (12-1) is connected to the second FET 1-2 (2-2). A second additional capacitor 11-2 (12-2) is provided between the gate and the source, and a third additional capacitor is provided between the gate and the source of the third FET 1-3 (2-3). 11-3 (12-3) are connected to each other.
一方、第２の単位スイッチ１０１−２（１０２−２）においては、第４のＦＥＴ１−４（２−４）のドレインは共通端子５１に接続される一方、ソースは、第５のＦＥＴ１−５（２−５）のドレインと相互に接続され、第５のＦＥＴ１−５（２−５）のソースは、第６のＦＥＴ１−６（２−６）のドレインと接続されたものとなっている。そして、第６のＦＥＴ１−６（２−６）のソースは、第１の個別端子５２−１（５２−２）と接続されている。
On the other hand, in the second unit switch 101-2 (102-2), the drain of the fourth FET1-4 (2-4) is connected to the
また、第４のＦＥＴ１−４（２−４）のゲートとドレインとの間には、第４の付加容量１１−４（１２−４）が、第５のＦＥＴ１−５（２−５）のゲートとドレインとの間には、第５の付加容量１１−５（１２−５）が、第６のＦＥＴ１−６（２−６）のゲートとドレインとの間には、第６の付加容量１１−６（１２−６）が、それぞれ接続されている。 The fourth additional capacitor 11-4 (12-4) is connected between the gate and the drain of the fourth FET1-4 (2-4) and the fifth FET1-5 (2-5). A fifth additional capacitor 11-5 (12-5) is provided between the gate and the drain, and a sixth additional capacitor is provided between the gate and the drain of the sixth FET 1-6 (2-6). 11-6 (12-6) are connected to each other.
またさらに、第１乃至第３のＦＥＴ１−１〜１−３のゲートには第１乃至第３のゲート抵抗器２１−１〜２１−３（２２−１〜２２−３）の一端がそれぞれ接続され、第４乃至第６のＦＥＴ１−４〜１−６のゲートには第４乃至第６のゲート抵抗器２１−４〜２１−６（２２−４〜２２−６）の一端がそれぞれ接続される一方、第１乃至第６のゲート抵抗器２１−１〜２１−６（２２−１〜２２−６）の他端は、相互に接続されて、第１の共用抵抗器３１−１（３１−２）を介して、図示されない制御回路からの制御信号が印加されるようになっている。 Furthermore, one ends of first to third gate resistors 21-1 to 21-3 (22-1 to 22-3) are connected to the gates of the first to third FETs 1-1 to 1-3, respectively. The fourth to sixth gate resistors 21-4 to 21-6 (22-4 to 22-6) are connected to the gates of the fourth to sixth FETs 1-4 to 1-6, respectively. On the other hand, the other ends of the first to sixth gate resistors 21-1 to 21-6 (22-1 to 22-6) are connected to each other to form the first shared resistor 31-1 (31). -2), a control signal from a control circuit (not shown) is applied.
ここで、図示されない制御回路は、導通状態を所望する信号経路、すなわち、共通端子５１と、複数の個別端子５２−１、５２−２、・・・のいずれか一つとの間に形成されるべき経路に応じて、該当する２組の単位スイッチを導通状態とすべく論理値Ｈｉｇｈに相当する電圧信号を出力する一方、他の２組の単位スイッチを非導通状態とすべく論理値Ｌｏｗに相当する電圧信号を出力するよう構成されてなるものである。
Here, a control circuit (not shown) is formed between a signal path for which a conduction state is desired, that is, between the
かかる構成において、第１及び第２の単位スイッチ１０１−１，１０１−２を構成する第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）は、いずれもゲート幅Ｗｇが従来回路のゲート幅（標準ゲート幅）に比して１／２に設定されたものが用いられたものとなっている。そして、第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）全体としてのトータルのゲート幅Ｗｇは従来回路のＦＥＴと基本的に同一となっている。
ここで、従来回路とは、共通端子５１と個別端子５２−１、５２−２、・・・との間に、ＦＥＴ３段構成の単位スイッチが、それぞれ一つずつ設けられた構成のものを意味する。
In this configuration, each of the first to sixth FETs 1-1 to 1-6 (2-1 to 2-6) constituting the first and second unit switches 101-1 and 101-2 has a gate width. The one in which Wg is set to ½ of the gate width (standard gate width) of the conventional circuit is used. The total gate width Wg of the first to sixth FETs 1-1 to 1-6 (2-1 to 2-6) as a whole is basically the same as that of the FET of the conventional circuit.
Here, the conventional circuit means a configuration in which one unit switch of FET three-stage configuration is provided between the
また、第１乃至第６のＦＥＴ１−１〜１−６（２−１〜２−６）がＯＦＦ状態において、それぞれのゲート・ドレイン間に生ずる寄生容量をＣｇｄ、それぞれのゲート・ソース間に生ずる寄生容量をＣｇｓとすると、第１乃至第６の付加容量１１−１〜１１−６（１２−１〜１２−６）のそれぞれ容量は、Ｃｇｓ／Ｃｇｄの数倍の値に設定されたものとなっている。なお、具体的に如何なる値とするかは、具体的なＦＥＴの仕様等に応じて、試験やシミュレーション結果に基づいて適切な値を定めるのが好適である。 Further, when the first to sixth FETs 1-1 to 1-6 (2-1 to 2-6) are in the OFF state, a parasitic capacitance generated between each gate and drain is generated between Cgd and each gate and source. Assuming that the parasitic capacitance is Cgs, the capacitances of the first to sixth additional capacitors 11-1 to 11-6 (12-1 to 12-6) are set to values that are several times larger than Cgs / Cgd. It has become. Note that it is preferable to determine an appropriate value based on a test or a simulation result in accordance with a specific FET specification or the like.
上述のように第１乃至第６の付加容量１１−１〜１１−６（１２−１〜１２−６）のそれぞれ容量を、Ｃｇｓ／Ｃｇｄの数倍の値に設定することで、第１乃至第３のＦＥＴ１−１〜１−３のそれぞれの容量Ｃｕｐは、ゲート・ドレイン間の寄生容量ＣｇｄだけでＣｕｐ≒Ｃｇｄと近似することができる一方、第４乃至第６のＦＥＴ１−４〜１−６のそれぞれの容量Ｃｄｏｗｎは、ゲート・ソース間の寄生容量ＣｇｓだけでＣｄｏｗｎ≒Ｃｇｓと近似することができることとなる。 As described above, by setting the capacities of the first to sixth additional capacitors 11-1 to 11-6 (12-1 to 12-6) to values that are several times larger than Cgs / Cgd, the first to sixth capacities are set. The capacitances Cup of the third FETs 1-1 to 1-3 can be approximated as Cup≈Cgd only by the parasitic capacitance Cgd between the gate and the drain, while the fourth to sixth FETs 1-4 to 1- Each capacitance Cdown of 6 can be approximated as Cdown≈Cgs only by the parasitic capacitance Cgs between the gate and the source.
例えば、図１に示された構成において、図示されない制御回路から、２組の単位スイッチ１０１−１，１０１−２の各ＦＥＴ１−１〜１−６のゲートへ対して論理値Ｈｉｇｈに相当する電圧信号が印加されて、信号経路として共通端子５１と第１の個別端子５２−１が選択される一方、他の単位スイッチ１０２−１，１０２−２、・・・に対しては図示されない制御回路から論理値Ｌｏｗに相当する電圧信号が印加されて、他の個別端子５２−２、・・・と共通端子５１間は非導通状態にあるとする。
For example, in the configuration shown in FIG. 1, a voltage corresponding to the logical value High from the control circuit (not shown) to the gates of the FETs 1-1 to 1-6 of the two sets of unit switches 101-1 and 101-2. A signal is applied to select the
良く知られているように、ＯＦＦ状態にあるＦＥＴの寄生容量ＣｇｄとＣｇｓは、位相が１８０度ずれているため（図９参照）、例えば、ＯＦＦ状態にある単位スイッチ１０２−１，１０２−２の各ＦＥＴ２−１〜２−６における上述の容量ＣｕｐとＣｄｏｗｎも同様に１８０度の位相差で、高周波信号の変化に伴って変化するものとなる（図２参照）。
なお、図２において、一点鎖線の特性線は、容量Ｃｕｐの変化特性を、実線の特性線は、容量Ｃｄｏｗｎの変化特性を、それぞれ表すものとなっている。
As is well known, the parasitic capacitances Cgd and Cgs of the FET in the OFF state are 180 degrees out of phase (see FIG. 9). For example, the unit switches 102-1 and 102-2 in the OFF state Similarly, the capacitances Cup and Cdown in each of the FETs 2-1 to 2-6 also have a phase difference of 180 degrees and change as the high-frequency signal changes (see FIG. 2).
In FIG. 2, the one-dot chain line characteristic line represents the change characteristic of the capacitance Cup, and the solid line characteristic line represents the change characteristic of the capacitance Cdown.
したがって、容量ＣｕｐとＣｄｏｗｎは、並列接続されているため、それぞれの容量変化が相殺し合うこととなり、共通端子５１と第２の個部端子５２−２間におけるトータル容量Ｃｔｏｔａｌは高周波信号の変化に関わらず一定となる（図２の二点鎖線参照）。それ故、従来と異なり、トータル容量Ｃｔｏｔａｌの変動に起因するＯＦＦ状態のＦＥＴに生ずる歪が低減、抑圧されることとなる。
Accordingly, since the capacitors Cup and Cdown are connected in parallel, the respective capacitance changes cancel each other, and the total capacitance Ctotal between the
なお、上述のＣｕｐ≒Ｃｇｄ、及び、Ｃｄｏｗｎ≒Ｃｇｓの近似の精度は、付加容量１１−１〜１１−６、１２−１〜１２−６、・・・の容量を大とするほど高くなるため、ＯＦＦ状態のＦＥＴにおける歪の低減、抑圧効果をさらに向上させることができるが、その反面、付加容量１１−１〜１１−６、１２−１〜１２−６、・・・の容量増大は、電圧定在波比 (VSWR: Voltage Standing Wave Ratio)とパワーハンドリングに影響を与えるため、これらを十分考慮して容量設定を行う必要がある。 Note that the accuracy of approximation of the above Cup≈Cgd and Cdown≈Cgs increases as the capacity of the additional capacitors 11-1 to 11-6, 12-1 to 12-6,. , The distortion reduction and suppression effect in the FET in the OFF state can be further improved, but on the other hand, the increase in capacity of the additional capacitors 11-1 to 11-6, 12-1 to 12-6,. Since it affects the voltage standing wave ratio (VSWR) and power handling, it is necessary to set the capacity with sufficient consideration.
次に、本発明をＳＰ１０Ｔスイッチ回路に適用した場合のシュミレーション結果について、図３乃至図５を参照しつつ説明する。
まず、図５には、本発明適用前の従来のＳＰ１０Ｔスイッチ回路の回路構成例が示されている。
同図に示された半導体スイッチ回路例は、図面を簡潔にして理解を容易とするため、図示を一部省略してあるが、１０個の個別端子Ｐ１、Ｐ２、・・・Ｐ１０が設けられ、共通端子ＰＣとの間には、それぞれ単位スイッチ１０１Ｂ、１０２Ｂ、・・・、１１０Ｂが設けられて、１０個の個別端子Ｐ１、Ｐ２、・・・Ｐ１０のいずれか一つと共通端子ＰＣとが図示されない制御回路による制御により導通状態とされるよう構成されてなるものである。
そして、各単位スイッチ１０１Ｂ、１０２Ｂ、・・・、１１０Ｂは、それぞれＦＥＴ５段直列接続されて構成されたものとなっている。
Next, simulation results when the present invention is applied to the SP10T switch circuit will be described with reference to FIGS.
First, FIG. 5 shows a circuit configuration example of a conventional SP10T switch circuit before application of the present invention.
The semiconductor switch circuit example shown in the figure is partially omitted in order to simplify the drawing and make it easy to understand. However, ten individual terminals P1, P2,... P10 are provided. , 110B are provided between the common terminal PC and each of the ten individual terminals P1, P2,... P10 and the common terminal PC. It is configured to be in a conductive state under the control of a control circuit (not shown).
Each
図４には、上述の従来回路に本発明を適用した場合の回路構成例が示されており、以下、同図を参照しつつ、この場合の回路構成について説明する。
なお、図を見易くして理解を容易とするため、図４においては、主要な構成要素にのみ符号を付すこととする。
共通端子ＰＣと各個別端子Ｐ１、Ｐ２、・・・Ｐ１０との間には、それぞれ並列接続された２組の単位スイッチ１０１Ａ−１，１０１Ａ−２、１０２Ａ−１，１０２Ａ−２、・・・、１１０Ａ−１，１１０Ａ−２が設けられたものとなっている。
FIG. 4 shows a circuit configuration example in the case where the present invention is applied to the above-described conventional circuit. The circuit configuration in this case will be described below with reference to FIG.
Note that, in order to make the drawing easy to understand and easy to understand, in FIG. 4, only major components are denoted by reference numerals.
Between the common terminal PC and each individual terminal P1, P2,... P10, two sets of unit switches 101A-1, 101A-2, 102A-1, 102A-2,. 110A-1 and 110A-2 are provided.
各単位スイッチ１０１Ａ−１，１０１Ａ−２、１０２Ａ−１，１０２Ａ−２、・・・、１１０Ａ−１，１１０Ａ−２は、図５に示された従来回路同様、ＦＥＴ５段直列接続により構成されている点は同一であるが、各ＦＥＴ１Ａ−１、１Ａ−２、・・・のゲート幅Ｗｇは、図５に示された従来回路におけるＦＥＴの１／２に設定されたものとなっている。
Each
また、単位スイッチ１０１Ａ−１，１０１Ａ−２を例に採れば、図１で説明したと同様に、一方の単位スイッチ１０１Ａ−１においては、付加容量１１Ａ−１〜１１Ａ−５が、ＦＥＴ１Ａ−１〜１Ａ−５のゲート・ソース間にそれぞれ接続されて設けられており、他方の単位スイッチ１０１Ａ−２においては、付加容量１１Ａ−６〜１１Ａ−１０が、ＦＥＴ１Ａ−６〜１Ａ−１０のゲート・ドレイン間にそれぞれ接続されて設けられたものとなっている。
Further, if the unit switches 101A-1 and 101A-2 are taken as an example, as described in FIG. 1, in one
図３には、図４に示された回路について、付加容量に対する高調波のレベル変化をシミュレーションした結果を示す特性線図が示されており、以下、同図を参照しつつ、シミュレーション結果について説明する。
まず、図３において、横軸は付加容量を、縦軸は高調波レベルを、それぞれ示している。また、シミュレーション条件として、周波数ｆ０＝１ＧＨｚ、入力高周波電力＝３０ｄＢｍ、論理値Ｈｉｇｈに対応する電圧＝１．４Ｖ、論理値Ｌｏｗに対応する電圧＝−６Ｖである。シミュレーションにおいて、非線形ＦＥＴモデルを用いた。
FIG. 3 is a characteristic diagram showing the result of simulating the level change of the harmonics with respect to the additional capacitance for the circuit shown in FIG. 4, and the simulation result will be described below with reference to FIG. To do.
First, in FIG. 3, the horizontal axis indicates the additional capacitance, and the vertical axis indicates the harmonic level. As simulation conditions, the frequency f0 = 1 GHz, the input high-frequency power = 30 dBm, the voltage corresponding to the logical value High = 1.4V, and the voltage corresponding to the logical value Low = −6V. In the simulation, a nonlinear FET model was used.
図３において、点線の特性線は２倍高調波（２ｆ０）の変化を、実線の特性線は３倍高調波（３ｆ０）の変化を、それぞれ表している。
また、同図において、容量０、すなわち、縦軸と上述の各特性線との交点は、従来回路におけるそれぞれの高調波レベルを表している。
同図によれば、付加容量の増大と共に、２倍高調波、３倍高調波共に改善されてゆくことが確認できる。
以上、本発明の実施例について説明したが、単位スイッチを構成する電界効果トランジスタの和は多くなる程、歪特性が劣化するため、本発明のように構成すれば、より効果的に歪特性の向上を図ることができるが、単位スイッチを構成する電界効果トランジスタの和を１個としても、従来例に比して歪特性向上の効果を奏することが可能となる。
In FIG. 3, the dotted characteristic line represents the change of the second harmonic (2f0), and the solid characteristic line represents the change of the third harmonic (3f0).
Further, in the figure, the
According to the figure, it can be confirmed that both the second harmonic and the third harmonic are improved as the additional capacity is increased.
As described above, the embodiments of the present invention have been described. However, since the distortion characteristics deteriorate as the sum of the field effect transistors constituting the unit switch increases, the distortion characteristics are more effectively improved when configured as in the present invention. Although the improvement can be achieved, even if the sum of the field effect transistors constituting the unit switch is set to one, the effect of improving the distortion characteristics can be obtained as compared with the conventional example.
ＯＦＦ状態のＦＥＴに生ずる歪のさらなる低減、抑圧が所望される半導体スイッチ回路に適用できる。 The present invention can be applied to a semiconductor switch circuit in which further reduction and suppression of distortion generated in the FET in the OFF state is desired.
１１−１〜１１−６…付加容量
１２−１〜１２−６…付加容量
１０１−１…第１の単位スイッチ
１０１−２…第２の単位スイッチ
１０２−１…第１の単位スイッチ
１０２−２…第２の単位スイッチ
11-1 to 11-6 ... additional capacitors 12-1 to 12-6 ... additional capacitors 101-1 ... first unit switch 101-2 ... second unit switch 102-1 ... first unit switch 102-2 ... Second unit switch
Claims (1)
前記共通端子と前記個別端子との間には、それぞれ２組の単位スイッチが並列接続されて設けられ、
前記２組の単位スイッチの導通、非導通を制御することにより所望する個別端子と共通端子間における信号の伝搬を可能とするよう構成されてなる半導体スイッチ回路であって、
前記単位スイッチは、それぞれ同一個数の電界効果トランジスタの直列接続により構成されてなり、
前記２組の単位スイッチの内、一方の単位スイッチにあっては、各電界効果トランジスタのゲート・ソース間に、それぞれ付加容量が接続され、他方の単位スイッチにあっては、各電界効果トランジスタのゲート・ドレイン間に、それぞれ付加容量が接続されてなることを特徴とする半導体スイッチ回路。 Having at least one common terminal and a plurality of individual terminals;
Between the common terminal and the individual terminal, two sets of unit switches are respectively connected in parallel,
A semiconductor switch circuit configured to allow signal propagation between a desired individual terminal and a common terminal by controlling conduction and non-conduction of the two sets of unit switches,
Each of the unit switches is configured by series connection of the same number of field effect transistors,
In one of the two sets of unit switches, an additional capacitor is connected between the gate and source of each field effect transistor, and in the other unit switch, each field effect transistor has A semiconductor switch circuit comprising an additional capacitor connected between a gate and a drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013192590A JP6162008B2 (en) | 2013-09-18 | 2013-09-18 | Semiconductor switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013192590A JP6162008B2 (en) | 2013-09-18 | 2013-09-18 | Semiconductor switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015061145A JP2015061145A (en) | 2015-03-30 |
| JP6162008B2 true JP6162008B2 (en) | 2017-07-12 |
Family
ID=52818360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013192590A Active JP6162008B2 (en) | 2013-09-18 | 2013-09-18 | Semiconductor switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6162008B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4582890B2 (en) * | 2000-09-28 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | Analog switch circuit, analog multiplexer circuit, AD converter, and analog signal processing system |
| JP2006303775A (en) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | Semiconductor circuit device and high frequency power amplification module |
| CN101558563B (en) * | 2007-08-16 | 2013-03-06 | 日本电气株式会社 | Switching circuits and semiconductor devices |
| JP5348239B2 (en) * | 2009-02-25 | 2013-11-20 | 日本電気株式会社 | High frequency switch circuit |
-
2013
- 2013-09-18 JP JP2013192590A patent/JP6162008B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015061145A (en) | 2015-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10505537B2 (en) | Radio frequency antenna switch | |
| JP5045754B2 (en) | Switch circuit and semiconductor device | |
| US10110271B2 (en) | Circuits and methods for biasing switch body | |
| CN102291108A (en) | High-frequency switch circuit | |
| JP5997624B2 (en) | High frequency semiconductor switch and radio equipment | |
| TW202422877A (en) | Main-auxiliary field-effect transistor configurations for radio frequency applications | |
| WO2018184406A1 (en) | Radio-frequency switch circuit | |
| JP5974921B2 (en) | Amplifier and wireless communication device | |
| CN116054872B (en) | Radio frequency switch circuit, chip and electronic equipment of quick switching | |
| US9774310B2 (en) | Common mode noise suppressing device | |
| CN110113036A (en) | A kind of radio-frequency switch circuit structure of High Linear low harmony wave | |
| JP2015115884A (en) | Semiconductor device | |
| US20180316315A1 (en) | Power amplifier | |
| JP6162008B2 (en) | Semiconductor switch circuit | |
| US8803564B2 (en) | Tunable capacitance control circuit and tunable capacitance control method | |
| KR101912289B1 (en) | Radio frequency switch apparatus with improved harmonic attenuation characteristics | |
| KR20110109937A (en) | Switching device and manufacturing method | |
| KR101591689B1 (en) | Semiconductor device | |
| CN117895933B (en) | Radio frequency switch circuit, chip and electronic equipment | |
| CN114039584B (en) | A high voltage SOI CMOS RF switch | |
| JP2014158097A (en) | Buffer circuit and switch control circuit | |
| CN213243961U (en) | Radio frequency switch circuit, wireless device and mobile terminal | |
| JP2012028977A (en) | Field-effect transistor with additional capacitance and semiconductor switch circuit | |
| Shi et al. | A 10-Watts 0.5-6 GHz SPDT Switch in 0.13-µm CMOS SOI for 5G-Compatible IoT Applications | |
| KR101901691B1 (en) | Radio frequency switch circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160729 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170530 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170614 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6162008 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |