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JP6163836B2 - Semiconductor device - Google Patents
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JP6163836B2 JP2013078505A JP2013078505A JP6163836B2 JP 6163836 B2 JP6163836 B2 JP 6163836B2 JP 2013078505 A JP2013078505 A JP 2013078505A JP 2013078505 A JP2013078505 A JP 2013078505A JP 6163836 B2 JP6163836 B2 JP 6163836B2
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Description

本発明は、半導体装置に関するものである。   The present invention relates to a semiconductor device.

はんだによって半導体素子がリードフレーム等の被接合部材に接合される半導体装置において半導体素子の位置ずれを防止しようとする技術として、例えば特許文献１のような技術が提供されている。この特許文献１で開示される半導体装置は、マウント面１２１を有する実装部材１２０と、はんだによりマウント面１２１に接合された半導体チップ１４０とを備えており、マウント面１２１の半導体チップ１４０の周囲には、第１の領域１４１と、この第１の領域１４１よりもはんだに対する濡れ性が低い第２の領域１６０とが設けられている。   As a technique for preventing positional deviation of a semiconductor element in a semiconductor device in which the semiconductor element is bonded to a member to be bonded such as a lead frame by soldering, a technique such as Patent Document 1 is provided. The semiconductor device disclosed in Patent Document 1 includes a mounting member 120 having a mount surface 121 and a semiconductor chip 140 joined to the mount surface 121 with solder, around the semiconductor chip 140 on the mount surface 121. Are provided with a first region 141 and a second region 160 having a lower wettability with respect to solder than the first region 141.

特開２００９−２１８２８０号公報JP 2009-218280 A

特許文献１の技術は、例えば図１のように、チップ搭載面の直近に位置する第２の領域１６０に流出路１６２が形成されているため、半導体チップ１４０を実装する工程において、ある程度の量のはんだが用いられる接合時には流出路１６２からはんだが流出することになる。そして、第２の領域１６０よりも更に広い範囲に濡れ広がるため、このように濡れ広がったはんだ上で半導体チップ１４０が移動してしまい、予定された正規の実装位置からずれた位置に配置されることになる。一方、特許文献１には、図１２のように濡れ性の低い領域を連続的に構成した例も開示されている。但し、この構成では、はんだが低濡れ性領域を乗り越えて広がった場合にその広がりを抑制できないという問題がある。   In the technique of Patent Document 1, for example, as shown in FIG. 1, since the outflow path 162 is formed in the second region 160 located in the immediate vicinity of the chip mounting surface, a certain amount is required in the process of mounting the semiconductor chip 140. At the time of joining using this solder, the solder flows out from the outflow path 162. Then, since it spreads over a wider area than the second region 160, the semiconductor chip 140 moves on the solder spread in this way, and is disposed at a position deviated from the planned regular mounting position. It will be. On the other hand, Patent Document 1 also discloses an example in which regions having low wettability are continuously formed as shown in FIG. However, this configuration has a problem that when the solder spreads over the low wettability region, the spread cannot be suppressed.

本発明は、上述した課題を解決するためになされたものであり、はんだを用いて被接合部材に半導体部品を接合する構成において、はんだの濡れ広がりを所望の範囲内により確実に抑えることができ、部品搭載に伴う位置ずれを抑制し得る構成を提供することを目的とする。   The present invention has been made to solve the above-described problems, and in a configuration in which a semiconductor component is bonded to a member to be bonded using solder, it is possible to more reliably suppress solder wetting and spreading within a desired range. It is an object of the present invention to provide a configuration capable of suppressing the positional shift accompanying component mounting.

上記目的を達成するため、請求項１の発明は、
少なくとも一方面側が接合対象部となる半導体部品（１０）と、
前記半導体部品（１０）の前記一方面に対向する対向面（２４）を備え、はんだ（３）を介して当該対向面（２４）側の表面部（２６）が前記半導体部品（１０）に接合される被接合部材（２０）と、を備え、
前記被接合部材（２０）は、
前記表面部（２６）の所定領域に形成され、前記はんだ（３）を介して前記半導体部品（１０）が接合される接合部（２８）と、
前記表面部（２６）において前記接合部（２８）の周囲全体に亘って連続した環状に形成され、前記接合部（２８）の外面よりも濡れ性が低い領域又は前記接合部（２８）の外面よりも深く掘られた領域である第１の流出抑制部（２１，７２３）と、 前記第１の流出抑制部（２１）の周囲において環状に形成され、前記接合部（２８）の外面よりも濡れ性が低い領域又は前記接合部（２８）の外面よりも深く掘られた領域である第２の流出抑制部（２２，７２３）と、を有し、
前記第１の流出抑制部（２１）及び前記第２の流出抑制部（２２）のうち少なくとも一方は、前記接合部（２８）の外面よりも濡れ性が低い領域であり、
前記第２の流出抑制部（２２）は、前記第１の流出抑制部（２１）の周囲全体を連続的に囲む構成で環状に形成され、前記第１の流出抑制部（２１）の外周縁の位置と前記第２の流出抑制部（２２）の内周縁の位置が一致し、
前記第１の流出抑制部（２１）及び前記第２の流出抑制部（２２）は、前記接合部（２８）の外面よりも深く掘られた領域として構成され、
前記第２の流出抑制部（２２）よりも前記第１の流出抑制部（２１）の方が、深く掘られている段差形状であることを特徴とする。 In order to achieve the above object, the invention of claim 1
A semiconductor component (10) having at least one surface side to be joined; and
The semiconductor component (10) includes a facing surface (24) facing the one surface, and a surface portion (26) on the facing surface (24) side is bonded to the semiconductor component (10) via a solder (3). A member to be joined (20),
The joined member (20)
A joining portion (28) formed in a predetermined region of the surface portion (26) and to which the semiconductor component (10) is joined via the solder (3);
The surface portion (26) is formed in an annular shape continuously around the entire periphery of the joint portion (28), and has a lower wettability than the outer surface of the joint portion (28) or the outer surface of the joint portion (28). The first outflow suppression portion (21, 723), which is a deeper digging region, is formed in an annular shape around the first outflow suppression portion (21), and is more than the outer surface of the joint portion (28). A second outflow suppression portion (22, 723) that is a region having low wettability or a region dug deeper than the outer surface of the joint (28),
The first outflow inhibition portion (21) and at least one of the second outflow inhibition portion (22), Ri region der low wettability than the outer surface of the joint (28),
The second outflow suppression portion (22) is annularly formed so as to continuously surround the entire periphery of the first outflow suppression portion (21), and the outer peripheral edge of the first outflow suppression portion (21). And the position of the inner peripheral edge of the second outflow suppression portion (22),
The first outflow suppression portion (21) and the second outflow suppression portion (22) are configured as a region dug deeper than the outer surface of the joint portion (28),
The first outflow suppression part (21) has a stepped shape deeper than the second outflow suppression part (22) .

請求項１の発明では、接合部（２８）の周囲全体に亘って第１の流出抑制部（２１，７２３）が連続した環状に形成されている。そして、この第１の流出抑制部（２１，７２３）は、接合部（２８）の外面よりも濡れ性が低い領域又は接合部（２８）の外面よりも深く掘られた領域である。このようにはんだの広がりを抑制し得る領域が接合部の近くに環状且つ連続的に設けられているため、接合部から外側にはんだが濡れ広がることをより効果的に抑制することができ、第１の流出抑制部を乗り越えない限り、はんだは外側に広がらなくなる。
更に、第１の流出抑制部（２１，７２３）の周囲には、第２の流出抑制部（２２，７２３）が環状に形成されており、この第２の流出抑制部（２２，７２３）は、接合部（２８）の外面よりも濡れ性が低い領域又は接合部（２８）の外面よりも深く掘られた領域である。このように第１の流出抑制部（２１，７２３）の外側に第２の流出抑制部（２２，７２３）が環状に形成されているため、仮にはんだが第１の流出抑制部を乗り越えたとしても、その乗り越えた分については第２の流出抑制部（２２，７２３）によって堰き止めることができる。従って、はんだの流出が一層確実に抑えられ、ひいては、はんだが濡れ広がることに起因する半導体部品の位置ずれをより確実に防ぐことができる。 In the first aspect of the present invention, the first outflow suppression portion (21 , 723 ) is formed in a continuous annular shape over the entire periphery of the joint portion (28). Then, the first outflow inhibition section (21, 723) is a deeply dug area than the external surface area or the joint is less wetting than the outer surface of the joint (28) (28). As described above, since the region where the spread of the solder can be suppressed is annularly and continuously provided near the joint, it is possible to more effectively suppress the solder from spreading out from the joint to the outside. The solder will not spread outward unless it passes over the outflow suppression part.
Further, a second outflow suppression portion (22 , 723 ) is formed in an annular shape around the first outflow suppression portion (21 , 723 ), and the second outflow suppression portion (22 , 723 ) is a deeply dug area than the external surface area or the joint is less wetting than the outer surface of the joint (28) (28). As described above, since the second outflow suppression portion (22 , 723 ) is formed in an annular shape outside the first outflow suppression portion (21 , 723 ), it is assumed that the solder has overcome the first outflow suppression portion. However, the overrun can be blocked by the second outflow suppression portion (22 , 723 ). Accordingly, the outflow of the solder can be more reliably suppressed, and as a result, the position shift of the semiconductor component due to the spreading of the solder can be more reliably prevented.

図１は、本発明の第１実施形態に係る半導体装置を概略的に例示する平面図である。FIG. 1 is a plan view schematically illustrating the semiconductor device according to the first embodiment of the invention. 図２は、図１のＡ−Ａ断面を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing an AA cross section of FIG. 図３は、図１の半導体装置を製造する工程を説明する説明図であり、図３（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図３（Ｂ）は、第１の流出抑制部及び第２の流出抑制部を形成する工程を説明する説明図であり、図３（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図３（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 3 is an explanatory view for explaining a process of manufacturing the semiconductor device of FIG. 1, FIG. 3 (A) is an explanatory view for explaining a process of performing a plating process on the lead frame, and FIG. FIG. 3 is an explanatory diagram illustrating a process of forming the first outflow suppression unit and the second outflow suppression unit, and FIG. 3C is an explanatory diagram illustrating a process of applying solder to the joint. FIG. 3D is an explanatory diagram illustrating a process of bonding a semiconductor component to the lead frame. 図４は、本発明の第２実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 4 is a cross-sectional view schematically illustrating a semiconductor device according to the second embodiment of the invention. 図５は、図４の半導体装置を製造する工程を説明する説明図であり、図５（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図５（Ｂ）は、第１の流出抑制部及び第２の流出抑制部を形成する工程を説明する説明図であり、図５（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図５（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 5 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 4, FIG. 5 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 5C is an explanatory diagram for explaining a process of forming the first outflow suppression part and the second outflow suppression part, and FIG. 5C is an explanatory diagram for explaining a process of applying solder to the joint part. FIG. 5D is an explanatory diagram illustrating a process of bonding a semiconductor component to the lead frame. 図６は、本発明の第３実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 6 is a cross-sectional view schematically illustrating a semiconductor device according to the third embodiment of the invention. 図７は、図６の半導体装置を製造する工程を説明する説明図であり、図７（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図７（Ｂ）は、第１の流出抑制部及び第２の流出抑制部を形成する工程を説明する説明図であり、図７（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図７（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 7 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 6, FIG. 7 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 7C is an explanatory diagram for explaining a process of forming the first outflow suppression part and the second outflow suppression part, and FIG. 7C is an explanatory diagram for explaining a process of applying solder to the joint part. FIG. 7D is an explanatory diagram illustrating a process of bonding a semiconductor component to the lead frame. 図８は、本発明の第４実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 8 is a cross-sectional view schematically illustrating a semiconductor device according to the fourth embodiment of the invention. 図９は、図８の半導体装置を製造する工程を説明する説明図であり、図９（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図９（Ｂ）は、第１の流出抑制部、第２の流出抑制部及び貫通孔を形成する工程を説明する説明図であり、図９（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図９（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 9 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 8, FIG. 9 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 9C is an explanatory diagram for explaining the process of forming the first outflow suppression part, the second outflow suppression part, and the through hole, and FIG. 9C is an explanatory diagram for explaining the process of applying solder to the joint part. FIG. 9D is an explanatory diagram illustrating a process of bonding a semiconductor component to the lead frame. 図１０は、本発明の第５実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 10 is a cross-sectional view schematically illustrating a semiconductor device according to the fifth embodiment of the invention. 図１１は、図１０の半導体装置を製造する工程を説明する説明図であり、図１１（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図１１（Ｂ）は、第１の流出抑制部及び第２の流出抑制部を形成する工程を説明する説明図であり、図１１（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図１１（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 11 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 10, FIG. 11 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 11C is an explanatory diagram for explaining the process of forming the first outflow suppression part and the second outflow suppression part, and FIG. 11C is an explanatory diagram for explaining the process of applying solder to the joint part. 11D is an explanatory view illustrating a process of bonding a semiconductor component to the lead frame. 図１２は、本発明の第６実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 12 is a cross-sectional view schematically illustrating a semiconductor device according to the sixth embodiment of the invention. 図１３は、図１２の半導体装置を製造する工程を説明する説明図であり、図１３（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図１３（Ｂ）は、第１の流出抑制部及び第２の流出抑制部を形成する工程を説明する説明図であり、図１３（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図１３（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 13 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 12, FIG. 13 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 13 is an explanatory diagram for explaining a process of forming the first outflow suppression part and the second outflow suppression part, and FIG. 13C is an explanatory diagram for explaining a process of applying solder to the joint part. 13D is an explanatory view illustrating a process of bonding a semiconductor component to the lead frame. 図１４は、本発明の第７実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 14 is a cross-sectional view schematically illustrating a semiconductor device according to the seventh embodiment of the invention. 図１５は、図１４の半導体装置を製造する工程を説明する説明図であり、図１５（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図１５（Ｂ）は、第１の流出抑制部、第２の流出抑制部、第３の流出抑制部を形成する工程を説明する説明図であり、図１５（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図１５（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 15 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 14, FIG. 15 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 15C is an explanatory diagram illustrating a process of forming the first outflow suppression unit, the second outflow suppression unit, and the third outflow suppression unit, and FIG. 15C illustrates the process of applying solder to the joint portion. FIG. 15D is an explanatory diagram illustrating a process of bonding a semiconductor component to a lead frame. 図１６は、本発明の第８実施形態に係る半導体装置を概略的に例示する断面図である。FIG. 16 is a cross-sectional view schematically illustrating a semiconductor device according to the eighth embodiment of the invention. 図１７は、図１６の半導体装置を製造する工程を説明する説明図であり、図１７（Ａ）は、リードフレームにめっき処理を施す工程を説明する説明図であり、図１７（Ｂ）は、第１の流出抑制部、第２の流出抑制部、第３の流出抑制部及び貫通孔を形成する工程を説明する説明図であり、図１７（Ｃ）は、接合部にはんだを塗布する工程を説明する説明図であり、図１７（Ｄ）は、リードフレームに半導体部品を接合する工程を説明する説明図である。FIG. 17 is an explanatory view for explaining a process for manufacturing the semiconductor device of FIG. 16, FIG. 17 (A) is an explanatory view for explaining a process for plating the lead frame, and FIG. FIG. 17C is an explanatory diagram illustrating a process of forming the first outflow suppression unit, the second outflow suppression unit, the third outflow suppression unit, and the through hole, and FIG. 17C applies solder to the joint portion. FIG. 17D is an explanatory diagram illustrating a process of bonding a semiconductor component to a lead frame.

[第１実施形態]
以下、本発明を具現化した第１実施形態について、図面を参照して説明する。
まず、図１等を参照し、半導体装置１について説明する。図１に示す半導体装置１は、少なくとも一方面側が接合対象部となる半導体チップ１０と、半導体チップ１０の一方面に対向する対向面２４を備え、はんだ３を介して当該対向面２４側の表面部２６が半導体チップ１０に接合されるリードフレーム２０と、を備えている。なお、半導体チップ１０は、「半導体部品」の一例に相当する。また、リードフレーム２０は、「被接合部材」の一例に相当する。以下、図１及び図２を参照し、半導体装置１を構成する各部品について詳述する。 [First embodiment]
Hereinafter, a first embodiment embodying the present invention will be described with reference to the drawings.
First, the semiconductor device 1 will be described with reference to FIG. A semiconductor device 1 shown in FIG. 1 includes a semiconductor chip 10 whose at least one surface side is a bonding target portion, and a facing surface 24 facing one surface of the semiconductor chip 10, and a surface on the facing surface 24 side through the solder 3. The part 26 includes a lead frame 20 joined to the semiconductor chip 10. The semiconductor chip 10 corresponds to an example of “semiconductor component”. The lead frame 20 corresponds to an example of a “joined member”. Hereinafter, each component constituting the semiconductor device 1 will be described in detail with reference to FIGS. 1 and 2.

半導体チップ１０は、例えばＩＣやＬＳＩなどの集積回路からなる電子部品である。この半導体チップ１０は、例えば、図１、図２のように、上面及び下面が矩形状に構成された所定厚さの板状部品として形成されている。図２に示すように、半導体チップ１０は、一方面側（下面側）の外面部（下面部１０Ａ）が接合対象部として構成されており、この下面部１０Ａが、はんだ３によってリードフレーム２０の対向面２４側の表面部２６と接合するように構成されている。   The semiconductor chip 10 is an electronic component made of an integrated circuit such as an IC or LSI. For example, as shown in FIGS. 1 and 2, the semiconductor chip 10 is formed as a plate-like component having a predetermined thickness with an upper surface and a lower surface configured in a rectangular shape. As shown in FIG. 2, the semiconductor chip 10 is configured such that an outer surface portion (lower surface portion 10 </ b> A) on one surface side (lower surface side) is a bonding target portion, and the lower surface portion 10 </ b> A is formed by solder 3 on the lead frame 20. It is comprised so that it may join with the surface part 26 by the side of the opposing surface 24. FIG.

なお、本明細書では、リードフレーム２０の対向面２４（半導体チップ１０が接合される面）と直交する方向を上下方向とし、リードフレーム２０に対して半導体チップ１０が搭載される側を上方、それとは反対側を下方とする。   In the present specification, the direction perpendicular to the facing surface 24 (surface to which the semiconductor chip 10 is bonded) of the lead frame 20 is defined as the vertical direction, and the side on which the semiconductor chip 10 is mounted with respect to the lead frame 20 is upward. The opposite side is the bottom.

リードフレーム２０は、半導体チップ１０を支持固定すると共に、半導体チップ１０と外部の配線とを電気的に接続する部品であり、金属板材によって構成されている。このリードフレーム２０は、当該リードフレーム２０の大部分を構成すると共に一部の外面が矩形状に構成された板状の母材３０と、この母材３０を被覆するめっき層４０とを備え、めっき層４０が表面部２６を構成している。母材３０は、特に材質は限定されないが、例えばＣｕ系材料（Ｃｕ、Ｃｕ合金等）やＦｅ系材料（Ｆｅ、Ｆｅ合金等）などの金属材料が用いられる。また、めっき層４０も材質は限定されず、例えば、Ａｇ、Ａｕ，Ｓｎ、Ｎｉ、Ｃｏ、Ｃｕなどである。   The lead frame 20 is a component that supports and fixes the semiconductor chip 10 and electrically connects the semiconductor chip 10 and external wiring, and is made of a metal plate material. The lead frame 20 includes a plate-shaped base material 30 that constitutes most of the lead frame 20 and a part of the outer surface of which is rectangular, and a plating layer 40 that covers the base material 30. The plating layer 40 constitutes the surface portion 26. The material of the base material 30 is not particularly limited. For example, a metal material such as a Cu-based material (Cu, Cu alloy, etc.) or an Fe-based material (Fe, Fe alloy, etc.) is used. The material of the plating layer 40 is not limited, and is, for example, Ag, Au, Sn, Ni, Co, Cu, or the like.

リードフレーム２０は、図２に示すように、半導体チップ１０の一方面（下側の面）に対向する対向面２４を備えており、はんだ３を介して当該対向面２４側の表面部２６が半導体チップ１０に接合されるように構成されている。具体的には、図２のように、表面部２６の一部が接合部２８として構成されており、半導体チップ１０は、はんだ３を介在させて接合部２８に接合されるようになっている。この接合部２８は、図１、図２に示すように、表面部２６の所定領域（具体的には、図１に示すように、表面部２６の中心部から広がる矩形状の領域）に形成されており、対向面２４の面方向において第１の流出抑制部２１（後述）の内側領域として構成されている。図１、図２の例では、接合部２８の面形状が、半導体チップ１０の下面と略同一の形状となっている。そして、この接合部２８の表面と半導体チップ１０の下面とが上下に重なり、且つ平面視したときのこれらの面位置（即ち、対向面２４の面方向におけるこれら各面の位置）がほぼ同位置になるように、接合部２８と半導体チップ１０とがはんだ３によって接合されている。   As shown in FIG. 2, the lead frame 20 includes a facing surface 24 that faces one surface (lower surface) of the semiconductor chip 10, and a surface portion 26 on the facing surface 24 side is interposed via the solder 3. It is configured to be bonded to the semiconductor chip 10. Specifically, as shown in FIG. 2, a part of the surface portion 26 is configured as a joint portion 28, and the semiconductor chip 10 is joined to the joint portion 28 with the solder 3 interposed. . As shown in FIGS. 1 and 2, the joint portion 28 is formed in a predetermined region of the surface portion 26 (specifically, a rectangular region extending from the center portion of the surface portion 26 as shown in FIG. 1). In the surface direction of the facing surface 24, it is configured as an inner region of the first outflow suppression unit 21 (described later). In the example of FIGS. 1 and 2, the surface shape of the bonding portion 28 is substantially the same as the lower surface of the semiconductor chip 10. Further, the surface of the bonding portion 28 and the lower surface of the semiconductor chip 10 are vertically overlapped, and these surface positions (that is, the positions of these surfaces in the surface direction of the facing surface 24) when viewed in plan are substantially the same position. Thus, the joint portion 28 and the semiconductor chip 10 are joined by the solder 3.

本実施形態では、リードフレーム２０が「被接合部材」の一例に相当し、半導体チップ１０の一方面に対向する対向面２４を備え、はんだ３を介して当該対向面２４側の表面部２６が半導体チップ１０に接合されるように機能する。   In the present embodiment, the lead frame 20 corresponds to an example of a “joined member”, and includes a facing surface 24 that faces one surface of the semiconductor chip 10, and a surface portion 26 on the facing surface 24 side via the solder 3. It functions to be joined to the semiconductor chip 10.

図１及び図２に示すように、リードフレーム２０には、はんだ３の流出を抑制するための第１の流出抑制部２１と、第２の流出抑制部２２とが形成されている。第１の流出抑制部２１は、表面部２６において接合部２８の周囲全体に亘って切れ目無く連続した環状に形成され、接合部２８の外面（即ち対向面２４）よりも深く掘られた領域として構成されている。図２に示すように、この第１の流出抑制部２１は、めっき層４０の表面から母材３０が露出するまで貫通するように掘られた溝部２１Ａによって構成されている。具体的には、溝部２１Ａの内部の側壁（内壁）がめっき層４０の一部（掘り下げられた部分）によって構成されており、溝部２１Ａの内部の底壁は、母材３０の表面部（めっき層４０側の外面部）の一部によって構成される。そして、このように溝状に構成された第１の流出抑制部２１は、図１に示すように、リードフレーム２０の表面部２６において接合部２８の周囲の四方を連続的に囲むように矩形状（具体的には長方形状）且つ環状に構成されている。なお、図１の例では、接合部２８の面形状が、半導体チップ１０の下面と略同一の形状となっているが、接合部２８の面形状が、半導体チップ１０の下面よりもわずかに大きい略相似形状であってもよく、接合部２８の面形状が、半導体チップ１０の下面よりもわずかに小さい略相似形状であってもよい。   As shown in FIGS. 1 and 2, the lead frame 20 is formed with a first outflow suppression portion 21 and a second outflow suppression portion 22 for suppressing the outflow of the solder 3. The first outflow suppression portion 21 is formed in an annular shape that is continuously continuous over the entire periphery of the joint portion 28 in the surface portion 26, and is a region dug deeper than the outer surface (that is, the facing surface 24) of the joint portion 28. It is configured. As shown in FIG. 2, the first outflow suppression portion 21 is configured by a groove portion 21 </ b> A that is dug so as to penetrate from the surface of the plating layer 40 until the base material 30 is exposed. Specifically, the inner side wall (inner wall) of the groove portion 21A is constituted by a part of the plating layer 40 (the portion dug down), and the inner bottom wall of the groove portion 21A is the surface portion of the base material 30 (plating). Part of the outer surface portion on the layer 40 side). As shown in FIG. 1, the first outflow suppression portion 21 configured in the groove shape in this way is rectangular so as to continuously surround the four sides around the joint portion 28 in the surface portion 26 of the lead frame 20. It has a shape (specifically, a rectangular shape) and an annular shape. In the example of FIG. 1, the surface shape of the bonding portion 28 is substantially the same shape as the lower surface of the semiconductor chip 10, but the surface shape of the bonding portion 28 is slightly larger than the lower surface of the semiconductor chip 10. A substantially similar shape may be used, and the surface shape of the bonding portion 28 may be a substantially similar shape slightly smaller than the lower surface of the semiconductor chip 10.

第２の流出抑制部２２は、リードフレーム２０の表面部２６において第１の流出抑制部２１の周囲全体に亘って切れ目無く連続した環状に形成され、接合部２８の外面（即ち対向面２４）よりも深く掘られた領域として構成されている。図２に示すように、この第２の流出抑制部２２は、めっき層４０の表面から母材３０が露出するまで貫通するように掘られた溝部２２Ａによって構成されている。具体的には、溝部２２Ａの内部の側壁（内壁）がめっき層４０の一部（掘り下げられた部分）によって構成されており、溝部２２Ａの内部の底壁は、母材３０の表面部（めっき層４０側の外面部）の一部によって構成される。そして、このように溝状に構成された第２の流出抑制部２２は、図１に示すように、リードフレーム２０の表面部２６において第１の流出抑制部２１の周囲の四方を連続的に囲むように矩形状（具体的には長方形状）且つ環状に構成されている。   The second outflow suppression portion 22 is formed in an annular shape that is continuous and continuous over the entire periphery of the first outflow suppression portion 21 in the surface portion 26 of the lead frame 20, and the outer surface (that is, the facing surface 24) of the joint portion 28. It is configured as an area dug deeper. As shown in FIG. 2, the second outflow suppression portion 22 is configured by a groove portion 22 </ b> A that is dug so as to penetrate from the surface of the plating layer 40 until the base material 30 is exposed. Specifically, the inner side wall (inner wall) of the groove portion 22A is constituted by a part of the plating layer 40 (the portion dug down), and the inner bottom wall of the groove portion 22A is the surface portion of the base material 30 (plating). Part of the outer surface portion on the layer 40 side). As shown in FIG. 1, the second outflow suppression portion 22 configured in the groove shape in this way continuously extends around the first outflow suppression portion 21 in the surface portion 26 of the lead frame 20. A rectangular shape (specifically, a rectangular shape) and an annular shape are formed so as to surround.

また、第１の流出抑制部２１と第２の流出抑制部２２とは、表面部２６において所定の距離（例えば、溝部２１Ａの幅と同程度の距離）隔てて形成されている。即ち、第２の流出抑制部２２がめっき層４０を介して第１の流出抑制部２１の周囲を囲む構成となっている。なお、第１の流出抑制部２１と第２の流出抑制部２２の間に介在するめっき層４０の残余部分は、外面の高さ（上下方向の位置）が接合部２８の外面（即ち対向面２４）の高さとほぼ同一となっており、第１の流出抑制部２１を構成する溝部２１Ａ内にはんだ３が流入した場合に、流入したはんだがその残余部分を乗り越えにくい構成となっている。   Moreover, the 1st outflow suppression part 21 and the 2nd outflow suppression part 22 are formed in the surface part 26 by predetermined distance (for example, distance comparable as the width | variety of the groove part 21A). That is, the second outflow suppression unit 22 surrounds the first outflow suppression unit 21 with the plating layer 40 interposed therebetween. The remaining portion of the plating layer 40 interposed between the first outflow suppression portion 21 and the second outflow suppression portion 22 has an outer surface height (vertical position) that is the outer surface (that is, the facing surface) of the joint portion 28. 24) is substantially the same as the height of 24), and when the solder 3 flows into the groove 21A constituting the first outflow suppression portion 21, the solder that has flowed in hardly gets over the remaining portion.

また、図１の例では、第１の流出抑制部２１と第２の流出抑制部２２の幅がほぼ同一となっており、第１の流出抑制部２１と第２の流出抑制部２２の深さもほぼ同一となっている。但し、幅や深さの関係はこの例に限られるものではない。例えば、第１の流出抑制部２１の幅を第２の流出抑制部２２の幅よりも大きくすることで、第１の流出抑制部２１の蓄積許容量を相対的に高め、逆に第２の流出抑制部２２については相対的に幅を狭くして小サイズ化を図ることが可能となる。また、第１の流出抑制部２１の深さを第２の流出抑制部２２の深さよりも大きくすることで、第１の流出抑制部２１の蓄積許容量を相対的に高めてもよい。   In the example of FIG. 1, the widths of the first outflow suppression unit 21 and the second outflow suppression unit 22 are substantially the same, and the depths of the first outflow suppression unit 21 and the second outflow suppression unit 22 are the same. It is almost the same. However, the relationship between the width and the depth is not limited to this example. For example, by making the width of the first outflow suppression unit 21 larger than the width of the second outflow suppression unit 22, the accumulation allowable amount of the first outflow suppression unit 21 is relatively increased, and conversely the second The outflow suppression portion 22 can be made smaller by relatively narrowing the width. Moreover, the accumulation allowable amount of the first outflow suppression unit 21 may be relatively increased by making the depth of the first outflow suppression unit 21 larger than the depth of the second outflow suppression unit 22.

次に、上記構成の半導体装置１を製造する製造方法について説明する。
まず、母材３０をめっき層４０で被覆し、リードフレーム２０を形成する工程を行う。この工程では、母材３０の少なくとも一方面（図３（Ａ）に示す上面）の表面全体に公知のめっき処理を施し、母材３０を被覆するめっき層４０を形成する。この工程により、図３（Ａ）に示すように、母材３０の一方面側に所定の厚さのめっき層４０が形成されたリードフレーム２０が形成される。 Next, a manufacturing method for manufacturing the semiconductor device 1 having the above configuration will be described.
First, a process of forming the lead frame 20 by covering the base material 30 with the plating layer 40 is performed. In this step, a known plating process is performed on the entire surface of at least one surface (the upper surface shown in FIG. 3A) of the base material 30 to form a plating layer 40 that covers the base material 30. By this step, as shown in FIG. 3A, the lead frame 20 in which the plating layer 40 having a predetermined thickness is formed on one surface side of the base material 30 is formed.

図３（Ａ）に示す形成工程の後には、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。この工程では、図３（Ｂ）に示すように、リードフレーム２０の表面部２６（具体的には、めっき層４０の表面部）の所定位置に所定深さの溝を形成する加工を行い、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する。この工程では、まず、リードフレーム２０の表面部２６において、半導体チップ１０を平面視した外形と同程度のサイズの矩形領域を接合部２８として設定する。なお、図１、図２のように溝部２１Ａの内部に最終的に残される領域が接合部２８となるため、このような矩形領域の位置を定める。そして、その接合部２８となる領域（矩形領域）の周囲全体に亘って連続的且つ環状にレーザーを照射してめっき層４０を除去する。なお、めっき層４０を除去して溝部２１Ａを形成する際には、例えば母材３０の上方側の表面の一部を露出させ、その表面部を溝部２１Ａの底部とする構成で溝部２１Ａを形成する。このようにして、溝部２１Ａとして構成された第１の流出抑制部２１が設けられる。更に、第１の流出抑制部２１の外周から所定の間隔を空けて、第１の流出抑制部２１の周囲全体に亘って連続的且つ環状にレーザーを照射してめっき層４０を除去し、溝部２２Ａを形成する。めっき層４０を除去して溝部２２Ａを形成する場合も同様であり、例えば母材３０の上方側の表面の一部を露出させ、その表面部を溝部２２Ａの底部とする構成で溝部２２Ａを形成する。このようにして、溝部２２Ａとして構成された第２の流出抑制部２２が設けられる。   After the formation step shown in FIG. 3A, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed. In this step, as shown in FIG. 3B, a process of forming a groove with a predetermined depth at a predetermined position of the surface portion 26 of the lead frame 20 (specifically, the surface portion of the plating layer 40) is performed. A first outflow suppression unit 21 and a second outflow suppression unit 22 are formed in the lead frame 20. In this step, first, a rectangular region having the same size as the outer shape of the semiconductor chip 10 in plan view is set as the bonding portion 28 on the surface portion 26 of the lead frame 20. As shown in FIGS. 1 and 2, the region finally remaining in the groove 21 </ b> A becomes the joint portion 28, and the position of such a rectangular region is determined. Then, the plating layer 40 is removed by continuously and annularly irradiating the entire periphery of the region (rectangular region) that becomes the joint portion 28. When forming the groove portion 21A by removing the plating layer 40, for example, a portion of the upper surface of the base material 30 is exposed, and the groove portion 21A is formed with the surface portion serving as the bottom portion of the groove portion 21A. To do. Thus, the 1st outflow suppression part 21 comprised as 21 A of groove parts is provided. Further, the plating layer 40 is removed by continuously and annularly irradiating the entire periphery of the first outflow suppression portion 21 with a predetermined interval from the outer periphery of the first outflow suppression portion 21, and the groove portion. 22A is formed. The same applies to the case where the plating layer 40 is removed to form the groove 22A. For example, a part of the upper surface of the base material 30 is exposed, and the groove 22A is formed by using the surface as the bottom of the groove 22A. To do. Thus, the 2nd outflow suppression part 22 comprised as groove part 22A is provided.

図３（Ｂ）に示す形成工程の後には、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。この工程では、まず図３（Ｂ）に示す工程で中央部に残された領域（接合部２８）に溶融したはんだ３を塗布する。はんだ３の塗布方法は公知の塗布方法（はんだ供給装置を用いた糸はんだによる塗布方法、はんだボールやはんだ箔による塗布方法、リードフレーム２０を加熱することによって、リードフレーム２０上の固化はんだを溶融させる塗布方法等）で行う。そして、公知のスパンカーなどを用いて塗布されたはんだ３を広げ、図３（Ｃ）のように、接合部２８上で均一に分布したはんだ３の層を形成する。   After the forming step shown in FIG. 3B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed. In this step, first, the melted solder 3 is applied to the region (joint portion 28) left in the central portion in the step shown in FIG. The solder 3 is applied by a known application method (application method using thread solder using a solder supply device, application method using a solder ball or a solder foil, and the solidified solder on the lead frame 20 is melted by heating the lead frame 20. Application method). Then, the applied solder 3 is spread using a known spanker or the like, and a layer of the solder 3 uniformly distributed on the joint portion 28 is formed as shown in FIG.

図３（Ｃ）に示すはんだ３の塗布工程の後には、リードフレーム２０に半導体チップ１０を接合する工程を行う。この工程では、図３（Ｄ）に示すように、接合部２８の板面（対向面２４）と平行な平面方向において、半導体チップ１０の下面部１０Ａの位置と接合部２８の位置とが一致して重なるように、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する。そして、半導体チップ１０の載置後には公知の方法ではんだ３を固化させることで、リードフレーム２０の接合部２８に半導体チップ１０が接合されてなる半導体装置１が形成される。   After the solder 3 application step shown in FIG. 3C, a step of bonding the semiconductor chip 10 to the lead frame 20 is performed. In this step, as shown in FIG. 3D, the position of the lower surface portion 10A of the semiconductor chip 10 and the position of the bonding portion 28 are the same in the plane direction parallel to the plate surface (opposing surface 24) of the bonding portion 28. The semiconductor chip 10 is placed on the solder 3 applied to the joint portion 28 so as to overlap. Then, after the semiconductor chip 10 is placed, the solder 3 is solidified by a known method, thereby forming the semiconductor device 1 in which the semiconductor chip 10 is bonded to the bonding portion 28 of the lead frame 20.

なお、上記工程によって製造される半導体装置１では、母材３０の厚さが例えば０．１〜２ｍｍ程度であり、めっき層４０の厚さが例えば１〜１０μｍ程度である。また、半導体チップ１０の厚さは例えば０．１〜０．５ｍｍ程度であり、半導体チップ１０の板面の面積が１０ｍｍ×１０ｍｍ程度である。また、はんだ３の塗布時の厚さは例えば０．５〜１．０ｍｍ程度であり、半導体チップ１０の接合時のはんだ３の厚さが０．１〜０．５ｍｍ程度である。なお、これらはいずれも接合部２８の板面（対向面２４）と直交する方向を厚さ方向とする。また、これらはあくまで一例であり、各厚さや各大きさを他のサイズで形成することも可能である。   In the semiconductor device 1 manufactured by the above process, the thickness of the base material 30 is, for example, about 0.1 to 2 mm, and the thickness of the plating layer 40 is, for example, about 1 to 10 μm. The thickness of the semiconductor chip 10 is, for example, about 0.1 to 0.5 mm, and the area of the plate surface of the semiconductor chip 10 is about 10 mm × 10 mm. Moreover, the thickness at the time of application | coating of the solder 3 is about 0.5-1.0 mm, for example, and the thickness of the solder 3 at the time of joining of the semiconductor chip 10 is about 0.1-0.5 mm. In addition, as for these, the direction orthogonal to the plate | board surface (opposing surface 24) of the junction part 28 is set as the thickness direction. These are merely examples, and each thickness and each size can be formed in other sizes.

本構成では、接合部２８の周囲全体に亘って第１の流出抑制部２１が連続した環状に形成されている。そして、この第１の流出抑制部２１は、接合部２８の外面よりも深く掘られた領域として構成されている。このように、はんだ３の広がりを抑制し得る領域が接合部２８の近くに環状且つ連続的に設けられているため、接合部２８から外側にはんだ３が濡れ広がることをより効果的に抑制することができる。特に、第１の流出抑制部２１は、接合部２８を取り囲むように切れ目なく連続しているため、第１の流出抑制部２１を乗り越えない限り、はんだは外側に広がらなくなる。   In this structure, the 1st outflow suppression part 21 is formed in the cyclic | annular form which continued over the circumference | surroundings of the junction part 28. As shown in FIG. The first outflow suppression portion 21 is configured as a region dug deeper than the outer surface of the joint portion 28. Thus, since the area | region which can suppress the spreading | diffusion of the solder 3 is cyclically | annularly provided near the junction part 28, it suppresses more effectively that the solder 3 spreads out from the junction part 28 outside. be able to. In particular, since the first outflow suppression part 21 is continuous so as to surround the joint part 28, the solder does not spread outward unless the first outflow suppression part 21 is overcome.

例えば、図３（Ｃ）の工程又は図３（Ｄ）の工程では、接合部２８に塗布されたはんだ３が、接合予定領域（接合部２８の外面領域）から外側に濡れ広がる可能性があるが、本構成では、接合部２８上からはんだ３が流出するような場合、図３（Ｄ）のように溝部２１Ａ内にはんだ３が流れ込むことになる。つまり、流出したはんだ３が溝部２１Ａ（第１の流出抑制部２１）内に留まることになるため、はんだ３が第１の流出抑制部２１よりも外側に濡れ広がることを抑制することができる。従って、はんだ３が予定領域からの濡れ広がることに起因する半導体チップ１０の位置ズレを効果的に抑えることができる。   For example, in the step of FIG. 3C or the step of FIG. 3D, the solder 3 applied to the joint portion 28 may spread outward from the region to be joined (the outer surface region of the joint portion 28). However, in this configuration, when the solder 3 flows out from the joint 28, the solder 3 flows into the groove 21A as shown in FIG. That is, since the solder 3 that has flowed out stays in the groove 21 </ b> A (first outflow suppression portion 21), it is possible to suppress the solder 3 from spreading wet outside the first outflow suppression portion 21. Therefore, the positional deviation of the semiconductor chip 10 resulting from the spreading of the solder 3 from the predetermined area can be effectively suppressed.

更に、第１の流出抑制部２１の周囲には、第２の流出抑制部２２が環状に形成されており、この第２の流出抑制部２２は、接合部２８の外面よりも深く掘られた領域として構成されている。このように第１の流出抑制部２１の外側に第２の流出抑制部２２が環状に形成されているため、仮にはんだ３が第１の流出抑制部２１を乗り越えたとしても、その乗り越えた分については第２の流出抑制部２２によって堰き止めることができる。例えば、はんだ量が多い等の理由により、はんだ３が溝部２１Ａから溢れ出してさらに外側に流出したとしても、その流出した分については溝部２２Ａ内に入り込ませて留まらせることができる。従って、万が一、第１の流出抑制部２１からの流出があったとしても、このような流出に起因する広がりを確実に抑えることができる。   Further, a second outflow suppression portion 22 is formed in an annular shape around the first outflow suppression portion 21, and the second outflow suppression portion 22 is dug deeper than the outer surface of the joint portion 28. It is configured as an area. Since the second outflow suppression portion 22 is formed in an annular shape outside the first outflow suppression portion 21 as described above, even if the solder 3 gets over the first outflow suppression portion 21, Can be blocked by the second outflow suppression unit 22. For example, even if the solder 3 overflows from the groove portion 21A and flows out to the outside due to a large amount of solder or the like, the outflow portion can enter and remain in the groove portion 22A. Therefore, even if there is an outflow from the first outflow suppression unit 21, the spread due to such outflow can be reliably suppressed.

また、本構成では、第２の流出抑制部２２が、第１の流出抑制部２１の周囲全体に亘って連続した環状に形成されている。このように第１の流出抑制部２１を取り囲むように第２の流出抑制部２２が切れ目なく連続しているため、はんだ３が第２の流出抑制部２２を越えて外側に広がることは確実に抑えられる。従って、接合部２８から流れ出るはんだ量が多い場合であっても、半導体チップ１０の位置ズレをより確実に抑制することができる。   Further, in this configuration, the second outflow suppression unit 22 is formed in an annular shape that extends continuously over the entire periphery of the first outflow suppression unit 21. As described above, since the second outflow suppression portion 22 is continuous so as to surround the first outflow suppression portion 21, it is ensured that the solder 3 spreads outward beyond the second outflow suppression portion 22. It can be suppressed. Therefore, even when the amount of solder flowing out from the joint portion 28 is large, the positional deviation of the semiconductor chip 10 can be more reliably suppressed.

また、本構成では、第１の流出抑制部２１及び第２の流出抑制部２２をいずれも溝部として構成しているため、第１の流出抑制部２１及び第２の流出抑制部２２の領域内で堰き止め得る許容量（接合部２８からはんだ３が流出した場合に、外側に流出させることなく第１の流出抑制部２１及び第２の流出抑制部２２で保持し得る量）を大きくすることができる。   Moreover, in this structure, since both the 1st outflow suppression part 21 and the 2nd outflow suppression part 22 are comprised as a groove part, in the area | region of the 1st outflow suppression part 21 and the 2nd outflow suppression part 22 To increase the permissible amount that can be retained by the first outflow suppression unit 21 and the second outflow suppression unit 22 without flowing out to the outside when the solder 3 flows out from the joint portion 28. Can do.

［第２実施形態］
次に、図４及び図５を参照し、第２実施形態について説明する。
図４の半導体装置１は、第２の流出抑制部２２よりも第１の流出抑制部２１の方が深く掘られる領域となっている点（即ち、溝部２２２Ａよりも溝部２２１Ａの方が深く掘られる構成となっている点）、及び溝部２２１Ａと溝部２２２Ａとが近接している点（溝部２２１Ａと溝部２２２Ａとの間に領域が存在しない点）が第１実施形態の半導体装置１（図１及び図２参照）と異なっている。一方、これらの点以外は第１実施形態と同様であるため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。 [Second Embodiment]
Next, a second embodiment will be described with reference to FIGS. 4 and 5.
In the semiconductor device 1 of FIG. 4, the first outflow suppression unit 21 is deeper than the second outflow suppression unit 22 (that is, the groove 221A is deeper than the groove 222A. And a point where the groove 221A and the groove 222A are close to each other (a point where no region exists between the groove 221A and the groove 222A) (see FIG. 1). And FIG. 2). On the other hand, since these points are the same as those in the first embodiment, the same configurations as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted.

図４に示す半導体装置１は、第１実施形態と同様の構成の半導体チップ１０と、第１実施形態とは異なる構成のリードフレーム２０と、を備えている。
第１実施形態の半導体装置１のリードフレーム２０は、第１の流出抑制部２１と第２の流出抑制部２２のとは同じ深さの構成となっているが、本実施形態の半導体装置１のリードフレーム２０は、第２の流出抑制部２２よりも第１の流出抑制部２１の方が深く掘られる構成となっている。即ち、第１実施形態では、第１の流出抑制部２１の溝部２１Ａの深さと第２の流出抑制部２２の溝部２２Ａの深さとは同一の深さで形成されているが、本実施形態では、第２の流出抑制部２２を構成する溝部２２２Ａよりも第１の流出抑制部２１を構成する溝部２２１Ａの方が深く掘られる構成となっている。また、第１実施形態の半導体装置１では、第１の流出抑制部２１と第２の流出抑制部２２とは、表面部２６において所定の距離隔てて形成されているが、本実施形態の半導体装置１では、第１の流出抑制部２１と第２の流出抑制部２２とは、所定の距離隔てることなく、隣接して形成されている。 The semiconductor device 1 shown in FIG. 4 includes a semiconductor chip 10 having a configuration similar to that of the first embodiment, and a lead frame 20 having a configuration different from that of the first embodiment.
The lead frame 20 of the semiconductor device 1 of the first embodiment has the same depth as that of the first outflow suppression unit 21 and the second outflow suppression unit 22, but the semiconductor device 1 of the present embodiment. The lead frame 20 is configured such that the first outflow suppression portion 21 is deeper than the second outflow suppression portion 22. That is, in the first embodiment, the depth of the groove portion 21A of the first outflow suppression portion 21 and the depth of the groove portion 22A of the second outflow suppression portion 22 are the same depth, but in this embodiment The groove portion 221 </ b> A constituting the first outflow suppression portion 21 is deeper than the groove portion 222 </ b> A constituting the second outflow suppression portion 22. In the semiconductor device 1 according to the first embodiment, the first outflow suppression unit 21 and the second outflow suppression unit 22 are formed at a predetermined distance from each other on the surface portion 26. In the device 1, the first outflow suppression unit 21 and the second outflow suppression unit 22 are formed adjacent to each other without being separated by a predetermined distance.

図４の構成でも、リードフレーム２０は、第１の流出抑制部２１と第２の流出抑制部２２とを備えている。第１の流出抑制部２１は、表面部２６において接合部２８の周囲全体に亘って連続した環状に形成され、接合部２８の外面よりも深く掘られた領域として構成されている。なお、本構成でも、接合部２８は、平面視した外形が矩形状となっており、第１の流出抑制部２１を構成する溝部２２１Ａは、その接合部２８に隣接する位置に配置されている。そして、溝部２２１Ａを平面視した形状は、接合部２８の各辺に沿った構造の矩形状且つ環状形態となっている。また、溝部２２１Ａは、図４に示すように、表面部２６からめっき層４０を貫通して母材３０を深く掘った構成となっており、このような深さの溝部２２１Ａが接合部２８の周囲に連続して続いている。なお、図４のように、溝部２２１Ａの溝内は、一方の側壁がめっき層４０の壁部及び母材３０の壁部によって構成され、他方の側壁が母材３０の壁部によって構成され、底部が母材３０によって構成されている。   Also in the configuration of FIG. 4, the lead frame 20 includes a first outflow suppression unit 21 and a second outflow suppression unit 22. The first outflow suppression part 21 is formed in an annular shape that is continuous over the entire periphery of the joint part 28 in the surface part 26, and is configured as a region dug deeper than the outer surface of the joint part 28. In this configuration as well, the joint portion 28 has a rectangular outer shape in plan view, and the groove portion 221 </ b> A constituting the first outflow suppression portion 21 is disposed at a position adjacent to the joint portion 28. . The shape of the groove portion 221 </ b> A in plan view is a rectangular and annular shape having a structure along each side of the joint portion 28. Further, as shown in FIG. 4, the groove portion 221 </ b> A has a configuration in which the base material 30 is deeply dug through the plating layer 40 from the surface portion 26, and the groove portion 221 </ b> A having such a depth is formed in the joint portion 28. Continues continuously around. As shown in FIG. 4, in the groove of the groove portion 221A, one side wall is constituted by the wall portion of the plating layer 40 and the wall portion of the base material 30, and the other side wall is constituted by the wall portion of the base material 30, The bottom is constituted by the base material 30.

第２の流出抑制部２２は、図４に示すように、第１の流出抑制部２１の周囲に環状に形成され、接合部２８の外面よりも深く掘られた領域（溝部２２２Ａ）として構成されている。この第２の流出抑制部２２は、第１の流出抑制部２１を構成する溝部２２１Ａに隣接する位置に配置され、溝部２２２Ａを平面視した形状は、矩形状の溝部２２１Ａの外縁における各辺に沿った構造の矩形状且つ環状形態となっている。また、溝部２２２Ａは、表面部２６からめっき層４０を貫通する構成で当該めっき層４０のみを掘った構成となっており、このような深さ（めっき層４０の厚さ程度の深さ）の溝部２２２Ａが溝部２２１Ａの周囲に連続して続いている。なお、図４のように、溝部２２２Ａの溝内は、一方の側壁がめっき層４０の壁部によって構成され、他方側は側壁が設けられずに溝部２２１Ａと連通している。そして、底部が母材３０の表面部よって構成されている。また、第２の流出抑制部２２を構成する溝部２２２Ａは、第１の流出抑制部２１を構成する溝部２２１Ａと距離を隔てることなく隣接して形成されている。即ち、半導体装置１を平面視したときの溝部２２１Ａの外周縁の位置と溝部２２２Ａの内周縁の位置が一致している。そして、リードフレーム２０は、これら溝部２２１Ａ及び溝部２２２Ａにより、接合部２８を中心として外側となるにつれて（接合部２８から離れるにつれて）高位置となる段差形状の溝部が構成されている。   As shown in FIG. 4, the second outflow suppression part 22 is formed in an annular shape around the first outflow suppression part 21 and is configured as a region (groove part 222 </ b> A) dug deeper than the outer surface of the joint part 28. ing. The second outflow suppression part 22 is disposed at a position adjacent to the groove part 221A constituting the first outflow suppression part 21, and the shape of the groove part 222A in plan view is on each side of the outer edge of the rectangular groove part 221A. It has a rectangular and annular shape with a structure along. Further, the groove 222A has a configuration in which only the plating layer 40 is dug in a configuration that penetrates the plating layer 40 from the surface portion 26, and has such a depth (a depth about the thickness of the plating layer 40). The groove 222A continues continuously around the groove 221A. As shown in FIG. 4, in the groove of the groove portion 222A, one side wall is constituted by the wall portion of the plating layer 40, and the other side is communicated with the groove portion 221A without providing the side wall. And the bottom part is comprised by the surface part of the base material 30. FIG. Moreover, the groove part 222A which comprises the 2nd outflow suppression part 22 is formed adjacent to the groove part 221A which comprises the 1st outflow prevention part 21, without separating distance. That is, the position of the outer peripheral edge of the groove portion 221A and the position of the inner peripheral edge of the groove portion 222A when the semiconductor device 1 is viewed in plan match. In the lead frame 20, the groove portions 221 </ b> A and the groove portions 222 </ b> A constitute a step-shaped groove portion that becomes a higher position as it becomes the outer side with respect to the joint portion 28 (as the distance from the joint portion 28).

次に、第２実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、図５（Ａ）に示すように、第１実施形態と同様の方法で、第１実施形態と同様のリードフレーム２０（母材３０にめっき層４０を形成してなるリードフレーム２０）を製造する。そして、その形成工程の後には、図５（Ｂ）のように、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。溝部２２１Ａ及び溝部２２２Ａの形成は、第１実施形態と同様であり、溝部２２１Ａとなるべき位置にレーザーを照射してめっき層４０を除去し、さらに母材３０を表面よりも深く掘ることで溝部２２１Ａを形成する。更に、溝部２２２Ａとなるべき位置にレーザーを照射してめっき層４０を除去することで溝部２２２Ａを形成する。そして、図５（Ｂ）の形成工程の後には、第１実施形態と同様の方法で、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。そして、図５（Ｃ）に示すはんだ３の塗布工程の後には、第１実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。この工程では、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられる。そして、接合部２８上からはんだ３が流出する場合には、接合部２８に隣接する溝部２２１Ａ内にはんだ３が流れ込んで蓄積され、はんだ３の外側への流出が抑制される。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the second embodiment will be described.
First, as shown in FIG. 5A, a lead frame 20 (lead frame 20 formed by forming a plating layer 40 on a base material 30) similar to the first embodiment is formed by the same method as the first embodiment. To manufacture. Then, after the formation step, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed as shown in FIG. Formation of the groove 221A and the groove 222A is the same as in the first embodiment. The plating layer 40 is removed by irradiating a position where the groove 221A is to be formed, and the base material 30 is dug deeper than the surface. 221A is formed. Furthermore, the groove part 222A is formed by irradiating a laser at a position to be the groove part 222A and removing the plating layer 40. Then, after the forming step of FIG. 5B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed by the same method as in the first embodiment. Then, after the solder 3 application step shown in FIG. 5C, a step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the first embodiment. In this step, when the semiconductor chip 10 is arranged on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10. When the solder 3 flows out from the joint portion 28, the solder 3 flows into and accumulates in the groove portion 221A adjacent to the joint portion 28, and the outflow of the solder 3 to the outside is suppressed.

本実施形態でも、第１実施形態と同様の効果が得られる。また、本構成では、第１の流出抑制部２１を構成する溝部２２１Ａがより深く掘られているため、溝部２２１Ａに流れ込んだはんだ３が第２の流出抑制部２２を構成する溝部２２２Ａへと流れ込み難くなり、溝部２２１Ａがより深く掘られているため、溝部２２１Ａ及び溝部２２２Ａによる蓄積許容量も大きくなる。また、本構成では、溝部２２１Ａと溝部２２２Ａが間隔をあけずに隣接しているため、流出を抑制するためのスペースをより狭い範囲に限定することができる。特に、最終的な堰き止め位置となる溝部２２２Ａを、より接合部２８に近づけることができるため半導体チップ１０の位置ズレ量をより一層抑えやすく、溝部２２２Ａをよりコンパクトに構成することができるためレイアウト面でも有利になる。   Also in this embodiment, the same effect as the first embodiment can be obtained. Further, in this configuration, since the groove portion 221A constituting the first outflow suppression portion 21 is deeper, the solder 3 flowing into the groove portion 221A flows into the groove portion 222A constituting the second outflow suppression portion 22. It becomes difficult, and the groove portion 221A is dug deeper, so that the allowable storage amount by the groove portion 221A and the groove portion 222A also increases. Moreover, in this structure, since the groove part 221A and the groove part 222A adjoin without spacing, the space for suppressing outflow can be limited to a narrower range. In particular, since the groove portion 222A, which is the final damming position, can be brought closer to the joint portion 28, the positional deviation amount of the semiconductor chip 10 can be further suppressed, and the groove portion 222A can be configured more compactly. This is also advantageous.

［第３実施形態］
次に、図６及び図７を参照し、第３実施形態について説明する。
図６の半導体装置１は、第１の流出抑制部２１及び第２の流出抑制部２２の構成のみが第１実施形態の半導体装置１（図１及び図２参照）と異なっており、これら以外は第１実施形態と同一である。よって、第１実施形態と同一の構成（第１の流出抑制部２１及び第２の流出抑制部２２以外）については第１実施形態と同一の符号を付し、詳細な説明は省略する。なお、本実施形態の半導体装置１は、平面視した構造は図１と同一である。 [Third Embodiment]
Next, a third embodiment will be described with reference to FIGS.
The semiconductor device 1 of FIG. 6 differs from the semiconductor device 1 (see FIGS. 1 and 2) of the first embodiment only in the configuration of the first outflow suppression unit 21 and the second outflow suppression unit 22, and the others. Is the same as in the first embodiment. Therefore, the same configurations as those in the first embodiment (other than the first outflow suppression unit 21 and the second outflow suppression unit 22) are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted. The semiconductor device 1 of the present embodiment has the same structure in plan view as that in FIG.

図６に示す半導体装置１は、第１実施形態と同様の構成の半導体チップ１０と、第１実施形態とは異なる構成のリードフレーム２０とを備えている。
第１実施形態の半導体装置１のリードフレーム２０は、めっき層４０のみを掘り下げて溝部２１Ａ及び溝部２２Ａを構成していたが、本実施形態の半導体装置１で形成される溝部３２１Ａ及び溝部３２２Ａは、表面部２６からめっき層４０を貫通して母材３０まで掘った構成となっている。なお、これら溝部３２１Ａ及び溝部３２２Ａは、深さのみが第１実施形態の溝部２１Ａ及び溝部２２Ａとそれぞれ異なり、それ以外の特徴（例えば、平面方向の位置等）は溝部２１Ａ及び溝部２２Ａと同一である。 A semiconductor device 1 shown in FIG. 6 includes a semiconductor chip 10 having a configuration similar to that of the first embodiment and a lead frame 20 having a configuration different from that of the first embodiment.
In the lead frame 20 of the semiconductor device 1 of the first embodiment, only the plating layer 40 is dug down to form the groove 21A and the groove 22A. However, the groove 321A and the groove 322A formed in the semiconductor device 1 of the present embodiment are In this configuration, the base layer 30 is dug from the surface portion 26 through the plating layer 40. The groove portions 321A and 322A differ from the groove portions 21A and 22A of the first embodiment only in depth, and other features (for example, the position in the planar direction) are the same as the groove portions 21A and the groove portions 22A. is there.

次に、第３実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、図７（Ａ）に示すように、第１実施形態と同様の方法で、第１実施形態と同様のリードフレーム２０（母材３０にめっき層４０を形成してなるリードフレーム２０）を製造する。そして、その形成工程の後には、図７（Ｂ）のように、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。溝部３２１Ａ及び溝部３２２Ａの形成は、溝の深さ以外は第１実施形態と同様であり、溝部３２１Ａとなるべき位置にレーザーを照射してめっき層４０を除去し、さらに母材３０を表面よりも深く掘ることで溝部３２１Ａを形成する。同様に、溝部３２２Ａとなるべき位置にレーザーを照射してめっき層４０を除去し、さらに母材３０を表面よりも深く掘ることで溝部３２２Ａを形成する。なお、母材３０を掘る深さは、例えば０．１〜０．５ｍｍ程度とすると良い。そして、図７（Ｂ）の形成工程の後には、第１実施形態と同様の方法で、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。そして、図７（Ｃ）に示すはんだ３の塗布工程の後には、第１実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。この工程では、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられる。そして、接合部２８上からはんだ３が流出する場合には、基本的に接合部２８に隣接する溝部３２１Ａ内にはんだ３が流れ込んで蓄積され、はんだ３の外側への流出が抑制される。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the third embodiment will be described.
First, as shown in FIG. 7A, a lead frame 20 (lead frame 20 formed by forming a plating layer 40 on a base material 30) similar to the first embodiment is formed by the same method as the first embodiment. To manufacture. Then, after the formation step, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed as shown in FIG. The formation of the groove portion 321A and the groove portion 322A is the same as that of the first embodiment except for the depth of the groove. The plated layer 40 is removed by irradiating the laser beam to the position to be the groove portion 321A, and the base material 30 is further removed from the surface. The groove 321A is formed by digging deeply. Similarly, the plating layer 40 is removed by irradiating a position where the groove portion 322A is to be formed, and the groove layer 322A is formed by digging the base material 30 deeper than the surface. The depth for digging the base material 30 is preferably about 0.1 to 0.5 mm, for example. Then, after the forming step of FIG. 7B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed by the same method as in the first embodiment. Then, after the solder 3 application step shown in FIG. 7C, a step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the first embodiment. In this step, when the semiconductor chip 10 is arranged on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10. When the solder 3 flows out from the joint 28, the solder 3 basically flows into and accumulates in the groove 321A adjacent to the joint 28, and the outflow of the solder 3 to the outside is suppressed.

以上のような本実施形態の構成でも、第１実施形態と同様の効果が得られる。
また、本実施形態では、第１の流出抑制部２１及び第２の流出抑制部２２のいずれにおいても、はんだ３を母材３０まで流し込んで蓄積することができるため、両流出抑制部において蓄積許容量を一層大きくすることができ、ひいては接合部２８からのはんだ３の濡れ広がりをより確実に抑制し易くなる。 Even with the configuration of the present embodiment as described above, the same effects as those of the first embodiment can be obtained.
Moreover, in this embodiment, since the solder 3 can be poured into the base material 30 and accumulated in both the first outflow suppression unit 21 and the second outflow suppression unit 22, the accumulation permitting in both outflow suppression units. The capacity can be further increased, and as a result, wetting and spreading of the solder 3 from the joint 28 can be more reliably suppressed.

［第４実施形態］
次に、図８及び図９を参照し、第４実施形態について説明する。
図８の半導体装置１は、第１の流出抑制部２１及び第２の流出抑制部２２の構成のみが第１実施形態の半導体装置１（図１及び図２参照）と異なっており、これら以外は第１実施形態と同一である。よって、第１実施形態と同一の構成（第１の流出抑制部２１及び第２の流出抑制部２２以外）については第１実施形態と同一の符号を付し、詳細な説明は省略する。なお、図８の半導体装置１における第１の流出抑制部２１及び第２の流出抑制部２２は、一部に貫通孔２３が形成されている点のみが第１実施形態と異なり、貫通孔２３以外は第１実施形態の溝部２１Ａ、２２Ａとそれぞれ同一である。また、貫通孔２３以外の平面構造は図１と同一となっている。よって、以下の説明では図１を参照して説明する。 [Fourth Embodiment]
Next, a fourth embodiment will be described with reference to FIGS.
The semiconductor device 1 of FIG. 8 differs from the semiconductor device 1 (see FIGS. 1 and 2) of the first embodiment only in the configuration of the first outflow suppression unit 21 and the second outflow suppression unit 22, and the others. Is the same as in the first embodiment. Therefore, the same configurations as those in the first embodiment (other than the first outflow suppression unit 21 and the second outflow suppression unit 22) are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted. Note that the first outflow suppression unit 21 and the second outflow suppression unit 22 in the semiconductor device 1 of FIG. 8 differ from the first embodiment only in that the through holes 23 are partially formed. Other than the above, they are the same as the groove portions 21A and 22A of the first embodiment. The planar structure other than the through hole 23 is the same as that in FIG. Therefore, in the following description, it demonstrates with reference to FIG.

図８に示す半導体装置１は、第１実施形態と同様の構成の半導体チップ１０と、第１実施形態とは異なる構成のリードフレーム２０と、を備えている。
第１実施形態の半導体装置１のリードフレーム２０では、溝部２１Ａ及び溝部２２Ａの底部が母材３０の表面部によって構成され、その底部が全体的に非開口形状（非貫通構造）となっているが、本実施形態では、第１実施形態の溝部２１Ａ及び溝部２２Ａと同様の溝部４２１Ａ及び溝部４２２Ａが形成される一方で、これら溝部４２１Ａ、４２２Ａの底部に貫通孔２３（貫通孔４３１Ａ、４３１Ｂ、４３２Ａ、４３２Ｂ）が設けられた構造となっている。 A semiconductor device 1 shown in FIG. 8 includes a semiconductor chip 10 having a configuration similar to that of the first embodiment and a lead frame 20 having a configuration different from that of the first embodiment.
In the lead frame 20 of the semiconductor device 1 of the first embodiment, the bottom portions of the groove portion 21A and the groove portion 22A are configured by the surface portion of the base material 30, and the bottom portion has a non-opening shape (non-penetrating structure) as a whole. However, in this embodiment, the groove portions 421A and 422A similar to the groove portions 21A and 22A of the first embodiment are formed, while the through holes 23 (through holes 431A, 431B, 432A, 432B) is provided.

この構成でも、溝部４２１Ａ（第１の流出抑制部２１）は、図１と同様、リードフレーム２０の表面部２６において接合部２８の周囲の四方を連続的に囲むように矩形状（具体的には長方形状）且つ環状に構成され、接合部２８の外面（対向面２４）よりも深く掘られた領域として構成されている。この溝部４２１Ａも、めっき層４０の表面から母材３０が露出するまで貫通するように掘られた構成となっている。また、溝部４２２Ａ（第２の流出抑制部２２）は、リードフレーム２０の表面部２６において溝部４２１Ａの周囲全体に亘って切れ目無く連続した環状に形成され、接合部２８の外面（対向面２４）よりも深く掘られた領域として構成されている。そして、この溝部４２２Ａも、めっき層４０の表面から母材３０が露出するまで貫通するように掘られた構成となっている。そして、溝部４２１Ａ（第１の流出抑制部２１）と溝部４２２Ａ（第２の流出抑制部２２）とは、表面部２６において所定の距離（例えば、溝部２１Ａの幅と同程度の距離）隔てて形成されている。   Also in this configuration, the groove portion 421A (first outflow suppression portion 21) is rectangular (specifically, so as to continuously surround the four sides around the joint portion 28 in the surface portion 26 of the lead frame 20 as in FIG. Is a rectangular shape and is formed in an annular shape, and is configured as a region dug deeper than the outer surface (opposing surface 24) of the joint portion 28. This groove portion 421 </ b> A is also configured to be penetrated from the surface of the plating layer 40 until the base material 30 is exposed. The groove portion 422A (second outflow suppression portion 22) is formed in an annular shape that is continuously continuous over the entire periphery of the groove portion 421A in the surface portion 26 of the lead frame 20, and the outer surface (opposing surface 24) of the joint portion 28. It is configured as an area dug deeper. The groove portion 422A is also dug so as to penetrate from the surface of the plating layer 40 until the base material 30 is exposed. The groove portion 421A (first outflow suppression portion 21) and the groove portion 422A (second outflow suppression portion 22) are separated from each other by a predetermined distance (for example, a distance approximately equal to the width of the groove portion 21A) in the surface portion 26. Is formed.

そして、溝部４２１Ａの底部には、母材３０の上面から下面まで貫通する貫通孔４３１Ａ，４３１Ｂが形成されている。貫通孔４３１Ａ、４３１Ｂは、溝部４２１Ａの所定位置（図８の例では、図１のＡ−Ａ断面上）に上下方向（リードフレーム２０の厚さ方向）に延びる円筒状に形成されており、溝部４２１Ａからリードフレーム２０の裏面（対向面２４とは反対側の面）まで続く構成となっている。なお、貫通孔４３１Ａ，４３１Ｂは、一方の開口が溝部４２１Ａの底部に形成され、他方の開口がリードフレーム２０の裏面に形成されているため、溝部４２１Ａ内にはんだが蓄積されたときに、そのはんだが貫通孔４３１Ａ，４３１Ｂを通ってリードフレーム２０の裏面側に導かれるようになっている。   Through holes 431A and 431B that penetrate from the upper surface to the lower surface of the base material 30 are formed at the bottom of the groove portion 421A. The through holes 431A and 431B are formed in a cylindrical shape extending in the vertical direction (thickness direction of the lead frame 20) at a predetermined position of the groove portion 421A (on the AA cross section in FIG. 1 in the example of FIG. 8). The structure extends from the groove 421 </ b> A to the back surface of the lead frame 20 (surface opposite to the facing surface 24). The through holes 431A and 431B have one opening formed at the bottom of the groove portion 421A and the other opening formed at the back surface of the lead frame 20, so that when solder accumulates in the groove portion 421A, The solder is guided to the back side of the lead frame 20 through the through holes 431A and 431B.

また、第２の流出抑制部２２を構成する溝部４２２Ａの底部も同様の構造となっている。この溝部４２２Ａの底部には、母材３０の上面から下面まで貫通する貫通孔４３２Ａ，４３２Ｂが形成されている。貫通孔４３２Ａ、４３２Ｂは、溝部４２２Ａの所定位置（図８の例では、図１のＡ−Ａ断面上）に上下方向（リードフレーム２０の厚さ方向）に延びる円筒状に形成されており、溝部４２２Ａからリードフレーム２０の裏面（対向面２４とは反対側の面）まで続く構成となっている。これら貫通孔４３２Ａ，４３２Ｂも、一方の開口が溝部４２２Ａの底部に形成され、他方の開口がリードフレーム２０の裏面に形成されているため、溝部４２２Ａ内にはんだが蓄積されたときに、そのはんだが貫通孔４３２Ａ，４３２Ｂを通ってリードフレーム２０の裏面側に導かれるようになっている。   Moreover, the bottom part of the groove part 422A which comprises the 2nd outflow suppression part 22 is also the same structure. Through holes 432A and 432B penetrating from the upper surface to the lower surface of the base material 30 are formed at the bottom of the groove 422A. The through holes 432A and 432B are formed in a cylindrical shape extending in a vertical direction (thickness direction of the lead frame 20) at a predetermined position of the groove 422A (on the AA cross section in FIG. 1 in the example of FIG. 8). The structure extends from the groove 422A to the back surface of the lead frame 20 (surface opposite to the facing surface 24). These through holes 432A and 432B also have one opening formed in the bottom of the groove 422A and the other opening formed in the back surface of the lead frame 20, so that when solder is accumulated in the groove 422A, the solder Is guided to the back side of the lead frame 20 through the through holes 432A and 432B.

なお、貫通孔４３１Ａ, ４３１Ｂはあくまで一例であり、例えば、溝部４２１Ａの底部における他の位置に、貫通孔４３１Ａ, ４３１Ｂと同様の構成で１又は複数の貫通孔を形成してもよい。同様に、溝部４２２Ａの底部における他の位置に、貫通孔４３２Ａ, ４３２Ｂと同様の構成で１又は複数の貫通孔を形成してもよい。また、貫通孔の形状は、円筒状に限られるものではなく、はんだを流下させうる構成であれば他の形状であってもよい。   The through holes 431A and 431B are merely examples, and for example, one or a plurality of through holes may be formed at other positions on the bottom of the groove 421A with the same configuration as the through holes 431A and 431B. Similarly, one or a plurality of through holes may be formed at other positions on the bottom of the groove 422A with the same configuration as the through holes 432A and 432B. Further, the shape of the through hole is not limited to the cylindrical shape, and may be another shape as long as the solder can flow down.

次に、第４実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、図９（Ａ）に示すように、第１実施形態と同様の方法で、第１実施形態と同様のリードフレーム２０（母材３０にめっき層４０を形成してなるリードフレーム２０）を製造する。そして、その形成工程の後には、図９（Ｂ）のように、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。溝部４２１Ａ及び溝部４２２Ａの形成は、第１実施形態と同様であり、溝部４２１Ａとなるべき位置にレーザーを照射してめっき層４０を除去することで溝部４２１Ａを形成する。同様に、溝部４２２Ａとなるべき位置にレーザーを照射してめっき層４０を除去することで溝部４２２Ａを形成する。さらに、溝部４２１Ａの底部の所定位置にレーザーを照射し、上下方向（リードフレーム２０の厚さ方向）に延びる貫通孔４３１Ａ, ４３１Ｂを形成する。同様に、溝部４２２Ａの底部の所定位置にレーザーを照射し、上下方向（リードフレーム２０の厚さ方向）に延びる貫通孔４３２Ａ, ４３２Ｂを形成する。そして、図９（Ｃ）に示すはんだ３の塗布工程の後には、第１実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。この工程では、図９（Ｄ）のように、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられる。そして、接合部２８上からはんだ３が流出する場合には、基本的に接合部２８に隣接する溝部４２１Ａ内にはんだ３が流れ込んで蓄積され、はんだ３の外側への流出が抑制される。また、溝部４２１Ａに流れ込んだはんだ３の一部は貫通孔４３１Ａ, ４３１Ｂを通って裏面側に導出される。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the fourth embodiment will be described.
First, as shown in FIG. 9A, a lead frame 20 (lead frame 20 in which a plating layer 40 is formed on a base material 30) similar to the first embodiment is formed by the same method as the first embodiment. To manufacture. Then, after the formation step, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed as shown in FIG. The formation of the groove 421A and the groove 422A is the same as in the first embodiment, and the groove 421A is formed by removing the plating layer 40 by irradiating a laser at a position to be the groove 421A. Similarly, the groove 422A is formed by irradiating a laser at a position where the groove 422A should be formed and removing the plating layer 40. Further, a laser is irradiated to a predetermined position on the bottom of the groove 421A to form through holes 431A and 431B extending in the vertical direction (thickness direction of the lead frame 20). Similarly, a laser is irradiated to a predetermined position on the bottom of the groove 422A to form through holes 432A and 432B extending in the vertical direction (thickness direction of the lead frame 20). Then, after the solder 3 application step shown in FIG. 9C, the step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the first embodiment. In this step, as shown in FIG. 9D, when the semiconductor chip 10 is placed on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10. When the solder 3 flows out from the joint 28, the solder 3 basically flows into and accumulates in the groove 421A adjacent to the joint 28, and the outflow of the solder 3 to the outside is suppressed. Further, a part of the solder 3 flowing into the groove 421A is led out to the back side through the through holes 431A and 431B.

以上のような本実施形態に係る構成によっても、第１実施形態と同様の効果を奏することができる。また、本実施形態では、第１の流出抑制部２１及び前記第２の流出抑制部２２のいずれにおいても、貫通孔２３が形成されているため、各流出抑制部に流れ込んだはんだ３をリードフレーム２０の裏面側に導出することができる。従って、各流出抑制部からはんだ３が溢れ出すことを一層確実に抑制することができ、ひいては、半導体チップ１０の位置ズレ防止効果を一層高めることができる。   The configuration according to the present embodiment as described above can achieve the same effects as those of the first embodiment. Moreover, in this embodiment, since the through-hole 23 is formed in both the first outflow suppression portion 21 and the second outflow suppression portion 22, the solder 3 that has flowed into each outflow suppression portion is used as a lead frame. 20 to the back side. Therefore, the overflow of the solder 3 from each outflow suppression portion can be further reliably suppressed, and as a result, the effect of preventing the positional deviation of the semiconductor chip 10 can be further enhanced.

［第５実施形態］
次に、図１０及び図１１を参照し、第５実施形態について説明する。
図１０の半導体装置１は、第１の流出抑制部２１及び第２の流出抑制部２２の構成のみが第１実施形態の半導体装置１（図１及び図２参照）と異なっており、これら以外は第１実施形態と同一である。よって、第１実施形態と同一の構成（第１の流出抑制部２１及び第２の流出抑制部２２以外）については第１実施形態と同一の符号を付し、詳細な説明は省略する。また、第１の流出抑制部２１及び第２の流出抑制部２２の内部以外の平面構造は図１と同一となっている。よって、以下の説明では図１を参照して説明する。 [Fifth Embodiment]
Next, a fifth embodiment will be described with reference to FIGS. 10 and 11.
The semiconductor device 1 of FIG. 10 differs from the semiconductor device 1 (see FIGS. 1 and 2) of the first embodiment only in the configuration of the first outflow suppression unit 21 and the second outflow suppression unit 22, and the others. Is the same as in the first embodiment. Therefore, the same configurations as those in the first embodiment (other than the first outflow suppression unit 21 and the second outflow suppression unit 22) are denoted by the same reference numerals as those in the first embodiment, and detailed description thereof is omitted. Further, the planar structure other than the inside of the first outflow suppression unit 21 and the second outflow suppression unit 22 is the same as that in FIG. Therefore, in the following description, it demonstrates with reference to FIG.

図１０に示す半導体装置１は、第１実施形態と同様の構成の半導体チップ１０と、第１実施形態とは異なる構成のリードフレーム２０と、を備えている。
第１実施形態の半導体装置１のリードフレーム２０は、第１の流出抑制部２１及び第２の流出抑制部２２が接合部２８の外面よりも深く掘られた領域として構成されているが、本実施形態の半導体装置１のリードフレーム２０は、第１の流出抑制部２１及び第２の流出抑制部２２が接合部２８の外面よりも濡れ性が低い領域として構成されている。即ち、第１実施形態では、表面部２６からめっき層４０を貫通して母材３０まで掘った溝部２１Ａ及び溝部２２Ａが形成されているが、本実施形態では、溝部２１Ａ及び溝部２２Ａの代わりに、接合部２８の外面（表面部２６）よりも濡れ性が低い領域として低濡れ性部５２１Ａ及び低濡れ性部５２２Ａが形成されている。 A semiconductor device 1 shown in FIG. 10 includes a semiconductor chip 10 having a configuration similar to that of the first embodiment and a lead frame 20 having a configuration different from that of the first embodiment.
The lead frame 20 of the semiconductor device 1 of the first embodiment is configured as a region in which the first outflow suppression portion 21 and the second outflow suppression portion 22 are dug deeper than the outer surface of the joint portion 28. In the lead frame 20 of the semiconductor device 1 according to the embodiment, the first outflow suppression unit 21 and the second outflow suppression unit 22 are configured as regions where the wettability is lower than the outer surface of the bonding unit 28. That is, in the first embodiment, the groove portion 21A and the groove portion 22A are formed by penetrating the plating layer 40 from the surface portion 26 to the base material 30, but in this embodiment, instead of the groove portion 21A and the groove portion 22A. The low wettability portion 521A and the low wettability portion 522A are formed as regions having lower wettability than the outer surface (surface portion 26) of the joint portion 28.

第１の流出抑制部２１は、図１と同様、リードフレーム２０の表面部２６において接合部２８の周囲の四方を連続的に囲むように矩形状（具体的には長方形状）且つ環状に構成されている。そして、第１の流出抑制部２１は、外面の表面粗さが、接合部２８の外面（対向面２４）の表面粗さよりも大きい「低濡れ性部５２１Ａ」として構成されている。また、第２の流出抑制部２２は、リードフレーム２０の表面部２６において第１の流出抑制部２１の周囲全体に亘って切れ目無く連続した環状に形成されている。そして、第２の流出抑制部２２は、外面の表面粗さが、接合部２８の外面（対向面２４）の表面粗さよりも大きい「低濡れ性部５２２Ａ」として構成されている。そして、図１と同様、第１の流出抑制部２１と第２の流出抑制部２２とは、表面部２６において所定の距離隔てて形成されている。なお、低濡れ性部５２１Ａ及び低濡れ性部５２２Ａの表面位置は、接合部２８の外面位置と同程度であってもよく、図１０のように、接合部２８の外面よりも低位置（深い位置）であってもよい。   As in FIG. 1, the first outflow suppression portion 21 is configured in a rectangular shape (specifically, a rectangular shape) and in an annular shape so as to continuously surround four sides around the joint portion 28 on the surface portion 26 of the lead frame 20. Has been. The first outflow suppression portion 21 is configured as a “low wettability portion 521 </ b> A” in which the surface roughness of the outer surface is larger than the surface roughness of the outer surface (opposing surface 24) of the joint portion 28. Further, the second outflow suppression portion 22 is formed in an annular shape that is continuous and continuous over the entire periphery of the first outflow suppression portion 21 in the surface portion 26 of the lead frame 20. The second outflow suppression part 22 is configured as a “low wettability part 522A” in which the surface roughness of the outer surface is larger than the surface roughness of the outer surface (opposing surface 24) of the bonding part 28. As in FIG. 1, the first outflow suppression portion 21 and the second outflow suppression portion 22 are formed at a predetermined distance in the surface portion 26. The surface positions of the low wettability portion 521A and the low wettability portion 522A may be substantially the same as the outer surface position of the joint portion 28, and are lower (deeper) than the outer surface of the joint portion 28 as shown in FIG. Position).

次に、第５実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、第１実施形態と同様の方法で、図１１（Ａ）に示すように、第１実施形態と同様の方法で、第１実施形態と同様のリードフレーム２０（母材３０にめっき層４０を形成してなるリードフレーム２０）を製造する。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the fifth embodiment will be described.
First, as shown in FIG. 11A, the lead frame 20 (the base material 30 and the plating layer 40) is the same as that of the first embodiment. To produce a lead frame 20).

そして、その形成工程の後には、図１１（Ｂ）のように、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。この工程では、図１１（Ｂ）に示すように、リードフレーム２０の表面部２６（具体的には、めっき層４０の表面）の所定位置に低濡れ性領域を形成して、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を設ける。まず、第１実施形態と同様の方法で、リードフレーム２０の表面部２６に接合部２８を設定する（図１参照）。そして、接合部２８の周囲における第１の流出抑制部２１となるべき位置に対し、レーザーを照射してめっき層４０の表面粗さを変化させ、これにより低濡れ性部５２１Ａを形成する。同様に、第２の流出抑制部２２となるべき位置（第１の流出抑制部２１から所定の間隔を空けた位置）に対し、レーザーを照射してめっき層４０の表面粗さを変化させ、これにより低濡れ性部５２２Ａを形成する。   Then, after the formation step, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed as shown in FIG. In this step, as shown in FIG. 11B, a low wettability region is formed at a predetermined position on the surface portion 26 of the lead frame 20 (specifically, the surface of the plating layer 40). A first outflow suppression unit 21 and a second outflow suppression unit 22 are provided. First, the joint portion 28 is set on the surface portion 26 of the lead frame 20 by the same method as in the first embodiment (see FIG. 1). Then, the surface roughness of the plating layer 40 is changed by irradiating the laser to the position to be the first outflow suppression portion 21 around the joint portion 28, thereby forming the low wettability portion 521A. Similarly, the surface roughness of the plating layer 40 is changed by irradiating a laser with respect to a position to be the second outflow suppression unit 22 (a position spaced apart from the first outflow suppression unit 21), Thereby, the low wettability portion 522A is formed.

このように第１の流出抑制部２１及び第２の流出抑制部２２を形成した後、第１実施形態と同様の方法ではんだ３の塗布工程を行い（図１１（Ｃ））、その後、第１実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う（図１１（Ｄ））。この工程では、図１１（Ｄ）のように、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられる。そして、接合部２８上からはんだ３が流出する場合には、接合部２８に隣接する連続構造の低濡れ性部５２１Ａによって流出が堰き止められる。また、万が一、低濡れ性部５２１Ａの外側に、はんだ３が流出しても、その外側に位置する低濡れ性部５２２Ａによって堰き止められ、それ以上の広がりをより確実に防ぐことができる。   Thus, after forming the 1st outflow suppression part 21 and the 2nd outflow suppression part 22, the application | coating process of the solder 3 is performed by the method similar to 1st Embodiment (FIG.11 (C)), and after that, A step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the first embodiment (FIG. 11D). In this step, as shown in FIG. 11D, when the semiconductor chip 10 is placed on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10. When the solder 3 flows out from the joint portion 28, the outflow is blocked by the continuous structure low wettability portion 521 </ b> A adjacent to the joint portion 28. Also, even if the solder 3 flows out to the outside of the low wettability portion 521A, it is blocked by the low wettability portion 522A located outside the low wettability portion 521A, and further spread can be prevented more reliably.

［第６実施形態］
次に、図１２及び図１３を参照し、第６実施形態について説明する。
図１２の半導体装置１は、第１の流出抑制部２１が接合部２８の外面よりも深く掘られる領域となっている点（即ち、第１の流出抑制部２１が、接合部２８の外面よりも深く掘られる溝部６２１Ａによって構成される点）が主に第５実施形態の半導体装置１（図１０及び図１１参照）と異なっている。これらの点以外は第５実施形態と同様であるため、第５実施形態と同様の構成については第５実施形態と同一の符号を付し、詳細な説明は省略する。 [Sixth Embodiment]
Next, a sixth embodiment will be described with reference to FIGS. 12 and 13.
In the semiconductor device 1 of FIG. 12, the first outflow suppression portion 21 is a region dug deeper than the outer surface of the joint portion 28 (that is, the first outflow suppression portion 21 is more than the outer surface of the joint portion 28. This is mainly different from the semiconductor device 1 of the fifth embodiment (see FIGS. 10 and 11). Except for these points, the configuration is the same as that of the fifth embodiment. Therefore, the same components as those of the fifth embodiment are denoted by the same reference numerals as those of the fifth embodiment, and detailed description thereof is omitted.

図１２に示す半導体装置１は、第５実施形態と同様の構成の半導体チップ１０と、第５実施形態とは異なる構成のリードフレーム２０と、を備えている。
第５実施形態の半導体装置１のリードフレーム２０は、第１の流出抑制部２１及び第２の流出抑制部２２が接合部２８の外面よりも濡れ性が低い領域として構成されているが、本実施形態の半導体装置１のリードフレーム２０は、さらに第１の流出抑制部２１が接合部２８の外面よりも深く掘られる領域となっている。即ち、本実施形態では、第１の流出抑制部２１に溝部６２１Ａが形成され、さらに当該溝部６２１Ａに、接合部２８の外面よりも濡れ性が低い領域として低濡れ性部６２１Ｂが形成されている。 A semiconductor device 1 shown in FIG. 12 includes a semiconductor chip 10 having a configuration similar to that of the fifth embodiment, and a lead frame 20 having a configuration different from that of the fifth embodiment.
In the lead frame 20 of the semiconductor device 1 of the fifth embodiment, the first outflow suppression unit 21 and the second outflow suppression unit 22 are configured as regions where the wettability is lower than the outer surface of the bonding unit 28. The lead frame 20 of the semiconductor device 1 of the embodiment is a region where the first outflow suppression portion 21 is further dug deeper than the outer surface of the joint portion 28. That is, in this embodiment, the groove portion 621A is formed in the first outflow suppression portion 21, and the low wettability portion 621B is formed in the groove portion 621A as a region having lower wettability than the outer surface of the joint portion 28. .

具体的には、リードフレーム２０は、図１２に示すように、表面部２６において接合部２８の周囲全体に亘って連続した環状に形成され、接合部２８の外面よりも深く掘られる領域であると共に、接合部２８の外面よりも濡れ性が低い領域として構成される第１の流出抑制部２１を備えている。具体的には、第１の流出抑制部２１は、リードフレーム２０の表面部２６において接合部２８を四方から囲むような矩形の環状形態として構成され、図１２に示すように、めっき層４０を表面部２６から母材３０が露出するまで貫通する溝部６２１Ａによって構成されている。そして、溝部６２１Ａの底面（即ち、接合部２８を四方から囲むような矩形の環状形態であって、上方に面する母材３０の上方側の面）から一定の深さ（例えば、低濡れ性部６２１Ｂの深さと同程度の深さ）母材３０の濡れ性を低く変化させた低濡れ性部６２１Ｂが形成されている。   Specifically, as shown in FIG. 12, the lead frame 20 is a region that is formed in a continuous annular shape over the entire periphery of the joint portion 28 in the surface portion 26 and is deeper than the outer surface of the joint portion 28. In addition, the first outflow suppression portion 21 configured as a region having lower wettability than the outer surface of the joint portion 28 is provided. Specifically, the first outflow suppression portion 21 is configured as a rectangular annular shape that surrounds the joint portion 28 from four sides in the surface portion 26 of the lead frame 20, and as shown in FIG. The groove portion 621A penetrates from the surface portion 26 until the base material 30 is exposed. A certain depth (for example, low wettability) from the bottom surface of the groove portion 621A (that is, the surface of the upper side of the base material 30 facing upward, which is a rectangular annular shape surrounding the joint portion 28 from all sides). A low wettability portion 621B in which the wettability of the base material 30 is changed low is formed.

また、リードフレーム２０は、図１２に示すように、第１の流出抑制部２１の周囲に環状に形成され、接合部２８の外面よりも濡れ性が低い領域として構成される第２の流出抑制部２２を備えている。具体的には、第２の流出抑制部２２は、リードフレーム２０の表面部２６において第１の流出抑制部２１を四方から囲むような矩形の環状形態として構成されると共に、図１２に示すように、表面部２６からめっき層４０の一定の深さ（例えば、めっき層４０の厚さの半分程度の深さ）まで濡れ性を低く変化させた低濡れ性部６２２Ａによって構成されている。また、第２の流出抑制部２２の低濡れ性部６２２Ａは、第１の流出抑制部２１の溝部６２１Ａ及び低濡れ性部６２１Ｂと間隔を空けず、隣接して形成されている。即ち、溝部６２１Ａの外周が低濡れ性部６２２Ａの内周を構成しており、リードフレーム２０には、低濡れ性部６２１Ｂと低濡れ性部６２２Ａとによって接合部２８を中心に外側方向に向かって高位置となる段差形状の低濡れ性部が形成されていることになる。   Further, as shown in FIG. 12, the lead frame 20 is formed in an annular shape around the first outflow suppression portion 21 and is configured as a second outflow suppression configured as a region having lower wettability than the outer surface of the joint portion 28. A portion 22 is provided. Specifically, the second outflow suppression portion 22 is configured as a rectangular annular shape that surrounds the first outflow suppression portion 21 from four sides on the surface portion 26 of the lead frame 20, as shown in FIG. In addition, the low wettability portion 622A is formed by changing the wettability from the surface portion 26 to a certain depth of the plating layer 40 (for example, a depth of about half the thickness of the plating layer 40). Further, the low wettability part 622A of the second outflow suppression part 22 is formed adjacent to the groove part 621A and the low wettability part 621B of the first outflow suppression part 21 without any gap. That is, the outer periphery of the groove portion 621A constitutes the inner periphery of the low wettability portion 622A, and the lead frame 20 is directed outwardly with the low wettability portion 621B and the low wettability portion 622A around the joint portion 28. Thus, a step-shaped low wettability portion that is a high position is formed.

次に、第６実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、第５実施形態と同様の方法で、図１３（Ａ）に示すように、第５実施形態と同様のリードフレーム２０を製造する工程を行う。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the sixth embodiment will be described.
First, as shown in FIG. 13A, a process for manufacturing a lead frame 20 similar to that of the fifth embodiment is performed by the same method as that of the fifth embodiment.

図１３（Ａ）に示す形成工程の後には、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を形成する工程を行う。この工程では、図１３（Ｂ）に示すように、リードフレーム２０の表面部２６（具体的には、めっき層４０の表面）の所定位置に溝及び低濡れ性領域を形成して、リードフレーム２０に第１の流出抑制部２１及び第２の流出抑制部２２を設ける。まず、第５実施形態と同様の方法で、リードフレーム２０の表面部２６に接合部２８を設定する（図１参照）。次に、接合部２８の周囲全体に亘って連続した環状部分に沿ってレーザーを照射してめっき層４０を除去し、母材３０の上方側の表面の一部を露出させることで、溝部６２１Ａを形成する。そして、接合部２８の周囲全体に亘って連続した環状（具体的には、接合部２８を四方から囲むような矩形の環状）に沿って（即ち、溝部６２１Ａの底面上に）レーザーを照射して、母材３０の表面粗さを変化させることで溝部６２１Ａの底面に低濡れ性部６２１Ｂを形成し、リードフレーム２０に第１の流出抑制部２１を設ける。次に、第１の流出抑制部２１の外周（即ち、溝部６２１Ａの外周）から間隔を空けずに、第１の流出抑制部２１の周囲（即ち、溝部６２１Ａの周囲）全体に亘って連続した環状部分に沿ってレーザーを照射してめっき層４０の表面粗さを変化させることで低濡れ性部６２２Ａを形成し、リードフレーム２０に第２の流出抑制部２２を設ける。   After the formation step shown in FIG. 13A, a step of forming the first outflow suppression portion 21 and the second outflow suppression portion 22 in the lead frame 20 is performed. In this step, as shown in FIG. 13B, a groove and a low wettability region are formed at predetermined positions on the surface portion 26 of the lead frame 20 (specifically, the surface of the plating layer 40). 20 includes a first outflow suppression unit 21 and a second outflow suppression unit 22. First, the joint portion 28 is set on the surface portion 26 of the lead frame 20 by the same method as in the fifth embodiment (see FIG. 1). Next, the groove layer 621A is exposed by irradiating a laser along the continuous annular portion around the entire periphery of the joining portion 28 to remove the plating layer 40 and expose a part of the upper surface of the base material 30. Form. Then, laser irradiation is performed along an annular shape (specifically, a rectangular annular shape that surrounds the joint portion 28 from four sides) continuously around the entire periphery of the joint portion 28 (that is, on the bottom surface of the groove portion 621A). Thus, by changing the surface roughness of the base material 30, the low wettability portion 621 </ b> B is formed on the bottom surface of the groove portion 621 </ b> A, and the first outflow suppression portion 21 is provided on the lead frame 20. Next, continuous from the outer periphery of the first outflow suppression unit 21 (that is, the outer periphery of the groove portion 621A) to the entire periphery of the first outflow suppression unit 21 (that is, the periphery of the groove portion 621A). The low wettability portion 622A is formed by changing the surface roughness of the plating layer 40 by irradiating a laser along the annular portion, and the second outflow suppression portion 22 is provided on the lead frame 20.

図１３（Ｂ）に示す形成工程の後には、第５実施形態と同様の方法で、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。   After the forming step shown in FIG. 13B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed by the same method as in the fifth embodiment.

図１３（Ｃ）に示すはんだ３の塗布工程の後には、第５実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。ここで、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられることによってはんだ３が濡れ広がり、図１３（Ｄ）に示すように、接合部２８上からはんだ３が流出するような場合、溝部６２１Ａ、さらには低濡れ性部６２１Ｂ上にはんだ３が流れ込むことになる。そこで、はんだ３が溝部６２１Ａ及び低濡れ性部６２１Ｂ上に流れ込むことによって、溝部６２１Ａ又は低濡れ性部６２１Ｂにはんだ３を留まらせて、第１の流出抑制部２１よりも外側に濡れ広がることを抑制する。   After the solder 3 application step shown in FIG. 13C, a step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the fifth embodiment. Here, when the semiconductor chip 10 is placed on the solder 3 applied to the joint portion 28, the solder 3 is pushed and spread by the semiconductor chip 10, so that the solder 3 is wet and spread, as shown in FIG. When the solder 3 flows out from the joint portion 28, the solder 3 flows into the groove portion 621A and further to the low wettability portion 621B. Therefore, the solder 3 flows into the groove portion 621A and the low wettability portion 621B, so that the solder 3 stays in the groove portion 621A or the low wettability portion 621B and spreads wet outside the first outflow suppression portion 21. Suppress.

本実施形態では、リードフレーム２０と半導体チップ１０とを接合するはんだ３を、第１の流出抑制部２１を構成する接合部２８の外面よりも深く掘られた領域（即ち、溝部６２１Ａ）に流れ込ませると共に、第１の流出抑制部２１を構成する濡れ性が低い領域（即ち、低濡れ性部６２１Ｂ）で濡れ広がることを抑制することができる。また、第１の流出抑制部２１を越えて外側へと濡れ広がろうとするはんだ３を、第２の流出抑制部２２を構成する濡れ性が低い領域（即ち、低濡れ性部６２２Ａ）で濡れ広がることを抑制することができる。特に、第１の流出抑制部２１に流れ込んだはんだ３が、第１の流出抑制部２１よりも浅い領域である第２の流出抑制部２２へと流れ込み難くなるため、第２の流出抑制部２２よりも第１の流出抑制部２１で濡れ広がりを抑制し易くなる。そのため、半導体チップ１０は、第１の流出抑制部２１を越えて外側へと流され難く、接合する位置を正確に制御することができる。   In the present embodiment, the solder 3 that joins the lead frame 20 and the semiconductor chip 10 flows into a region dug deeper than the outer surface of the joining portion 28 that constitutes the first outflow suppression portion 21 (that is, the groove portion 621A). In addition, it is possible to suppress wetting and spreading in the low wettability region (that is, the low wettability portion 621B) constituting the first outflow suppression portion 21. In addition, the solder 3 that tries to spread outward beyond the first outflow suppression portion 21 is wetted in the low wettability region (that is, the low wettability portion 622A) constituting the second outflow suppression portion 22. Spreading can be suppressed. In particular, since the solder 3 that has flowed into the first outflow suppression unit 21 is less likely to flow into the second outflow suppression unit 22, which is a shallower region than the first outflow suppression unit 21, the second outflow suppression unit 22. It becomes easier to suppress the wetting and spreading in the first outflow suppression unit 21 than. Therefore, it is difficult for the semiconductor chip 10 to flow outward beyond the first outflow suppression portion 21, and it is possible to accurately control the joining position.

［第７実施形態］
次に、図１４及び図１５を参照し、第７実施形態について説明する。
図１４の半導体装置１は、第３の流出抑制部７２３が設けられている点が主に第５実施形態の半導体装置１（図１０及び図１１参照）と異なっている。本実施形態では、第１の流出抑制部２１と第３の流出抑制部７２３の関係では、第１の流出抑制部２１は「第１の流出抑制部」の一例に相当し、第３の流出抑制部７２３は「第２の流出抑制部」の一例に相当する。また、本実施形態では、第３の流出抑制部７２３と第２の流出抑制部７２２との関係では、第３の流出抑制部７２３は「第１の流出抑制部」の一例に相当し、第２の流出抑制部７２２は「第２の流出抑制部」の一例に相当する。これらの点以外は第５実施形態と同様であるため、第５実施形態と同様の構成については第５実施形態と同一の符号を付し、詳細な説明は省略する。 [Seventh Embodiment]
Next, a seventh embodiment will be described with reference to FIGS. 14 and 15.
The semiconductor device 1 of FIG. 14 is mainly different from the semiconductor device 1 of the fifth embodiment (see FIGS. 10 and 11) in that a third outflow suppression unit 723 is provided. In the present embodiment, in the relationship between the first outflow suppression unit 21 and the third outflow suppression unit 723, the first outflow suppression unit 21 corresponds to an example of a “first outflow suppression unit”, and the third outflow suppression unit The suppression unit 723 corresponds to an example of a “second outflow suppression unit”. In the present embodiment, in the relationship between the third outflow suppression unit 723 and the second outflow suppression unit 722, the third outflow suppression unit 723 corresponds to an example of a “first outflow suppression unit”. The second outflow suppression unit 722 corresponds to an example of a “second outflow suppression unit”. Except for these points, the configuration is the same as that of the fifth embodiment. Therefore, the same components as those of the fifth embodiment are denoted by the same reference numerals as those of the fifth embodiment, and detailed description thereof is omitted.

図１４に示す半導体装置１は、第５実施形態と同様の構成の半導体チップ１０と、第５実施形態とは異なる構成のリードフレーム２０と、を備えている。
第５実施形態の半導体装置１のリードフレーム２０は、接合部２８の外面よりも濡れ性が低い領域として第１の流出抑制部２１及び第２の流出抑制部２２が設けられているが、本実施形態の半導体装置１のリードフレーム２０は、さらに第１の流出抑制部２１の周囲且つ第２の流出抑制部２２の内周の内側に環状に形成され、接合部２８の外面よりも深く掘られた領域として構成される第３の流出抑制部７２３が設けられている。 A semiconductor device 1 shown in FIG. 14 includes a semiconductor chip 10 having a configuration similar to that of the fifth embodiment, and a lead frame 20 having a configuration different from that of the fifth embodiment.
The lead frame 20 of the semiconductor device 1 of the fifth embodiment is provided with the first outflow suppression unit 21 and the second outflow suppression unit 22 as regions where the wettability is lower than the outer surface of the bonding portion 28. The lead frame 20 of the semiconductor device 1 of the embodiment is further formed in an annular shape around the first outflow suppression portion 21 and inside the inner periphery of the second outflow suppression portion 22, and is deeper than the outer surface of the joint portion 28. A third outflow suppression unit 723 configured as a region formed is provided.

具体的には、リードフレーム２０は、図１４に示すように、第５実施形態の低濡れ性部５２１Ａと同様の構成の低濡れ性部７２１Ａによって構成される第１の流出抑制部２１を備えると共に、第５実施形態の低濡れ性部５２２Ａと同様の構成の低濡れ性部７２２Ａによって構成される第２の流出抑制部２２を備えている。   Specifically, as shown in FIG. 14, the lead frame 20 includes a first outflow suppression part 21 configured by a low wettability part 721A having the same configuration as the low wettability part 521A of the fifth embodiment. In addition, a second outflow suppression unit 22 configured by the low wettability part 722A having the same configuration as the low wettability part 522A of the fifth embodiment is provided.

また、リードフレーム２０は、図１４に示すように、第１の流出抑制部２１の周囲且つ第２の流出抑制部２２の内周の内側に環状に形成され、接合部２８の外面よりも深く掘られた領域として構成される第３の流出抑制部７２３を備えている。具体的には、第３の流出抑制部７２３は、リードフレーム２０の表面部２６において、第１の流出抑制部２１を四方から囲まれるような矩形の環状形態であり、且つ第２の流出抑制部２２によって四方から囲まれるように構成されると共に、図１４に示すように、めっき層４０を表面部２６から母材３０が露出するまで貫通する溝部７２３Ａによって構成される。また、第３の流出抑制部７２３の溝部７２３Ａは、第１の流出抑制部２１の低濡れ性部７２１Ａと間隔を空けず、隣接して形成されていると共に、第２の流出抑制部２２の低濡れ性部７２２Ａと間隔を空けず、隣接して形成されている。即ち、低濡れ性部７２１Ａの外周が溝部７２３Ａの内周を構成すると共に、溝部７２３Ａの外周が低濡れ性部７２２Ａの内周を構成している。このような構成によって、リードフレーム２０には、低濡れ性部７２１Ａと溝部７２３Ａとによって接合部２８を中心に外側方向に向かって低位置となる段差形状が形成されていると共に、溝部７２３Ａと低濡れ性部７２２Ａとによって接合部２８を中心に外側方向に向かって高位置となる段差形状が形成されている。   Further, as shown in FIG. 14, the lead frame 20 is formed in an annular shape around the first outflow suppression portion 21 and inside the inner periphery of the second outflow suppression portion 22, and deeper than the outer surface of the joint portion 28. A third outflow suppression part 723 configured as a dug area is provided. Specifically, the third outflow suppression portion 723 has a rectangular annular shape that surrounds the first outflow suppression portion 21 from four sides on the surface portion 26 of the lead frame 20, and the second outflow suppression portion. It is comprised so that it may be enclosed from four sides by the part 22, and as shown in FIG. 14, it is comprised by the groove part 723A which penetrates the plating layer 40 from the surface part 26 until the base material 30 is exposed. Further, the groove portion 723A of the third outflow suppression portion 723 is formed adjacent to the low wetting portion 721A of the first outflow suppression portion 21 without being spaced apart from the second outflow suppression portion 22. The low wettability portion 722A is formed adjacent to the low wettability portion 722A. That is, the outer periphery of the low wettability portion 721A constitutes the inner periphery of the groove portion 723A, and the outer periphery of the groove portion 723A constitutes the inner periphery of the low wettability portion 722A. With such a configuration, the lead frame 20 is formed with a stepped shape that is low in the outward direction around the joint portion 28 by the low wettability portion 721A and the groove portion 723A, and the groove portion 723A and the groove portion 723A are low. A stepped shape is formed by the wettability portion 722A so as to be higher in the outer direction around the joint portion 28.

次に、第７実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、第５実施形態と同様の方法で、図１５（Ａ）に示すように、第５実施形態と同様のリードフレーム２０を製造する工程を行う。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the seventh embodiment will be described.
First, as shown in FIG. 15A, a process for manufacturing a lead frame 20 similar to that of the fifth embodiment is performed by the same method as that of the fifth embodiment.

図１５（Ａ）に示す形成工程の後には、リードフレーム２０に第１の流出抑制部２１、第２の流出抑制部２２、第３の流出抑制部７２３及び貫通孔２３を形成する工程を行う。この工程では、図１５（Ｂ）に示すように、リードフレーム２０の表面部２６（具体的には、めっき層４０の表面）の所定位置に溝及び低濡れ性領域を形成して、リードフレーム２０に第１の流出抑制部２１、第２の流出抑制部２２及び第３の流出抑制部７２３を設ける。まず、第５実施形態と同様の方法で、リードフレーム２０の表面部２６に接合部２８を設定する（図１参照）。次に、接合部２８の周囲全体に亘って連続した環状部分に沿ってレーザーを照射してめっき層４０の表面粗さを変化させることで低濡れ性部７２１Ａを形成し、リードフレーム２０に第１の流出抑制部２１を設ける。また、第１の流出抑制部２１の外周から所定の間隔を空けて（例えば、低濡れ性部７２１Ａの幅と同程度の距離を隔てて）、第１の流出抑制部２１の周囲全体に亘って連続した環状部分に沿ってレーザーを照射してめっき層４０の表面粗さを変化させることで低濡れ性部７２２Ａを形成し、リードフレーム２０に第２の流出抑制部２２を設ける。さらに、第１の流出抑制部２１の周囲と第２の流出抑制部２２の内周とによって囲まれる環状部分に沿ってレーザーを照射してめっき層４０を除去し、母材３０の上方側の表面の一部を露出させることで、溝部７２３Ａを形成し、リードフレーム２０に第３の流出抑制部７２３を設ける。   After the formation step shown in FIG. 15A, a step of forming the first outflow suppression portion 21, the second outflow suppression portion 22, the third outflow suppression portion 723, and the through hole 23 in the lead frame 20 is performed. . In this step, as shown in FIG. 15B, a groove and a low wettability region are formed at predetermined positions on the surface portion 26 of the lead frame 20 (specifically, the surface of the plating layer 40). 20 includes a first outflow suppression unit 21, a second outflow suppression unit 22, and a third outflow suppression unit 723. First, the joint portion 28 is set on the surface portion 26 of the lead frame 20 by the same method as in the fifth embodiment (see FIG. 1). Next, a low wettability portion 721A is formed by changing the surface roughness of the plating layer 40 by irradiating a laser along the continuous annular portion around the entire periphery of the joint portion 28, and the lead frame 20 1 outflow suppression part 21 is provided. In addition, a predetermined interval is provided from the outer periphery of the first outflow suppression unit 21 (for example, a distance similar to the width of the low wettability unit 721A), and the entire periphery of the first outflow suppression unit 21 is extended. A low wettability portion 722 </ b> A is formed by changing the surface roughness of the plating layer 40 by irradiating a laser along the continuous annular portion, and the second outflow suppression portion 22 is provided on the lead frame 20. Further, the plating layer 40 is removed by irradiating a laser along an annular portion surrounded by the periphery of the first outflow suppression unit 21 and the inner periphery of the second outflow suppression unit 22, and on the upper side of the base material 30. By exposing a part of the surface, a groove portion 723 </ b> A is formed, and a third outflow suppressing portion 723 is provided in the lead frame 20.

図１５（Ｂ）に示す形成工程の後には、第５実施形態と同様の方法で、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。   After the forming step shown in FIG. 15B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed by the same method as in the fifth embodiment.

図１５（Ｃ）に示すはんだ３の塗布工程の後には、第５実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。ここで、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられることによってはんだ３が濡れ広がり、図１５（Ｄ）に示すように、接合部２８上からはんだ３が流出するような場合、低濡れ性部７２１Ａ上にはんだ３が流れ込むことになる。そこで、はんだ３が低濡れ性部７２１Ａ上に流れ込むことによって、低濡れ性部７２１Ａ上にはんだ３を留まらせて、第１の流出抑制部２１よりも外側に濡れ広がることを抑制する。   After the solder 3 application step shown in FIG. 15C, the step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the fifth embodiment. Here, when the semiconductor chip 10 is disposed on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10 so that the solder 3 wets and spreads as shown in FIG. When the solder 3 flows out from the joint portion 28, the solder 3 flows into the low wettability portion 721A. Therefore, when the solder 3 flows onto the low wettability portion 721A, the solder 3 stays on the low wettability portion 721A, and the spread of the wetter outside the first outflow suppression portion 21 is suppressed.

以上のような本実施形態に係る構成によっても、第５実施形態と同様の効果を奏することができる。また、本実施形態では、第１の流出抑制部２１を越えて外側へと濡れ広がろうとするはんだ３を、第３の流出抑制部７２３を構成する深く掘られた領域（即ち、溝部７２３Ａ）に流れ込ませることで、第２の流出抑制部２２へと濡れ広がることを抑制することができる。特に、大量のはんだが第１の流出抑制部２１を越えて外側へと濡れ広がる場合でも、はんだ３を留まらせることが可能な部分の容量を第３の流出抑制部７２３によって大きく確保できるため、十分に濡れ広がりを抑制することができる。   The configuration according to the present embodiment as described above can achieve the same effects as those of the fifth embodiment. Further, in the present embodiment, the solder 3 that is going to spread outward beyond the first outflow suppression portion 21 is deeply dug in the third outflow suppression portion 723 (that is, the groove portion 723A). It is possible to suppress the wetting and spreading to the second outflow suppression unit 22 by flowing into the second. In particular, even when a large amount of solder wets and spreads outward beyond the first outflow suppression portion 21, the third outflow suppression portion 723 can ensure a large capacity of the portion where the solder 3 can stay. Sufficient wetting and spreading can be suppressed.

［第８実施形態］
次に、図１６及び図１７を参照し、第８実施形態について説明する。
図１６の半導体装置１は、第３の流出抑制部８２３に、リードフレーム２０を貫通する貫通孔２３が形成されている点（即ち、溝部８２３Ａに、リードフレーム２０を貫通する貫通孔２３が形成されている点）が主に第７実施形態の半導体装置１（図１４及び図１５参照）と異なっている。これらの点以外は第７実施形態と同様であるため、第７実施形態と同様の構成については第７実施形態と同一の符号を付し、詳細な説明は省略する。 [Eighth Embodiment]
Next, an eighth embodiment will be described with reference to FIGS. 16 and 17.
In the semiconductor device 1 of FIG. 16, the third outflow suppression portion 823 is formed with a through hole 23 that penetrates the lead frame 20 (that is, the through hole 23 that penetrates the lead frame 20 is formed in the groove portion 823A. This is mainly different from the semiconductor device 1 of the seventh embodiment (see FIGS. 14 and 15). Since these points are the same as those in the seventh embodiment, the same reference numerals as those in the seventh embodiment are given to the same configurations as those in the seventh embodiment, and detailed description thereof is omitted.

図１６に示す半導体装置１は、第７実施形態と同様の構成の半導体チップ１０と、第７実施形態とは異なる構成のリードフレーム２０と、を備えている。
第７実施形態の半導体装置１のリードフレーム２０は、溝部７２３Ａが、めっき層４０を表面部２６から母材３０が露出するまで貫通する構成となっているが、本実施形態の半導体装置１のリードフレーム２０は、第７実施形態の溝部７２３Ａと同様の構成の溝部８２３Ａに、貫通孔２３が設けられている。 A semiconductor device 1 shown in FIG. 16 includes a semiconductor chip 10 having a configuration similar to that of the seventh embodiment, and a lead frame 20 having a configuration different from that of the seventh embodiment.
In the lead frame 20 of the semiconductor device 1 of the seventh embodiment, the groove portion 723A penetrates the plating layer 40 from the surface portion 26 until the base material 30 is exposed. The lead frame 20 is provided with a through hole 23 in a groove portion 823A having the same configuration as the groove portion 723A of the seventh embodiment.

具体的には、リードフレーム２０は、図１６に示すように、第７実施形態と同様の構成の第１の流出抑制部２１及び第２の流出抑制部２２を備えている。   Specifically, as shown in FIG. 16, the lead frame 20 includes a first outflow suppression unit 21 and a second outflow suppression unit 22 having the same configuration as in the seventh embodiment.

また、リードフレーム２０は、図１６に示すように、第７実施形態の溝部７２３Ａと同様の構成の溝部８２３Ａによって構成される第３の流出抑制部８２３が備えられている。さらに、溝部８２３Ａには、母材３０の上面から下面まで貫通する貫通孔８３０Ａ，８３０Ｂが形成されている。貫通孔８３０Ａは、溝部８２３Ａの所定位置（例えば、図１６に示すリードフレーム２０の断面によって溝部８２３Ａの壁部が露出する位置）に上下方向に延びる円筒状に形成され、貫通孔８３０Ｂは、溝部８２３Ａの所定位置（例えば、図１６に示すように、接合部２８の中心位置を介して貫通孔８３０Ａに対向する位置）に上下方向に延びる円筒状に形成されている。なお、第３の流出抑制部８２３の溝部８２３Ａに形成された貫通孔８３０Ａ, ８３０Ｂの他に、溝部８２３Ａに貫通孔８３０Ａ, ８３０Ｂと同様の構成で１又は複数の貫通孔を形成してもよい。また、上記貫通孔８３０Ａ, ８３０Ｂは、上下方向に延びる円筒状に形成される構成を示したが、例えば、上下方向に延びる直方体状に形成される構成としてもよい。   Further, as shown in FIG. 16, the lead frame 20 includes a third outflow suppression portion 823 configured by a groove portion 823A having the same configuration as the groove portion 723A of the seventh embodiment. Furthermore, through-holes 830A and 830B penetrating from the upper surface to the lower surface of the base material 30 are formed in the groove portion 823A. The through hole 830A is formed in a cylindrical shape extending vertically at a predetermined position of the groove portion 823A (for example, a position where the wall portion of the groove portion 823A is exposed by the cross section of the lead frame 20 shown in FIG. 16), and the through hole 830B is formed in the groove portion. It is formed in a cylindrical shape extending in a vertical direction at a predetermined position of 823A (for example, a position facing the through hole 830A via the center position of the joint portion 28 as shown in FIG. 16). In addition to the through holes 830A and 830B formed in the groove portion 823A of the third outflow suppression portion 823, one or a plurality of through holes may be formed in the groove portion 823A with the same configuration as the through holes 830A and 830B. . Moreover, although the said through-holes 830A and 830B showed the structure formed in the cylindrical shape extended in an up-down direction, it is good also as a structure formed in the rectangular parallelepiped shape extended in an up-down direction, for example.

次に、第８実施形態に係る半導体装置１を製造する製造方法について説明する。
まず、第７実施形態と同様の方法で、図１７（Ａ）に示すように、第７実施形態と同様のリードフレーム２０を製造する工程を行う。 Next, a manufacturing method for manufacturing the semiconductor device 1 according to the eighth embodiment will be described.
First, as shown in FIG. 17A, a process for manufacturing a lead frame 20 similar to that of the seventh embodiment is performed by the same method as that of the seventh embodiment.

図１７（Ａ）に示す形成工程の後には、第７実施形態と同様の方法で、図１７（Ｂ）に示すように、リードフレーム２０に第１の流出抑制部２１、第２の流出抑制部２２、第３の流出抑制部８２３及び貫通孔２３を形成する工程を行う。第１の流出抑制部２１及び第２の流出抑制部２２を設けた後、第７実施形態の溝部７２３Ａと同様の形成工程を行うことによって、溝部８２３Ａによって構成される第３の流出抑制部８２３を設ける。さらに、溝部８２３Ａの所定位置（例えば、図１６に示すリードフレーム２０の断面によって溝部８２３Ａの壁部が露出する位置）にレーザーを照射し、上下方向に延びる円筒状となるように貫通孔８３０Ａを形成する。同様に、溝部８２３Ａの所定位置（例えば、図１６に示すように、接合部２８の中心位置を介して貫通孔８３０Ａに対向する位置）にレーザーを照射し、上下方向に延びる円筒状となるように貫通孔８３０Ｂを形成する。   After the formation process shown in FIG. 17A, the first outflow suppression portion 21 and the second outflow suppression are added to the lead frame 20 as shown in FIG. 17B by the same method as in the seventh embodiment. The process of forming the part 22, the 3rd outflow suppression part 823, and the through-hole 23 is performed. After providing the 1st outflow suppression part 21 and the 2nd outflow suppression part 22, the 3rd outflow suppression part 823 comprised by the groove part 823A is performed by performing the formation process similar to the groove part 723A of 7th Embodiment. Is provided. Further, a laser is irradiated to a predetermined position of the groove portion 823A (for example, a position where the wall portion of the groove portion 823A is exposed by the cross section of the lead frame 20 shown in FIG. 16), so that the through hole 830A is formed in a cylindrical shape extending in the vertical direction. Form. Similarly, a predetermined position of the groove 823A (for example, a position facing the through-hole 830A via the center position of the joint portion 28 as shown in FIG. 16) is irradiated with laser so as to have a cylindrical shape extending in the vertical direction. A through hole 830B is formed in

図１７（Ｂ）に示す形成工程の後には、第７実施形態と同様の方法で、リードフレーム２０の接合部２８にはんだ３を塗布する工程を行う。   After the formation step shown in FIG. 17B, a step of applying the solder 3 to the joint portion 28 of the lead frame 20 is performed by the same method as in the seventh embodiment.

図１７（Ｃ）に示すはんだ３の塗布工程の後には、第７実施形態と同様の方法で、リードフレーム２０に半導体チップ１０を接合する工程を行う。ここで、接合部２８に塗布されたはんだ３上に半導体チップ１０を配置する際に、はんだ３が半導体チップ１０により押し広げられることによってはんだ３が濡れ広がり、図１７（Ｄ）に示すように、接合部２８上からはんだ３が流出するような場合、低濡れ性部８２１Ａ上にはんだ３が流れ込むことになる。そこで、はんだ３が低濡れ性部８２１Ａ上に流れ込むことによって、低濡れ性部８２１Ａ上にはんだ３を留まらせて、第１の流出抑制部２１よりも外側に濡れ広がることを抑制する。   After the solder 3 application step shown in FIG. 17C, the step of bonding the semiconductor chip 10 to the lead frame 20 is performed by the same method as in the seventh embodiment. Here, when the semiconductor chip 10 is disposed on the solder 3 applied to the joint portion 28, the solder 3 is spread by the semiconductor chip 10 so that the solder 3 gets wet and spreads as shown in FIG. When the solder 3 flows out from the joint portion 28, the solder 3 flows into the low wettability portion 821A. Therefore, when the solder 3 flows onto the low wettability portion 821A, the solder 3 stays on the low wettability portion 821A, thereby preventing the solder 3 from spreading outside the first outflow suppression portion 21.

以上のような本実施形態に係る構成によっても、第７実施形態と同様の効果を奏することができる。また、本実施形態では、第１の流出抑制部２１を越えて第３の流出抑制部８２３へと濡れ広がるはんだ３を、第３の流出抑制部８２３に形成された貫通孔２３に流れ込ませることで、第２の流出抑制部２２へと濡れ広がることを抑制し易くなる。特に、大量のはんだ３が第１の流出抑制部２１を越えて外側へと濡れ広がる場合でも、はんだ３を留まらせることが可能な部分の容量を貫通孔２３によって大きく確保できるため、十分に濡れ広がりを抑制することができる。   The configuration according to the present embodiment as described above can achieve the same effects as those of the seventh embodiment. Further, in the present embodiment, the solder 3 that spreads over the first outflow suppression portion 21 to the third outflow suppression portion 823 is caused to flow into the through hole 23 formed in the third outflow suppression portion 823. Therefore, it becomes easy to suppress spreading to the second outflow suppression unit 22. In particular, even when a large amount of solder 3 spreads over the first outflow suppression portion 21 and spreads outward, the capacity of the portion where the solder 3 can be retained can be ensured by the through hole 23, so that the solder 3 is sufficiently wetted. Spreading can be suppressed.

［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。 [Other Embodiments]
The present invention is not limited to the embodiments described with reference to the above description and drawings. For example, the following embodiments are also included in the technical scope of the present invention.

上記第１〜第８実施形態では、リードフレーム２０において、第１の流出抑制部２１の周囲に第２の流出抑制部２２を形成する構成を示したが、さらに第２の流出抑制部２２の周囲に、環状の１又は複数の流出抑制部（溝部又は低濡れ性部）を形成する構成としてもよい。例えば、リードフレーム２０には、第２の流出抑制部２２の周囲を囲む環状の第４の流出抑制部（溝部又は低濡れ性部）が形成され、第４の流出抑制部の周囲を囲む環状の第５の流出抑制部（溝部又は低濡れ性部）が形成される構成としてもよい。   In the first to eighth embodiments, the configuration in which the second outflow suppression unit 22 is formed around the first outflow suppression unit 21 in the lead frame 20 is described. It is good also as a structure which forms an annular | circular 1 or several outflow suppression part (a groove part or a low wettability part) in circumference | surroundings. For example, the lead frame 20 is formed with an annular fourth outflow suppression portion (a groove portion or a low wettability portion) surrounding the second outflow suppression portion 22 and surrounding the fourth outflow suppression portion. The fifth outflow suppression part (groove part or low wettability part) may be formed.

また、上記第５〜第８実施形態では、低濡れ性領域をレーザー照射によって形成する工程を例示したが、接合部２８の外面との濡れ性に差を生じさせる表面加工であれば、プラズマ加工やショットピーニング加工などその他の加工で低濡れ性領域を形成してもよい。同様に、溝部及び貫通孔を形成する工程でも、レーザー照射以外の加工技術を用いてもよい。   Moreover, in the said 5th-8th embodiment, although the process of forming a low wettability area | region by laser irradiation was illustrated, if it is surface processing which makes a wettability difference with the outer surface of the junction part 28, it will be plasma processing Alternatively, the low wettability region may be formed by other processes such as shot peening. Similarly, processing techniques other than laser irradiation may be used in the step of forming the groove and the through hole.

また、上記第１〜第８実施形態の半導体装置１の製造方法では、第１の流出抑制部２１を設けた後に第２の流出抑制部２２を設ける構成を示したが、第２の流出抑制部２２を設けた後に、第１の流出抑制部を設ける構成としてもよい。同様に、上記第７、第８実施形態の半導体装置１の製造方法では、第１の流出抑制部２１及び第２の流出抑制部２２を設けた後に第３の流出抑制部を設ける構成を示したが、第３の流出抑制部を順番として１番目又は２番目に設ける構成としてもよい。   Moreover, in the manufacturing method of the semiconductor device 1 of the first to eighth embodiments, the configuration in which the second outflow suppression unit 22 is provided after the first outflow suppression unit 21 is provided has been described. After providing the part 22, it is good also as a structure which provides a 1st outflow suppression part. Similarly, in the manufacturing method of the semiconductor device 1 according to the seventh and eighth embodiments, a configuration in which the third outflow suppression unit is provided after the first outflow suppression unit 21 and the second outflow suppression unit 22 are provided is shown. However, the third outflow suppression unit may be provided first or second in order.

また、上記第１〜第８実施形態では、第２の流出抑制部２２が連続した環状に形成される構成を示したが、第２の流出抑制部２２が不連続な環状やその他の形状によって第１の流出抑制部２１の周囲を囲む構成としてもよい。例えば、ドット形状に連なる環状の第２の流出抑制部２２によって第１の流出抑制部２１の周囲を囲む構成や、第２の流出抑制部２２が第１の流出抑制部２１の周囲の一部又は複数の部分を囲む構成であってもよい。また、第１の流出抑制部２１及び第２の流出抑制部２２の形状は、円環状に形成されてもよいし、半導体チップ１０よりも範囲が狭くなるように形成されてもよい。   Moreover, in the said 1st-8th embodiment, although the 2nd outflow suppression part 22 showed the structure formed in the continuous cyclic | annular form, the 2nd outflow suppression part 22 is a discontinuous cyclic | annular form and other shapes. It is good also as a structure surrounding the circumference | surroundings of the 1st outflow suppression part 21. FIG. For example, a configuration surrounding the first outflow suppression unit 21 with an annular second outflow suppression unit 22 connected in a dot shape, or the second outflow suppression unit 22 is a part of the periphery of the first outflow suppression unit 21 Or the structure which surrounds several parts may be sufficient. Moreover, the shape of the 1st outflow suppression part 21 and the 2nd outflow suppression part 22 may be formed in an annular | circular shape, and may be formed so that a range may become narrower than the semiconductor chip 10. FIG.

また、上記第１実施形態、第２実施形態、第４実施形態及び第６〜第８実施形態では、第１の流出抑制部２１及び第２の流出抑制部２２を構成する溝部の形態を、母材３０が露出するまでめっき層４０を掘り下げた貫通構造としたが、めっき層４０を貫通しない構成（母材３０まで掘り下げずに、めっき層４０の所定深さまで掘り下げた構成）としてもよい。   Moreover, in the said 1st Embodiment, 2nd Embodiment, 4th Embodiment, and 6th-8th Embodiment, the form of the groove part which comprises the 1st outflow suppression part 21 and the 2nd outflow suppression part 22 is used. Although the penetration structure is such that the plating layer 40 is dug until the base material 30 is exposed, a structure that does not penetrate the plating layer 40 (a construction in which the plating layer 40 is dug to a predetermined depth without being dug down to the base material 30) may be employed.

上記実施形態では、めっき層や母材を除去する方法としてレーザ照射による加工方法を例示したが、この加工方法には限定されず、めっき層や母材を除去可能な加工方法であれば公知の様々な加工方法を用いることができる。   In the said embodiment, although the processing method by laser irradiation was illustrated as a method of removing a plating layer and a base material, it is not limited to this processing method, If it is a processing method which can remove a plating layer and a base material, it will be well-known. Various processing methods can be used.

１…半導体装置
３…はんだ
１０…半導体チップ（半導体部品）
２０…リードフレーム（被接合部材）
２１…第１の流出抑制部
２２…第２の流出抑制部
２４…対向面
２６…表面部
２８…接合部 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 3 ... Solder 10 ... Semiconductor chip (semiconductor component)
20 ... Lead frame (member to be joined)
21 ... 1st outflow suppression part 22 ... 2nd outflow suppression part 24 ... Opposite surface 26 ... Surface part 28 ... Joint part

Claims (3)

少なくとも一方面側が接合対象部となる半導体部品（１０）と、
前記半導体部品（１０）の前記一方面に対向する対向面（２４）を備え、はんだ（３）を介して当該対向面（２４）側の表面部（２６）が前記半導体部品（１０）に接合される被接合部材（２０）と、を備え、
前記被接合部材（２０）は、
前記表面部（２６）の所定領域に形成され、前記はんだ（３）を介して前記半導体部品（１０）が接合される接合部（２８）と、
前記表面部（２６）において前記接合部（２８）の周囲全体に亘って連続した環状に形成され、前記接合部（２８）の外面よりも濡れ性が低い領域又は前記接合部（２８）の外面よりも深く掘られた領域である第１の流出抑制部（２１，７２３）と、 前記第１の流出抑制部（２１）の周囲において環状に形成され、前記接合部（２８）の外面よりも濡れ性が低い領域又は前記接合部（２８）の外面よりも深く掘られた領域である第２の流出抑制部（２２，７２３）と、を有し、
前記第１の流出抑制部（２１）及び前記第２の流出抑制部（２２）のうち少なくとも一方は、前記接合部（２８）の外面よりも濡れ性が低い領域であり、
前記第２の流出抑制部（２２）は、前記第１の流出抑制部（２１）の周囲全体を連続的に囲む構成で環状に形成され、前記第１の流出抑制部（２１）の外周縁の位置と前記第２の流出抑制部（２２）の内周縁の位置が一致し、
前記第１の流出抑制部（２１）及び前記第２の流出抑制部（２２）は、前記接合部（２８）の外面よりも深く掘られた領域として構成され、
前記第２の流出抑制部（２２）よりも前記第１の流出抑制部（２１）の方が、深く掘られている段差形状であることを特徴とする半導体装置（１）。 A semiconductor component (10) having at least one surface side to be joined; and
The semiconductor component (10) includes a facing surface (24) facing the one surface, and a surface portion (26) on the facing surface (24) side is bonded to the semiconductor component (10) via a solder (3). A member to be joined (20),
The joined member (20)
A joining portion (28) formed in a predetermined region of the surface portion (26) and to which the semiconductor component (10) is joined via the solder (3);
The surface portion (26) is formed in an annular shape continuously around the entire periphery of the joint portion (28), and has a lower wettability than the outer surface of the joint portion (28) or the outer surface of the joint portion (28). The first outflow suppression portion (21, 723), which is a deeper digging region, is formed in an annular shape around the first outflow suppression portion (21), and is more than the outer surface of the joint portion (28). A second outflow suppression portion (22, 723) that is a region having low wettability or a region dug deeper than the outer surface of the joint (28),
The first outflow inhibition portion (21) and at least one of the second outflow inhibition portion (22), Ri region der low wettability than the outer surface of the joint (28),
The second outflow suppression portion (22) is annularly formed so as to continuously surround the entire periphery of the first outflow suppression portion (21), and the outer peripheral edge of the first outflow suppression portion (21). And the position of the inner peripheral edge of the second outflow suppression portion (22),
The first outflow suppression portion (21) and the second outflow suppression portion (22) are configured as a region dug deeper than the outer surface of the joint portion (28),
The semiconductor device (1), wherein the first outflow suppression portion (21) has a stepped shape deeper than the second outflow suppression portion (22 ). 前記被接合部材（２８）は、母材（３０）と、前記母材（３０）を被覆するめっき層（４０）とを備え、
前記めっき層（４０）が前記表面部（２６）を構成しており、
前記第１の流出抑制部（２１）は、前記めっき層（４０）を貫通し且つ前記母材（３０）を掘った溝部として構成されることを特徴とする請求項１に記載の半導体装置（１）。 The joined member (28) includes a base material (30) and a plating layer (40) covering the base material (30),
The plating layer (40) constitutes the surface portion (26),
The first outflow inhibition unit (21) A semiconductor device according to claim 1, characterized in that it is configured as a groove portion to which the dug-plated layer (40) through the and the base material (30) ( 1). 前記第１の流出抑制部（２１）及び前記第２の流出抑制部（２２）は、前記接合部（２８）の外面よりも濡れ性が低い領域として構成されることを特徴とする請求項１または請求項２に記載の半導体装置（１）。 The said 1st outflow suppression part (21) and said 2nd outflow suppression part (22) are comprised as an area | region where wettability is lower than the outer surface of the said junction part (28). Or the semiconductor device (1) according to claim 2 .
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