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JP6187184B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
近時、選択トランジスタ及びメモリトランジスタを有するメモリセルを備えるフラッシュメモリ等の不揮発性半導体記憶装置が提案されている。メモリトランジスタとして、フローティングゲート型のメモリトランジスタと、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型のメモリトランジスタとが知られている。ＳＯＮＯＳ型のメモリトラン
ジスタでは、ゲート絶縁膜として、下部絶縁膜、電荷蓄積膜及び上部絶縁膜が積層された構造の絶縁膜が用いられている。ＳＯＮＯＳ型のメモリトランジスタでは、電荷蓄積膜に電荷を出し入れすることで、データの記憶及び消去が行われる。
特開２０１０−２５８２５０号公報
ＳＯＮＯＳ型のメモリトランジスタを有するメモリセルにおいて、隣接するメモリセルの間隔が近い場合や、電荷の流動性の高い電荷蓄積膜が用いられた場合、隣接するメモリセル同士の間で電荷のやりとりが行われ、データリテンションが悪化する。データリテンションは、電荷蓄積膜に蓄積（保持）される電荷が時間変化することによって、記憶されたデータが失われるまでに要する時間である。本件は、電荷蓄積膜に蓄積される電荷の変化を抑制する技術を提供する。
本件の一観点による半導体装置の製造方法は、半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の表面に第１膜を形成する工程と、前記素子分離絶縁膜上及び前記第１膜上に第２膜を形成する工程と、第１領域における前記素子分離絶縁膜の上方が開口された第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとして、第１エッチングを行うことにより、前記第１領域における前記素子分離絶縁膜上の前記第２膜を除去し、前記第１領域における前記第２膜を複数に分離する工程と、前記第１レジストパターンを除去した後、前記第１領域における前記第２膜上に第３膜を形成する工程と、前記第１領域における前記第３膜上に第１ゲート電極を形成する工程と、前記第１ゲート電極をマスクとして、前記第１膜、前記第２膜及び前記第３膜をパターニングすることにより、前記第１ゲート電極の下に、前記第１膜、前記第２膜及び前記第３膜を有する第１絶縁膜を形成する工程と、を備える。
本件によれば、電荷蓄積膜に蓄積される電荷の変化を抑制することができる。
図１は、実施例１に係る半導体装置の製造工程を示す平面図である。 図２の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図３の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図４の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図５の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図６の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図７の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図８の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図９の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１０の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１１の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１２の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１３の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１４の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１５の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１６の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１７の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１８の（Ａ）〜（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図である。 図１９の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２０の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２１の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２２の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２３の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２４の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２５は、プラズマシリコン窒化膜のフッ酸に対するエッチングレートを示す図である。 図２６の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２７の（Ａ）〜（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図である。 図２８の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図２９の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３０の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３１の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３２の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３３の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３４の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３５の（Ａ）〜（Ｅ）は、実施例３に係る半導体装置の製造工程を示す断面図である。 図３６の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図３７の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図３８の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図３９の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４０の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４１の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４２の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４３の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４４の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。 図４５の（Ａ）〜（Ｅ）は、実施例４に係る半導体装置の製造工程を示す断面図である。
以下、図面を参照して、実施形態に係る半導体装置の製造方法及び半導体装置について説明する。以下の実施例１から実施例４の構成は例示であり、実施形態に係る半導体装置の製造方法及び半導体装置は実施例１から実施例４の構成に限定されない。
〈実施例１〉
実施例１に係る半導体装置の製造方法及び半導体装置について説明する。実施例１では、フラッシュメモリ及びロジック回路を有する半導体装置を例として説明する。図１は、実施例１に係る半導体装置の製造工程を示す平面図であって、半導体装置の選択トランジスタ領域１及びメモリトランジスタ領域２の部分平面図である。メモリトランジスタ領域２は、第１領域の一例である。選択トランジスタ領域１は、第２領域の一例である。
図２〜図１８の各（Ａ）〜各（Ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図であって、半導体装置の選択トランジスタ領域１及びメモリトランジスタ領域２の部分断面図である。図２〜図１８の各（Ａ）は、図１の一点鎖線Ａ−Ａ’の断面に対応して
おり、図２〜図１８の各（Ｂ）は、図１の一点鎖線Ｂ−Ｂ’の断面に対応しており、図２〜図１８の各（Ｃ）は、図１の一点鎖線Ｃ−Ｃ’の断面に対応している。図２〜図１８の各（Ｄ）及び各（Ｅ）は、実施例１に係る半導体装置の製造工程を示す断面図であって、半導体装置のロジック領域の部分断面図である。
図２に示す工程について説明する。まず、半導体基板１１を用意する。半導体基板１１は、例えば、Ｐ型のシリコン基板である。半導体基板１１は、フラッシュメモリセルが形成されるメモリ領域と、ロジック領域とを備える。メモリ領域は、選択トランジスタ領域１及びメモリトランジスタ領域２を含んでいる。ロジック領域は、第１ロジック領域３及び第２ロジック領域４を含んでいる。第１ロジック領域３は、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ形成領域３Ａ及びＮ型ＭＯＳトランジスタ形成領域３Ｂを
有している。第２ロジック領域４は、Ｐ型ＭＯＳトランジスタ形成領域４Ａ及びＮ型ＭＯＳトランジスタ形成領域４Ｂを有している。
次に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１１に素子分離絶縁膜１２を形成する。素子分離絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯ2
膜）である。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向（ゲート長方向）と並行して延在するようにして、半導体基板１１に形成される。図１では、ビット線方向をＸで示し、ワード線方向（ゲート幅方向）をＹで示している。次いで、例えば、熱酸化法により、半導体基板１１の表面に犠牲酸化膜１３を形成する。犠牲酸化膜１３は、例えば、シリコン酸化膜である。
素子分離絶縁膜１２及び犠牲酸化膜１３の形成は、例えば、以下の方法により行ってもよい。まず、半導体基板１１上にシリコン酸化膜を熱酸化法又はＣＶＤ（Chemical Vapor
Deposition）法によりに形成する。次に、シリコン酸化膜上にシリコン窒化膜をＣＶＤ
法により形成する。次に、シリコン窒化膜上にレジスト膜を形成（塗布）する。露光装置を用いて、素子分離用のフォトマスクのマスクパターンをレジスト膜に露光転写する。レジスト膜を現像することにより、半導体基板１１上にレジストパターンを形成する。レジストパターンをマスクとして、シリコン窒化膜をドライエッチングしてシリコン窒化膜のパターンを形成する。シリコン窒化膜のパターンをマスクとして、異方性ドライエッチングを行うことにより、半導体基板１１に溝を形成する。高密度プラズマＣＶＤ法により、溝内及びシリコン窒化膜のパターン上にシリコン酸化膜を形成する。ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜のパターンを研磨ストッパとして用い
て、溝内及びシリコン窒化膜のパターン上のシリコン酸化膜を平坦化することにより、半導体基板１１に素子分離絶縁膜１２を形成する。半導体基板１１に素子分離絶縁膜１２が形成されることにより、半導体基板１１にアクティブ領域（素子形成領域）が画定される。次いで、素子分離絶縁膜中のシリコン酸化膜をアニールして緻密化する。次に、リン酸ボイルによりシリコン窒化膜のパターンを除去するとともに半導体基板１１上に形成したシリコン酸化膜を露出させる。次いで、露出したシリコン酸化膜をフッ酸により除去し、その後にシリコン基板１１上に、例えば熱酸化法により犠牲酸化膜１３を例えば１０ｎｍの厚さに形成する。
図３に示す工程について説明する。半導体基板１１に不純物をイオン注入することにより、半導体基板１１内にＮ型ウェル１４及びＰ型ウェル１５を形成する。選択トランジスタ領域１、メモリトランジスタ領域２、第１ロジック領域３のＰ型ＭＯＳトランジスタ形成領域３Ａ及び第２ロジック領域４のＰ型ＭＯＳトランジスタ形成領域４Ａにおける半導体基板１１内にＮ型ウェル１４が形成される。第１ロジック領域３のＮ型ＭＯＳトランジスタ形成領域３Ｂ及び第２ロジック領域４のＮ型ＭＯＳトランジスタ形成領域４Ｂにおける半導体基板１１内にＰ型ウェル１５が形成される。次に、閾値電圧を制御するための不純物を半導体基板１１にイオン注入する。なお、Ｎ型不純物をイオン注入する際には、Ｎ
型不純物注入領域以外の領域をレジストパターンによって覆う。また、Ｐ型不純物をイオン注入する際には、Ｐ型不純物注入領域以外の領域をレジストパターンによって覆う。このような不純物のイオン打ち分けは、以下のイオン注入の際も同様である。
図４に示す工程について説明する。犠牲酸化膜１３を、フッ酸（ＨＦ）を用いたウェットエッチングで除去した後、半導体基板１１の表面にトンネル酸化膜（下部絶縁膜）１６を形成する。トンネル酸化膜１６は、第１膜の一例である。例えば、熱酸化法、ラジカル酸化法、プラズマ酸化法又はＣＶＤ法により、トンネル酸化膜１６を形成する。トンネル酸化膜１６は、例えば、シリコン酸化膜である。トンネル酸化膜１６の膜厚は、例えば、２ｎｍ以上１５ｎｍ以下程度である。次に、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、ＣＶＤ法により、電荷蓄積膜１７を形成する。電荷蓄積膜１７は、第２膜の一例である。電荷蓄積膜１７は、例えば、シリコン窒化膜（ＳｉＮ膜）である。電荷蓄積膜１７の膜厚は、例えば、５ｎｍ以上３０ｎｍ以下程度である。次いで、例えば、プラズマ酸化法により、電荷蓄積膜１７上に表面酸化膜（図示せず）を形成してもよい。表面酸化膜の形成は必須ではなく、表面酸化膜の形成を省略してもよい。
図５に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトランジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン１８を、半導体基板１１の上方に形成する。レジストパターン１８は、第２レジストパターンの一例である。レジストパターン１８の膜厚は、例えば、３００ｎｍ以上１０００ｎｍ以下程度である。レジストパターン１８の下や上に反射防止膜を形成してもよい。
図６に示す工程について説明する。レジストパターン１８をマスクとして、高選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜１７をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜１７が除去される。図６に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜１７上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜１７が除去される。高選択比のエッチング条件は、シリコン窒化膜のエッチングレートが、酸化膜のエッチングレートより速いエッチング条件である。エッチングガスは、例えば、（１）CHxFy（x、y
は原子数）、Ar及びO2の混合ガス、（２）SF6、Ar及びO2の混合ガス、（３）SF6、He及びO2の混合ガス、（４）NF3及びO2の混合ガス、（５）CF4及びO2の混合ガス、又は（６）CF4、HBr及びO2の混合ガス、である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。
高選択比のエッチング条件では、酸化膜に対する窒化膜の選択比を向上させるため、エッチングガスにO2を添加している。この場合、O2とレジストパターン１８とが反応することにより、レジストパターン１８がエッチングされ、レジストパターン１８が後退する。ただし、レジストパターン１８の膜厚は寸法的に余裕があるため、高選択比のエッチング条件で異方性ドライエッチングを行っても、メモリトランジスタ領域２を覆うレジストパターン１８は残存する。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン１８を除去する。
図７に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン１９を、半導体基板１１の上方に形成する。レジストパターン１９は、第１レジストパターンの一例である。レジストパターン１９の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン１９は、ビット線方向と並行して延在する開口部を有する。レジストパターン１９は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
図８に示す工程について説明する。レジストパターン１９をマスクとして、低選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜１７をエッチングする。これにより、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜１７が除去される。図８に示す工程における低選択比のエッチング条件による異方性ドライエッチングは、第１エッチングの一例である。電荷蓄積膜１７上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜１７が除去される。
選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜１７が除去されることにより、メモリトランジスタ領域２における電荷蓄積膜１７が、ワード線方向において複数に分離される。また、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去される。
低選択比のエッチング条件は、シリコン窒化膜のエッチングレートが、酸化膜のエッチングレートより遅いエッチング条件である。エッチングガスは、例えば、（１）CF4ガス
、（２）SF6ガス、（３）NF3ガス、（４）Cl2ガス、（５）CF4、Ar及びO2の混合ガス、（６）SF6、Ar及びO2の混合ガス、（７）NF3、Ar及びO2の混合ガス、（８）Cl2、Ar及びO2
の混合ガス、である。
レジストパターン１９の開口部は、素子分離絶縁膜１２の上方に位置しているため、電荷蓄積膜１７が除去された後、素子分離絶縁膜１２は削られるが、半導体基板１１は削られない。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜１７を除去する際、半導体基板１１に対するダメージが抑止される。
低選択比のエッチング条件では、エッチングガスにO2を添加しない、又はエッチングガスに添加するO2の濃度を低くする。これにより、エッチングによるレジストパターン１９の後退が抑止される。例えば、CF4、Ar及びO2の混合ガスの場合、O2の濃度が、CF4の濃度以下であれば、エッチングによるレジストパターン１９の後退が抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン１９を除去する。
図９に示す工程について説明する。フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６を除去する。図９に示す工程におけるフッ酸を用いたウェットエッチングは、第３エッチングの一例である。電荷蓄積膜１７上に表面酸化膜が形成されている場合、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６及び表面酸化膜が除去される。シリコン窒化膜のフッ酸に対するエッチングレートは遅いため、電荷蓄積膜１７がシリコン窒化膜である場合、電荷蓄積膜１７は除去されない。メモリトランジスタ領域２におけるトンネル酸化膜１６上には電荷蓄積膜１７が形成されているため、メモリトランジスタ領域２におけるトンネル酸化膜１６は除去されない。
図１０に示す工程について説明する。例えば、４００℃以上１１００℃以下程度の温度でＨ2のガス及びＯ2のガスを用いたラジカル酸化法により、酸化膜を形成する。酸化膜の
膜厚は、例えば、５ｎｍ以上１５ｎｍ以下程度である。
この酸化膜の形成により、選択トランジスタ領域１における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２１が形成され、メモリトランジスタ領域２における電荷蓄積膜１７上にトップ酸化膜（上部絶縁膜）２２が形成される。トップ酸化膜２２は、第３膜の一例である。ゲート酸化膜２１は、第４膜の一例である。ゲート酸化膜２１及びトップ酸化膜２２は、例えば、シリコン酸化膜である。また、この酸化膜の形成により、第１ロジック領域３における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２３が形成され、第２ロジック領域４における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２４が形成される。ゲート酸化膜２３、２４は、例えば、シリコン酸化膜である。更に、この酸化膜の形成により、メモリトランジスタ領域２における電荷蓄積膜１７の側壁が酸化される。
また、ラジカル酸化法に替えて、プラズマ酸化法により、酸化膜を形成してもよい。ラジカル酸化法又はプラズマ酸化法を用いるのは、同一工程により、半導体基板１１の表面及び電荷蓄積膜１７を酸化するためである。また、ラジカル酸化法又はプラズマ酸化法を用いることで、熱酸化法等の他の酸化法と比べて、電荷蓄積膜１７の酸化を容易に行うことができる。
図１１に示す工程について説明する。例えば、フォトリソグラフィを行うことにより、第１ロジック領域３が開口されたレジストパターン２５を、半導体基板１１の上方に形成する。レジストパターン２５の下や上に反射防止膜を形成してもよい。次に、レジストパターン２５をマスクとして、第１ロジック領域３におけるゲート酸化膜２３を、フッ酸を用いたウェットエッチングで除去する。
図１２に示す工程について説明する。例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン２５を除去する。次に、例えば、熱酸化法により、第１ロジック領域３における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２６を形成する。ゲート酸化膜２６の膜厚は、例えば、１ｎｍ以上３ｎｍ以下程度である。この熱酸化法により、選択トランジスタ領域１におけるゲート酸化膜２１及び第２ロジック領域４におけるゲート酸化膜２４が成長して、ゲート酸化膜２１及びゲート酸化膜２４の各膜厚が８ｎｍ程度となる。
図１３に示す工程について説明する。例えば、ＣＶＤ法により、選択トランジスタ領域１、メモリトランジスタ領域２、第１ロジック領域３及び第２ロジック領域４を覆うポリシリコン２７を形成する。
図１４に示す工程について説明する。例えば、フォトリソグラフィを行うことにより、レジストパターン（図示せず）をポリシリコン２７上に形成する。次に、ポリシリコン２７上に形成したレジストパターンをマスクとして、異方性ドライエッチングを行うことにより、ポリシリコン２７のパターニングを行う。ポリシリコン２７がパターニングされることにより、選択トランジスタ領域１におけるゲート酸化膜２１上にゲート電極３１が形成され、メモリトランジスタ領域２におけるトップ酸化膜２２上にゲート電極３２が形成される。ゲート電極３２は、第１ゲート電極の一例である。ゲート電極３１は、第２ゲート電極の一例である。また、ポリシリコン２７がパターニングされることにより、第１ロジック領域３におけるゲート酸化膜２６上にゲート電極３３が形成され、第２ロジック領域４におけるゲート酸化膜２４上にゲート電極３４が形成される。
図１５に示す工程について説明する。ゲート電極３１〜３４をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、ゲート酸化膜２１、２４、２６及びトップ酸化膜２２をパターニングする。このパターニングにより、ゲート電極３１〜３４で覆われていない領域のゲート酸化膜２１、２４、２６及びトップ酸化膜２２が除去される。したがって、ゲート電極３１の下にゲート酸化膜２１が残存し、ゲート電極３２の下にトップ酸化膜２２が残存する。ゲート電極３１の下に形成されたゲート酸化膜２１は、第２絶縁膜の一例である。また、ゲート電極３３の下にゲート酸化膜２６が残存し、ゲート電極３４の下にトップ酸化膜２４が残存する。
図１６に示す工程について説明する。例えば、フォトリソグラフィを行うことにより、選択トランジスタ領域１及びメモリトランジスタ領域２が開口されたレジストパターン３５を、半導体基板１１の上方に形成する。次に、ゲート電極３１、３２及びレジストパターン３５をマスクとして、異方性ドライエッチングを行うことにより、メモリトランジスタ領域２における電荷蓄積膜１７をパターニングする。電荷蓄積膜１７に対するパターニングにより、ゲート電極３２で覆われていない領域の電荷蓄積膜１７が除去される。次いで、ゲート電極３１、３２及びレジストパターン３５をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、メモリトランジスタ領域２におけるトンネル酸化膜１６をパターニングする。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン３５を除去する。
トンネル酸化膜１６に対するパターニングにより、ゲート電極３２で覆われていない領域のトンネル酸化膜１６が除去される。トンネル酸化膜１６及び電荷蓄積膜１７に対するパターニングにより、トンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２を有するゲート絶縁膜（ＯＮＯ膜）が、メモリトランジスタ領域２におけるゲート電極３２の下に形成（画定）される。ゲート電極３２をマスクとして、トンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２をパターニングしている。そのため、トンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２を有するゲート絶縁膜は、ゲート電極３２とセルフアラインで形成されている。トンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２を有するゲート絶縁膜は、第１絶縁膜の一例である。
図１７に示す工程について説明する。例えば、フォトリソグラフィによるレジストパターン（図示せず）の形成、不純物のイオン注入及びレジストパターンの除去を適切に繰り返す。これにより、選択トランジスタ領域１及びメモリトランジスタ領域２にＰ型ＬＤＤ（Lightly Doped Drain）領域３６が形成される。また、Ｐ型ＭＯＳトランジスタ形成領
域３ＡにＰ型ＬＤＤ領域３７が形成され、Ｎ型ＭＯＳトランジスタ形成領域３ＢにＮ型ＬＤＤ領域３８が形成される。更に、Ｐ型ＭＯＳトランジスタ形成領域４ＡにＰ型ＬＤＤ領域３９が形成され、Ｎ型ＭＯＳトランジスタ形成領域４ＢにＮ型ＬＤＤ領域４０が形成される。
図１８に示す工程について説明する。例えば、ＣＶＤ法により、半導体基板１１の全面に酸化膜を形成し、エッチバックを行うことにより、ゲート電極３１〜３４の側面にサイドウォール４１を形成する。次に、例えば、フォトリソグラフィによるレジストパターン（図示せず）の形成、不純物のイオン注入及びレジストパターンの除去を適切に繰り返す。これにより、選択トランジスタ領域１及びメモリトランジスタ領域２にＰ型ソース・ドレイン領域４２が形成される。また、Ｐ型ＭＯＳトランジスタ形成領域３ＡにＰ型ソース・ドレイン領域４３が形成され、Ｎ型ＭＯＳトランジスタ形成領域３ＢにＮ型ソース・ドレイン領域４４が形成される。更に、Ｐ型ＭＯＳトランジスタ形成領域４ＡにＰ型ソース・ドレイン領域４５が形成され、Ｎ型ＭＯＳトランジスタ形成領域４ＢにＮ型ソース・ドレイン領域４６が形成される。次いで、半導体基板１１上に、例えば、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｏ（コバルト）等の金属膜を形成し、熱処理を行う。これにより、ゲート電極３１〜３４上、Ｐ型ソース・ドレイン領域４２、４３、４５上、Ｎ型ソース・ドレイン領域４４、４６上にシリサイド４７が形成される。
選択トランジスタ領域１には、複数の選択トランジスタ５１が形成され、メモリトランジスタ領域２には、複数のメモリトランジスタ５２が形成される。メモリトランジスタ５２は、第１トランジスタの一例である。選択トランジスタ５１は、第２トランジスタの一例である。Ｐ型ＭＯＳトランジスタ形成領域３Ａに、複数のＰ型ＭＯＳトランジスタ５３が形成され、Ｎ型ＭＯＳトランジスタ形成領域３Ｂに、複数のＮ型ＭＯＳトランジスタ５４が形成される。Ｐ型ＭＯＳトランジスタ５３及びＮ型ＭＯＳトランジスタ５４は、例えば、１．２Ｖで駆動するＭＯＳトランジスタである。Ｐ型ＭＯＳトランジスタ形成領域４Ａに、複数のＰ型ＭＯＳトランジスタ５５が形成され、複数のＮ型ＭＯＳトランジスタ形成領域４Ｂに、Ｎ型ＭＯＳトランジスタ５６が形成される。Ｐ型ＭＯＳトランジスタ５５及びＮ型ＭＯＳトランジスタ５６は、例えば、３．３Ｖで駆動するＭＯＳトランジスタである。次に、層間絶縁膜、コンタクトホール、コンタクトプラグ及び配線等を形成した後、所望のバックエンドプロセスが行われ、半導体装置が製造される。
実施例１によれば、電荷蓄積膜１７が、ワード線方向において複数に分離されている。すなわち、ワード線方向において隣接するメモリトランジスタ５２の電荷蓄積膜１７が分離しており、ワード線方向において隣接するメモリトランジスタ５２の電荷蓄積膜１７同士が繋がっていない。また、メモリトランジスタ５２の電荷蓄積膜１７の側壁は酸化されており、電荷蓄積膜１７を覆うようにしてトップ酸化膜２２が形成されている。これにより、ワード線方向において隣接するメモリトランジスタ５２の電荷蓄積膜１７における電荷の移動が抑止される。したがって、メモリトランジスタ５２の電荷蓄積膜１７に蓄積（保持）される電荷の変化が抑制され、データリテンションの悪化を抑止することができる。例えば、ワード線方向において隣接するメモリトランジスタ５２の間隔が近い場合や、電荷の流動性の高い電荷蓄積膜１７が用いられた場合であっても、電荷蓄積膜１７に蓄積される電荷の変化が抑制され、データリテンションの悪化が抑止される。
実施例１におけるメモリトランジスタ５２の構造について説明する。ワード線方向において隣接するメモリトランジスタ５２のトンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２は、ワード線方向において隣接するメモリトランジスタ５２同士で繋がっていない。したがって、メモリトランジスタ５２のゲート絶縁膜（トンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２）は、ワード線方向において隣接するメモリトランジスタ５２同士で分離されている。ワード線方向において隣接するメモリトランジスタ５２のゲート電極３２は、ワード線方向において隣接するメモリトランジスタ５２同士で繋がっている。ワード線方向において隣接するメモリトランジスタ５２の間には、ゲート電極３２が形成されている。また、メモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去されている。そのため、ワード線方向におけるトンネル酸化膜１６、電荷蓄積膜１７及びトップ酸化膜２２の側面を覆うようにして、ゲート電極３２が形成されている。
実施例１における選択トランジスタ５１の構造について説明する。ワード線方向において隣接する選択トランジスタ５１のゲート酸化膜２１は、ワード線方向において隣接する選択トランジスタ５１同士で繋がっていない。ワード線方向において隣接する選択トランジスタ５１のゲート電極３１は、ワード線方向において隣接する選択トランジスタ５１同士で繋がっている。
フローティングゲート型のメモリトランジスタでは、選択トランジスタのゲート電極に対して、ソース・ドレイン領域を形成する際の不純物が注入されず、選択トランジスタのゲート電極に不純物が十分に注入されない場合がある。そのため、フローティングゲート型のメモリトランジスタでは、選択トランジスタのゲート電極の空乏化が問題になる場合がある。
選択トランジスタ５１のゲート電極３１と、メモリトランジスタ５２のゲート電極３２とが同じ層で形成されている。そのため、選択トランジスタ領域１及びメモリトランジスタ領域２にＰ型ソース・ドレイン領域４２を形成する際、選択トランジスタ５１のゲート電極３１及びメモリトランジスタ５２のゲート電極３２に不純物を注入することができる。したがって、選択トランジスタ５１のゲート電極３１の不純物濃度を濃くすることができ、選択トランジスタ５１のゲート電極３１の空乏化を抑止することができる。その結果、選択トランジスタ５１の閾値電圧を低くすることができ、選択トランジスタ５１の動作電圧を低電圧化することができる。
実施例１を以下のように変形してもよい。
〈実施例１の変形例〉
実施例１を次のように変形してもよい。図５及び図６に示す工程の順序と、図７及び図８に示す工程の順序と、を入れ替えてもよい。すなわち、図４に示す工程を行った後、図７及び図８に示す工程を行い、その後、図５及び図６に示す工程を行うようにしてもよい。
〈実施例２〉
実施例２に係る半導体装置の製造方法及び半導体装置について説明する。実施例２では、フラッシュメモリ及びロジック回路を有する半導体装置を例として説明する。実施例２に係る半導体装置の製造方法において、半導体基板１１内にＮ型ウェル１４及びＰ型ウェル１５を形成し、閾値電圧を制御するための不純物を半導体基板１１にイオン注入する工程までは、実施例１の図１から図３に示す工程と同様の工程を行う。実施例１の図１から図３に示す工程は、既に説明しているので、その説明は省略する。
図１９〜図２４及び図２６〜図２７の各（Ａ）〜各（Ｃ）は、実施例２に係る半導体装置の製造工程を示す断面図であって、半導体装置の選択トランジスタ領域１及びメモリトランジスタ領域２の部分断面図である。図１９〜図２４及び図２６〜図２７の各（Ａ）は、図１の一点鎖線Ａ−Ａ’の断面に対応しており、図１９〜図２４及び図２６〜図２７の各（Ｂ）は、図１の一点鎖線Ｂ−Ｂ’の断面に対応しており、図１９〜図２４及び図２６〜図２７の各（Ｃ）は、図１の一点鎖線Ｃ−Ｃ’の断面に対応している。図１９〜図２４及び図２６〜図２７の各（Ｄ）及び各（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図であって、半導体装置のロジック領域の部分断面図である。
図１９に示す工程について説明する。犠牲酸化膜１３を、フッ酸（ＨＦ）を用いたウェットエッチングで除去した後、半導体基板１１の表面にトンネル酸化膜（下部絶縁膜）１６を形成する。例えば、熱酸化法、ラジカル酸化法、プラズマ酸化法又はＣＶＤ法により、トンネル酸化膜１６を形成する。トンネル酸化膜１６は、例えば、シリコン酸化膜である。トンネル酸化膜１６の膜厚は、例えば、２ｎｍ以上１５ｎｍ以下程度である。次に、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、プラズマＣＶＤ法により、電荷蓄積膜６１を形成する。電荷蓄積膜６１は、第２膜の一例である。電荷蓄積膜６１は、例えば、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）である。電荷蓄積膜６１の膜厚は、例えば、５ｎｍ以上３０ｎｍ以下程度である。プラズマＣＶＤ法は、例えば、SiH4、NH3及びN2の
混合ガスを用いて、NH3に対するSiH4（SiH4／NH3）の比率を０．１以上０．４以下とすることが好ましい。また、プラズマＣＶＤ法は、例えば、SiH4及びN2の混合ガス、又はSiH4及びNH3の混合ガスを用いてもよい。次いで、例えば、プラズマ酸化法により、電荷蓄積
膜６１上に表面酸化膜（図示せず）を形成してもよい。表面酸化膜の形成は必須ではなく、表面酸化膜の形成を省略してもよい。
図２０に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトラ
ンジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン６２を、半導体基板１１の上方に形成する。レジストパターン６２は、第２レジストパターンの一例である。レジストパターン６２の下や上に反射防止膜を形成してもよい。
図２１に示す工程について説明する。レジストパターン６２をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、電荷蓄積膜６１をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜６１が除去される。図２１に示す工程におけるフッ酸を用いたウェットエッチングは、第２エッチングの一例である。フッ酸を用いたウェットエッチングは、プラズマシリコン窒化膜のエッチングレートが速いため、フッ酸を用いたウェットエッチングにより、電荷蓄積膜６１を除去することが容易である。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン６２を除去する。
図２２に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン６３を、半導体基板１１の上方に形成する。レジストパターン６３は、第１レジストパターンの一例である。レジストパターン６３の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン６３は、ビット線方向と並行して延在する開口部を有する。レジストパターン６３は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
図２３に示す工程について説明する。レジストパターン６３をマスクとして、低選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜６１をエッチングする。これにより、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜６１が除去される。図２３に示す工程における低選択比のエッチング条件による異方性ドライエッチングは、第１エッチングの一例である。電荷蓄積膜６１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜６１が除去される。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜６１が除去されることにより、メモリトランジスタ領域２における電荷蓄積膜６１が、ワードライン方向において複数に分離される。また、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去される。低選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。
レジストパターン６３の開口部は、素子分離絶縁膜１２の上方に位置しているため、電荷蓄積膜６１が除去された後、素子分離絶縁膜１２は削られるが、半導体基板１１は削られない。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜６１を除去する際、半導体基板１１に対するダメージが抑止される。
低選択比のエッチング条件では、エッチングガスにO2を添加しない、又はエッチングガスに添加するO2の濃度を低くする。これにより、エッチングによるレジストパターン６３の後退が抑止される。例えば、CF4、Ar及びO2の混合ガスの場合、O2の濃度が、CF4の濃度以下であれば、エッチングによるレジストパターン６３の後退が抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン６３を除去する。
図２４に示す工程について説明する。例えば、窒素（N2）雰囲気中で、７５０℃程度、９０秒程度の条件で、アニールを行う。これに替えて、窒素雰囲気中で、８００℃程度、３０秒程度の条件で、アニールを行ってもよい。アニールを行うことに替えて、熱酸化法、ラジカル酸化法又はプラズマ酸化法を行ってもよい。アニール、熱酸化法、ラジカル酸化法又はプラズマ酸化法で熱処理を行うことにより、プラズマシリコン窒化膜のフッ酸に対するエッチングレートが減少する。
図２５は、プラズマシリコン窒化膜のフッ酸に対するエッチングレートを示す図である。縦軸は、プラズマシリコン窒化膜のエッチング量を示しており、横軸は、フッ酸の量を示しており、フッ酸の量を熱酸化膜のエッチング量に換算して示している。実線Ａは、SiH4／NH3の比率を０．１として、SiH4、NH3及びN2の混合ガスを用いて形成されたプラズマシリコン窒化膜のフッ酸に対するエッチングレートを示している。実線Ｂは、SiH4／NH3
の比率を０．３３として、SiH4、NH3及びN2の混合ガスを用いて形成されたプラズマシリ
コン窒化膜のフッ酸に対するエッチングレートを示している。点線Ｃは、実線Ａに示す膜質のプラズマシリコン窒化膜に対してアニールを行った後のプラズマシリコン窒化膜のフッ酸に対するエッチングレートを示している。点線Ｄは、実線Ｂに示す膜質のプラズマシリコン窒化膜に対してアニールを行った後のプラズマシリコン窒化膜のフッ酸に対するエッチングレートを示している。アニールは、窒素雰囲気中で、７５０℃、９０秒の条件で行われている。
図２５に示すように、SiH4、NH3及びN2の混合ガスにおけるSiH4／NH3の比率が大きいほど、プラズマシリコン窒化膜のフッ酸に対するエッチングレートが遅くなる。また、図２５に示すように、アニールを行う前後で、プラズマシリコン窒化膜のフッ酸に対するエッチングレートが変化しており、アニールを行った後において、プラズマシリコン窒化膜のフッ酸に対するエッチングレートが減少している。例えば、SiH4、NH3及びN2の混合ガス
におけるSiH4／NH3の比率が０．３３の場合、アニールを行うことにより、プラズマシリ
コン窒化膜のフッ酸に対するエッチングレートが大きく減少している。
図２６に示す工程について説明する。フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６を除去する。図２６に示す工程におけるフッ酸を用いたウェットエッチングは、第３エッチングの一例である。電荷蓄積膜６１上に表面酸化膜が形成されている場合、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６及び表面酸化膜が除去される。図２４に示す工程において熱処理が行われている。したがって、電荷蓄積膜６１のフッ酸に対するエッチングレートが減少しているため、メモリトランジスタ領域２における電荷蓄積膜６１は除去されない。また、メモリトランジスタ領域２におけるトンネル酸化膜１６上には電荷蓄積膜６１が形成されているため、メモリトランジスタ領域２におけるトンネル酸化膜１６は除去されない。
図２７に示す工程について説明する。例えば、４００℃以上１１００℃以下程度の温度でＨ2のガス及びＯ2のガスを用いたラジカル酸化法により、酸化膜を形成する。酸化膜の膜厚は、例えば、５ｎｍ以上１５ｎｍ以下程度である。
この酸化膜の形成により、選択トランジスタ領域１における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２１が形成され、メモリトランジスタ領域２における電荷蓄積膜６１上にトップ酸化膜（上部絶縁膜）２２が形成される。ゲート酸化膜２１及びトップ酸化膜２２は、例えば、シリコン酸化膜である。また、この酸化膜の形成により、第１ロジック領域３における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２３が形成され、第２ロジック領域４における半導体基板１１の表面にゲート酸化膜（ゲート絶縁
膜）２４が形成される。ゲート酸化膜２３、２４は、例えば、シリコン酸化膜である。更に、この酸化膜の形成により、メモリトランジスタ領域２における電荷蓄積膜６１の側壁が酸化される。
また、ラジカル酸化法に替えて、プラズマ酸化法により、酸化膜を形成してもよい。ラジカル酸化法又はプラズマ酸化法を用いるのは、同一工程により、半導体基板１１の表面及び電荷蓄積膜６１を酸化するためである。また、ラジカル酸化法又はプラズマ酸化法を用いることで、熱酸化法等の他の酸化法と比べて、電荷蓄積膜６１の酸化を容易に行うことができる。図２７に示す工程以降は、実施例１の図１１から図１８に示す工程と同様の工程を行う。実施例１の図１１から図１８に示す工程は、既に説明しているので、その説明は省略する。また、実施例２における選択トランジスタ５１の構造及びメモリトランジスタ５２の構造については、実施例１と同様であるので、その説明を省略する。
実施例２によれば、電荷蓄積膜６１が、ワード線方向において複数に分離されている。すなわち、隣接するメモリトランジスタ５２の電荷蓄積膜６１が分離しており、隣接するメモリトランジスタ５２の電荷蓄積膜６１同士が繋がっていない。また、メモリトランジスタ５２の電荷蓄積膜６１の側壁は酸化されており、電荷蓄積膜６１を覆うようにしてトップ酸化膜２２が形成されている。これにより、隣接するメモリトランジスタ５２の電荷蓄積膜６１における電荷の移動が抑止される。したがって、メモリトランジスタ５２の電荷蓄積膜６１に蓄積（保持）される電荷の変化が抑制され、データリテンションの悪化を抑止することができる。例えば、隣接するメモリトランジスタ５２の間隔が近い場合や、電荷の流動性の高い電荷蓄積膜６１が用いられた場合であっても、電荷蓄積膜６１に蓄積される電荷の変化が抑制され、データリテンションの悪化が抑止される。
実施例２を以下のように変形してもよい。
〈実施例２の変形例１〉
図２０及び図２１に示す工程の順序と、図２２及び図２３に示す工程の順序と、を入れ替えてもよい。すなわち、図１９に示す工程を行った後、図２２及び図２３に示す工程を行い、その後、図２０及び図２１に示す工程を行うようにしてもよい。
〈実施例２の変形例２〉
図２２及び図２３に示す工程の順序と、図２４に示す工程の順序と、を入れ替えてもよい。すなわち、図２１に示す工程を行った後、図２４に示す工程を行い、その後、図２２及び図２３に示す工程を行うようにしてもよい。
〈実施例３〉
実施例３に係る半導体装置の製造方法及び半導体装置について説明する。実施例３では、フラッシュメモリ及びロジック回路を有する半導体装置を例として説明する。実施例３に係る半導体装置の製造方法において、半導体基板１１内にＮ型ウェル１４及びＰ型ウェル１５を形成し、閾値電圧を制御するための不純物を半導体基板１１にイオン注入する工程までは、実施例１の図１から図３に示す工程と同様の工程を行う。実施例１の図１から図３に示す工程は、既に説明しているので、その説明は省略する。
図２８〜図３５の各（Ａ）〜各（Ｃ）は、実施例２に係る半導体装置の製造工程を示す断面図であって、半導体装置の選択トランジスタ領域１及びメモリトランジスタ領域２の部分断面図である。図２８〜図３５の各（Ａ）は、図１の一点鎖線Ａ−Ａ’の断面に対応しており、図２８〜図３５の各（Ｂ）は、図１の一点鎖線Ｂ−Ｂ’の断面に対応しており、図２８〜図３５の各（Ｃ）は、図１の一点鎖線Ｃ−Ｃ’の断面に対応している。図２８〜図３５の各（Ｄ）及び各（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図であって、半導体装置のロジック領域の部分断面図である。
図２８に示す工程について説明する。犠牲酸化膜１３を、フッ酸（ＨＦ）を用いたウェットエッチングで除去した後、半導体基板１１の表面にトンネル酸化膜（下部絶縁膜）１６を形成する。例えば、熱酸化法、ラジカル酸化法、プラズマ酸化法又はＣＶＤ法により、トンネル酸化膜１６を形成する。トンネル酸化膜１６は、例えば、シリコン酸化膜である。トンネル酸化膜１６の膜厚は、例えば、２ｎｍ以上１５ｎｍ以下程度である。次に、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、プラズマＣＶＤ法により、電荷蓄積膜７１を形成する。電荷蓄積膜７１は、第２膜の一例である。電荷蓄積膜７１は、例えば、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）である。電荷蓄積膜７１の膜厚は、例えば、５ｎｍ以上３０ｎｍ以下程度である。プラズマＣＶＤ法は、例えば、SiH4、NH3及びN2の
混合ガスを用いる。また、プラズマＣＶＤ法は、例えば、SiH4及びN2の混合ガス、又はSiH4及びNH3の混合ガスを用いてもよい。次いで、例えば、プラズマ酸化法により、電荷蓄
積膜７１上に表面酸化膜（図示せず）を形成してもよい。表面酸化膜の形成は必須ではなく、表面酸化膜の形成を省略してもよい。
図２９に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトランジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン７２を、半導体基板１１の上方に形成する。レジストパターン７２は、第２レジストパターンの一例である。レジストパターン７２の膜厚は、例えば、３００ｎｍ以上１０００ｎｍ以下程度である。レジストパターン７２の下や上に反射防止膜を形成してもよい。
図３０に示す工程について説明する。レジストパターン７２をマスクとして、高選択比
のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜７１をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜７１が除去される。図３０に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜７１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜７１が除去される。高選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。
高選択比のエッチング条件では、酸化膜に対する窒化膜の選択比を向上させるため、エッチングガスにO2を添加している。この場合、O2とレジストパターン７２とが反応することにより、レジストパターン７２がエッチングされ、レジストパターン７２が後退する。ただし、レジストパターン７２の膜厚は寸法的に余裕があるため、高選択比のエッチング条件で異方性ドライエッチングを行っても、メモリトランジスタ領域２を覆うレジストパターン７２は残存する。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン７２を除去する。
図３１に示す工程について説明する。例えば、ラジカル酸化法又はプラズマ酸化法により、トンネル酸化膜１６上及び電荷蓄積膜７１上に犠牲酸化膜７３を形成する。犠牲酸化膜７３は、第２酸化膜の一例である。犠牲酸化膜７３は、例えば、シリコン酸化膜である。ラジカル酸化法又はプラズマ酸化法で熱処理が行われることにより、半導体基板１１のダメージが回復する。また、半導体基板１１の傷ついた部分が、ラジカル酸化法又はプラズマ酸化法で酸化され、酸化された部分が、フッ酸を用いた後の工程において除去されることにより、半導体基板１１のダメージが回復する。例えば、図３０に示す工程や他の工程において、半導体基板１１がダメージを受けていた場合、ラジカル酸化法又はプラズマ酸化法で熱処理が行われることにより、半導体基板１１のダメージが回復する。また、熱処理が行われることにより、電荷蓄積膜７１のフッ酸に対するエッチングレートが減少する。
図３２に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン７４を、半導体基板１１の上方に形成する。レジストパターン７４は、第１レジストパターンの一例である。レジストパターン７４の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン７４は、ビット線方向と並行して延在する開口部を有する。レジストパターン７４は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
図３３に示す工程について説明する。レジストパターン７４をマスクとして、低選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜７１をエッチングする。これにより、メモリトランジスタ領域２における素子分離絶縁膜１２の上方の犠牲酸化膜７３と、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜７１とが除去される。図３３に示す工程における低選択比のエッチング条件による異方性ドライエッチングは、第１エッチングの一例である。電荷蓄積膜７１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜７１が除去される。
選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜７１及び犠牲酸化膜７３が除去されることにより、メモリトランジスタ領域２における電荷蓄積膜７１及び犠牲酸化膜７３が、ワード線方向において分離される。また、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去される。低選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。
レジストパターン７４の開口部は、素子分離絶縁膜１２の上方に位置しているため、電荷蓄積膜７１及び犠牲酸化膜７３が除去された後、素子分離絶縁膜１２は削られるが、半導体基板１１は削られない。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜７１を除去する際、半導体基板１１に対するダメージが抑止される。
低選択比のエッチング条件では、エッチングガスにO2を添加しない、又はエッチングガスに添加するO2の濃度を低くする。これにより、エッチングによるレジストパターン７４の後退が抑止される。例えば、CF4、Ar及びO2の混合ガスの場合、O2の濃度が、CF4の濃度以下であれば、エッチングによるレジストパターン７４の後退が抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン７４を除去する。
図３４に示す工程について説明する。フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６及び犠牲酸化膜７３を除去するとともに、メモリトランジスタ領域２における犠牲酸化膜７３を除去する。図３４に示す工程におけるフッ酸を用いたウェットエッチングは、第３エッチングの一例である。電荷蓄積膜７１上に表面酸化膜が形成されている場合、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６及び犠牲酸化膜７３と、メモリトランジスタ領域２における犠牲酸化膜７３及び表面酸化膜とが除去される。図３１に示す工程において熱処理が行われている。したがって、電荷蓄積膜７１のフッ酸に対するエッチングレートが減少しているため
、メモリトランジスタ領域２における電荷蓄積膜７１は除去されない。また、メモリトランジスタ領域２におけるトンネル酸化膜１６上には電荷蓄積膜７１が形成されているため、メモリトランジスタ領域２におけるトンネル酸化膜１６は除去されない。
図３５に示す工程について説明する。例えば、４００℃以上１１００℃以下程度の温度でＨ2のガス及びＯ2のガスを用いたラジカル酸化法により、酸化膜を形成する。酸化膜の膜厚は、例えば、５ｎｍ以上１５ｎｍ以下程度である。
この酸化膜の形成により、選択トランジスタ領域１における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２１が形成され、メモリトランジスタ領域２における電荷蓄積膜７１上にトップ酸化膜（上部絶縁膜）２２が形成される。ゲート酸化膜２１及びトップ酸化膜２２は、例えば、シリコン酸化膜である。また、この酸化膜の形成により、第１ロジック領域３における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２３が形成され、第２ロジック領域４における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２４が形成される。ゲート酸化膜２３、２４は、例えば、シリコン酸化膜である。更に、この酸化膜の形成により、メモリトランジスタ領域２における電荷蓄積膜７１の側壁が酸化される。
また、ラジカル酸化法に替えて、プラズマ酸化法により、酸化膜を形成してもよい。ラジカル酸化法又はプラズマ酸化法を用いるのは、同一工程により、半導体基板１１の表面及び電荷蓄積膜７１を酸化するためである。また、ラジカル酸化法又はプラズマ酸化法を用いることで、熱酸化法等の他の酸化法と比べて、電荷蓄積膜７１の酸化を容易に行うことができる。図３５に示す工程以降は、実施例１の図１１から図１８に示す工程と同様の工程を行う。実施例１の図１１から図１８に示す工程は、既に説明しているので、その説明は省略する。また、実施例３における選択トランジスタ５１の構造及びメモリトランジスタ５２の構造については、実施例１と同様であるので、その説明を省略する。
実施例３によれば、電荷蓄積膜７１が、ワード線方向において複数に分離されている。すなわち、隣接するメモリトランジスタ５２の電荷蓄積膜７１が分離しており、隣接するメモリトランジスタ５２の電荷蓄積膜７１同士が繋がっていない。また、メモリトランジスタ５２の電荷蓄積膜７１の側壁は酸化されており、電荷蓄積膜７１を覆うようにしてトップ酸化膜２２が形成されている。これにより、隣接するメモリトランジスタ５２の電荷蓄積膜７１における電荷の移動が抑止される。したがって、メモリトランジスタ５２の電荷蓄積膜７１に蓄積（保持）される電荷の変化が抑制され、データリテンションの悪化を抑止することができる。例えば、隣接するメモリトランジスタ５２の間隔が近い場合や、電荷の流動性の高い電荷蓄積膜７１が用いられた場合であっても、電荷蓄積膜７１に蓄積される電荷の変化が抑制され、データリテンションの悪化が抑止される。
実施例３を以下のように変形してもよい。以下の変形例１から変形例４を組み合わせて、実施例３に係る半導体装置の製造方法及び半導体装置に適用してもよい。
〈実施例３の変形例１〉
図２９及び図３０に示す工程の順序と、図３２及び図３３に示す工程の順序と、を入れ替えてもよい。すなわち、図２８に示す工程を行った後、図３２及び図３３に示す工程を行い、その後、図２９及び図３０に示す工程を行うようにしてもよい。
〈実施例３の変形例２〉
図３１に示す工程の順序と、図３２及び図３３に示す工程の順序と、を入れ替えてもよい。すなわち、図３０に示す工程を行った後、図３２及び図３３に示す工程を行い、その後、図３１に示す工程を行うようにしてもよい。
〈実施例３の変形例３〉
図３０に示す工程において、高選択比のエッチング条件で異方性ドライエッチングを行うことに替えて、フッ酸を用いたウェットエッチングを行うことにより、電荷蓄積膜７１をエッチングしてもよい。すなわち、図３０に示す工程において、レジストパターン７２をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜７１を除去してもよい。フッ酸を用いたウェットエッチングは、プラズマシリコン窒化膜のエッチングレートが速いため、フッ酸を用いたウェットエッチングにより、電荷蓄積膜７１を除去することが容易である。
〈実施例３の変形例４〉
図２８に示す工程において、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、ＣＶＤ法により、電荷蓄積膜７１を形成してもよい。この場合、電荷蓄積膜７１は、シリコン窒化膜である。電荷蓄積膜７１が、シリコン窒化膜である場合、図３１に示す工程において、ラジカル酸化法又はプラズマ酸化法で熱処理が行われても、電荷蓄積膜７１のフッ酸に対するエッチングレートはあまり変化しない。ただし、シリコン窒化膜のフッ酸に対するエッチングレートは遅いため、図３４に示す工程におけるフッ酸を用いたウェットエッチングの際、メモリトランジスタ領域２における電荷蓄積膜７１は除去されない。
〈実施例４〉
実施例４に係る半導体装置の製造方法及び半導体装置について説明する。実施例４では、フラッシュメモリ及びロジック回路を有する半導体装置を例として説明する。実施例４に係る半導体装置の製造方法において、半導体基板１１内にＮ型ウェル１４及びＰ型ウェル１５を形成し、閾値電圧を制御するための不純物を半導体基板１１にイオン注入する工程までは、実施例１の図１から図３に示す工程と同様の工程を行う。実施例１の図１から図３に示す工程は、既に説明しているので、その説明は省略する。
図３６〜図４５の各（Ａ）〜各（Ｃ）は、実施例３に係る半導体装置の製造工程を示す断面図であって、半導体装置の選択トランジスタ領域１及びメモリトランジスタ領域２の部分断面図である。図３６〜図４５の各（Ａ）は、図１の一点鎖線Ａ−Ａ’の断面に対応しており、図３６〜図４５の各（Ｂ）は、図１の一点鎖線Ｂ−Ｂ’の断面に対応しており、図３６〜図４５の各（Ｃ）は、図１の一点鎖線Ｃ−Ｃ’の断面に対応している。図３６〜図４５の各（Ｄ）及び各（Ｅ）は、実施例２に係る半導体装置の製造工程を示す断面図であって、半導体装置のロジック領域の部分断面図である。
図３６に示す工程について説明する。犠牲酸化膜１３を、フッ酸（ＨＦ）を用いたウェットエッチングで除去した後、半導体基板１１の表面にトンネル酸化膜（下部絶縁膜）１６を形成する。例えば、熱酸化法、ラジカル酸化法、プラズマ酸化法又はＣＶＤ法により、トンネル酸化膜１６を形成する。トンネル酸化膜１６は、例えば、シリコン酸化膜である。トンネル酸化膜１６の膜厚は、例えば、２ｎｍ以上１５ｎｍ以下程度である。次に、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、プラズマＣＶＤ法により、電荷蓄積膜８１を形成する。電荷蓄積膜８１は、第２膜の一例である。電荷蓄積膜８１は、例えば、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）である。電荷蓄積膜８１の膜厚は、例えば、５ｎｍ以上３０ｎｍ以下程度である。プラズマＣＶＤ法は、例えば、SiH4、NH3及びN2の
混合ガスを用いる。また、プラズマＣＶＤ法は、例えば、SiH4及びN2の混合ガス、又はSiH4及びNH3の混合ガスを用いてもよい。次いで、例えば、プラズマ酸化法により、電荷蓄
積膜８１上に表面酸化膜（図示せず）を形成してもよい。表面酸化膜の形成は必須ではなく、表面酸化膜の形成を省略してもよい。
図３７に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトラ
ンジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン８２を、半導体基板１１の上方に形成する。レジストパターン８２は、第２レジストパターンの一例である。レジストパターン８２の膜厚は、例えば、３００ｎｍ以上１０００ｎｍ以下程度である。レジストパターン８２の下や上に反射防止膜を形成してもよい。
図３８に示す工程について説明する。レジストパターン８２をマスクとして、高選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜８１をエッチングする。これにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜８１が除去される。図３８に示す工程における高選択比のエッチング条件による異方性ドライエッチングは、第２エッチングの一例である。電荷蓄積膜８１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜８１が除去される。高選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。トンネル酸化膜１６がエッチングストッパ膜として機能するため、エッチングがトンネル酸化膜１６で止まり、半導体基板１１に対するダメージが抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン８２を除去する。
図３９に示す工程について説明する。例えば、フォトリソグラフィにより、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上方が開口されたレジストパターン８３を、半導体基板１１の上方に形成する。レジストパターン８３は、第１レジストパターンの一例である。レジストパターン８３の下や上に反射防止膜を形成してもよい。選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、レジストパターン８３は、ビット線方向と並行して延在する開口部を有する。レジストパターン８３は、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２を除く他の部分、第１ロジック領域３及び第２ロジック領域４を覆っている。
図４０に示す工程について説明する。レジストパターン８３をマスクとして、低選択比のエッチング条件で異方性ドライエッチングを行うことにより、電荷蓄積膜８１をエッチングする。これにより、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜８１が除去される。図４０に示す工程における低選択比のエッチング条件による異方性ドライエッチングは、第１エッチングの一例である。電荷蓄積膜８１上に表面酸化膜が形成されている場合、表面酸化膜及び電荷蓄積膜８１が除去される。
選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２は、ビット線方向と並行して延在するようにして形成されている。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜８１が除去されることにより、メモリトランジスタ領域２における電荷蓄積膜８１が、ワード線方向において複数に分離される。また、選択トランジスタ領域１及びメモリトランジスタ領域２における素子分離絶縁膜１２の上部が部分的に除去される。低選択比のエッチング条件及びエッチングガスの種類は、実施例１と同様である。
レジストパターン８３の開口部は、素子分離絶縁膜１２の上方に位置しているため、電荷蓄積膜８１が除去された後、素子分離絶縁膜１２は削られるが、半導体基板１１は削られない。したがって、メモリトランジスタ領域２における素子分離絶縁膜１２上の電荷蓄積膜８１を除去する際、半導体基板１１に対するダメージが抑止される。
低選択比のエッチング条件では、エッチングガスにO2を添加しない、又はエッチングガ
スに添加するO2の濃度を低くする。これにより、エッチングによるレジストパターン８３の後退が抑止される。例えば、CF4、Ar及びO2の混合ガスの場合、O2の濃度が、CF4の濃度以下であれば、エッチングによるレジストパターン８３の後退が抑止される。次に、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン８３を除去する。
図４１に示す工程について説明する。例えば、窒素（N2）雰囲気中で、７５０℃程度、９０秒程度の条件で、アニールを行う。これに替えて、窒素雰囲気中で、８００℃程度、３０秒程度の条件で、アニールを行ってもよい。アニールを行うことに替えて、熱酸化法、ラジカル酸化法又はプラズマ酸化法を行ってもよい。アニール、熱酸化法、ラジカル酸化法又はプラズマ酸化法で熱処理を行うことにより、プラズマシリコン窒化膜のフッ酸に対するエッチングレートが減少する。
図４２に示す工程について説明する。フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６を除去する。電荷蓄積膜８１上に表面酸化膜が形成されている場合、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４におけるトンネル酸化膜１６及び表面酸化膜が除去される。図４１に示す工程において熱処理が行われている。したがって、電荷蓄積膜８１のフッ酸に対するエッチングレートが減少しているため、メモリトランジスタ領域２における電荷蓄積膜８１は除去されない。また、メモリトランジスタ領域２におけるトンネル酸化膜１６上には電荷蓄積膜８１が形成されているため、メモリトランジスタ領域２におけるトンネル酸化膜１６は除去されない。
図４３に示す工程について説明する。半導体基板１１の温度を高温にし、ラジカル酸化法又はプラズマ酸化法により、酸化膜を形成する。このように、高温で形成された酸化膜は、ＨＴＯ（High Temperature Oxide）とも呼ばれる。成膜ガスとして、ＴＥＯＳ(Tetraethyl Orthosilicate)ガスを用いてもよい。また、ラジカル酸化法又はプラズマ酸化法に替えて、ＣＶＤ法により、酸化膜を形成してもよい。この酸化膜の形成により、選択トランジスタ領域１における半導体基板１１の表面に酸化膜８４が形成される。また、この酸化膜の形成により、メモリトランジスタ領域２における電荷蓄積膜８１上にトップ酸化膜（上部絶縁膜）８５が形成され、メモリトランジスタ領域２における電荷蓄積膜８１の側壁に酸化膜が形成される。トップ酸化膜８５は、第３膜の一例である。更に、この酸化膜の形成により、第１ロジック領域３における半導体基板１１の表面及び第２ロジック領域４における半導体基板１１の表面に酸化膜８４が形成される。また、ＣＶＤ法を用いてこの酸化膜を形成した場合は、選択トランジスタ領域１、メモリトランジスタ領域２、第１ロジック領域３及び第２ロジック領域４における素子分離絶縁膜１２上にも酸化膜８４が形成される。酸化膜８４は、第１酸化膜の一例である。
図４４に示す工程について説明する。例えば、フォトリソグラフィにより、メモリトランジスタ領域２が覆われ、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４が開口されたレジストパターン８６を、半導体基板１１の上方に形成する。レジストパターン８６の下や上に反射防止膜を形成してもよい。次に、レジストパターン８６をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における酸化膜８４を除去する。次いで、例えば、硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）とを用いた薬液処理により、レジストパターン８６を除去する。
図４５に示す工程について説明する。例えば、４００℃以上１１００℃以下程度の温度でＨ2のガス及びＯ2のガスを用いたラジカル酸化法により、酸化膜を形成する。酸化膜の膜厚は、例えば、１ｎｍ以上１５ｎｍ以下程度である。
この酸化膜の形成により、選択トランジスタ領域１における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２１が形成される。ゲート酸化膜２１は、例えば、シリコン酸化膜である。また、この酸化膜の形成により、第１ロジック領域３における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２３が形成され、第２ロジック領域４における半導体基板１１の表面にゲート酸化膜（ゲート絶縁膜）２４が形成される。ゲート酸化膜２３、２４は、例えば、シリコン酸化膜である。また、ラジカル酸化法に替えて、プラズマ酸化法により、酸化膜を形成してもよい。図４５に示す工程以降は、実施例１の図１１から図１８に示す工程と同様の工程を行う。実施例１の図１１から図１８に示す工程は、既に説明しているので、その説明は省略する。また、実施例４における選択トランジスタ５１の構造及びメモリトランジスタ５２の構造については、実施例１と同様であるので、その説明を省略する。
実施例４によれば、電荷蓄積膜８１が、ワード線方向において複数に分離されている。すなわち、隣接するメモリトランジスタ５２の電荷蓄積膜８１が分離しており、隣接するメモリトランジスタ５２の電荷蓄積膜８１同士が繋がっていない。また、メモリトランジスタ５２の電荷蓄積膜８１の側壁は酸化されており、電荷蓄積膜８１を覆うようにしてトップ酸化膜８５が形成されている。これにより、隣接するメモリトランジスタ５２の電荷蓄積膜８１における電荷の移動が抑止される。したがって、メモリトランジスタ５２の電荷蓄積膜８１に蓄積（保持）される電荷の変化が抑制され、データリテンションの悪化を抑止することができる。例えば、隣接するメモリトランジスタ５２の間隔が近い場合や、電荷の流動性の高い電荷蓄積膜８１が用いられた場合であっても、電荷蓄積膜８１に蓄積される電荷の変化が抑制され、データリテンションの悪化が抑止される。
実施例４によれば、選択トランジスタ５１のゲート酸化膜２１の膜厚と、メモリトランジスタ５２のトップ酸化膜８５の膜厚とを、独立したものにすることができる。すなわち、実施例４によれば、選択トランジスタ５１のゲート酸化膜２１の膜厚と、メモリトランジスタ５２のトップ酸化膜８５の膜厚とを、異なる値に制御することができる。
実施例４を以下のように変形してもよい。以下の変形例１から変形例４を組み合わせて、実施例４に係る半導体装置の製造方法及び半導体装置に適用してもよい。
〈実施例４の変形例１〉
図３７及び図３８に示す工程の順序と、図３９及び図４０に示す工程の順序と、を入れ替えてもよい。すなわち、図３６に示す工程を行った後、図３９及び図４０に示す工程を行い、その後、図３７及び図３８に示す工程を行うようにしてもよい。
〈実施例４の変形例２〉
図３９及び図４０に示す工程の順序と、図４１に示す工程の順序と、を入れ替えてもよい。すなわち、図３８に示す工程を行った後、図４１に示す工程を行い、その後、図３９及び図４０に示す工程を行うようにしてもよい。
〈実施例４の変形例３〉
図３８に示す工程において、高選択比のエッチング条件で異方性ドライエッチングを行うことに替えて、フッ酸を用いたウェットエッチングを行うことにより、電荷蓄積膜８１をエッチングしてもよい。すなわち、図３８に示す工程において、レジストパターン８２をマスクとして、フッ酸を用いたウェットエッチングを行うことにより、選択トランジスタ領域１、第１ロジック領域３及び第２ロジック領域４における電荷蓄積膜８１を除去してもよい。フッ酸を用いたウェットエッチングは、プラズマシリコン窒化膜のエッチングレートが速いため、フッ酸を用いたウェットエッチングにより、電荷蓄積膜８１を除去することが容易である。
〈実施例４の変形例４〉
図３６に示す工程において、素子分離絶縁膜１２上及びトンネル酸化膜１６上に、ＣＶＤ法により、電荷蓄積膜８１を形成してもよい。この場合、電荷蓄積膜８１は、シリコン窒化膜である。電荷蓄積膜８１が、シリコン窒化膜である場合、図４１に示す工程において、アニール、熱酸化法、ラジカル酸化法又はプラズマ酸化法で熱処理が行われても、電荷蓄積膜８１のフッ酸に対するエッチングレートはあまり変化しない。ただし、シリコン窒化膜のフッ酸に対するエッチングレートは遅いため、図４２に示す工程におけるフッ酸を用いたウェットエッチングの際、メモリトランジスタ領域２における電荷蓄積膜８１は除去されない。
１ 選択トランジスタ領域
２ メモリトランジスタ領域
３ 第１ロジック領域
３Ａ、４Ａ Ｐ型ＭＯＳトランジスタ形成領域
３Ｂ、３Ｂ Ｎ型ＭＯＳトランジスタ形成領域
４ 第２ロジック領域
１１ 半導体基板
１２ 素子分離絶縁膜
１６ トンネル酸化膜
１７、６１、７１、８１ 電荷蓄積膜
１８、１９、２５、３５、６２、６３、７２、７４、８２、８３、８６ レジストパターン
２１、２３、２４、２６ ゲート酸化膜
２２、８５ トップ酸化膜
２７ ポリシリコン
３１、３２、３３、３４ ゲート電極
５１ 選択トランジスタ
５２ メモリトランジスタ
５３、５５ Ｐ型ＭＯＳトランジスタ
５４、５６ Ｎ型ＭＯＳトランジスタ
７３ 犠牲酸化膜
８４ 酸化膜

Claims (10)

  1. 半導体基板に素子分離絶縁膜を形成する工程と、
    前記半導体基板の表面に第１膜を形成する工程と、
    前記素子分離絶縁膜上及び前記第１膜上に第２膜を形成する工程と、
    第１領域を覆い、第２領域が開口された第２レジストパターンを形成する工程と、
    前記第２レジストパターンをマスクとして、第２エッチングを行うことにより、前記第２領域における前記第２膜を除去する工程と、
    前記第１領域における前記素子分離絶縁膜の上方が開口された第１レジストパターンを形成する工程と、
    前記第１レジストパターンをマスクとして、第１エッチングを行うことにより、前記第１領域における前記素子分離絶縁膜上の前記第２膜を除去し、前記第１領域における前記第２膜を複数に分離する工程と、
    第３エッチングを行うことにより、前記第２領域における前記第１膜を除去する工程と、
    同一工程により、前記第１領域における前記第２膜上に第３膜を形成すると共に、前記第２領域における前記半導体基板の表面に第４膜を形成する工程と、
    前記第１領域における前記第３膜上に第１ゲート電極を形成すると共に、前記第２領域における前記第４膜上に第２ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして、前記第２膜及び前記第３膜をパターニングすることにより、前記第１ゲート電極の下に、前記第１膜、前記第２膜及び前記第３膜を有する第１絶縁膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第２エッチングは、前記第２膜のエッチングレートが前記第１膜のエッチングレートより速いエッチング条件で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１膜を除去する工程の前に、熱処理を行う工程を備え、
    前記第２膜は、プラズマＣＶＤ法によって形成されたシリコン窒化膜であり、
    前記第２エッチング及び前記第３エッチングは、フッ酸を用いたウェットエッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１膜を除去する工程の前に、前記第１膜上及び前記第２膜上に第２酸化膜を形成する工程を備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第１エッチングは、前記第２膜のエッチングレートが前記第１膜のエッチングレートより遅いエッチング条件で行われることを特徴とする請求項１から４の何れか一項に記載の半導体装置の製造方法。
  6. 半導体基板に素子分離絶縁膜を形成する工程と、
    前記半導体基板の表面に第１膜を形成する工程と、
    前記素子分離絶縁膜上及び前記第１膜上に第２膜を形成する工程と、
    第１領域を覆い、第２領域が開口された第２レジストパターンを形成する工程と、
    前記第２レジストパターンをマスクとして、第２エッチングを行うことにより、前記第２領域における前記第２膜を除去する工程と、
    前記第１領域における前記素子分離絶縁膜の上方が開口された第１レジストパターンを形成する工程と、
    前記第１レジストパターンをマスクとして、第１エッチングを行うことにより、前記第１領域における前記素子分離絶縁膜上の前記第２膜を除去し、前記第１領域における前記第２膜を複数に分離する工程と、
    第３エッチングを行うことにより、前記第２領域における前記第１膜を除去する工程と、
    同一工程により、前記第１領域における前記第２膜上に第３膜を形成すると共に、前記第２領域における前記半導体基板の表面に第４膜を形成する工程と、
    前記第１領域を覆い、前記第２領域が開口された第３レジストパターンを形成する工程と、
    前記第３レジストパターンをマスクとして、第４エッチングを行うことにより、前記第２領域における前記第４膜を除去する工程と、
    前記第２領域における前記半導体基板の表面に第５膜を形成する工程と、
    前記第１領域における前記第３膜上に第１ゲート電極を形成すると共に、前記第２領域における前記第５膜上に第２ゲート電極を形成する工程と、
    前記第１ゲート電極をマスクとして、前記第２膜及び前記第３膜をパターニングすることにより、前記第１ゲート電極の下に、前記第１膜、前記第２膜及び前記第３膜を有する第１絶縁膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  7. 前記第２エッチングは、前記第２膜のエッチングレートが前記第１膜のエッチングレートより速いエッチング条件で行われることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１膜を除去する工程の前に、熱処理を行う工程を備え、
    前記第２膜は、プラズマＣＶＤ法によって形成されたシリコン窒化膜であり、
    前記第２エッチング及び前記第３エッチングは、フッ酸を用いたウェットエッチングであることを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記第２領域における前記第２膜を除去する工程の後、前記第２領域における前記第１
    膜を除去する工程の前に、前記第１膜上及び前記第２膜上に第２酸化膜を形成する工程を備えることを特徴とする請求項６から８の何れか一項に記載の半導体装置の製造方法。
  10. 前記第１エッチングは、前記第２膜のエッチングレートが前記第１膜のエッチングレートより遅いエッチング条件で行われることを特徴とする請求項６から９の何れか一項に記載の半導体装置の製造方法。
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