JP6188433B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関するものである。

特許文献１には、放射線撮像装置に関する技術が記載されている。この装置は、被写体からの放射線を電気信号に変換する変換素子と、電気信号を外部に転送する転送スイッチとを含む複数の画素が二次元状に配置されて成るセンサアレイを備えている。また、この装置は、センサアレイの各画素を行方向に接続する複数のゲート線と、各ゲート線に接続された各画素の電気信号を読み出すために、各ゲート線を駆動させるゲート駆動装置と、センサアレイの各画素を列方向に接続する複数の信号線と、各信号線に対応して設けられ、各転送スイッチから転送された電気信号を増幅して読み出す複数のアンプとを備えている。

特開２００７−５００５３号公報

固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチ回路（例えばトランジスタ）を介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチ回路が導通状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のスイッチ回路の導通状態を制御するための制御端子（例えばゲート端子）は、各行毎に配設された行選択用配線に接続されている。そして、シフトレジスタからの信号（行選択信号）が行選択用配線を介して各スイッチ回路の制御端子に与えられることにより、各画素からの電荷の読み出しが各行毎に行われる。

このような固体撮像装置において、各画素からの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかしながら、行選択用配線に断線等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。行選択用配線の故障による出力異常が例えば一行のみであれば、隣接する行の画素値を用いて当該行の出力値を補間することも可能である。しかし、このように隣接する複数行において出力異常が生じると、それらの行の出力値を補間することは難しくなる。

このような問題を解決するため、行選択用配線の両端にシフトレジスタを設けることも考えられる。そのような構成によれば、行選択用配線の或る箇所において断線が生じた場合であっても、該故障箇所の両側から行選択信号を供給することができ、各画素のスイッチ回路を好適に動作させることができる。しかし、行選択用配線の故障モードには、断線の他に、近隣の配線へのショートがある。行選択用配線が或る箇所において近隣の配線とショートした場合、シフトレジスタから行選択信号が供給されても（ショート発生地点の周辺では）行選択用配線の電位が所定の電位とならず、スイッチ回路が動作出来ずにフォトダイオードに電荷が蓄積され続けることとなる。従って、上記の問題が依然として残る。

本発明は、このような問題点に鑑みてなされたものであり、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供することを目的とする。

上述した課題を解決するために、本発明による固体撮像装置は、一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、各列毎に配設され、対応する列の画素に含まれる第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、各行毎に配設され、対応する行の画素に含まれる第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、各行毎に配設され、対応する行の画素に含まれる第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、第１及び第２のバッファの入力端に対して共通の行選択信号を提供するシフトレジスタ部とを備え、シフトレジスタ部は、行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の第１及び第２のバッファの入力端に接続されていることを特徴とする。

この固体撮像装置では、各画素毎に２つのスイッチ回路（第１のスイッチ回路、第２のスイッチ回路）が設けられている。これらのスイッチ回路は、一つのフォトダイオードと読出用配線との間において、互いに並列に接続されている。従って、フォトダイオードに蓄積された電荷は、２つのスイッチ回路を介して読出用配線へ流出する。また、２つのスイッチ回路の制御端子はそれぞれ別個の行選択用配線（第１の行選択用配線、第２の行選択用配線）に接続されている。これらの行選択用配線にはシフトレジスタ部から共通の行選択信号が提供されるので、２つのスイッチ回路は同じタイミングで開閉動作を行う。

上記の固体撮像装置によれば、第１及び第２の行選択用配線のうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素に行選択信号を提供することができ、少なくとも一つのスイッチ回路を好適に動作させることができる。従って、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができ、他の行の画素への電荷の溢れ出しが抑えられる。特に、上記の固体撮像装置では、第１及び第２の行選択用配線のそれぞれにバッファが設けられているので、第１及び第２の行選択用配線のうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号を伝達することができる。

また、固体撮像装置は、第１及び第２の行選択用配線が、画素間の領域に配設されていることを特徴としてもよい。これにより、各画素への光の入射を行選択用配線が妨げることを回避して、各画素への光入射効率を高めることができる。また、行選択用配線を各画素のフォトダイオードから遠ざけて、行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑えることができる。

また、固体撮像装置は、第１及び第２の行選択用配線のうち一方の行選択用配線が画素間の領域に配設されており、他方の行選択用配線が画素上に配設されていることを特徴としてもよい。これにより、２本の行選択用配線を互いに離して配設することができ、固体撮像装置を製造する際の歩留まりを高めることができる。この場合、他方の行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑える為、他方の行選択用配線と画素との間に、基準電位配線が配設されていると尚良い。

本発明による固体撮像装置によれば、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる。

固体撮像装置の構成を示す平面図である。 固体撮像装置の一部を拡大した平面図である。 図２のＩ−Ｉ線に沿った断面を示す側断面図である。 固体撮像装置の内部構成を示す図である。 画素、積分回路、及び保持回路の詳細な回路構成例を示す図である。 バッファの内部構成例を示す回路図である。 垂直シフトレジスタ部の詳細な構成を示す回路図である。 垂直シフトレジスタ部の動作を示すタイミングチャートである。 各信号のタイミングチャートである。 第１変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 第２変形例の構成を示す回路図である。 第３変形例として、垂直シフトレジスタ部の詳細な構成を示す回路図である。 第４変形例として、受光部の一部を拡大して示す平面図である。

以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられる。図１及び図２は、本実施形態における固体撮像装置１Ａの構成を示す図である。図１は固体撮像装置１Ａを示す平面図であり、図２は固体撮像装置１Ａの一部を拡大した平面図である。なお、図１及び図２には、理解を容易にするためＸＹＺ直交座標系を併せて示している。

図１に示されるように、固体撮像装置１Ａは、受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａを備えている。受光部２０、読出回路部４０、及び垂直シフトレジスタ部６０Ａは、シリコン基板１２の主面上に作製されている。垂直シフトレジスタ部６０Ａは、受光部２０に対してＸ軸方向に並んで配置されている。読出回路部４０は、受光部２０の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。

受光部２０は、複数の画素Ｐ_１，１〜Ｐ_Ｍ，ＮがＭ行及びＮ列（Ｍ，Ｎは２以上の整数）にわたって二次元配列されることにより構成されている。図２には、複数の画素Ｐ_１，１〜Ｐ_Ｍ，Ｎを代表して、６つの画素Ｐ_{ｍ，ｎ−１}、Ｐ_ｍ，ｎ、Ｐ_{ｍ，ｎ＋１}、Ｐ_{ｍ＋１，ｎ−１}、Ｐ_{ｍ＋１，ｎ}、及びＰ_{ｍ＋１，ｎ＋１}が示されている。例えば、画素Ｐ_ｍ，ｎは第ｍ行第ｎ列（ｍは１以上Ｍ以下の整数、ｎは１以上Ｎ以下の整数）に位置する画素である。図１及び図２において、列方向はＹ軸方向と一致し、行方向はＸ軸方向と一致する。受光部２０に含まれる画素Ｐ_１，１〜Ｐ_Ｍ，Ｎそれぞれは、トランジスタ２１及び２２、並びに一つのフォトダイオード２３を含んで構成されている。トランジスタ２１及び２２は、それぞれ本実施形態における第１及び第２のスイッチ回路である。トランジスタ２１及び２２は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。以下では、トランジスタ２１及び２２がＦＥＴであるものとして説明する。この場合、制御端子はゲートを意味する。トランジスタ２１及び２２がバイポーラトランジスタである場合には、制御端子はベースを意味する。

フォトダイオード２３は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。トランジスタ２１及び２２の一端（例えばこれらのソース領域）は、フォトダイオード２３と電気的に接続されている。なお、受光部２０の上には図示しないシンチレータが設けられている。シンチレータは、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。

固体撮像装置１Ａは、各行毎に配設されたＭ本の第１の行選択用配線ＱＡ_１〜ＱＡ_Ｍ（図２にはＱＡ_ｍ及びＱＡ_ｍ＋１を代表して示す）と、各行毎に配設されたＭ本の第２の行選択用配線ＱＢ_１〜ＱＢ_Ｍ（図２にはＱＢ_ｍ及びＱＢ_ｍ＋１を代表して示す）と、各列毎に配設された複数の読出用配線Ｒ_１〜Ｒ_Ｎ（図２にはＲ_ｎ−１、Ｒ_ｎ、及びＲ_ｎ＋１を代表して示す）とを更に備えている。第ｍ行の第１の行選択用配線ＱＡ_ｍは、対応する行の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに含まれるトランジスタ２１の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。また、第ｍ行の第２の行選択用配線ＱＢ_ｍは、対応する行の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに含まれるトランジスタ２２の開閉状態を制御するための制御端子（例えばゲート端子）と垂直シフトレジスタ部６０Ａとを互いに電気的に接続している。

垂直シフトレジスタ部６０Ａは、トランジスタ２１及び２２の開閉状態を各行毎に制御するための行選択信号を生成し、第ｍ行の行選択用配線ＱＡ_ｍ及びＱＢ_ｍに対して共通の行選択信号を提供する。第ｎ列の読出用配線Ｒ_ｎは、対応する列の画素Ｐ_１，ｎ〜Ｐ_Ｍ，ｎに含まれるトランジスタ２１及び２２の他端（例えばこれらのドレイン領域）と電気的に接続されている。行選択用配線ＱＡ_１〜ＱＡ_Ｍ及びＱＢ_１〜ＱＢ_Ｍ、並びに読出用配線Ｒ_１〜Ｒ_Ｎは、例えば金属からなる。

図３は、図２のＩ−Ｉ線に沿った断面を示す側断面図であって、受光部２０の断面構造を拡大して示している。図３に示されるように、シリコン基板１２の主面上の全面には、ｐ型ウェル層１４が設けられている。このｐ型ウェル層１４は、例えばシリコン基板１２の主面にｐ型不純物を注入することによって形成される。トランジスタ２１及び２２、並びにフォトダイオード２３は、このｐ型ウェル層１４の表面に形成されている。

フォトダイオード２３は、ｐ型ウェル層１４の表層付近に形成された高濃度ｎ型領域２３ａによって好適に構成される。すなわち、フォトダイオード２３は、入射光強度に応じた量の電荷を高濃度ｎ型領域２３ａにおいて発生し、その発生した電荷を高濃度ｎ型領域２３ａとｐ型ウェル層１４との接合容量部に蓄積する。

トランジスタ２１は、高濃度ｎ型半導体からなるソース領域２１ａ及びドレイン領域２１ｂを有する。ソース領域２１ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２１ａとドレイン領域２１ｂとの間のｐ型ウェル層１４上にはゲート電極２１ｃが設けられており、ゲート電極２１ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。

トランジスタ２１のドレイン領域２１ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ_１〜Ｒ_Ｎの分岐部２７が設けられている。ドレイン領域２１ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ_１〜Ｒ_Ｎと電気的に接続されている。

トランジスタ２１のゲート電極２１ｃは、当該行の行選択用配線ＱＡ_１〜ＱＡ_Ｍと電気的に接続されている。行選択用配線ＱＡ_１〜ＱＡ_Ｍは、互いに隣接する画素間の領域に配設されており、例えば本実施形態では、互いに隣接する画素間に設けられた画素分離領域１８上に配設されている。なお、画素分離領域１８は、例えば高濃度ｐ型半導体からなる。行選択用配線ＱＡ_１〜ＱＡ_Ｍと画素分離領域１８との間の層には基準電位配線１５が配設されており、この基準電位配線１５の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＡ_ｍ、基準電位配線１５の順に配置されている。また、この基準電位配線１５と画素分離領域１８とは、金属導体２４ｂを介して互いに電気的に接続されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１５の短手方向の幅は、行選択用配線ＱＡ_１〜ＱＡ_Ｍの同方向の幅よりも広い。

トランジスタ２２は、高濃度ｎ型半導体からなるソース領域２２ａ及びドレイン領域２２ｂを有する。ソース領域２２ａは、フォトダイオード２３の高濃度ｎ型領域２３ａと一体として形成されている。また、ソース領域２２ａとドレイン領域２２ｂとの間のｐ型ウェル層１４上にはゲート電極２２ｃが設けられており、ゲート電極２２ｃとｐ型ウェル層１４との間には絶縁膜１６が介在している。

トランジスタ２２のドレイン領域２２ｂ上には、金属導体２４ａおよび金属層２５ａ，２５ｂを介して、読出用配線Ｒ_１〜Ｒ_Ｎの分岐部２７が設けられている。ドレイン領域２２ｂは、金属導体２４ａ、金属層２５ａ及び２５ｂ、並びに分岐部２７を介して当該列の読出用配線Ｒ_１〜Ｒ_Ｎと電気的に接続されている。

トランジスタ２２のゲート電極２２ｃは、当該行の行選択用配線ＱＢ_１〜ＱＢ_Ｍと電気的に接続されている。行選択用配線ＱＢ_１〜ＱＢ_Ｍは画素上に配設されており、例えば第ｍ行の行選択用配線ＱＢ_ｍは、当該行の各画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに含まれるフォトダイオード２３の高濃度ｎ型領域２３ａの上に配設されている。行選択用配線ＱＢ_１〜ＱＢ_Ｍと高濃度ｎ型領域２３ａとの間の層には基準電位配線１９が配設されており、この基準電位配線１９の電位は基準電位（接地電位）に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線ＱＢ_ｍ、基準電位配線１９の順に配置されている。好ましくは、シリコン基板１２の厚さ方向から見た基準電位配線１９の短手方向の幅は、行選択用配線ＱＢ_１〜ＱＢ_Ｍの同方向の幅よりも広い。

上述した各配線は、絶縁層１７によって覆われている。また、絶縁層１７の上にはシンチレータ１３がシリコン基板１２の全面を覆うように設けられている。シンチレータ１３は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２３へ出力する。

続いて、固体撮像装置１Ａの回路構成について詳細に説明する。図４は、固体撮像装置１Ａの内部構成を示す図である。同図に示されるように、固体撮像装置１Ａは、Ｍ本の第１の行選択用配線ＱＡ_１〜ＱＡ_Ｍそれぞれに各出力端が接続されたＭ個の第１のバッファＢＡ_１〜ＢＡ_Ｍと、Ｍ本の第２の行選択用配線ＱＢ_１〜ＱＢ_Ｍそれぞれに各出力端が接続されたＭ個の第２のバッファＢＢ_１〜ＢＢ_Ｍとを備えている。そして、垂直シフトレジスタ部６０Ａは、画素Ｐ_１，１〜Ｐ_Ｍ，Ｎのトランジスタ２１，２２（図２を参照）の開閉状態を各行毎に制御するための行選択信号ＶＳ_１〜ＶＳ_Ｍを生成する。なお、この行選択信号ＶＳ_１〜ＶＳ_Ｍは、トランジスタ２１及び２２に対して共通の信号である。

垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ_１〜ＶＳ_Ｍを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢＡ_１〜ＢＡ_Ｍ及びＢＢ_１〜ＢＢ_Ｍの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳ_ｍを、第１のバッファＢＡ_ｍ及び第２のバッファＢＢ_ｍの各入力端に対して提供する。第１のバッファＢＡ_ｍからは、行選択信号ＶＳ_ｍに基づく行選択信号ＶＳＡ_ｍが出力される。第２のバッファＢＢ_ｍからは、行選択信号ＶＳ_ｍに基づく行選択信号ＶＳＢ_ｍが出力される。垂直シフトレジスタ部６０Ａにおいて、行選択信号ＶＳ_１〜ＶＳ_Ｍは順次に有意値とされる。

読出回路部４０は、各列毎に設けられたＮ個の積分回路４２と、Ｎ個の保持回路４４とを有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２それぞれは、読出用配線Ｒ_１〜Ｒ_Ｎそれぞれに接続された入力端を有しており、読出用配線Ｒ_１〜Ｒ_Ｎから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。また、Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６に接続されている。

Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ_１〜第Ｎ列選択用配線Ｕ_Ｎそれぞれを介して水平シフトレジスタ部６１に接続されている。

また、水平シフトレジスタ部６１は、列選択信号ＨＳ_１〜ＨＳ_ｎを、列選択用配線Ｕ_１〜Ｕ_ｎを介してＮ個の保持回路４４それぞれに提供する。列選択信号ＨＳ_１〜ＨＳ_ｎは順次に有意値とされる。また、Ｎ個の積分回路４２それぞれには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。Ｎ個の保持回路４４それぞれには、保持用配線４５を介して保持制御信号Ｈｄが提供される。

図５は、画素Ｐ_ｍ，ｎ、積分回路４２、及び保持回路４４の詳細な回路構成例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ_１，１〜Ｐ_Ｍ，Ｎを代表して第ｍ行第ｎ列の画素Ｐ_ｍ，ｎの回路図を示している。

図５に示されるように、画素Ｐ_ｍ，ｎのフォトダイオード２３のアノード端子は接地され、カソード端子は、トランジスタ２１，２２を介して読出用配線Ｒ_ｎに接続されている。画素Ｐ_ｍ，ｎのトランジスタ２１には、第１のバッファＢＡ_ｍから第１の選択用配線ＱＡ_ｍを介して選択信号ＶＳＡ_ｍが提供される。選択信号ＶＳＡ_ｍは、第ｍ行のＮ個の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに含まれるトランジスタ２１の開閉動作を指示する。また、画素Ｐ_ｍ，ｎのトランジスタ２２には、第２のバッファＢＢ_ｍから第２の選択用配線ＱＢ_ｍを介して選択信号ＶＳＢ_ｍが提供される。選択信号ＶＳＢ_ｍは、第ｍ行のＮ個の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに含まれるトランジスタ２２の開閉動作を指示する。

選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍが非有意値（トランジスタ２１，２２の制御端子のオフ電圧）であるとき、フォトダイオード２３において発生した電荷は、読出用配線Ｒ_ｎへ出力されることなくフォトダイオード２３の接合容量部に蓄積される。一方、選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍが有意値（トランジスタ２１，２２の制御端子のオン電圧）であるとき、トランジスタ２１，２２が接続状態となる。このとき、フォトダイオード２３の接合容量部に蓄積されていた電荷は、トランジスタ２１，２２を経て読出用配線Ｒ_ｎへ出力される。画素Ｐ_ｍ，ｎのフォトダイオード２３から出力された電荷は、読出用配線Ｒ_ｎを通って積分回路４２へ送られる。なお、選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍは互いに共通の選択信号ＶＳ_ｍから生成されているので、それらの非有意値／有意値の切り替えタイミングは互いに一致している。

積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒ_ｎに接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。

リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。

保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、第ｎ列選択用配線Ｕ_ｎを介して第ｎ列選択信号ＨＳ_ｎが与えられる。選択信号ＨＳ_ｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。

例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択信号ＨＳ_ｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。

図６は、バッファＢＡ_ｍ及びＢＢ_ｍの内部構成例を示す回路図である。バッファＢＡ_ｍ及びＢＢ_ｍは、入力信号を低インピーダンスで出力するインピーダンス変換器であって、電源電圧の供給を受けて、入力信号（選択信号ＶＳｍ）の大きさに関わらず、電源電圧に相当する出力信号（選択信号ＶＳＡ_ｍ，ＶＳＢ_ｍ）を生成する。例えば、図６に示されたバッファＢＡ_ｍ及びＢＢ_ｍは、２段の増幅回路Ｂ１，Ｂ２を含んでおり、増幅回路Ｂ１，Ｂ２はそれぞれＣＭＯＳインバータによって構成されている。

具体的には、増幅回路Ｂ１，Ｂ２はそれぞれ２つのＭＯＳ型ＦＥＴ（ｐ−ＭＯＳＦＥＴ５１、ｎ−ＭＯＳＦＥＴ５２）を含んで構成されている。ｐ−ＭＯＳＦＥＴ５１のドレイン端子と、ｎ−ＭＯＳＦＥＴ５２のドレイン端子とは互いに接続されており、ｐ−ＭＯＳＦＥＴ５１のソース端子は正の電源電位Ｖｄｄに接続されており、ｎ−ＭＯＳＦＥＴ５２のソース端子は負の電源電位Ｖｓｓに接続されている。増幅回路Ｂ１のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のゲート端子には、選択信号ＶＳ_ｍが入力される。増幅回路Ｂ２のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のゲート端子には、増幅回路Ｂ１のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のドレイン端子が接続されている。そして、増幅回路Ｂ２のｐ−ＭＯＳＦＥＴ５１及びｎ−ＭＯＳＦＥＴ５２のドレイン端子からの信号が、選択信号ＶＳＡ_ｍ，ＶＳＢ_ｍとして出力される。

第１の行選択用配線ＱＡ_１〜ＱＡ_Ｍ、および第２の行選択用配線ＱＢ_１〜ＱＢ_Ｍは容量、抵抗共に大きい。従って、所定の時間内に選択信号ＶＳＡ_ｍ，ＶＳＢ_ｍの電圧値を切り替えるためには、バッファＢＡ_ｍ及びＢＢ_ｍが大きな電流出力を可能とすることが望ましい。上記のようなＣＭＯＳインバータは、出力インピーダンスが低いので、ＣＭＯＳインバータを増幅回路Ｂ１，Ｂ２に適用することにより、大きな電流出力が可能なバッファＢＡ_ｍ及びＢＢ_ｍを好適に実現できる。

図７は、本実施形態の垂直シフトレジスタ部６０Ａの詳細な構成を示す回路図である。図７に示されるように、垂直シフトレジスタ部６０Ａは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯ_１〜ＬＯ_Ｍ（図にはＬＯ_１〜ＬＯ_４を代表して示す）とを有している。

シフトレジスタアレイ４１は、Ｍ個のシフトレジスタ回路４３が直列に接続されることによって構成されている。これらのシフトレジスタ回路４３は、各行毎に一つずつ配置されている。シフトレジスタ回路４３は、例えば図３に示されたトランジスタ２１，２２と同様の構造を有する複数のＦＥＴによって構成されている。各シフトレジスタ回路４３にはクロック配線Ｌｃが接続されており、一定周期のクロック信号ｃｌｋがクロック配線Ｌｃから各シフトレジスタ回路４３に提供される。

Ｍ個の論理回路ＬＯ_１〜ＬＯ_Ｍは各行に対応して配置されており、第ｍ行の論理回路ＬＯ_ｍの出力端は、各行毎に一つずつ設けられた信号出力端６２を介して、前述したバッファＢＡ_ｍ及びＢＢ_ｍの入力端に接続されている。また、論理回路ＬＯ_１〜ＬＯ_Ｍの一方の入力端にはイネーブル配線Ｅｎが接続されており、制御入力信号ｅｎａｂｌｅがイネーブル配線Ｅｎから論理回路ＬＯ_１〜ＬＯ_Ｍに提供される。論理回路ＬＯ_１〜ＬＯ_Ｍそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。

Ｍ個の論理回路ＬＯ_１〜ＬＯ_Ｍそれぞれは、制御入力信号ｅｎａｂｌｅと、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１〜Ｓｏｕｔ_Ｍとが共に有意値であるときに、トランジスタ２１，２２を閉じるように行選択信号ＶＳ_１〜ＶＳ_Ｍそれぞれを出力する。例えば、制御入力信号ｅｎａｂｌｅの有意値がハイレベルであり、シフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１〜Ｓｏｕｔ_Ｍの有意値がハイレベルである場合には、第ｍ行の論理回路ＬＯ_ｍは、制御入力信号ｅｎａｂｌｅと、シフトレジスタ回路４３からの出力信号Ｓｏｕｔ_ｍとの論理積（ＡＮＤ）を出力する。なお、図７ではＡＮＤ回路を表す記号でもって論理回路ＬＯ_１〜ＬＯ_Ｍが図示されているが、論理回路ＬＯ_１〜ＬＯ_Ｍは他の種々の論理回路の組み合わせによって構成されてもよい。

図８は、本実施形態の垂直シフトレジスタ部６０Ａの動作を示すタイミングチャートである。図８には、上から順に、（ａ）スタート信号Ｓｔａｒｔ、（ｂ）クロック信号ｃｌｋ、（ｃ）第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１、（ｄ）第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_２、（ｅ）第３行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_３、（ｆ）第４行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_４、（ｇ）制御入力信号ｅｎａｂｌｅ、（ｈ）第１行選択信号ＶＳＡ_１、（ｉ）第１行選択信号ＶＳＢ_１、（ｊ）第２行選択信号ＶＳＡ_２、（ｋ）第２行選択信号ＶＳＢ_２、（ｌ）第３行選択信号ＶＳＡ_３、（ｍ）第３行選択信号ＶＳＢ_３、（ｎ）第４行選択信号ＶＳＡ_４、（ｏ）第４行選択信号ＶＳＢ_４がそれぞれ示されている。

まず、時刻ｔ_１０から時刻ｔ_１３までの期間、スタート信号Ｓｔａｒｔがハイレベルとされる。この間に、クロック信号ｃｌｋが立ち上がると、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１が立ち上がる（時刻ｔ_１１）。この出力信号Ｓｏｕｔ_１は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ_１５）。そして、出力信号Ｓｏｕｔ_１がハイレベルである時刻ｔ_１１から時刻ｔ_１５までの間に含まれる所定の期間内（時刻ｔ_１２〜ｔ_１４）に、制御入力信号ｅｎａｂｌｅがハイレベルとされる。これにより、第１行選択信号ＶＳＡ_１及びＶＳＢ_１がハイレベルとなって、第１行の各画素Ｐ_１，１〜Ｐ_１，Ｎに含まれるトランジスタ２１及び２２が導通状態となる。

また、第１行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１が下がると同時に、第２行のシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_２が立ち上がる（時刻ｔ_１５）。この出力信号Ｓｏｕｔ_２は、次のクロック信号ｃｌｋの立ち上がりに応じて下がる（時刻ｔ_１８）。そして、出力信号Ｓｏｕｔ_２がハイレベルである時刻ｔ_１５から時刻ｔ_１８までの間に含まれる所定の期間内（時刻ｔ_１６〜ｔ_１７）に、制御入力信号ｅｎａｂｌｅが再びハイレベルとされる。これにより、第２行選択信号ＶＳＡ_２及びＶＳＢ_２がハイレベルとなって、第２行の各画素Ｐ_２，１〜Ｐ_２，Ｎに含まれるトランジスタ２１及び２２が接続状態となる。以降、第２行と同様の動作によって、第３行以降の選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍが順次ハイレベルとなり、各画素に含まれるトランジスタ２１及び２２が各行毎に順次接続状態となる。

以上の構成を備える本実施形態の固体撮像装置１Ａは、次のように動作する。図９は、各信号のタイミングチャートである。図９には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択信号ＶＳＡ_１、（ｃ）第１行選択信号ＶＳＢ_１、（ｄ）第２行選択信号ＶＳＡ_２、（ｅ）第２行選択信号ＶＳＢ_２、（ｆ）第Ｍ行選択信号ＶＳＡ_Ｍ、（ｇ）第Ｍ行選択信号ＶＳＢ_Ｍ、（ｈ）保持制御信号Ｈｄ、及び（ｉ）第１列選択信号ＨＳ_１〜第Ｎ列選択信号ＨＳ_Ｎがそれぞれ示されている。

図９に示されるように、まず、時刻ｔ_２０から時刻ｔ_２１までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。

時刻ｔ_２１より後の時刻ｔ_２２から時刻ｔ_２３までの期間、図８に示された動作によって第１行選択信号ＶＳＡ_１及びＶＳＢ_１がハイレベルとされる。これにより、第１行の画素Ｐ_１，１〜Ｐ_１，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ_１，１〜Ｐ_１，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ_１〜Ｒ_Ｎを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻ｔ_２３ののち、第１行の画素Ｐ_１，１〜Ｐ_１，Ｎそれぞれのトランジスタ２１，２２は非接続状態とされる。

そして、時刻ｔ_２３より後の時刻ｔ_２４から時刻ｔ_２５までの期間、保持制御信号Ｈｄがハイレベルとされ、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。

続いて、時刻ｔ_２５より後の時刻ｔ_２６から時刻ｔ_２７までの期間、水平シフトレジスタ部６１が第１列選択信号ＨＳ_１〜第Ｎ列選択信号ＨＳ_Ｎを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次に電圧出力用配線４８へ出力される。また、この間、リセット制御信号ＲＥがハイレベルとされ、積分回路４２の容量素子４２ｂが放電される。

続いて、時刻ｔ_２７より後の時刻ｔ_２８から時刻ｔ_２９までの期間、第２行選択信号ＶＳＡ_２及びＶＳＢ_２がハイレベルとされる。これにより、第２行の画素Ｐ_２，１〜Ｐ_２，Ｎにおいてトランジスタ２１，２２が接続状態となり、画素Ｐ_２，１〜Ｐ_２，Ｎそれぞれのフォトダイオード２３において蓄積された電荷が読出用配線Ｒ_１〜Ｒ_Ｎを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。以降、第１行と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線４８へ出力される。こうして、受光部２０からの一つの撮像フレーム分の画像データの読み出しが完了する。

以上に説明した本実施形態の固体撮像装置１Ａによって得られる効果について説明する。先に述べたように、各画素Ｐ_１，１〜Ｐ_Ｍ，Ｎからの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかし、従来の固体撮像装置では、行選択用配線にショート等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。特に、図３に示されたような金属配線の積層構造、すなわち基準電位線を形成するための第１層、行選択用配線を形成するための第２層、および読出用配線を形成するための第３層が積層された構造を固体撮像装置が備える場合には、第１層の基準電位線と第２層の行選択用配線とが互いにショートするおそれがある。

上記の課題に対し、この固体撮像装置１Ａでは、各画素Ｐ_１，１〜Ｐ_Ｍ，Ｎ毎に２つのスイッチ回路（トランジスタ２１及び２２）が設けられている。そして、第ｎ列の画素Ｐ_１，ｎ〜Ｐ_Ｍ，ｎのトランジスタ２１及び２２は、フォトダイオード２３と読出用配線Ｒ_ｎとの間において、互いに並列に接続されている。従って、フォトダイオード２３に蓄積された電荷は、トランジスタ２１及び２２を介して読出用配線Ｒ_ｎへ流出する。また、第ｍ行の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎのトランジスタ２１及び２２の制御端子は、それぞれ別個の行選択用配線ＱＡ_ｍ及びＱＢ_ｍに接続されている。これらの行選択用配線ＱＡ_ｍ及びＱＢ_ｍそれぞれには、垂直シフトレジスタ部６０Ａから共通の行選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍそれぞれが提供されるので、トランジスタ２１及び２２は同じタイミングで開閉動作を行う。

このような固体撮像装置１Ａによれば、行選択用配線ＱＡ_ｍ及びＱＢ_ｍのうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎに行選択信号ＶＳＡ_ｍまたはＶＳＢ_ｍを提供することができ、少なくとも一つのトランジスタ２１または２２を好適に動作させることができる。従って、一方の行選択用配線ＱＡ_ｍまたはＱＢ_ｍが故障した場合であっても、各画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎの電荷を読み出すことができ、隣接する他の行の画素へ電荷が溢れてしまうことを効果的に防ぐことができる。特に、本実施形態の固体撮像装置１Ａでは、行選択用配線ＱＡ_ｍ及びＱＢ_ｍそれぞれにバッファＢＡ_ｍ及びＢＢ_ｍそれぞれが設けられているので、行選択用配線ＱＡ_ｍ及びＱＢ_ｍのうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号ＶＳＡ_ｍまたはＶＳＢ_ｍを伝達することができる。なお、行選択用配線ＱＡ_ｍ及びＱＢ_ｍの両方が同時にショートする場合は、確率的に極めて低いため殆ど問題とはならない。

また、図２及び図３に示されたように、行選択用配線ＱＡ_ｍ及びＱＢ_ｍのうち一方の行選択用配線ＱＡ_ｍが画素間の領域に配設され、他方の行選択用配線ＱＢ_ｍが画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎ上に配設されてもよい。これにより、行選択用配線ＱＡ_ｍ及びＱＢ_ｍを互いに離して配設することができ、固体撮像装置１Ａを製造する際の歩留まりを高めることができる。また、後述する第４変形例と異なり、行選択用配線ＱＡ_ｍ及びＱＢ_ｍを同一の層内に形成することが可能となる。このように一方の行選択用配線ＱＡ_ｍが画素間の領域に配設され、他方の行選択用配線ＱＢ_ｍが画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎ上に配設される場合には、他方の行選択用配線ＱＢ_ｍの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑える為、本実施形態のように、他方の行選択用配線ＱＢ_ｍと画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎとの間に、基準電位配線１９が配設されていることが望ましい。なお、本実施形態では行選択用配線ＱＢ_ｍによって各画素の一部分が覆われるので、開口率が僅かに低下する。しかし、例えば一辺１００μｍ角以上の画素サイズであれば、開口率の低下は３％程度と軽微であるため、殆ど問題にはならない。

（第１の変形例）
図１０は、上記実施形態の第１変形例として、垂直シフトレジスタ部６０Ｂの詳細な構成を示す回路図である。図１０に示されるように、垂直シフトレジスタ部６０Ｂは、シフトレジスタアレイ４１と、Ｍ個の論理回路ＬＯＡ_１〜ＬＯＡ_Ｍ（図にはＬＯＡ_１〜ＬＯＡ_４を代表して示す）と、Ｍ個の論理回路ＬＯＢ_１〜ＬＯＢ_Ｍ（図にはＬＯＢ_１〜ＬＯＢ_４を代表して示す）とを有している。なお、シフトレジスタアレイ４１の構成は、前述した実施形態と同様である。

Ｍ個の論理回路ＬＯＡ_１〜ＬＯＡ_Ｍは各行に対応して配置されており、第ｍ行の論理回路ＬＯＡ_ｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち一方を介して、バッファＢＡ_ｍの入力端に接続されている。Ｍ個の論理回路ＬＯＢ_１〜ＬＯＢ_Ｍもまた各行に対応して配置されており、第ｍ行の論理回路ＬＯＢ_ｍの出力端は、各行毎に２つずつ設けられた信号出力端６３のうち他方を介して、バッファＢＢ_ｍの入力端に接続されている。

論理回路ＬＯＡ_１〜ＬＯＡ_Ｍの一方の入力端には第１のイネーブル配線Ｅｎ_Ａが接続されており、第１の制御入力信号ｅｎａｂｌｅ_１がイネーブル配線Ｅｎ_Ａから論理回路ＬＯＡ_１〜ＬＯＡ_Ｍに提供される。論理回路ＬＯＡ_１〜ＬＯＡ_Ｍそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ_１〜ＬＯＢ_Ｍの一方の入力端には第２のイネーブル配線Ｅｎ_Ｂが接続されており、第２の制御入力信号ｅｎａｂｌｅ_２がイネーブル配線Ｅｎ_Ｂから論理回路ＬＯＢ_１〜ＬＯＢ_Ｍに提供される。論理回路ＬＯＢ_１〜ＬＯＢ_Ｍそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路４３の出力端が接続されている。

論理回路ＬＯＡ_１〜ＬＯＡ_Ｍそれぞれは、制御入力信号ｅｎａｂｌｅ_１と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１〜Ｓｏｕｔ_Ｍとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ_１〜ＶＳＡ_Ｍそれぞれを出力する。同様に、論理回路ＬＯＢ_１〜ＬＯＢ_Ｍそれぞれは、制御入力信号ｅｎａｂｌｅ_２と、対応するシフトレジスタ回路４３からの出力信号Ｓｏｕｔ_１〜Ｓｏｕｔ_Ｍとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ_１〜ＶＳＢ_Ｍそれぞれを出力する。なお、図１０ではＡＮＤ回路を表す記号でもって論理回路ＬＯＡ_１〜ＬＯＡ_Ｍ及びＬＯＢ_１〜ＬＯＢ_Ｍが図示されているが、論理回路ＬＯＡ_１〜ＬＯＡ_Ｍ及びＬＯＢ_１〜ＬＯＢ_Ｍは他の種々の論理回路の組み合わせによって構成されてもよい。

この垂直シフトレジスタ部６０Ｂの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、第１及び第２の制御入力信号ｅｎａｂｌｅ_１，ｅｎａｂｌｅ_２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。

上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｂを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。

（第２の変形例）
図１１は、上記実施形態の第２変形例の構成を示す回路図である。本変形例では、上記実施形態と異なり、各行毎に一つのバッファが設けられている。具体的には、この固体撮像装置は、Ｍ本の第１の行選択用配線ＱＡ_１〜ＱＡ_Ｍそれぞれと、Ｍ本の第２の行選択用配線ＱＢ_１〜ＱＢ_Ｍそれぞれとの双方に各出力端が接続されたＭ個のバッファＢ_１〜Ｂ_Ｍを備えている。

垂直シフトレジスタ部６０Ａは、行選択信号ＶＳ_１〜ＶＳ_Ｍを出力するために各行毎に一つずつ設けられたＭ個の信号出力端６２を有しており、各信号出力端６２が、対応する行のバッファＢ_１〜Ｂ_Ｍの入力端に接続されている。そして、垂直シフトレジスタ部６０Ａは、第ｍ行の行選択信号ＶＳ_ｍを、バッファＢＡ_ｍの入力端に対して提供する。バッファＢＡ_ｍからの出力信号は、行選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍとして、行選択用配線ＱＡ_ｍ及びＱＢ_ｍに提供される。

本変形例のように、各行毎に一つのバッファを設け、その出力信号を分岐して行選択信号ＶＳＡ_ｍ及びＶＳＢ_ｍとした場合であっても、上記実施形態と同様の効果を好適に奏することができる。但し、上記実施形態のように、各行選択用配線ＱＡ_ｍ及びＱＢ_ｍ毎にバッファを設けると、一方の行選択用配線のショート故障による他方の行選択用配線への影響が更に低減される。従って、上記実施形態の形態がより好ましい。

（第３の変形例）
図１２は、上記実施形態の第３変形例として、垂直シフトレジスタ部６０Ｃの詳細な構成を示す回路図である。本変形例の垂直シフトレジスタ部６０Ｃと第１変形例の垂直シフトレジスタ部６０Ｂとは、以下の点で異なっている。

図１２に示されるように、本変形例の垂直シフトレジスタ部６０Ｃは、第１変形例におけるシフトレジスタアレイ４１に代えて、第１のシフトレジスタアレイ４１Ａと、第２のシフトレジスタアレイ４１Ｂとを有している。シフトレジスタアレイ４１Ａは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ_１が接続されており、一定周期のクロック信号ｃｌｋ_１がクロック配線Ｌｃ_１から各シフトレジスタ回路４３に提供される。また、シフトレジスタアレイ４１Ｂは、各行毎に一つずつ配置されたＭ個のシフトレジスタ回路４３が直列に接続されることによって構成されており、各シフトレジスタ回路４３にはクロック配線Ｌｃ_２が接続されており、一定周期のクロック信号ｃｌｋ_２がクロック配線Ｌｃ_２から各シフトレジスタ回路４３に提供される。なお、好ましくは、クロック信号ｃｌｋ_１及びｃｌｋ_２は互いに同じ周期のクロック信号であり、同タイミングで動作する。

論理回路ＬＯＡ_１〜ＬＯＡ_Ｍの一方の入力端には第１のイネーブル配線Ｅｎ_Ａが接続されており、第１の制御入力信号ｅｎａｂｌｅ_１がイネーブル配線Ｅｎ_Ａから論理回路ＬＯＡ_１〜ＬＯＡ_Ｍに提供される。論理回路ＬＯＡ_１〜ＬＯＡ_Ｍそれぞれの他方の入力端には、第１のシフトレジスタアレイ４１Ａの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。また、論理回路ＬＯＢ_１〜ＬＯＢ_Ｍの一方の入力端には第２のイネーブル配線Ｅｎ_Ｂが接続されており、第２の制御入力信号ｅｎａｂｌｅ_２がイネーブル配線Ｅｎ_Ｂから論理回路ＬＯＢ_１〜ＬＯＢ_Ｍに提供される。論理回路ＬＯＢ_１〜ＬＯＢ_Ｍそれぞれの他方の入力端には、第２のシフトレジスタアレイ４１Ｂの当該行に対応するシフトレジスタ回路４３の出力端が接続されている。

論理回路ＬＯＡ_１〜ＬＯＡ_Ｍそれぞれは、制御入力信号ｅｎａｂｌｅ_１と、対応するシフトレジスタ回路４３からの出力信号ＳＡｏｕｔ_１〜ＳＡｏｕｔ_Ｍとが共に有意値であるときに、トランジスタ２１を閉じるように行選択信号ＶＳＡ_１〜ＶＳＡ_Ｍそれぞれを出力する。同様に、論理回路ＬＯＢ_１〜ＬＯＢ_Ｍそれぞれは、制御入力信号ｅｎａｂｌｅ_２と、対応するシフトレジスタ回路４３からの出力信号ＳＢｏｕｔ_１〜ＳＢｏｕｔ_Ｍとが共に有意値であるときに、トランジスタ２２を閉じるように行選択信号ＶＳＢ_１〜ＶＳＢ_Ｍそれぞれを出力する。

この垂直シフトレジスタ部６０Ｃの動作は、図８に示された垂直シフトレジスタ部６０Ａの動作と同じである。但し、シフトレジスタアレイ４１Ａ，４１Ｂそれぞれに入力されるスタート信号Ｓｔａｒｔ_１，Ｓｔａｒｔ_２の信号波形は、図８（ａ）のスタート信号Ｓｔａｒｔの信号波形と同じ波形とされるとよい。また、クロック信号ｃｌｋ_１，ｃｌｋ_２の信号波形は、図８（ｂ）のクロック信号ｃｌｋの信号波形と同じ波形とされるとよい。また、第１及び第２の制御入力信号ｅｎａｂｌｅ_１，ｅｎａｂｌｅ_２の信号波形は、図８（ｇ）の制御入力信号ｅｎａｂｌｅの信号波形と同じ波形とされるとよい。

上記実施形態では、垂直シフトレジスタ部６０Ａに代えて、本変形例の垂直シフトレジスタ部６０Ｃを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。

（第４の変形例）
図１３は、上記実施形態の第４変形例として、受光部の一部を拡大して示す平面図である。図１３に示されるように、本変形例では、上記実施形態と異なり、行選択用配線ＱＡ_１〜ＱＡ_ＭおよびＱＢ_１〜ＱＢ_Ｍの双方が、画素間の領域に配設されている。具体的には、第ｍ行の行選択用配線ＱＡ_ｍおよびＱＢ_ｍが、第ｍ行の画素Ｐ_ｍ，１〜Ｐ_ｍ，Ｎと、第（ｍ＋１）行の画素Ｐ_{ｍ＋１，１}〜Ｐ_{ｍ＋１，Ｎ}との間に配設されている。

本変形例のこのような構成によれば、各画素Ｐ_１，１〜Ｐ_Ｍ，Ｎへの光の入射を行選択用配線ＱＡ_１〜ＱＡ_ＭまたはＱＢ_１〜ＱＢ_Ｍが妨げることを回避して、各画素Ｐ_１，１〜Ｐ_Ｍ，Ｎへの光入射効率を高めることができる。また、行選択用配線ＱＡ_１〜ＱＡ_Ｍ及びＱＢ_１〜ＱＢ_Ｍを各画素Ｐ_１，１〜Ｐ_Ｍ，Ｎのフォトダイオード２３から遠ざけて、行選択用配線ＱＡ_１〜ＱＡ_Ｍ及びＱＢ_１〜ＱＢ_Ｍの電圧変動に起因するフォトダイオード２３内での電荷量の変動を小さく抑えることができる。

なお、行選択用配線ＱＡ_１〜ＱＡ_Ｍと、行選択用配線ＱＢ_１〜ＱＢ_Ｍとは、互いに積層方向に並んで配設されてもよい。例えば、行選択用配線ＱＢ_１〜ＱＢ_Ｍを含む配線層が、行選択用配線ＱＡ_１〜ＱＡ_Ｍを含む配線層の上に追加されてもよい。これにより、行選択用配線ＱＢ_１〜ＱＢ_Ｍと基準電位線との間隔が広がり、行選択用配線ＱＢ_１〜ＱＢ_Ｍと基準電位線とがショートする確率を低減することができる。

本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に示された受光部は、ガラス基板上に多結晶シリコンやアモルファスシリコンが成膜された構成を備えてもよい。この場合、トランジスタ２１，２２は薄膜トランジスタによって好適に実現される。或いは、受光部は、単結晶シリコン基板上に作製されてもよい。

また、上記実施形態では同一行の２本の行選択配線ＱＡ_ｍ，ＱＢ_ｍに対して行選択信号ＶＳＡ_ｍ，ＶＳＢ_ｍを同一のタイミングで入力するが、第１変形例及び第３変形例では、同一行の２本の行選択配線ＱＡ_ｍ，ＱＢ_ｍに対して行選択信号ＶＳＡ_ｍ，ＶＳＢ_ｍの少なくとも一部が同一のタイミングで入力されてもよいし、互いに異なるタイミングで入力されてもよい。

（付記）
上記の実施形態、第１〜第３変形例を全て包含する固体撮像装置は、
一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２の行選択用配線に対して前記行選択信号を提供するシフトレジスタ部と
を備えることを特徴とする。

また、上記の第１及び第３の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと
を更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に２つずつ設けられた（２×Ｍ）個の信号出力端を有しており、各行において、２つの前記信号出力端のうち一方の前記信号出力端が前記第１のバッファの入力端に接続されており、他方の前記信号出力端が前記第２のバッファの入力端に接続されていることを特徴とする。

また、上記の第２の変形例を包含する固体撮像装置は、
前記Ｍ本の第１の行選択用配線それぞれと、前記Ｍ本の第２の行選択用配線それぞれとに各出力端が接続されたＭ個のバッファを更に備え、
前記シフトレジスタ部が、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記バッファの入力端に接続されていることを特徴とする。

１Ａ…固体撮像装置、１２…シリコン基板、１３…シンチレータ、１５，１９…基準電位配線、１８…画素分離領域、２０…受光部、２１…トランジスタ（第１のスイッチ回路）、２２…トランジスタ（第２のスイッチ回路）、２３…フォトダイオード、４０…読出回路部、４１，４１Ａ，４１Ｂ…シフトレジスタアレイ、４２…積分回路、４３…シフトレジスタ回路、４４…保持回路、４５…保持用配線、４６…リセット用配線、４８…電圧出力用配線、６０Ａ〜６０Ｃ…垂直シフトレジスタ部、６１…水平シフトレジスタ部、６２，６３…信号出力端、ＢＡ_１〜ＢＡ_Ｍ、ＢＢ_１〜ＢＢ_Ｍ…バッファ、Ｐ_１，１〜Ｐ_Ｍ，Ｎ…画素、ＱＡ_１〜ＱＡ_Ｍ…第１の行選択用配線、ＱＢ_１〜ＱＢ_Ｍ…第２の行選択用配線、Ｒ_１〜Ｒ_Ｎ…読出用配線、ＶＳ_１〜ＶＳ_Ｍ…行選択信号、ＶＳＡ_１〜ＶＳＡ_Ｍ…第１の行選択信号、ＶＳＡ_ｍ，ＶＳＢ_ｍ…第２の行選択信号。

Claims (4)

1. 一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第１及び第２のスイッチ回路を各々含み、Ｍ行Ｎ列（Ｍ，Ｎは２以上の整数）に二次元配列されたＭ×Ｎ個の画素を有する受光部と、
   各列毎に配設され、対応する列の前記画素に含まれる前記第１及び第２のスイッチ回路の各他端に接続されたＮ本の読出用配線と、
   各行毎に配設され、対応する行の前記画素に含まれる前記第１のスイッチ回路の制御端子に接続されたＭ本の第１の行選択用配線と、
   前記Ｍ本の第１の行選択用配線それぞれに各出力端が接続されたＭ個の第１のバッファと、
   各行毎に配設され、対応する行の前記画素に含まれる前記第２のスイッチ回路の制御端子に接続されたＭ本の第２の行選択用配線と、
   前記Ｍ本の第２の行選択用配線それぞれに各出力端が接続されたＭ個の第２のバッファと、
   前記第１及び第２のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第１及び第２のバッファの入力端に対して共通の前記行選択信号を提供するシフトレジスタ部と
   を備え、
   前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられたＭ個の信号出力端を有しており、各信号出力端が、対応する行の前記第１及び第２のバッファの入力端に接続されていることを特徴とする、固体撮像装置。
2. 前記第１及び第２の行選択用配線が、前記画素間の領域に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
3. 前記第１及び第２の行選択用配線のうち一方の行選択用配線が前記画素間の領域に配設されており、他方の行選択用配線が前記画素上に配設されていることを特徴とする、請求項１に記載の固体撮像装置。
4. 前記他方の行選択用配線と前記画素との間に配設された基準電位配線を更に備えることを特徴とする、請求項３に記載の固体撮像装置。

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