JP6190824B2 - 共通ソースｆｅｔよりゲート酸化物が厚いバッファ段ｆｅｔを有する静電放電保護回路 - Google Patents

Description

本願は、概して半導体デバイス及びプロセスの分野に関し、更に具体的には、デュアルゲート酸化物厚みを備えたＭＯＳトランジスタを用いる高電圧静電放電保護回路の構造及び製造方法に関連する。

一層高い動作速度、一層小さい動作電圧、一層高いパッキング密度、及び低減されたコストに対する需要があらゆるデバイス寸法の低減を押し進めているため、集積回路（ＩＣ）における静電放電（ＥＳＤ）現象は重要性が増している。これは概して、一層薄い誘電体層、一層急速なドーピング遷移での一層高いドーピングレベル、及び一層高い電界など、損害を与えるＥＳＤ事象に対する増大されたセンシティブ性に寄与するあらゆる因子を示唆する。

入力／出力（Ｉ／Ｏ）パッドをＥＳＤ欠陥から保護するための１つの一般的な方式は、保護されるべきピンにそのドレインが接続され、そのソースが接地に結びつけられる、ｎＭＯＳトランジスタなどの金属酸化物半導体（ＭＯＳ）デバイスを用い、接地への低インピーダンス電流経路を提供するためＥＳＤ事象の間寄生バイポーラトランジスタのモードに依存する（ソースはエミッタとして、ドレインはコレクタとして、及びバルク半導体はベースとして機能する）。保護レベル又は欠陥閾値は、ｎＭＯＳデバイス幅を変えることにより設定され得る。

デバイスの電流搬送能力は、アバランシェコレクタ空乏層における熱的効果により制限される。多数の効果（固有キャリア濃度の増大、キャリア移動度の低減、熱伝導率の低減、及びトンネル電流に対する電位障壁の低下など）が、第２の（熱的）ブレークダウンである熱暴走の開始に寄与する。衝突電離電流の低減はキャリアの熱生成によりオフセットされる。自己加熱の結果としてストレス下デバイスにおいて開始される第２のブレークダウンは、トリガ電流Ｉ_ｔ２により特徴付けられ、これは、デバイス設計、特にドーピングプロファイル、に対し非常にセンシティブであり、その結果、接合溶融となり、漏れ電流の不可逆増大につながる。

約１０Ｖ〜１００Ｖ以上の高電圧をサポートするアナログ技術を用いる半導体製品において、一般的なＥＳＤ保護回路は、約０．７５Ａ〜５Ａの電流を放電するために通常サチュレーションモードにおいてＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を用いる。トランジスタはしばしば、高電圧クランプを提供するためドレイン拡張される（ＤＥ）。ＥＳＤ保護回路はしばしばアクティブＦＥＴセルと呼ばれる。これらのセルにおいて、共通ソーストランジスタＮ_１と呼ばれる第１のＦＥＴが、そのゲートが充電され、ソースフォロワバッファトランジスタＮ_２と呼ばれる第２のＦＥＴの電流Ｉ_ｄｓＮ２によりオンにされた後、入力ノードにヒットするＥＳＤ事象から電流を接地まで放電する。トランジスタＮ_２は、入力ノードに接続されるキャパシタＣから変位電流Ｉ＝Ｃ・ｄＶ／ｄｔによりオンにされており、ＥＳＤ事象の立ち上がりエッジの間Ｉが流れて、Ｎ_２のゲートを充電する。従来、ＥＳＤ事象の立ち上がりエッジの間オンになるように設計されるＥＳＤセルは、エッジレートトリガされたセルと呼ばれる。Ｃ及び接地に対するそのレジスタＲによって形成される高域フィルタは、通常動作遷移ではなく、ＥＳＤ事象に応答するように設計される。

トランジスタＮ_１のチャネル幅はサチュレーションモードにおけるＥＳＤ放電電流を扱うように設計されるため、トランジスタは大きな面積を有する。互いに組み合わされたマルチフィンガー大面積デバイスとして設計されるトランジスタＮ_１は、各々１００μｍの幅を備えた３００個又はそれ以上のフィンガーを有し得る。放電トランジスタＮ_１のゲートは、Ｃ／Ｒにより直接的に駆動され得る。しかし、Ｎ_１は、約０．７５Ａ〜５Ａの事象電流を放電するために大きくされる必要があるため、充分な電流及びゲート電圧を提供するためＣも大きくする必要がある。従って、トランジスタＮ_２を用いるソースフォロワバッファ段は、共通ソースＦＥＴである放電トランジスタＮ_１に対する一層面積効率のよいゲート駆動を提供する。第１のトランジスタＮ_１と共に第２のトランジスタＮ_２を用いる方が単一トランジスタのみよりも面積の点で経済的である。共通ソースＦＥＴ（Ｎ_１）を駆動するためソースフォロワＮ_２バッファ段を用いることで、ブートキャパシタＣ_１に必要とされる面積が低減され、トリガ及び放電時定数を分離させることができる。

既知の技術において、トランジスタＮ_１及びトランジスタＮ_２両方が、通常はｎＭＯＳである、同じタイプの電界効果トランジスタにより提供され、これらのトランジスタは、同一の製造により、また、同一の厚みでつくられる、同じゲート酸化物を用いる。

ＥＳＤ保護に対し従来技術により用いられるアクティブＦＥＴセルを分析し、出願人は、共通ソース及びソースフォロワバッファＦＥＴ両方に対する単一のゲート酸化物及び酸化物厚みの事実に基づいて、共通ソースＦＥＴが、ソースフォロワバッファＦＥＴにおけるゲート信頼性制約及びボディ効果に起因して準最適なゲート駆動となることを認識している。ボディ効果を克服するため、共通ソース及びソースフォロワＦＥＴ面積は増大される必要があり、これは、スケーリング及び縮小するデバイスアウトラインの技術トレンドとは逆方向であり得るため、許容不可能なアプローチである。

出願人は更に、信頼性制約及びボディ効果をなくすための別のオプションが、ソースフォロワＦＥＴのアイソレーションであり得ることを認識している。しかし、以下の理由により、このオプションは許容可能ではない。アイソレーションをつくることは、全体的なプロセス複雑性を増大させ得、そのため、製造コストに著しく付加し得、また、アイソレーションは、共通ソースＦＥＴのゲート、又は保護されるべきパッド、のいずれかに接続される必要があり、前者においては、共通ソースＦＥＴゲートに静電容量を付加し、共通ソースＦＥＴの駆動を劣化させ、後者においては、高電圧ＤＥＭＯＳトランジスタに対し必ずしも物理的に可能ではない。

出願人は、共通ソースＦＥＴの準最適なゲート駆動の問題は、アクティブＦＥＴ保護セルに対しデュアルゲート酸化物ＤＥＭＯＳトランジスタを用いることにより解決され得ることを見出している。具体的には、ソースフォロワバッファＦＥＴは、少なくとも、予期されるソースフォロワ閾値電圧を扱う量だけ共通ソースＦＥＴより厚いゲート酸化物を有する。しばしば、ソースフォロワバッファＦＥＴは、共通ソースＦＥＴのゲート酸化物の少なくとも２倍の厚みのゲート酸化物を有し得る。この解決策で、共通ソースＦＥＴのゲート駆動が最適化され得、信頼性制約及びボディ効果がある場合でも、共通ソースＦＥＴ及びソースフォロワＦＥＴ両方の面積が最小化され得る。ソースフォロワＦＥＴは、共通ソースＦＥＴに対する改善されたゲート駆動を達成するために隔離される必要はない。

１８０ｎｍ技術ノードの設計ガイドライン下で製造される本発明の一実施例において、ソースフォロワバッファＦＥＴのゲート酸化物は約１３．０ｎｍの厚みであり、共通ソースＦＥＴのゲート酸化物は約４．５ｎｍの厚みである。等しく厚いゲート酸化物を用いる従来技術で製造される類似の保護セルと比較して、ＤＥＭＯＳ ＦＥＴのためのフィンガーの数は著しく低減され得、そのため、保護セルに必要とされる面積が１８８，０００μｍ^２から約８７，０００μｍ^２まで低減され得る。

本発明のデュアルゲート酸化物の概念は、ｎＭＯＳに対してだけでなく、ｐＭＯＳトランジスタ、及びレベルトリガなどのその他のＥＳＤ保護セル設計に対しても実装され得る。

図１は、従来技術に従ったアクティブＦＥＴ ＥＳＤ保護セルの概略の回路図である。

図２は、ドレイン拡張されたｎ型ＭＯＳ電界効果トランジスタの破断面を示す。

図３は、本発明に従ったアクティブＦＥＴ ＥＳＤ保護セルの概略の回路図であり、共通ソースＦＥＴ及びソースフォロワバッファＦＥＴに対する異なるゲート酸化物厚みを含む。

図４は、本発明に従ったＥＳＤ保護セルの簡略化した上面図を図示する。

図５は、従来技術に従ったＦＥＴを備えたＥＳＤ保護セルの簡略化した上面図を示す。

図１は、入力ピン１０１を静電放電（ＥＳＤ）事象からの損傷から保護する既知の技術の静電気放電回路を図示し、概して１００で示す。図１の保護回路は、それが２つのＭＯＳトランジスタを含むため、しばしばアクティブＦＥＴセル又はａｃｔＦＥＴセルと呼ばれる。２つのＭＯＳトランジスタは、１１０で示されて共通ソーストランジスタと呼ばれる第１のトランジスタＮ_１と、１２０で示されてソースフォロワバッファトランジスタと呼ばれる第２のトランジスタＮ_２である。両方のトランジスタは典型的に、エンハンスメントモードドレイン拡張された（ＤＥ）ｎＭＯＳトランジスタであり、約０．７５〜５Ａの間の電流を放電するように通常サチュレーションモードにおいて動作する。引用される用語に従うと、ＤＥｎＭＯＳトランジスタＮ_１を備えた段は共通ソース段と呼ばれ、ＤＥｎＭＯＳトランジスタＮ_２を備えた段はソースフォロワ段と呼ばれる。

本発明の説明は、接地に対して、しばしば、入力／出力（Ｉ／Ｏ）端子又は入力ピンを保護することに言及するが、これらの記述が制限的な意味に解釈されることは意図していないことを強調すべきである。そうではなく、説明されるＥＳＤセルは、電力供給ピン及び多数のその他のピンを保護するために用いることができ、そのため幅広く適用可能である。

高電圧（約１０〜１００Ｖ以上）をサポートするアナログ半導体製品に対する高電圧クランプとして動作し得るドレイン拡張された（ＤＥ）ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）の一例を図２に示す。ＤＥＭＯＳトランジスタは概して２００で示し、ｎＭＯＳ型のものである。この例では、開始シリコン２０２上に成長されるｐ型エピタキシャル材料２０１は、ボディコンタクト２１４を有する。ソースコンタクト２１１及びドレインコンタクト２１３は、重くドープされたｎ型領域を用いる。ドレイン２１３のためのコンタクト領域は、さほど重くなく重くドープされたｎ型領域２０３により拡張される。ゲートコンタクト２１２は、典型的に二酸化シリコンであるゲート酸化物レイヤ２２２によりｐ型材料２０１から分離される。酸化物層２２２は、トランジスタの製造技術によって決まる厚み２２３を有する。図２のこの例示のＭＯＳトランジスタにおいて、ゲート２１２はオンにするためにソース２１１に対して正である必要がある。

ここで図１におけるセル１００を参照すると、トランジスタ１１０は、ＥＳＤ事象が入力ピン１０１にヒットするとき、トランジスタ１１０のゲート１１２が正のゲート電圧で充電され、トランジスタ１２０の電流Ｉ_ｄｓＮ２によりオンにされた後、事象電流を接地１４０まで放電する。

図１に図示するように、ノード１４１は、トランジスタＮ_１（１１０）のゲート１１２に結びつけられ、ノード１４１から接地までの電圧はＶ_ｇｓＮ１として示される。ノード１４２は、トランジスタＮ_２（１２０）のゲート１２２に結びつけられ、ノード１４２から接地までの電圧はＶ_ｇｂＮ２として示される。これらの名称を用いて、ａｃｔＦＥＴ保護セルの分析により、図１に示すような従来のセルの制約及び欠点を明らかにする。トランジスタ１２０は、キャパシタＣ_１（１３０で示される）の変位電流Ｉ＝Ｃ_１・ｄＶ／ｄｔによりオンになり、キャパシタＣ_１は入力ノード１０１に接続される。トランジスタ１２０のターンオンは本明細書においてＲＣトリガと呼ばれる。ＥＳＤ事象の立ち上がりエッジの間、変位電流Ｉが流れ、トランジスタ１２０のゲート１２２において正の電圧を生成する。トランジスタＮ_２（１２０）のゲート１２２における電圧は、その最大許容ゲートボディ電圧Ｖ_{ｇｂｍａｘＮ２}により制限される（トランジスタ１２０のボディ１２４のノード１４３は、トランジスタ１１０のボディ１１４と共有される）。

トランジスタ１２０のソース１２１及びボディ１２４は異なる電位にある（ソース１２１は、接地ノード１４０に及びそのためそれ自体のボディ１２４に比較して正である）ため、トランジスタ１１０の閾値電圧Ｖ_Ｔは増大される。ソース及びボディが同じ電位の場合に関連するトランジスタ１２０の閾値電圧Ｖ_Ｔの増大は、通常、ボディ効果と呼ばれる。その結果、そのゲート酸化物の信頼性では、トランジスタ１２０をオンにすることが一層難しくなる。トランジスタ１１０及び１２０両方が同じゲート酸化物特性を有するため、ノード１４１における電圧が一層低いと、トランジスタ１１０のゲート１１２における電圧も一層低い。

トランジスタＮ_２（１２０）及びトランジスタＮ_１（１１０）が同じゲート酸化物厚み及び同じゲート酸化物型を有するという事実に起因して、下記数式が、トランジスタＮ_１（１１０）のゲート１１２とソース１１１との間の最大電圧に当てはまる。
Ｖ_{ｇｓｍａｘＮ１}＝Ｖ_{ｇｂｍａｘＮ２}
トランジスタ１２０のゲート電圧Ｖ_ｇｂＮ２は、その最大許容電圧Ｖ_{ｇｂｍａｘＮ２}により制限される。

従来技術において、トランジスタ１１０及び１２０はいずれも同一のゲート酸化物を有する。従って、下記状況が当てはまる。
Ｖ_ｇｓＮ１＝Ｖ_ｇｂＮ２
Ｖ_ｇｓＮ１＜Ｖ_ｇｂＮ２
この事実により、トランジスタ１１０は下記のように最大ゲート駆動を得ることができないことが分かる。
Ｖ_ｇｓＮ１＜Ｖ_{ｇｓｍａｘ}
放電セル１００は、トランジスタ１１０のゲート駆動が準最適なものとなり、そのため、電流に関して、Ｉ_ｄｓＮ１＜Ｉ_{ｄｓｍａｘ}となる。この欠点を補償するため、及びトランジスタＮ_１（１１０）の駆動能力をその最大能力にするために、従来技術は、トランジスタＮ_１（１１０）の面積を一層大きな面積に増大する方法を提案しているが、この提案は市場トレンドとは全く逆方向である。

トランジスタ１１０及び１２０はサチュレーションモードで動作する。トランジスタチャネルの幅をＷ、ドレイン・ソースチャネルの長さをＬ、チャネルコンダクタンスのターンオンに対する閾値電圧をＶ_Ｔで示すと、電流Ｉ_ｄｓは下記式により得られる。
Ｉ_ｄｓ＝ｃｏｎｓｔ・Ｗ／Ｌ・（Ｖ_ｇｓ−Ｖ_Ｔ）^２
トランジスタ１２０のソース１２１及びボディ１２４は異なる電位にあるため、閾値電圧Ｖ_Ｔは、ボディ効果に起因してゼロソース・ボディ電圧での閾値電圧Ｖ_Ｔ０に関連して増大される。ソース１２１は、ノード１４１を介してトランジスタ１１０のゲート１１２につなげられ、且つ、レジスタ１３２を介して接地に接続される。一方、ボディ１２４は、ノード１４３を介してトランジスタ１１０のボディ１１４につなげられ、且つ、接地に直接的に接続される。その結果、ソース１２１は接地ノード１４０と比較して正である。トランジスタ１１０及び１２０に対する図１に示す接続は、ソースフォロワアイソレーションがプロセス複雑性を増大し得、また、そのアイソレーションがノード１４１か又はノード１０２（ＩＮノード）に接続される必要があるため、トランジスタ１２０がトランジスタ１１０に対して隔離されていないという事実の結果である。アイソレーションをノード１４１に接続することは、ゲート１１２に静電容量を付加することであり、これはトランジスタ１１０の駆動を劣化させ得る。アイソレーションをノード１０２に接続することは、高電圧ＤＥＭＯＳに対し、特に、２０Vより高電圧のデバイスに対し、必ずしも常に物理的に可能ではない。

図３は、標準的なＣＭＯＳ技術に基づいた本発明の例示の実施例を図示する。例示のアクティブＦＥＴセルは、概して３００で示され、ＩＣのＩ／Ｏパッドを静電放電事象から保護する。多くの製品はｎＭＯＳ技術に属するが、本発明のアプローチはｐＭＯＳに等しく適用可能であることに留意されたい。実施例は、アナログ半導体製品の大きなファミリに属し、半導体ボディにおけるＩＣの入力／出力（Ｉ／Ｏ）パッドを静電放電事象から保護するためのデバイスを含む。本明細書においてＮ_１又は共通ソースＦＥＴと呼ぶこともある、第１のドレイン拡張された（ＤＥ）ｎＭＯＳトランジスタ３１０が、ｐ型半導体ボディに形成され、そのボディコンタクト３１４としてノード３４３を有する。トランジスタ３１０は、第１の厚みの酸化物３１５、及び酸化物３１５上のゲート３１２を有する。トランジスタ３１０のゲート酸化物はコア酸化物と呼ばれる。酸化物３１５の厚みは、用いられる製造技術に依存する。一例として、１８０ｎｍ技術が用いられるとき、酸化物３１５の厚みは約４．５ｎｍ〜５．０ｎｍであることが好ましい。６５ｎｍから２５０ｎｍまでの技術にわたる他の技術世代では、第１の酸化物厚みは約２．０ｎｍ〜８．５ｎｍであり得る。これらの酸化物は、コア電圧をサポートし、本明細書においてコア酸化物と呼ばれる。トランジスタ３１０に対する図３における更なる表示は、ソース３１１及びドレイン３１３を示す。

図３が示すように、第１のトランジスタ３１０は、Ｉ／Ｏパッド３０１に結びつけられるドレイン３１３、接地３４０に結びつけられるソース３１１、及び第２のトランジスタ３２０のソース３２１に結びつけられ、更に接地（３３２で示されるレジスタ）に抵抗性接続されるゲート３１２を有する。

図３の例示の実施例において更に、本明細書においてＮ_２又はソースフォロワバッファＦＥＴと呼ぶこともある、第２のドレイン拡張されたｎＭＯＳトランジスタ３２０がある。第２のトランジスタ３２０は、ｐ型半導体ボディに形成され、ノード３４３に結びつけられるボディコンタクト３２４を有する。トランジスタ３２０は、第２の厚みの酸化物３２５、及び酸化物３２５上のゲート３２２を有する。トランジスタ３２０のゲート酸化物はＩ／Ｏ酸化物と呼ばれる。ソースフォロワバッファＦＥＴは、少なくとも、予期されるソースフォロワ閾値電圧を扱う量だけ共通ソースＦＥＴより厚いゲート酸化物を有する。しばしば、ソースフォロワバッファＦＥＴは、共通ソースＦＥＴのゲート酸化物の少なくとも２倍の厚みのゲート酸化物を有し得る。酸化物３２５の厚みは用いられる製造技術に依存し、この製造技術は、ＣＭＯＳ製品に対し、ＤＥＭＯＳ製造においてデュアルゲート酸化物厚みを慣例的に生成することができる。一例として、１８０ｎｍ技術が用いられるとき、酸化物３２５の厚みは約１２．５ｎｍ〜１３．５ｎｍであることが好ましい。６５ｎｍから２５０ｎｍ技術までわたる他の技術世代では、第２の酸化物厚みは約４．０ｎｍ〜約２０．９ｎｍであり得る。これらの酸化物は、Ｉ／Ｏ動作電圧をサポートし、本明細書においてＩ／O酸化物と呼ばれる。トランジスタ３２０に対する図３における更なる表示は、ソース３２１及びドレイン３２３を示す。

図３に示すように、第２のトランジスタ３２０は、Ｉ／Ｏパッド３０１に結びつけられるドレイン３２３、及びＩ／Ｏパッド３０１に接続されるキャパシタ３３０に、及び接地に接続されるレジスタ３３１に結びつけられるゲート３２５を有する。

共通ソースＦＥＴ３１０（Ｎ_１）の薄いゲート酸化物に対して、ソースフォロワバッファＦＥＴ３２０（Ｎ_２）に対する厚いゲート酸化物を有することにより、トランジスタ３２０に対して一層高いゲート電圧が可能となり、物理的限界として下記であり、
Ｖ_{ｇｂＮ２−ｍａｘ}＞Ｖ_{ｇｓＮ１−ｍａｘ}
動作状況として下記である。
Ｖ_ｇｓＮ１＜Ｖ_ｇｂＮ２
この利点により、トランジスタ３１０のゲート３１５が、オペレーションにおいてフル電圧で信頼性を持って駆動され得る。
Ｖ_ｇｓＮ１＝Ｖ_{ｇｓＮ１−ｍａｘ}
従って下記電流が可能となる。
Ｉ_ｄｓＮ１＝Ｉ_{ｄｓＮ１−ｍａｘ}

厚いＩ／Ｏ酸化物を備えたＤＥｎＭＯＳ３２０が、トランジスタ３１０（Ｎ_１）のゲート３１５に、その薄いゲート酸化物のフル電圧まで駆動させ得るため、このコア酸化物ＤＥｎＭＯＳ３１０は、Ｉ／Ｏ酸化物ＤＥｎＭＯＳ３２０より低いゲート電圧でピーク駆動−電流を達成する。従って、アクティブＦＥＴセル３００は、上述のソースフォロワボディ効果が発生する場合でも最適なＤＥｎＭＯＳ駆動電流を用いる。この能力は、セル３００により消費される半導体面積のための著しい占有面積節約となる。

図４は、本発明に従った例示の保護セルのレイアウトを概略的に示し、明確にするためレイアウトの詳細は簡略化されている。この例示のセルは、１８０ｎｍ技術ノードの条件下で製造される１２ＶのＤＥｎＭＯＳ ａｃｔＦＥＴである。セルの周囲は約４２３μｍの長さ４０１及び約２０５μｍの幅４０２を有し、そのため、セルは回路面積の約８６，７１５μｍ^２を消費する。この面積に含まれるのは、ＤＥｎＭＯＳトランジスタ４１０（これは図３においてＮ_１（又は３１０）で示されている）のための面積、ＤＥｎＭＯＳトランジスタ４２０（図３においてＮ_２（又は３２０）示されている）のための面積、キャパシタＣ_１（４３０ａ及び４３０ｂ）のための面積、及びレジスタＲ_１のための面積４３１、及びレジスタＲ_２のための面積４３２である。本発明に従って、トランジスタ４１０及び４２０は異なるゲート酸化物厚みを有し、トランジスタ４１０は、約４．５ｎｍの厚みのゲート酸化物、各１００μｍ幅の１４０個のフィンガーを有し、トランジスタ４２０は、約１３．０ｎｍのゲート酸化物、及び各１００μｍ幅の１０個のフィンガーを有する。図４は、少数のトランジスタフィンガーのみを示し、例えば、トランジスタ４１０では、これらはソースに対し４１１、ドレインに対し４１３、及びゲートに対し４１２で示される。

本発明に従った図４に示される例示の保護セルに対する比較として、図５は、ＥＳＤの間等しいクランピング電圧を有し、１８０ｎｍ技術ノードの同じ条件下で製造されるが、従来技術に従って両方のトランジスタに対し等しいゲート酸化物厚みを有する、１２ＶのＤＥｎＭＯＳセルを図示するため同じ縮尺で描かれている。トランジスタに必要とされる領域を推定するため、図５において用いられる数は、概して用いられる１３．０ｎｍの厚みの酸化物（Ｉ／Ｏ酸化物）に基づく。図５における従来のセルの周囲は約１１０７μｍの長さ５０１及び約１７０μｍの幅５０２を必要とし、そのため、セルは回路面積の約１８８，１９０μｍ^２を消費する。この面積要件を、等しい放電電流能力に対する図４において説明したセル面積と比較することで、従来技術を用いるセルは、本発明に従った等しい能力のセルに必要な面積の２倍以上を必要とすることを明確に示している。図５に含まれる面積は、ＤＥｎＭＯＳトランジスタ５１０のための面積、ＤＥｎＭＯＳトランジスタ５２０のための面積、キャパシタＣ_１（５３０ａ、５３０ｂ、５３０ｃ、及び５３０ｄ）のための面積、及びレジスタＲ_１のための面積５３１、及びレジスタＲ_２のための面積５３２である。トランジスタ５１０は、各１００μｍ幅の３００個のフィンガーを必要とし、トランジスタ５２０は、各１００μｍ幅の６０個のフィンガーを有する。図５は、少数のトランジスタフィンガーのみを示し、トランジスタ５１０に対し、フィンガーは、ソースフィンガーに対し５１１、ドレインフィンガーに対し５１３、及びゲートフィンガーに対し５１２で示されることに留意されたい。

説明される実施例は、ｐＭＯＳトランジスタにおいてだけでなくｎＭＯＳトランジスタにおいてもＥＳＤ保護のために実装され得る。基板材料は、シリコン、シリコンゲルマニウム、ガリウム砒素、及び製造において用いられるその他の半導体材料を含み得る。本発明のデュアルゲート酸化物概念は、例えば、レベルトリガに対して、その他のＥＳＤセル回路設計に対して実装され得る。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くのその他の実施例が可能であることが分かるであろう。

Claims (14)

1. 半導体集積回路の入力／出力（Ｉ／Ｏ）パッドを静電放電（ＥＳＤ）事象から保護するためのデバイスであって、
   前記Ｉ／Ｏパッドに結びつけられる共通ソース段であって、ＥＳＤ電流を放電することに適切な第１の横型のドレイン拡張されたＭＯＳトランジスタを含み、前記第１のトランジスタが第１の厚みのゲート酸化物を有する、前記共通ソース段と、
   トリガにより前記Ｉ／Ｏパッドに結びつけられ、且つ、前記共通ソース段に接続されるソースフォロワ段と、
   を含み、
   前記ソースフォロワ段が、第２の厚みのゲート酸化物を有する第２の横型のドレイン拡張されたＭＯＳトランジスタを含み、
   前記第２の厚みが、前記第１の厚みより少なくとも前記ソースフォロワ閾値電圧を扱うために必要とされる量だけ大きい、デバイス。
2. 請求項１に記載のデバイスであって、
   前記第１の酸化物厚みが２．０から８．５ｎｍまでの範囲である、デバイス。
3. 請求項１に記載のデバイスであって、
   前記第２の酸化物厚みが４．０から２０．０ｎｍまでの範囲である、デバイス。
4. 請求項１に記載のデバイスであって、
   前記トリガがＲＣトリガである、デバイス。
5. 請求項１に記載のデバイスであって、
   前記トリガが電圧／レベルトリガである、デバイス。
6. 請求項１に記載のデバイスであって、
   前記第１及び第２のトランジスタがｎＭＯＳトランジスタである、デバイス。
7. 請求項１に記載のデバイスであって、
   前記第１及び第２のトランジスタがｐＭＯＳトランジスタである、デバイス。
8. 半導体集積回路の入力／出力（Ｉ／Ｏ）パッドを静電放電事象から保護するためのデバイスであって、
   第１の厚みのゲート酸化物を有する第１の横型のドレイン拡張されたＭＯＳトランジスタと、
   前記第１の厚みの少なくとも２倍厚い第２の厚みのゲート酸化物を有する第２の横型のドレイン拡張されたＭＯＳトランジスタと、
   を含み、
   前記第１のトランジスタが、前記Ｉ／Ｏパッドに結びつけられるドレインを有し、そのソースが接地に結びつけられ、そのゲートが、前記第２のトランジスタのソースに結びつけられ、且つ、接地に抵抗性接続され、
   前記第２のトランジスタが、前記Ｉ／Ｏパッドに結びつけられるドレインを有し、そのゲートが、前記Ｉ／Ｏパッドに接続されるキャパシタと、接地に接続される抵抗器とに結びつけられる、デバイス。
9. 請求項８に記載のデバイスであって、
   接地と、前記第２のトランジスタのソースに結びつけられる前記第１のトランジスタのゲートとの間の第１の抵抗器を更に含む、デバイス。
10. 請求項９に記載のデバイスであって、
    接地と、前記キャパシタに結びつけられる前記第２のトランジスタのゲートとの間の第２の抵抗器を更に含む、デバイス。
11. 請求項８に記載のデバイスであって、
    前記第１及び第２のトランジスタがｎＭＯＳトランジスタである、デバイス。
12. 請求項８に記載のデバイスであって、
    前記第１及び第２のトランジスタがｐＭＯＳトランジスタである、デバイス。
13. 請求項８に記載のデバイスであって、
    前記第１の酸化物厚みが２．０から８．５ｎｍまでの範囲である、デバイス。
14. 請求項８に記載のデバイスであって、
    前記第２の酸化物厚みが４．０から２０．０ｎｍまでの範囲である、デバイス。