JP6202515B2

JP6202515B2 - 半導体装置の製造方法

Info

Publication number: JP6202515B2
Application number: JP2013004017A
Authority: JP
Inventors: 大樹葛西; 沖原　将生; 将生沖原; 康夫新井
Original assignee: Lapis Semiconductor Co Ltd; Inter University Research Institute Corp High Energy Accelerator Research Organization
Current assignee: Lapis Semiconductor Co Ltd; Inter University Research Institute Corp High Energy Accelerator Research Organization
Priority date: 2013-01-11
Filing date: 2013-01-11
Publication date: 2017-09-27
Anticipated expiration: 2033-01-11
Also published as: JP2014135454A

Description

本発明は、半導体装置の製造方法に関し、特に、同一のＳＯＩ（ＳｌｌｉｃｏｎＯｎＩｎｓｕＩａｔｏｒ）基板上に、Ｘ線検出用のフォトダイオードとトランジスタを混在させたＸ線センサの製造方法に関する。

同一の半導体基板に、センサと周辺回路とが絶縁膜を介して形成されている構造の半導体装置が特許文献１、２に開示されている。

特開２００９−１７０６１５号公報特開２００８−１３０７９５号公報

同一の半導体基板に、センサと周辺回路とが形成されている構造の半導体装置の中で、Ｘ線検出用のフォトダイオードとトランジスタとが同一の半導体基板に形成されている構造のＸ線センサにおいては、放射線入射時の検出感度を高くするため、Ｘ線検出用のフォトダイオードが形成されている半導体基板に低濃度高抵抗の半導体基板を使用したり、半導体基板裏面に数百Ｖのバイアスを印加する等の方法により、半導体基板全体を空乏化することがある。

この際、ＳＯＩ（ＳｌｌｉｃｏｎＯｎＩｎｓｕＩａｔｏｒ）基板を用いることにより、図１０のように、埋め込み酸化膜４の上側の第１の半導体層１１を回路動作用のＭＯＳトランジスタ１等の素子形成用の高濃度低抵抗基板、埋め込み酸化膜４の下側の第２の半導体層１５をフォトダイオード２形成用の低濃度高抵抗基板とすることで、１枚のウエハ１０上で周辺回路を含めたＸ線センサを構成することができる。

しかしながら、第２の半導体層１５を空乏化するために第２の半導体層１５の裏面に印加した電圧３が、埋め込み酸化膜４を介して埋め込み酸化膜４上に形成した第１の半導体層１１にも伝わり、第１の半導体層１１に形成したＭＯＳトランジスタ１において、本来、ポリシリコン膜で形成されたゲート電極５によってコントロールされる電流経路６とは別に、第２の半導体層１５から伝達した電圧によって埋め込み酸化膜４側のチャネル領域が電流経路７として動作してしまう問題点と、Ｘ線の照射によって埋め込み酸化膜４が正に帯電することで埋め込み酸化膜４側のチャネル領域が電流経路７として動作してしまう問題点があった。

これらの問題を解決するために、図１１に示すように、ＭＯＳトランジスタ１の直下の第２の半導体層１５の表面に、第２の半導体層１５にドーピングされている不純物とは逆の導電型を持ち、センサピクセルとして動作する拡散層８を形成し、更にその内側に拡散層８と逆の導電型を持つ拡散層９を形成し、これらの電位をＧＮＤに接地することで、第２の半導体層１５を空乏化するために第２の半導体層１５の裏面に印加した電圧３が第１の半導体層１１に伝わることを抑制し、さらに放射線耐性を高めることが考えられる。

しかしながら、この構造においては、図１１に示すように、第１の半導体層１１と拡散層８との間に寄生容量１０１を持ってしまい、また、第２の半導体層１５中に形成したセンサピクセルとしてのダイオードにおいて、拡散層８と拡散層９との間に寄生容量１０２を持ってしまい、センサに対するノイズ増加や、速度低下の原因となってしまう。

本発明の主な目的は、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成され、寄生容量の小さい半導体装置の製造方法を提供することにある。

本発明によれば、
一導電型の第２の半導体層と、前記第２の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第３の半導体層と、前記第３の半導体層上の第１の絶縁層と、前記第１の絶縁層上に選択的に設けられた第１の半導体層を備えるアクティブ領域と、を備える積層体を準備する工程と、
前記アクティブ領域にトランジスタ素子を形成する工程と、
前記第１の絶縁層、前記第３の半導体層および前記第２の絶縁層に、前記第２の半導体層を露出する開口を形成すると同時に、前記第３の半導体層を分離する第３の半導体層分離領域を形成する工程と、
前記開口を介して、前記第２の半導体層に、前記一導電型とは反対の導電型である反対導電型の不純物を導入する工程と、
を備える半導体装置の製造方法が提供される。

本発明によれば、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成され、寄生容量の小さい半導体装置の製造方法が提供される。

図１は、本発明の好ましい実施の形態で製造される半導体装置を説明するための概略縦断面図である。図２は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図３は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図４は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図５は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図６は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図７は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図８は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図９は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。図１０は、従来の半導体装置を説明するための概略縦断面図である。図１１は、関連する半導体装置を説明するための概略縦断面図である。

以下、本発明の好ましい実施の形態について図面を参照しながら説明する。

図１を参照すれば、本発明の好ましい実施の形態で製造される半導体装置１００は、周辺回路用のＭＯＳトランジスタ４０が形成された第１の半導体層１１と、センサピクセルとして機能し、第２の半導体層１５と半導体領域２３１とを備えるフォトダイオード３０と、第１の半導体層１１と第２の半導体層１５との間に設けられた第３の半導体層１３と、第１の半導体層１１と第３の半導体層１３との間に設けられた埋め込み酸化膜１２と、第２の半導体層１１と第３の半導体層１３との間に設けられた埋め込み酸化膜１４とを備えている。

第１の半導体層１１、第３の半導体層１３はＰ型半導体基板、第２の半導体層１５はＮ型半導体基板で形成している。第２の半導体層１５の主面１５１の領域５１には、Ｐ型の半導体領域２３１が設けられている。Ｐ型の半導体領域２３１とＮ型の第２の半導体層１５で、センサピクセルとして機能する、Ｘ線用のフォトダイオード３０が形成されている。なお、第２の半導体層１５の主面１５１の領域５１には、高濃度のＮ型の取り出し領域２３２が設けられている。第２の半導体層１５の主面１５１と反対側の主面１５２には、電極２８０が設けられている。ＭＯＳトランジスタ４０が形成された第１の半導体層１１のアクティブ領域１１１は、第２半導体層１５の主面１５１の領域５１とは異なる領域５２上に設けられている。第１の半導体層１１のアクティブ領域１１１と第２の半導体層１５との間に設けられた第３の半導体層１３には、高濃度のＰ型の取り出し領域２４が設けられている。

Ｎ型の第２の半導体層１５は、第２の半導体層１５の主面１５２に設けられた電極２８０および第２の半導体層１５の主面１５１に設けられた高濃度のＮ型の取り出し領域２３２に接続された取り出し電極２７５を介して電源２８の正極側に接続されている。第２の半導体層１５の主面１５１に設けられたＰ型の半導体領域２３１は、取り出し電極２７４を介して電源２８の負極側およびＧＮＤ９０に接続されている。Ｐ型の第３の半導体層１３は、高濃度のＰ型の取り出し領域２４に接続された取り出し電極２７１を介してＧＮＤ９０に接続されている。

Ｘ線用のフォトダイオード３０を構成するＮ型の第２の半導体層１５を空乏化するために、第２半導体層１５の裏面（主面１５２）と高濃度のＮ型の取り出し領域２３２（カソード電極）に電源２８より正の高電圧を印加する。この時、第３の半導体層１３とダイオードのアノード電極となるＰ型の半導体領域２３１はＧＮＤ９０に接地する。

Ｐ型基板で形成された第３の半導体層１３をＧＮＤ電位に固定することにより、第２の半導体層１５を空乏化するために第２の半導体層１５の裏面（主面１５２）に高電圧を印加した場合でも、第１の半導体層１１のアクティブ領域１１１の埋め込み酸化膜１２側の界面には第２の半導体層１５の裏面に印加した高電圧２８は伝達しない。

このように、第１の半導体層１１のアクティブ領域１１１に形成したＭＯＳトランジスタ４０と第２の半導体層１５に形成したセンサピクセルとしてのダイオード３０の間にはＧＮＤに固定された第３の半導体層１３があるために、センサピクセルヘの寄生容量は非常に小さくなる。また、センサピクセルヘ信号が入力された際に第１の半導体層１１のＭＯＳトランジスタ４０へ影響を及ぼすクロストークも、ほぼ無視できる程度となる。

次に、本発明の好ましい実施の形態の半導体装置１００の製造方法について説明する。

まず、図２に示すように１００〜２００ｎｍ程度の厚さの埋め込み酸化膜１０、１４を挟んで上側に１００ｎｍの厚さの第１の半導体層１１と、下側に７００μｍ程度の厚さの第２の半導体層１５、中央に１００ｎｍの厚さの第３の半導体層１３を有するＤｏｕｂｌｅ−ＳＯＩ（Ｄｏｕｂｌｅ−ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いる。この時、例えば第１の半導体層１１、第３の半導体層１３は比抵抗１０Ω・ｃｍのＰ型半導体基板、第２の半導体層１５は比抵抗１０ｋΩ・ｃｍのＮ型半導体基板で形成する。

第１の半導体層１１の表面に、パッド酸化膜（図示せず）と窒化膜（図示せず）を形成し、ＬＯＣＯＳ形成法によりフィールド酸化膜を形成した後に、図３に示すように、全ての窒化膜と、パッド酸化膜を除去する。これにより、第１の半導体層１１にアクティブ領域１１１が形成される。

さらに、図４に示すように、第１の半導体層１１のアクティブ領域１１１の表面にゲート酸化膜１６を形成し、ポリシリコン膜を堆積、フォトレジスト（図示せず）でパターニングを行なったポリシリコン膜のドライエッチングを行い、ゲート電極１８を形成する。

その後、図５に示すように、フォトレジスト（図示せず）を除去した後に、第１の半導体層１１のアクティブ領域１１１にＬＤＤ（図示せず）のイオン注入を行い、サイドウォールスペーサ２０を形成したのちに、高濃度ソース・ドレイン１９のイオン注入工程を行い、ＭＯＳトランジスタ４０を形成する。

その後、図６に示すように、第２の半導体層１５に形成するべきＰ型の半導体領域２３１、Ｎ型の取り出し領域２３２、第３半導体層１３の分離領域１３１以外の場所をフォトレジスト（図示せず）にて覆い、埋め込み酸化膜１２、１４、第３の半導体層１３をエッチングして、開口２１１、２１２、分離領域用溝２１３をそれぞれ形成した後に、フォトレジストを除去する。また、第３の半導体層１３に形成するべきＰ型の取り出し電極領域２４以外の場所をフォトレジスト（図示せず）にて覆い、埋め込み酸化膜１２をエッチングして、開口２２を形成した後にフォトレジストを除去する。

ダイオードのカソードを兼ねたＮ型の取り出し領域２３２には、開口２１２を介して、例えば注入エネルギー６０ｋｅｖ、ドーズ量５．０×１０^１５ｃｍ^−２程度の不純物３１Ｐ^＋を注入し、ダイオードのアノードを兼ねたＰ型の半導体領域２３１には、開口２１１を介して、例えば注入エネルギー４０ｋｅＶ、ドーズ量５．０×１０^１５ｃｍ^−２程度の不純物１１Ｂ^＋を注入する。また、第３の半導体層１３のＰ型の取り出し領域２４には、開口２２を介して、例えば注入エネルギー１５ｋｅｖ、ドーズ量５．０×１０^１５ｃｍ^−２程度の不純物４９ＢＦ_２ ^＋を注入する。

この後、図７に示すように、ＣＶＤ膜２５の堆積によって層間膜を形成する。その後、第１の半導体層１１のアクティブ領域１１１と第２の半導体層１５、第３の半導体層１３の取り出し電極を形成する場所をエッチングすることによって、図８に示すように、コンタクトホール２６１、２６２、２６３、２６４、２６５を形成する。最後にスパッタによって形成したメタル層を、電極形成領域以外の部分をエッチングすることによって、図９に示すように、取り出し電極２７１、２７２、２７３、２７４、２７５を形成する。また、第２半導体層１５の裏面にも、電極２８０を形成する。

第３の半導体層１３に分離領域を形成する手法として、図７に示すように第２の半導体層１５の主面１５１にＰ型の半導体領２３１およびＮ型の取り出し領域を形成する際に、同時に第３の半導体層１３の分離領域１３１を形成する部分のエッチングを行うことで、特別な工程を行ったり、マスクなどを準備することなく、第３半導体層１３の分離領域１３１の形成を行うことが可能となり、第３の半導体層１３同士を電気的に分離することが可能となる。

なお、上記の実施の形態では、第２の半導体層１５がＮ型基板である場合について説明しているが、第２の半導体層１５がＰ型の半導体装置にも適用可能であり、その場合には、他の領域についても、Ｐ型とあったのをＮ型とし、Ｎ型とあったのをＰ型とする。

以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。

１１第１の半導体層
１２埋め込み酸化膜
１３第３の半導体層
１４埋め込み酸化膜
１５第２の半導体層
１６ゲート酸化膜
１８ゲート電極
１９ソース・ドレイン
２２開口
２４Ｐ型の取り出し領域
２８電源
３０フォトダイオード
４０ＭＯＳトランジスタ
５１領域
９０ＧＮＤ
１００半導体装置
１１１アクティブ領域
１３１分離領域
１５１主面
１５２主面
２１１、２１２開口
２１３分離領域用溝
２３１Ｐ型の半導体領域
２３２Ｎ型の取り出し領域
２６１、２６２、２６３、２６４、２６５コンタクトホール
２７１、２７２、２７３、２７４、２７５取り出し電極
２８０電極

Claims

一導電型の第２の半導体層と、前記第２の半導体層上の第２の絶縁層と、前記第２の絶縁層上の第３の半導体層と、前記第３の半導体層上の第１の絶縁層と、前記第１の絶縁層上に選択的に設けられた第１の半導体層を備えるアクティブ領域と、を備える積層体を準備する工程と、
前記アクティブ領域にトランジスタ素子を形成する工程と、
前記第１の絶縁層、前記第３の半導体層および前記第２の絶縁層に、前記第２の半導体層を露出する開口を形成すると同時に、前記第３の半導体層を分離する第３の半導体層分離領域を形成する工程と、
前記開口を介して、前記第２の半導体層に、前記一導電型とは反対の導電型である反対導電型の不純物を導入する工程と、
を備える半導体装置の製造方法。
第１の絶縁層を介して前記第３の半導体層に接続された第１の取り出し電極を設け、前記第１の絶縁層および前記第２の絶縁層を介して、前記第２の半導体層の前記反対導電型の不純物が導入された領域に接続された第２の取り出し電極を設ける工程をさらに備える請求項１記載の半導体装置の製造方法。