JP6206798B2

JP6206798B2 - Semiconductor device

Info

Publication number: JP6206798B2
Application number: JP2013173892A
Authority: JP
Inventors: 真吾井上
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2013-08-23
Filing date: 2013-08-23
Publication date: 2017-10-04
Anticipated expiration: 2033-08-23
Also published as: JP2015041755A

Description

本発明は半導体装置に関する。 The present invention relates to a semiconductor device.

特許文献１には、基板内にＩＣチップを封止した発明が記載されている。このような高周波信号を処理する半導体装置において高出力を得るために、複数の半導体素子を基板に搭載することがある。並列化した半導体素子の出力信号を合成することで高出力を得る。半導体素子は例えばトランジスタなどである。 Patent Document 1 describes an invention in which an IC chip is sealed in a substrate. In order to obtain high output in a semiconductor device that processes such a high-frequency signal, a plurality of semiconductor elements may be mounted on the substrate. High output is obtained by synthesizing the output signals of the paralleled semiconductor elements. The semiconductor element is, for example, a transistor.

特開平８−９７３５３号公報JP-A-8-97353

しかし半導体素子を基板に配置すると、基板が大型化するため、半導体装置が高コストになる。また基板の反りが大きくなるため、歩留まりが低下し、コストはさらに高くなる。また複数の半導体素子から出力される信号の位相が異なる場合、位相の異なる信号を合成することになるため、信号の損失が増大する。本発明は、上記課題に鑑み、低コストかつ高出力な半導体装置を提供することを目的とする。 However, when the semiconductor element is arranged on the substrate, the size of the substrate increases, and the cost of the semiconductor device increases. Further, since the warpage of the substrate is increased, the yield is lowered and the cost is further increased. In addition, when signals output from a plurality of semiconductor elements have different phases, signals having different phases are combined, so that signal loss increases. In view of the above problems, an object of the present invention is to provide a low-cost and high-power semiconductor device.

本発明は、第1基板と、前記第１基板の１辺側に設けられた入力端子と、前記第１基板の前記１辺側と対向する辺側に設けられた出力端子と、前記入力端子と前記出力端子とが対向する方向に配列された、互いに独立した入力部および出力部を有する複数の半導体素子と、一端が前記入力端子と接続され、他端が前記複数の半導体素子の入力部のそれぞれと接続された入力側配線と、一端が前記出力端子と接続され、他端が前記複数の半導体素子の出力部のそれぞれと接続された出力側配線とを備えた第２基板と、を有する半導体装置である。 The present invention provides a first substrate, an input terminal provided on one side of the first substrate, an output terminal provided on a side opposite to the one side of the first substrate, and the input terminal And a plurality of semiconductor elements having an input part and an output part independent from each other, arranged at one end thereof and connected at the other end to the input parts of the plurality of semiconductor elements. A second substrate including an input-side wiring connected to each of the first and second output-side wirings, one end of which is connected to the output terminal and the other end of which is connected to each of the output portions of the plurality of semiconductor elements. It is a semiconductor device having.

上記構成において、前記複数の半導体素子は、１つの半導体チップ上に集積されるか、または個別の半導体チップにそれぞれ配置されてなる構成とすることができる。 In the above-described configuration, the plurality of semiconductor elements can be integrated on one semiconductor chip or arranged on individual semiconductor chips.

上記構成において、前記入力側配線は、前記入力端子と前記複数の半導体素子のそれぞれの入力部との間で等しいインピーダンスを有し、前記出力側配線は、前記出力端子と前記複数の半導体素子のそれぞれの出力部との間で等しいインピーダンスを有する構成とすることができる。 In the above configuration, the input-side wiring has an equal impedance between the input terminal and each input portion of the plurality of semiconductor elements, and the output-side wiring includes the output terminal and the plurality of semiconductor elements. It can be set as the structure which has equal impedance between each output part.

上記構成において、前記第２基板は、前記複数の半導体素子上に配置されてなる構成とすることができる。 The said structure WHEREIN: The said 2nd board | substrate can be set as the structure formed by arrange | positioning on these semiconductor elements.

上記構成において、前記第２基板は前記半導体素子に対向する接続部が設けられてなり、前記第２基板は前記複数の半導体素子との間でフリップチップ接続されてなる構成とすることができる。 In the above configuration, the second substrate may be provided with a connection portion facing the semiconductor element, and the second substrate may be flip-chip connected to the plurality of semiconductor elements.

本発明によれば、低コストかつ高出力な半導体装置を提供することができる。 According to the present invention, a low-cost and high-output semiconductor device can be provided.

図１（ａ）および図１（ｂ）は半導体装置を例示する模式的な平面図である。1A and 1B are schematic plan views illustrating a semiconductor device. 図２は実施例１に係る半導体装置を例示する断面図である。FIG. 2 is a cross-sectional view illustrating a semiconductor device according to the first embodiment. 図３（ａ）は半導体チップを例示する平面図である。図３（ｂ）は基板を例示する平面図である。FIG. 3A is a plan view illustrating a semiconductor chip. FIG. 3B is a plan view illustrating the substrate. 図４は半導体装置の等価回路を例示する回路図である。FIG. 4 is a circuit diagram illustrating an equivalent circuit of the semiconductor device. 図５は実施例２に係る半導体装置を例示する断面図である。FIG. 5 is a cross-sectional view illustrating a semiconductor device according to the second embodiment. 図６は基板を例示する平面図である。FIG. 6 is a plan view illustrating a substrate. 図７は半導体装置の等価回路を例示する回路図である。FIG. 7 is a circuit diagram illustrating an equivalent circuit of a semiconductor device. 図８は実施例３に係る半導体装置を例示する断面図である。FIG. 8 is a cross-sectional view illustrating a semiconductor device according to the third embodiment. 図９（ａ）は半導体チップを例示する平面図である。図９（ｂ）は基板を例示する平面図である。FIG. 9A is a plan view illustrating a semiconductor chip. FIG. 9B is a plan view illustrating the substrate. 図１０は半導体装置の等価回路を例示する回路図である。FIG. 10 is a circuit diagram illustrating an equivalent circuit of a semiconductor device. 図１１は実施例３の変形例における半導体チップを例示する平面図である。FIG. 11 is a plan view illustrating a semiconductor chip in a modification of the third embodiment. 図１２は実施例３に係る半導体装置を例示する断面図である。FIG. 12 is a cross-sectional view illustrating a semiconductor device according to the third embodiment. 図１３（ａ）および図１３（ｂ）は半導体チップを例示する平面図である。FIG. 13A and FIG. 13B are plan views illustrating a semiconductor chip.

実施例について説明する。 Examples will be described.

まず半導体チップの配置について説明する。図１（ａ）および図１（ｂ）は半導体装置を例示する模式的な平面図である。整合回路およびリッドなどは省略している。図１（ａ）および図１（ｂ）に示すように、ステム１０の上面に複数の半導体チップ１２を搭載する。半導体チップ１２には高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ、半導体素子）が形成されている。ＨＥＭＴがマルチフィンガータイプであるため、半導体チップ１２は長方形になる。 First, the arrangement of semiconductor chips will be described. 1A and 1B are schematic plan views illustrating a semiconductor device. The matching circuit and the lid are omitted. As shown in FIGS. 1A and 1B, a plurality of semiconductor chips 12 are mounted on the upper surface of the stem 10. A high electron mobility transistor (HEMT, semiconductor element) is formed on the semiconductor chip 12. Since the HEMT is a multi-finger type, the semiconductor chip 12 is rectangular.

図１（ａ）のように、半導体チップ１２の長手方向（図中の上下方向）に２つの半導体チップ１２を配置することで、出力を高めることができる。しかし２つの半導体チップ１２を並べるためには、ステム１０を大きくすることが求められる。ステム１０が大型化すると温度変化などによるステム１０の反りが大きくなる。また半導体装置が高コスト化する。また、高周波信号の入力および出力のためのリード２６および２８を、２つの半導体チップ１２に対応させて大きくする。リード２６および２８は、半導体装置を実装するためのプリント基板の端子（不図示）に接続される。リード２６および２８に合わせてプリント基板の端子も大きくなることで、インピーダンス整合が困難になる。半導体チップ１２の複数の出力端子から出力される複数の出力信号を合成する。複数の出力信号の経路長が互いに異なるため、位相の異なる信号を合成することになり、信号の損失が大きくなる。高出力化のためには半導体チップ１２に多数のゲート、ソースおよびドレインを設けることが好ましいが、半導体チップ１２が図中の上下方向に大型化する。半導体チップ１２の大型化に伴い、ステム１０はさらに大型化する。 As shown in FIG. 1A, the output can be increased by arranging two semiconductor chips 12 in the longitudinal direction of the semiconductor chip 12 (vertical direction in the figure). However, in order to arrange the two semiconductor chips 12, it is required to enlarge the stem 10. When the stem 10 is enlarged, the warp of the stem 10 due to a temperature change or the like increases. In addition, the cost of the semiconductor device is increased. Further, the leads 26 and 28 for inputting and outputting the high frequency signal are enlarged corresponding to the two semiconductor chips 12. The leads 26 and 28 are connected to terminals (not shown) of a printed board for mounting a semiconductor device. Since the terminals of the printed circuit board become larger in accordance with the leads 26 and 28, impedance matching becomes difficult. A plurality of output signals output from a plurality of output terminals of the semiconductor chip 12 are synthesized. Since the path lengths of the plurality of output signals are different from each other, signals having different phases are combined, resulting in a large signal loss. In order to increase the output, it is preferable to provide a large number of gates, sources and drains in the semiconductor chip 12, but the semiconductor chip 12 is enlarged in the vertical direction in the figure. As the semiconductor chip 12 increases in size, the stem 10 further increases in size.

図１（ｂ）では、１つの半導体チップ１２の短手方向（図中の左右方向）に２つの半導体チップ１２を配置する。このためステム１０、リード２６および２８の大型化を抑制し、長手方向において小型化することができる。実施例１は図１（ｂ）のような短手方向の配置において、信号の位相を一致させるための基板１７を用いる例である。 In FIG. 1B, two semiconductor chips 12 are arranged in the short direction (left and right direction in the drawing) of one semiconductor chip 12. For this reason, the stem 10 and the leads 26 and 28 can be prevented from being enlarged, and can be reduced in the longitudinal direction. The first embodiment is an example in which the substrate 17 for matching the signal phases is used in the arrangement in the short direction as shown in FIG.

図２は実施例１に係る半導体装置１００を例示する断面図である。図２に示すように、半導体装置１００はステム１０（第１基板）、２つの半導体チップ１２ａおよび１２ｂ、整合回路１４および１６、リッド１８、並びに基板１７（第２基板）を備える。 FIG. 2 is a cross-sectional view illustrating a semiconductor device 100 according to the first embodiment. As shown in FIG. 2, the semiconductor device 100 includes a stem 10 (first substrate), two semiconductor chips 12a and 12b, matching circuits 14 and 16, a lid 18, and a substrate 17 (second substrate).

ステム１０はベース部１１、フィードスルー２２および２４を備える。フィードスルー２２はベース部１１の上面であって、ベース部１１の１辺側に設けられ、フィードスルー２４はベース部１１の上面であって、ベース部１１のフィードスルー２２と対向する辺側に設けられている。フィードスルー２２にリード２６、フィードスルー２４にはリード２８が設けられている。半導体チップ１２ａおよび１２ｂ、整合回路１４および１６はベース部１１の上面に搭載され、例えば導電性接着剤などによりベース部１１に固定されている。半導体チップ１２ａおよび１２ｂはリード２６および２８が対向する方向に配列されている。基板１７はバンプ１９により半導体チップ１２ａおよび１２ｂの上にフリップチップ実装されている。半導体チップ１２ａおよび１２ｂと基板１７との間にはアンダーフィル３１が設けられている。リッド１８はステム１０の上に設けられている。半導体チップ１２、整合回路１４および１６は、ステム１０およびリッド１８が形成する空隙１５の内部に封止される。整合回路１４および１６は例えばキャパシタである。 The stem 10 includes a base portion 11 and feedthroughs 22 and 24. The feedthrough 22 is provided on the upper surface of the base portion 11 on one side of the base portion 11, and the feedthrough 24 is provided on the upper surface of the base portion 11 on the side opposite to the feedthrough 22 of the base portion 11. Is provided. Leads 26 are provided on the feedthrough 22 and leads 28 are provided on the feedthrough 24. The semiconductor chips 12a and 12b and the matching circuits 14 and 16 are mounted on the upper surface of the base portion 11, and are fixed to the base portion 11 with, for example, a conductive adhesive. The semiconductor chips 12a and 12b are arranged in a direction in which the leads 26 and 28 face each other. The substrate 17 is flip-chip mounted on the semiconductor chips 12 a and 12 b by bumps 19. An underfill 31 is provided between the semiconductor chips 12 a and 12 b and the substrate 17. The lid 18 is provided on the stem 10. The semiconductor chip 12 and the matching circuits 14 and 16 are sealed inside the gap 15 formed by the stem 10 and the lid 18. The matching circuits 14 and 16 are capacitors, for example.

図３（ａ）は半導体チップ１２ａおよび１２ｂを例示する平面図である。図３（ａ）に示すように、半導体チップ１２ａに複数のＨＥＭＴが形成されており、そのうち２つをＨＥＭＴ１２ａ１および１２ａ２（ともに半導体素子）とする。半導体チップ１２ｂに複数のＨＥＭＴが形成されており、そのうち２つをＨＥＭＴ１２ｂ１および１２ｂ２（ともに半導体素子）とする。ＨＥＭＴはマルチフィンガータイプであり、フィンガーは半導体チップの短手方向（図３（ａ）の左右方向）を向き、半導体チップの長手方向（図３（ａ）の上下方向）に沿って並んでいる。 FIG. 3A is a plan view illustrating the semiconductor chips 12a and 12b. As shown in FIG. 3A, a plurality of HEMTs are formed on a semiconductor chip 12a, and two of them are HEMTs 12a1 and 12a2 (both are semiconductor elements). A plurality of HEMTs are formed on the semiconductor chip 12b, two of which are HEMTs 12b1 and 12b2 (both are semiconductor elements). The HEMT is a multi-finger type, and the fingers are oriented in the short direction of the semiconductor chip (left-right direction in FIG. 3A) and aligned along the longitudinal direction of the semiconductor chip (up-down direction in FIG. 3A). .

半導体チップ１２ａの上面にゲート１２Ｇ１、ソース１２Ｓ１およびドレイン１２Ｄ１が設けられている。複数のゲート１２Ｇ１（入力部）は互いに独立である。複数のソース１２Ｓ１は互いに独立である。複数のドレイン１２Ｄ１（出力部）は互いに独立である。ソース１２Ｓ１は半導体チップ１２ａを貫通するビア配線１２ｃ１によりステム１０に接続される。半導体チップ１２ｂの上面にゲート１２Ｇ２、ソース１２Ｓ２およびドレイン１２Ｄ２が設けられている。ソース１２Ｓ２は半導体チップ１２ｂを貫通するビア配線１２ｃ２によりステム１０に接続される。半導体チップ１２ａおよび１２ｂは、ドレイン１２Ｄ１とゲート１２Ｇ２とが隣り合うように配置されている。 A gate 12G1, a source 12S1, and a drain 12D1 are provided on the upper surface of the semiconductor chip 12a. The plurality of gates 12G1 (input units) are independent of each other. The plurality of sources 12S1 are independent from each other. The plurality of drains 12D1 (output unit) are independent of each other. The source 12S1 is connected to the stem 10 by a via wiring 12c1 that penetrates the semiconductor chip 12a. A gate 12G2, a source 12S2, and a drain 12D2 are provided on the upper surface of the semiconductor chip 12b. The source 12S2 is connected to the stem 10 by a via wiring 12c2 that penetrates the semiconductor chip 12b. The semiconductor chips 12a and 12b are arranged so that the drain 12D1 and the gate 12G2 are adjacent to each other.

図３（ｂ）は基板１７を例示する平面図である。基板１７は、図中に点線で示した半導体チップ１２ａおよび１２ｂにフリップチップ実装されている。図３（ｂ）において、ビア配線１７ｉ、基板１７の下面に設けられた配線および電極は白抜きの部分である。基板１７の上面に設けられた配線および端子には格子斜線を付した。 FIG. 3B is a plan view illustrating the substrate 17. The substrate 17 is flip-chip mounted on the semiconductor chips 12a and 12b indicated by dotted lines in the drawing. In FIG. 3B, the via wiring 17i, the wiring and the electrode provided on the lower surface of the substrate 17 are white portions. Wirings and terminals provided on the upper surface of the substrate 17 are hatched with grid lines.

図３（ｂ）に示すように、基板１７の下面には、ＨＥＭＴとの接続部として機能する端子１７Ｇ１、１７Ｇ２、１７Ｄ１および１７Ｄ２、並びに配線１７ｅおよび１７ｆが、それぞれ複数設けられている。基板１７の上面には端子１７ａ、１７ｂおよび１７ｇ、並びに配線１７ｃ、１７ｄおよび１７ｈが、それぞれ複数設けられている。端子１７ａには２つの配線１７ｃおよび１７ｄが接続されている。配線１７ｃは基板１７を貫通するビア配線１７ｉを介して端子１７Ｇ１に接続され、配線１７ｄはビア配線１７ｉを介して端子１７Ｇ２に接続されている。端子１７Ｄ１は配線１７ｅおよびビア配線１７ｉを介して端子１７ｇに接続されている。端子１７Ｄ２は配線１７ｆおよびビア配線１７ｉを介して端子１７ｇに接続されている。端子１７ｇは配線１７ｈを介して端子１７ｂに接続されている。配線１７ｃの長さは配線１７ｄの長さと略同一である。配線１７ｅの長さは配線１７ｆの長さと略同一である。 As shown in FIG. 3B, a plurality of terminals 17G1, 17G2, 17D1, and 17D2 and wirings 17e and 17f that function as connecting portions with the HEMT are provided on the lower surface of the substrate 17. A plurality of terminals 17a, 17b and 17g and wirings 17c, 17d and 17h are provided on the upper surface of the substrate 17, respectively. Two wirings 17c and 17d are connected to the terminal 17a. The wiring 17c is connected to the terminal 17G1 via the via wiring 17i penetrating the substrate 17, and the wiring 17d is connected to the terminal 17G2 via the via wiring 17i. The terminal 17D1 is connected to the terminal 17g through the wiring 17e and the via wiring 17i. The terminal 17D2 is connected to the terminal 17g through the wiring 17f and the via wiring 17i. The terminal 17g is connected to the terminal 17b via the wiring 17h. The length of the wiring 17c is substantially the same as the length of the wiring 17d. The length of the wiring 17e is substantially the same as the length of the wiring 17f.

図２に示したように、ゲート１２Ｇ１は端子１７Ｇ１、ドレイン１２Ｄ１は端子１７Ｄ１、ゲート１２Ｇ２は端子１７Ｇ２、ドレイン１２Ｄ２は端子１７Ｄ２と、それぞれバンプ１９を介して接続されている。リード２６はフィードスルー２２に設けられ、フィードスルー２２上面の配線パターン２２ａと電気的に接続されている。リード２８はフィードスルー２４に設けられ、フィードスルー２４上面の配線パターン２４ａと電気的に接続されている。整合回路１４は、配線パターン２２ａおよび基板１７の端子１７ａとワイヤ１３を介して電気的に接続されている。整合回路１６は、配線パターン２３ａおよび基板１７の端子１７ｂとワイヤ１３を介して電気的に接続されている。 As shown in FIG. 2, the gate 12G1 is connected to the terminal 17G1, the drain 12D1 is connected to the terminal 17D1, the gate 12G2 is connected to the terminal 17G2, and the drain 12D2 is connected to the terminal 17D2 via the bumps 19, respectively. The lead 26 is provided on the feedthrough 22 and is electrically connected to the wiring pattern 22 a on the upper surface of the feedthrough 22. The lead 28 is provided in the feedthrough 24 and is electrically connected to the wiring pattern 24 a on the upper surface of the feedthrough 24. The matching circuit 14 is electrically connected to the wiring pattern 22 a and the terminal 17 a of the substrate 17 through the wire 13. The matching circuit 16 is electrically connected to the wiring pattern 23 a and the terminal 17 b of the substrate 17 through the wire 13.

ベース部１１は金属により形成され、例えば下から銅（Ｃｕ）、モリブデン（Ｍｏ）およびＣｕを積層した部材である。半導体チップ１２ａおよび１２ｂは例えば窒化物半導体を含む。ＨＥＭＴのチャネル層は窒化ガリウム（ＧａＮ）、電子供給層は窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。フィードスルー、基板１７およびリッド１８は例えばセラミックなどの絶縁体により形成されている。配線、端子、およびビア配線は例えばＣｕまたは金（Ａｕ）などの金属により形成されている。ワイヤ１３は例えばＡｕなどの金属により形成されている。バンプ１９は錫銀（Ｓｎ−Ａｇ）を含む半田など金属により形成されている。接着剤２１およびアンダーフィル３１は、例えば樹脂により形成されている。導電性接着剤は金および錫（Ａｕ−Ｓｎ）の合金、または銀（Ａｇ）など金属を含むペーストである。 The base portion 11 is formed of a metal, for example, a member in which copper (Cu), molybdenum (Mo), and Cu are stacked from below. The semiconductor chips 12a and 12b include, for example, a nitride semiconductor. The HEMT channel layer is formed of gallium nitride (GaN), and the electron supply layer is formed of aluminum gallium nitride (AlGaN). The feedthrough, the substrate 17 and the lid 18 are made of an insulator such as ceramic. The wiring, the terminal, and the via wiring are formed of a metal such as Cu or gold (Au), for example. The wire 13 is made of a metal such as Au. The bumps 19 are made of metal such as solder containing tin silver (Sn—Ag). The adhesive 21 and the underfill 31 are made of resin, for example. The conductive adhesive is an alloy of gold and tin (Au—Sn), or a paste containing a metal such as silver (Ag).

図４は半導体装置１００の等価回路を例示する回路図である。図４では、図３（ａ）および図３（ｂ）の四角Ａ１で囲んだ範囲に対応する回路要素に符号を付した。また図４の四角で囲んだ範囲が半導体チップ１２ａおよび１２ｂ並びに基板１７に対応する。 FIG. 4 is a circuit diagram illustrating an equivalent circuit of the semiconductor device 100. In FIG. 4, reference numerals are assigned to circuit elements corresponding to the range surrounded by the square A1 in FIGS. 3 (a) and 3 (b). 4 corresponds to the semiconductor chips 12a and 12b and the substrate 17.

図４に示すように、入力端子Ｉｎ１とＨＥＭＴ１２ａ１のゲートとの間にインダクタＬ１が直列接続されている。入力端子Ｉｎ１とインダクタＬ１との間にキャパシタＣ１の一端及びインダクタＬ２の一端が接続されている。インダクタＬ２の他端はＨＥＭＴ１２ｂ１のゲートに接続されている。ＨＥＭＴ１２ａ１のドレインとＨＥＭＴ１２ｂ１のドレインとの間にインダクタＬ３およびＬ４が直列接続されている。インダクタＬ３およびＬ４間のノードＮ１はインダクタＬ５を介して出力端子Ｏｕｔ１に接続されている。出力端子Ｏｕｔ１とインダクタＬ５との間にキャパシタＣ３の一端が接続されている。キャパシタＣ１およびＣ３の他端は接地されている。 As shown in FIG. 4, the inductor L1 is connected in series between the input terminal In1 and the gate of the HEMT 12a1. One end of the capacitor C1 and one end of the inductor L2 are connected between the input terminal In1 and the inductor L1. The other end of the inductor L2 is connected to the gate of the HEMT 12b1. Inductors L3 and L4 are connected in series between the drain of HEMT 12a1 and the drain of HEMT 12b1. A node N1 between the inductors L3 and L4 is connected to the output terminal Out1 via the inductor L5. One end of a capacitor C3 is connected between the output terminal Out1 and the inductor L5. The other ends of the capacitors C1 and C3 are grounded.

入力端子Ｉｎ１、出力端子Ｏｕｔ１、ＨＥＭＴ１２ａ１および１２ｂ１、インダクタＬ１〜Ｌ５、キャパシタＣ１およびＣ３と同様にして、入力端子Ｉｎ２、出力端子Ｏｕｔ２、ＨＥＭＴ１２ａ２および１２ｂ２、インダクタＬ６〜Ｌ１０、キャパシタＣ２およびＣ４は接続されている。ＨＥＭＴ１２ａ２のソースとＨＥＭＴ１２ａ１のソースとは共通して接地されている。ＨＥＭＴ１２ｂ１のソースとＨＥＭＴ１２ｂ２のソースとは共通して接地されている。 Similarly to the input terminal In1, the output terminal Out1, the HEMTs 12a1 and 12b1, the inductors L1 to L5, and the capacitors C1 and C3, the input terminal In2, the output terminal Out2, the HEMTs 12a2 and 12b2, the inductors L6 to L10, and the capacitors C2 and C4 are connected. ing. The source of the HEMT 12a2 and the source of the HEMT 12a1 are commonly grounded. The source of the HEMT 12b1 and the source of the HEMT 12b2 are commonly grounded.

図２のリード２６が図４の入力端子Ｉｎ１およびＩｎ２として機能する。リード２８が出力端子Ｏｕｔ１およびＯｕｔ２として機能する。図３（ａ）に示したように半導体チップ１２ａにはＨＥＭＴ１２ａ１および１２ａ２が形成され、半導体チップ１２ｂにはＨＥＭＴ１２ｂ１および１２ｂ２が形成されている。キャパシタＣ１およびＣ２は整合回路１４に対応する。キャパシタＣ３およびＣ４は整合回路１６に対応する。インダクタＬ１およびＬ６は配線１７ｃにより生成され、インダクタＬ２及びＬ７は配線１７ｄにより生成される。インダクタＬ３およびＬ８は配線１７ｅにより生成され、インダクタＬ４およびＬ９は配線１７ｆにより生成される。インダクタＬ５およびＬ１０は配線１７ｈにより生成される。ノードＮ１は端子１７ｇに対応する。 The lead 26 in FIG. 2 functions as the input terminals In1 and In2 in FIG. The lead 28 functions as the output terminals Out1 and Out2. As shown in FIG. 3A, HEMTs 12a1 and 12a2 are formed on the semiconductor chip 12a, and HEMTs 12b1 and 12b2 are formed on the semiconductor chip 12b. Capacitors C1 and C2 correspond to matching circuit 14. Capacitors C3 and C4 correspond to matching circuit 16. The inductors L1 and L6 are generated by the wiring 17c, and the inductors L2 and L7 are generated by the wiring 17d. Inductors L3 and L8 are generated by wiring 17e, and inductors L4 and L9 are generated by wiring 17f. The inductors L5 and L10 are generated by the wiring 17h. Node N1 corresponds to terminal 17g.

入力端子Ｉｎ１から入力された高周波信号はＨＥＭＴ１２ａ１および１２ｂ１に分配され、ＨＥＭＴ１２ａ１および１２ｂ１により増幅される。ＨＥＭＴ１２ａ１および１２ｂ１により増幅された高周波信号はノードＮ１において合流し、出力端子Ｏｕｔ１から出力される。入力端子Ｉｎ２に入力される高周波信号はＨＥＭＴ１２ａ２および１２ｂ２により増幅され出力端子Ｏｕｔ２から出力される。 The high frequency signal input from the input terminal In1 is distributed to the HEMTs 12a1 and 12b1, and is amplified by the HEMTs 12a1 and 12b1. The high frequency signals amplified by the HEMTs 12a1 and 12b1 merge at the node N1, and are output from the output terminal Out1. The high frequency signal input to the input terminal In2 is amplified by the HEMTs 12a2 and 12b2 and output from the output terminal Out2.

実施例１によれば、図２に示すように２つの半導体チップ１２ａおよび１２ｂがリード２６および２８の対向する方向に配置されるため、ステム１０を小型化することができ、半導体装置１００の低コスト化も可能である。またステム１０の反りが抑制されるため、歩留まりが向上し、コスト増加が抑制される。リード２６および２８を大きくしなくてよいため、信号は略同位相でリード２６から半導体チップ１２ａおよび１２ｂに分配され、かつ略同位相でリード２８において合成される。このため高い出力が得られる。 According to the first embodiment, as shown in FIG. 2, since the two semiconductor chips 12a and 12b are arranged in the direction in which the leads 26 and 28 face each other, the stem 10 can be reduced in size and the semiconductor device 100 can be reduced. Costing is also possible. Further, since the warpage of the stem 10 is suppressed, the yield is improved and the increase in cost is suppressed. Since the leads 26 and 28 do not need to be enlarged, the signal is distributed from the lead 26 to the semiconductor chips 12a and 12b in substantially the same phase and synthesized in the lead 28 in substantially the same phase. For this reason, a high output can be obtained.

図３（ｂ）に示した配線１７ｃの長さは配線１７ｄの長さと略同一であるため、図４のインダクタＬ１のインダクタンスがインダクタＬ２のインダクタと同程度になる。ＨＥＭＴ１２ａ１に入力される信号が、ＨＥＭＴ１２ｂ１に入力される信号と略同位相になる。配線１７ｅの長さは配線１７ｆの長さと略同一であるため、インダクタＬ３のインダクタンスがインダクタＬ４のインダクタンスと同程度になる。ＨＥＭＴ１２ａ１から出力される信号が、ＨＥＭＴ１２ｂ１から出力される信号と略同位相になる。ほぼ同位相の信号がＨＥＭＴ１２ａ１および１２ｂ１に分配され、図３（ｂ）の端子１７ｇ（図４のノードＮ１）において合成されるため、信号の損失は抑制される。この結果、高出力を得ることができる。例えば入力電力に対して出力電力を約２倍（３ｄＢ増加）の特性を実現することができる。 Since the length of the wiring 17c shown in FIG. 3B is substantially the same as the length of the wiring 17d, the inductance of the inductor L1 in FIG. 4 is approximately the same as that of the inductor L2. The signal input to the HEMT 12a1 has substantially the same phase as the signal input to the HEMT 12b1. Since the length of the wiring 17e is substantially the same as the length of the wiring 17f, the inductance of the inductor L3 is approximately the same as the inductance of the inductor L4. The signal output from the HEMT 12a1 has substantially the same phase as the signal output from the HEMT 12b1. Since substantially in-phase signals are distributed to the HEMTs 12a1 and 12b1 and synthesized at the terminal 17g in FIG. 3B (node N1 in FIG. 4), signal loss is suppressed. As a result, high output can be obtained. For example, it is possible to realize a characteristic that the output power is about twice (3 dB increase) with respect to the input power.

また配線１７ｃおよび１７ｄのインピーダンスが略等しくなるため、配線１７ｃおよび１７ｄにおける信号の損失量も同程度になる。配線１７ｅおよび１７ｆのインピーダンスが略等しくなるため、配線１７ｅおよび１７ｆにおける信号の損失量も同程度になる。配線１７ｃの長さは配線１７ｄの長さと完全に同一でもよいし、略同一でもよい。配線１７ｃのインダクタンス成分が配線１７ｄのインダクタンス成分と略同一であればよい。配線１７ｅの長さは配線１７ｆの長さと完全に同一でもよいし、略同一でもよい。配線１７ｅのインダクタンス成分が配線１７ｆのインダクタンス成分と略同一であればよい。信号の位相が同程度であればよい。つまり、半導体チップ１２ａおよび１２ｂの動作位相が同一、または極めて近くなればよい。 Further, since the impedances of the wirings 17c and 17d are substantially equal, the amount of signal loss in the wirings 17c and 17d is approximately the same. Since the impedances of the wirings 17e and 17f are substantially equal, the amount of signal loss in the wirings 17e and 17f is approximately the same. The length of the wiring 17c may be completely the same as or substantially the same as the length of the wiring 17d. The inductance component of the wiring 17c may be substantially the same as the inductance component of the wiring 17d. The length of the wiring 17e may be completely the same as or substantially the same as the length of the wiring 17f. The inductance component of the wiring 17e may be substantially the same as the inductance component of the wiring 17f. It suffices if the phase of the signal is approximately the same. That is, it is only necessary that the operation phases of the semiconductor chips 12a and 12b are the same or very close.

実施例２は、チップ部品、およびシャントインダクタとして機能する配線を基板１７に設けた例である。実施例１において説明した構成と同じ部分については説明を省略する。図５は実施例２に係る半導体装置２００を例示する断面図である。図５に示すように整合回路１４が設けられていない。 The second embodiment is an example in which the chip 17 and the wiring that functions as the shunt inductor are provided on the substrate 17. The description of the same parts as those described in the first embodiment is omitted. FIG. 5 is a cross-sectional view illustrating a semiconductor device 200 according to the second embodiment. As shown in FIG. 5, the matching circuit 14 is not provided.

図６は基板１７を例示する平面図である。図６に示すように、基板１７の上面に端子１７ａ、１７ｂ、１７ｇ、１７ｊおよび１７ｋ、配線１７ｃ、１７ｄ、および１７ｈが設けられている。複数の配線１７ｌは基板１７の上面および下面に設けられている。基板１７の上面に３つのチップ部品２３、２５および２７が実装されている。チップ部品２３および２５は半田２９により端子１７ａおよび１７ｊに接続されている。チップ部品２７は端子１７ｊおよび１７ｋに接続されている。端子１７ｊは接地端子である。端子１７ｇは、配線１７ｈを介して端子１７ｂに接続され、配線１７ｌを介して端子１７ｋに接続されている。 FIG. 6 is a plan view illustrating the substrate 17. As shown in FIG. 6, terminals 17a, 17b, 17g, 17j and 17k and wirings 17c, 17d and 17h are provided on the upper surface of the substrate 17. The plurality of wirings 17 l are provided on the upper surface and the lower surface of the substrate 17. Three chip components 23, 25 and 27 are mounted on the upper surface of the substrate 17. Chip components 23 and 25 are connected to terminals 17 a and 17 j by solder 29. Chip component 27 is connected to terminals 17j and 17k. The terminal 17j is a ground terminal. The terminal 17g is connected to the terminal 17b via the wiring 17h, and is connected to the terminal 17k via the wiring 17l.

図７は半導体装置２００の等価回路を例示する回路図である。図７に示すように、入力端子Ｉｎ１とインダクタＬ１との間にキャパシタＣ１の一端が接続され、入力端子Ｉｎ２とインダクタＬ６との間にキャパシタＣ２の一端が接続されている。インダクタＬ３およびＬ４間のノードＮ１にインダクタＬ１１の一端が接続されている。インダクタＬ８およびＬ９間にインダクタＬ１２の一端が接続されている。インダクタＬ１１およびＬ１２は共通してキャパシタＣ５の一端に接続されている。キャパシタＣ１、Ｃ２およびＣ５の他端、並びにＨＥＭＴ１２ａ１および１２ａ２のソースは共通して接地されている。キャパシタＣ１はチップ部品２３に、キャパシタＣ２はチップ部品２５に、キャパシタＣ５はチップ部品２７に、それぞれ対応する。インダクタＬ１１およびＬ１２は配線１７ｌにより生成される。 FIG. 7 is a circuit diagram illustrating an equivalent circuit of the semiconductor device 200. As shown in FIG. 7, one end of the capacitor C1 is connected between the input terminal In1 and the inductor L1, and one end of the capacitor C2 is connected between the input terminal In2 and the inductor L6. One end of an inductor L11 is connected to a node N1 between the inductors L3 and L4. One end of an inductor L12 is connected between the inductors L8 and L9. The inductors L11 and L12 are commonly connected to one end of the capacitor C5. The other ends of the capacitors C1, C2, and C5 and the sources of the HEMTs 12a1 and 12a2 are commonly grounded. The capacitor C1 corresponds to the chip component 23, the capacitor C2 corresponds to the chip component 25, and the capacitor C5 corresponds to the chip component 27. Inductors L11 and L12 are generated by wiring 17l.

実施例２によれば、配線１７ｌ（インダクタＬ１１およびＬ１２）がシャントインダクタとして機能し、チップ部品２７（キャパシタＣ５）と共に高調波処理回路を形成する。半導体装置２００の外部に高調波処理回路を接続する場合より、半導体チップ１２ａおよび１２ｂの近くに高調波処理回路を設けることができるため、高い効率を得ることができる。実施例１と同様に、高出力が得られ、かつ半導体装置２００の低コスト化が可能である。また整合回路１４を設けないため、ステム１０を短手方向（図５の横方向、リード２６および２８の対向する方向）において、半導体装置２００をより小型化することができる。基板１７の端子１７ｂにチップ部品を接続し、整合回路１６を取り除いてもよい。端子１７ａおよび１７ｂにチップ部品を接続し、整合回路１４および１６を取り除いてもよい。 According to the second embodiment, the wiring 17l (inductors L11 and L12) functions as a shunt inductor and forms a harmonic processing circuit together with the chip component 27 (capacitor C5). Since the harmonic processing circuit can be provided near the semiconductor chips 12a and 12b, compared to the case where the harmonic processing circuit is connected to the outside of the semiconductor device 200, high efficiency can be obtained. As in the first embodiment, a high output can be obtained and the cost of the semiconductor device 200 can be reduced. Further, since the matching circuit 14 is not provided, the semiconductor device 200 can be further downsized in the short direction of the stem 10 (the horizontal direction in FIG. 5 and the direction in which the leads 26 and 28 face each other). A chip component may be connected to the terminal 17b of the substrate 17 and the matching circuit 16 may be removed. Chip components may be connected to the terminals 17a and 17b, and the matching circuits 14 and 16 may be removed.

実施例３はドレインを隣り合わせにした例である。図８は実施例３に係る半導体装置３００を例示する断面図である。図９（ａ）は半導体チップ１２ａおよび１２ｂを例示する平面図である。図９（ｂ）は基板１７を例示する平面図である。 Example 3 is an example in which the drains are adjacent to each other. FIG. 8 is a cross-sectional view illustrating a semiconductor device 300 according to the third embodiment. FIG. 9A is a plan view illustrating the semiconductor chips 12a and 12b. FIG. 9B is a plan view illustrating the substrate 17.

図８および図９（ａ）に示すように、ドレイン１２Ｄ２は半導体チップ１２ｂの左側に位置し、ソース１２Ｓ２およびゲート１２Ｇ２は右側に位置する。ドレイン１２Ｄ１とドレイン１２Ｄ２とは隣り合う。図８および図９（ｂ）に示すように、端子１７Ｄ２は基板１７の中央側に位置し、端子１７Ｇ２は右端に位置する。 As shown in FIGS. 8 and 9A, the drain 12D2 is located on the left side of the semiconductor chip 12b, and the source 12S2 and the gate 12G2 are located on the right side. The drain 12D1 and the drain 12D2 are adjacent to each other. As shown in FIGS. 8 and 9B, the terminal 17D2 is located on the center side of the substrate 17, and the terminal 17G2 is located on the right end.

図１０は半導体装置３００の等価回路を例示する回路図である。図１０に示すように、インダクタＬ３、Ｌ４、Ｌ８およびＬ９が設けられていない。実施例３においては、実施例１および２（図３（ｂ）および図６）に比べ、配線１７ｅおよび１７ｆが短くなるため、配線１７ｅおよび１７ｆのインダクタ成分が小さくなる。このためインダクタＬ３、Ｌ４、Ｌ８およびＬ９が実質的に無視できる。 FIG. 10 is a circuit diagram illustrating an equivalent circuit of the semiconductor device 300. As shown in FIG. 10, inductors L3, L4, L8, and L9 are not provided. In the third embodiment, compared to the first and second embodiments (FIGS. 3B and 6), since the wirings 17e and 17f are shorter, the inductor components of the wirings 17e and 17f are smaller. For this reason, the inductors L3, L4, L8 and L9 can be substantially ignored.

実施例３においては実施例１および２に比べ、配線１７ｅおよび１７ｆが短いため、端子１７ｇがドレイン１２Ｄ１および１２Ｄ２の近くに配置される。このためＨＥＭＴ１２ａ１およびＨＥＭＴ１２ｂ１の出力信号の合成がドレインの近くで行われる。端子１７ｇにおける信号の位相差が小さくなるため、信号の損失が抑制され、出力が高くなる。また高調波処理がドレイン１２Ｄ１および１２Ｄ２の近くで行われるため効率が高くなる。 In the third embodiment, since the wirings 17e and 17f are shorter than those in the first and second embodiments, the terminal 17g is disposed near the drains 12D1 and 12D2. For this reason, the synthesis of the output signals of the HEMT 12a1 and the HEMT 12b1 is performed near the drain. Since the phase difference of the signal at the terminal 17g becomes small, signal loss is suppressed and the output becomes high. Further, since the harmonic processing is performed near the drains 12D1 and 12D2, the efficiency is increased.

図１１は実施例３の変形例における半導体チップ１２ａおよび１２ｂを例示する平面図である。図１１に示すように、ゲート１２Ｇ１および１２Ｇ２を隣り合ってもよい。基板１７の配線１７ｃおよび１７ｄを短くすることができる。すなわち図１０のインダクタＬ１、Ｌ２、Ｌ６およびＬ７を取り除くことができる。ＨＥＭＴ１２ａ１およびＨＥＭＴ１２ｂ１への信号の分配がゲートの近くで行われるため、位相差が小さくなる。 FIG. 11 is a plan view illustrating semiconductor chips 12a and 12b in a modification of the third embodiment. As shown in FIG. 11, the gates 12G1 and 12G2 may be adjacent to each other. The wirings 17c and 17d of the substrate 17 can be shortened. That is, the inductors L1, L2, L6, and L7 in FIG. 10 can be removed. Since the signal distribution to the HEMT 12a1 and the HEMT 12b1 is performed near the gate, the phase difference is reduced.

実施例４は基板１７をステム１０の上面に設けた例である。図１２は実施例３に係る半導体装置４００を例示する断面図である。 The fourth embodiment is an example in which the substrate 17 is provided on the upper surface of the stem 10. FIG. 12 is a cross-sectional view illustrating a semiconductor device 400 according to the third embodiment.

図１２に示すように、基板１７はステム１０の上面に設けられ、半導体チップ１２ａと半導体チップ１２ｂとの間に位置する。基板１７の上面には端子１７ａ、１７ｂ、１７Ｇ３および１７Ｄ３が設けられている。整合回路１４はワイヤ１３を介して基板１７の端子１７ａに接続されている。端子１７Ｇ３は、ワイヤ１３を介して半導体チップ１２ａのゲート１２Ｇ１および半導体チップ１２ｂのゲート１２Ｇ２に接続されている。端子１７Ｄ３は、ワイヤ１３を介してドレイン１２Ｄ１および１２Ｄ２に接続されている。 As shown in FIG. 12, the substrate 17 is provided on the upper surface of the stem 10 and is positioned between the semiconductor chip 12a and the semiconductor chip 12b. Terminals 17a, 17b, 17G3 and 17D3 are provided on the upper surface of the substrate 17. The matching circuit 14 is connected to the terminal 17 a of the substrate 17 through the wire 13. The terminal 17G3 is connected via the wire 13 to the gate 12G1 of the semiconductor chip 12a and the gate 12G2 of the semiconductor chip 12b. The terminal 17D3 is connected to the drains 12D1 and 12D2 through the wire 13.

リード２６に入力された高周波信号は端子１７ａを介して基板１７に入力される。高周波信号は端子１７Ｇ３から半導体チップ１２ａおよび１２ｂに分配される。半導体チップ１２ａおよび１２ｂにより増幅された高周波信号は端子１７Ｄ３において合成され、端子１７ｂおよび整合回路１６を介してリード２８から出力される。実施例４によれば、実施例１と同様に、高出力が得られ、かつ半導体装置４００の低コスト化が可能である。 The high frequency signal input to the lead 26 is input to the substrate 17 through the terminal 17a. The high frequency signal is distributed from the terminal 17G3 to the semiconductor chips 12a and 12b. The high frequency signals amplified by the semiconductor chips 12a and 12b are combined at the terminal 17D3 and output from the lead 28 via the terminal 17b and the matching circuit 16. According to the fourth embodiment, similarly to the first embodiment, a high output can be obtained and the cost of the semiconductor device 400 can be reduced.

３つ以上の半導体チップをリード２６および２８の対向方向に配置してもよい。小型かつ高出力な半導体装置を形成することができる。また半導体装置に設ける半導体チップは１つでもよい。ＨＥＭＴの電極に対応して、基板１７に配線および電極を設ければよい。 Three or more semiconductor chips may be arranged in the opposing direction of the leads 26 and 28. A small and high output semiconductor device can be formed. One semiconductor chip may be provided in the semiconductor device. Corresponding to the electrodes of the HEMT, wiring and electrodes may be provided on the substrate 17.

図１３（ａ）は半導体チップ３０を例示する平面図である。図１３（ａ）に示すように、半導体チップ３０にＨＥＭＴ１２ａ１、１２ａ２、１２ｂ１および１２ｂ２を含む複数のＨＥＭＴが形成されている。２つのＨＥＭＴが半導体チップ３０の短手方向（図中の左右方向）に配置されている。リード２６および２８の対向方向において、ドレインとゲートとが隣り合う。図１３（ｂ）は半導体チップ３２を例示する平面図である。図１３（ｂ）に示すように、リード２６および２８の対向方向において、ドレイン同士が隣り合う。１つの半導体チップに３つ以上のＨＥＭＴを形成してもよい。 FIG. 13A is a plan view illustrating the semiconductor chip 30. As shown in FIG. 13A, a plurality of HEMTs including HEMTs 12 a 1, 12 a 2, 12 b 1, and 12 b 2 are formed on the semiconductor chip 30. Two HEMTs are arranged in the short direction of the semiconductor chip 30 (left-right direction in the figure). In the opposing direction of the leads 26 and 28, the drain and the gate are adjacent to each other. FIG. 13B is a plan view illustrating the semiconductor chip 32. As shown in FIG. 13B, the drains are adjacent to each other in the opposing direction of the leads 26 and 28. Three or more HEMTs may be formed on one semiconductor chip.

１つの半導体チップ３０に複数のＨＥＭＴが集積されているため、半導体チップの上面に設けられた電極の高さのバラつきが小さくなる。また２つの半導体チップをステム１０に対して位置合わせするより、１つの半導体チップを位置合わせする方が容易である。また１つの半導体チップに対する基板１７の位置合わせも容易である。このため半導体チップと基板１７との接続の信頼性が向上する。図２、図５および図８に示したような２つの半導体チップは、例えば１つの半導体チップの中央部を切断することにより形成することができる。１つの半導体チップの面積は、２つの半導体チップの面積の合計より切断される領域の分だけ大きいため、半導体チップの放熱性が向上する。半導体チップ内のＨＥＭＴの電気的な特性を同一に近づけることができるため、電力集中が起きにくい。このため半導体チップの破壊などが発生しにくい。 Since a plurality of HEMTs are integrated on one semiconductor chip 30, variations in the height of the electrodes provided on the upper surface of the semiconductor chip are reduced. Further, it is easier to align one semiconductor chip than to align two semiconductor chips with respect to the stem 10. Further, it is easy to align the substrate 17 with respect to one semiconductor chip. For this reason, the reliability of the connection between the semiconductor chip and the substrate 17 is improved. The two semiconductor chips as shown in FIGS. 2, 5, and 8 can be formed by, for example, cutting the central portion of one semiconductor chip. Since the area of one semiconductor chip is larger than the total area of the two semiconductor chips by the area to be cut, the heat dissipation of the semiconductor chip is improved. Since the electrical characteristics of the HEMT in the semiconductor chip can be brought close to the same, electric power concentration hardly occurs. For this reason, the semiconductor chip is hardly damaged.

実施例１〜４においては、ＨＥＭＴのゲートを入力電極、ドレインを出力電極としたが、ゲート、ソースおよびドレインのいずれを入力電極または出力電極としてもよい。ＨＥＭＴ１４以外に例えば窒化物半導体またはガリウム砒素（ＧａＡｓ）など砒素系半導体を含む電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、またはＦＥＴ以外のトランジスタを設けてもよい。 In Examples 1 to 4, the HEMT gate is an input electrode and the drain is an output electrode, but any of the gate, source, and drain may be an input electrode or an output electrode. In addition to the HEMT 14, for example, a field effect transistor (FET) including an arsenic semiconductor such as a nitride semiconductor or gallium arsenide (GaAs), or a transistor other than an FET may be provided.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０ステム
１２、１２ａ、１２ｂ半導体チップ
１２ａ１、１２ａ２、１２ｂ１、１２ｂ２ＨＥＭＴ
１２Ｄ１、１２Ｄ２ドレイン
１２Ｇ１、１２Ｇ２ゲート
１２Ｓ１、１２Ｓ２ソース
１７基板
１７ｃ〜１７ｆ、１７ｈ、１７ｌ配線
２６、２８リード 10 stem 12, 12a, 12b semiconductor chip 12a1, 12a2, 12b1, 12b2 HEMT
12D1, 12D2 Drain 12G1, 12G2 Gate 12S1, 12S2 Source 17 Substrate 17c-17f, 17h, 17l Wiring 26, 28 Lead

Claims

A first substrate;
An input terminal provided on one side of the first substrate;
An output terminal provided on the side opposite to the one side of the first substrate;
A plurality of semiconductor elements each having an input part and an output part independent from each other;
A plurality of input-side wirings and a plurality of output-side wirings, wherein one end of each of the plurality of input-side wirings is connected to the input terminal independently of each other , and the other end is connected to each of the input portions of the plurality of semiconductor elements; Each of the plurality of output-side wirings has a second substrate connected to the output terminal independently of each other and the other end connected to each of the output portions of the plurality of semiconductor elements. Semiconductor device.

A first substrate;
An input terminal provided on one side of the first substrate;
An output terminal provided on the side opposite to the one side of the first substrate;
A plurality of semiconductor elements each having an input part and an output part independent from each other;
One end is connected to the input terminal, the other end is connected to each of the input portions of the plurality of semiconductor elements, one end is connected to the output terminal, and the other end is an output of the plurality of semiconductor elements. A second substrate comprising output side wiring connected to each of the parts,
The lower surface of the second substrate is provided with a connection portion that connects to the semiconductor element,
The upper surface of the second substrate is provided with terminals that are electrically connected to the input terminals and the output terminals,
The semiconductor device according to claim 1, wherein the second substrate is provided with via wiring that connects the terminal and the connection portion .

3. The semiconductor device according to claim 1, wherein the plurality of semiconductor elements are integrated on one semiconductor chip or arranged on individual semiconductor chips. 4.

The second substrate is a semiconductor device according to any one of claims 1 to 3, characterized by being disposed on the plurality of semiconductor elements.