Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6229658B2 - 薄膜トランジスタ及びその製造方法、画像表示装置 - Google Patents
[go: Go Back, main page]

JP6229658B2 - 薄膜トランジスタ及びその製造方法、画像表示装置 - Google Patents

薄膜トランジスタ及びその製造方法、画像表示装置 Download PDF

Info

Publication number
JP6229658B2
JP6229658B2 JP2014536579A JP2014536579A JP6229658B2 JP 6229658 B2 JP6229658 B2 JP 6229658B2 JP 2014536579 A JP2014536579 A JP 2014536579A JP 2014536579 A JP2014536579 A JP 2014536579A JP 6229658 B2 JP6229658 B2 JP 6229658B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
thin film
film transistor
protective layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014536579A
Other languages
English (en)
Other versions
JPWO2014045543A1 (ja
Inventor
広大 村田
広大 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Inc filed Critical Toppan Inc
Publication of JPWO2014045543A1 publication Critical patent/JPWO2014045543A1/ja
Application granted granted Critical
Publication of JP6229658B2 publication Critical patent/JP6229658B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/236—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers using printing techniques, e.g. applying the etch liquid using an ink jet printer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/26—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using liquid deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6342—Liquid deposition, e.g. spin-coating, sol-gel techniques or spray coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/70—Chemical treatments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタ及びその製造方法、画像表示装置に関する。
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。現在半導体材料の主流はシリコン系であり、製造方法としてはフォトリソグラフィーを用いたものが一般的である。
一方で、印刷技術を用いて電子部材を製造するプリンタブルエレクトロニクスが注目されている。印刷技術を用いることで、フォトリソグラフィーよりも装置や製造コストが下がり、また真空や高温を必要としないことからプラスチック基板が利用できるなどのメリットが挙げられる。またその応用分野は広く、薄型、軽量のフレキシブルディスプレイに限らず、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグやセンサーなどへの応用も見込まれている。このように、ユビキタス社会に向けてプリンタブルエレクトロニクスの研究は必要不可欠である。
溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。このうち、スピンコート法やディップ法で製造されたトランジスタを複数配置したトランジスタアレイにおいては、トランジスタ素子間やトランジスタと画素電極との間の半導体層中を電流が流れやすいため、オフ状態での電流（リーク電流）値が大きくなり、オンオフ比が低下してしまう問題がある。
このため、例えば特許文献１においてはインクジェット法を用いて所望の場所に半導体層を形成することにより、トランジスタ素子間の電気的分離を実現している。また、例えば特許文献２においてはソース電極、ドレイン電極の間のチャネル部に半導体溶液を注入することによって、トランジスタ素子間の電気的分離を実現している。
特開２００５−２１００８６号公報 特開２００４−８００２６号公報
しかしながら、特許文献２の方法において、チャネル部に半導体溶液を注入するためには隔壁の形成が必要となる。このため、トランジスタの通常の作製工程に加えて、隔壁材料の成膜、及びパターニングのプロセスを別途行わなければならない。
また、薄膜トランジスタにおいて素子特性の向上、安定化を図るためには、トランジスタ素子間の電気的分離を行う必要がある。特許文献１、２の方法において、トランジスタ素子毎に電気的に分離された半導体層を形成する場合、アライメントのズレを２軸方向（例えば、Ｘ軸方向及びＹ軸方向）について考慮する必要があり、高精度が求められるため、製造の難易度が高かった。
そこで、この発明はこのような事情に鑑みてなされたものであって、薄膜トランジスタを高精度且つ容易に製造できるようにした薄膜トランジスタ及びその製造方法、画像表示装置の提供を目的とする。
上記課題を解決するために、本発明の一態様に係る薄膜トランジスタは、基板と、前記基板上に形成された複数のトランジスタ素子と、を備えた薄膜トランジスタであって、前記各トランジスタ素子は、前記基板上に形成されたゲート電極と、前記基板上に形成されて前記ゲート電極を覆うゲート絶縁体層と、前記ゲート絶縁体層上に形成されたソース電極及びドレイン電極と、前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて形成された半導体層と、前記半導体層上に形成された保護層と、を有し、前記保護層は、前記各トランジスタ素子に亘るストライプ形状に形成されており、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向、又は、該チャネル長方向と平面視で交差する方向において、前記半導体層の両端の位置と前記保護層の両端の位置とが一致していることを特徴とする。
本発明の別の態様に係る薄膜トランジスタは、基板と、前記基板上に形成された複数のトランジスタ素子と、を備えた薄膜トランジスタであって、前記各トランジスタ素子は、前記基板上に形成されたゲート電極と、前記基板上に形成されて前記ゲート電極を覆うゲート絶縁体層と、前記ゲート絶縁体層上に形成されたソース電極及びドレイン電極と、前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて形成された半導体層と、前記半導体層上に形成された保護層と、を有し、前記保護層は、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平面視で交差し、且つ前記各トランジスタ素子に亘るストライプ形状に形成されており、平面視で前記チャネル長方向において、前記半導体層の両端の位置と前記保護層の両端の位置とが一致していることを特徴とする。
本発明のさらに別の態様に係る薄膜トランジスタは、基板と、前記基板上に形成された複数のトランジスタ素子と、を備えた薄膜トランジスタであって、前記各トランジスタ素子は、前記基板上に形成されたゲート電極と、前記基板上に形成されて前記ゲート電極を覆うゲート絶縁体層と、前記ゲート絶縁体層上に形成されたソース電極及びドレイン電極と、前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて形成された半導体層と、前記半導体層上に形成された保護層と、を有し、前記保護層は、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向に平行、且つ前記各トランジスタ素子に亘るストライプ形状に形成されており、平面視で前記チャネル長方向と交差する方向において、前記半導体層の両端の位置と前記保護層の両端の位置とが一致していることを特徴とする。
また、上記の薄膜トランジスタにおいて、前記半導体層が有機半導体材料からなることを特徴としてもよい。
また、上記の薄膜トランジスタにおいて、前記半導体層が酸化物半導体材料からなることを特徴としてもよい。
また、上記の薄膜トランジスタにおいて、前記保護層が無機化合物からなることを特徴としてもよい。
また、上記の薄膜トランジスタにおいて、前記保護層が有機物からなることを特徴としてもよい。
また、上記の薄膜トランジスタにおいて、前記保護層が無機化合物と有機物の混合物からなることを特徴としてもよい。
本発明の一態様に係る薄膜トランジスタの製造方法は、基板上に複数のトランジスタ素子を有する薄膜トランジスタの製造方法であって、前記基板上にゲート電極を形成する工程と、前記ゲート電極を覆うように前記基板上にゲート絶縁体層を形成して工程と、前記ゲート絶縁体層上にソース電極及びドレイン電極を形成する工程と、前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて半導体層を形成する工程と、前記半導体層上に保護層を形成する工程と、前記半導体層を部分的に除去して前記各トランジスタ素子間を電気的に分離する工程と、を有し、前記半導体層を形成する工程では、前記各トランジスタ素子の形成領域に跨るストライプ形状に該半導体層を形成し、前記保護層を形成する工程では、前記半導体層と平面視で交差し、且つ前記各トランジスタ素子の形成領域に亘るストライプ形状に該保護層を形成し、前記半導体層を部分的に除去する工程では、前記保護層をマスクに用いて該半導体層をエッチングすることを特徴とする。
また、上記の薄膜トランジスタの製造方法において、前記半導体層を形成する工程では、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平行な方向に該半導体層を形成することを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記半導体層を形成する工程では、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平面視で交差する方向に該半導体層を形成することを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記半導体層を形成する工程では、該半導体層を塗布法にて形成することを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記保護層を形成する工程では、該保護層を塗布法にて形成することを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記塗布法は、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかであることを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記半導体層を部分的に除去する工程では、該半導体層を有機系溶剤、無機系溶剤、またはこれらの混合溶液で洗い流すことを特徴としてもよい。
また、上記の薄膜トランジスタの製造方法において、前記半導体層を部分的に除去する工程では、該半導体層を有機系溶剤、無機系溶剤、及びこれらの混合溶液の蒸気に曝すことで除去することを特徴としてもよい。
本発明の一態様に係る画像表示装置は、上記の薄膜トランジスタと、前記薄膜トランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、前記ドレイン電極に電気的に接続された画素電極と、前記画素電極上に形成された共通電極を含む表示媒体と、を備えることを特徴とする。
また、上記の画像表示装置において、前記表示媒体は、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機ＥＬ表示装置及び無機ＥＬ表示装置の何れか一つであることを特徴としてもよい。
本発明の一態様によれば、薄膜トランジスタを製造する過程で、半導体層と保護層を互いに交差する方向でストライプ形状に形成することにより、アライメントのズレを１軸方向に抑えることができる。これにより、保護層を高精度に形成することができる。また、保護層を形成した後で、半導体層のうちの保護層下から露出している部分を除去する。これにより、トランジスタ素子間の電気的分離を容易に且つ自己整合的に行うことができる。よって、薄膜トランジスタを高精度且つ容易に製造することができる。
本発明の第１実施形態に係る薄膜トランジスタ１００の構成例を示す平面図。 図１をＡ−Ｂ−Ｃ線で切断した断面図。 図１をＤ−Ｅ線で切断した断面図。 薄膜トランジスタ１００の製造方法を工程順に示す平面図。 薄膜トランジスタ１００の製造方法を工程順に示す平面図。 薄膜トランジスタ１００の製造方法を工程順に示す平面図。 薄膜トランジスタ１００の製造方法を工程順に示す平面図。 本発明の第１実施形態に係る画像表示装置２００の構成例を示す断面図。 本発明の実施形態に係る薄膜トランジスタ３００の構成例を示す平面図。 図９をＡ−Ｂ−Ｃ線で切断した断面図。 図９をＤ−Ｅ線で切断した断面図。 薄膜トランジスタ３００の製造方法を工程順に示す平面図。 薄膜トランジスタ３００の製造方法を工程順に示す平面図。 薄膜トランジスタ３００の製造方法を工程順に示す平面図。 薄膜トランジスタ３００の製造方法を工程順に示す平面図。 本発明の実施形態に係る画像表示装置４００の構成例を示す断面図。 本発明の比較形態に係る薄膜トランジスタ５００の構成例を示す平面図。 図１８をＡ´−Ｂ´−Ｃ´線で切断した断面図。
以下、本発明の第１実施形態に係る薄膜トランジスタについて、図面を参照しつつ説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構成）
図１は、本発明の第１実施形態に係る薄膜トランジスタ１００の構成例を示す平面図（透視図）である。また、図２は、図１に示した薄膜トランジスタ１００において、例えば１画素に相当する部分（以下、トランジスタ素子）５０をＡ−Ｂ−Ｃ線で切断した断面図である。図３は、トランジスタ素子５０をＤ−Ｅ線で切断した断面図である。なお、図１では、図面の複雑化を回避するため、ゲート絶縁体層４の図示を省略している。また、図２では、Ａ−Ｂ断面及び、これと直交するＢ−Ｃ断面を模式的に１つの連続した断面で示している。また、図３において、白丸中に黒丸が配置された記号は、紙面の裏側から紙面の表側へ流れる電流を模式的に示したものである。
図１に示すように、本発明の第１実施形態に係る薄膜トランジスタ１００は、平面視で縦方向及び横方向に配置された複数のトランジスタ素子５０を同一の基板上に備える。図２及び図３に示すように、各トランジスタ素子５０はボトムゲート・ボトムコンタクト型であり、基板１上に形成されたゲート電極２及びキャパシタ電極３と、基板１上に形成されてゲート電極２及びキャパシタ電極３を覆うゲート絶縁体層４と、ゲート絶縁体層４上に形成されたソース電極５及びドレイン電極６と、ソース電極５上からゲート絶縁体層４上を通ってドレイン電極６上にかけて形成された半導体層７と、半導体層７上に形成された保護層８とを有する。
この薄膜トランジスタ１００において、保護層８は、複数のトランジスタ素子５０に亘るストライプ形状に形成されている。また、保護層８のストライプ形状は、各トランジスタ素子５０のソース電極５からドレイン電極６に至るチャネル長方向と平面視で直交している。ここで、チャネル長方向とは、半導体層７に流れる電流の向きと平行な方向のことであり、図１のＡ−Ｂ線に平行なＸ軸方向である。
また、この薄膜トランジスタ１００において、Ｘ軸方向における半導体層７の両端の位置と、Ｘ軸方向における保護層８の両端の位置は平面視で一致している。ここで、一致しているというのは、端部が完全に一致している場合だけでなく、保護層８が半導体層７上からわずかにはみ出している場合も含む。これは、後述する半導体層７の除去方法によっては、保護層８に覆われた半導体層７の内部にまで除去液や除去蒸気がわずかに侵入し、保護層８に覆われた半導体層７がわずかに除去されるためである。次に、薄膜トランジスタ１００を構成している上記各部の材料について説明する。
基板１は可撓性を有することが望ましい。基板１の材料としては、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が挙げられる。石英などのガラス基板やシリコンウェハなども絶縁性の基板として用いることができるが、薄型化、軽量化、フレキシブル化を考慮するとプラスチック基板が好ましい。また、各製造プロセスに用いられる温度などを考慮すると、基板１としては、特にＰＥＮやポリイミドなどを用いることが望ましい。
基板１が可撓性を有することで、フレキシブル、軽量、薄型な薄膜トランジスタ１００を形成することができ、ひいては薄膜トランジスタ１００を用いたデバイスにおいてもこれらの利点を生かすことができる。
ゲート電極２、キャパシタ電極３の材料は特に限定されるものではないが、例えば金、白金、アニミニウム、ニッケル、インジウム錫酸化物（ＩＴＯ）などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀などの金属粒子を導電材料として用いた厚膜ペーストなどがある。
ゲート絶縁体層４の材料は、例えばポリビニルフェノール、ポリイミド、ポリメタクリル酸メチルなどの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などを用いることができる。ゲート絶縁体層４の形成方法はスピンコート法やダイコート法などの方法を用いることができる。また、ＰＥＴやＰＥＮ、ＰＥＳなどの薄膜フィルムをゲート絶縁体層４として用いてもよい。また、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３等の各種絶縁材料を用い、スパッタリング法、プラズマＣＶＤ法、真空蒸着法等で形成することもできる。
ソース電極５、ドレイン電極６の材料は特に限定されるものではないが、例えば金、白金、アニミニウム、ニッケル、インジウム錫酸化物（ＩＴＯ）などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀などの金属粒子を導電材料として用いた厚膜ペーストなどがある。
なお、ソース電極５とドレイン電極６の仕事関数の向上のため、ソース電極５とドレイン電極６の表面を電子吸引性基を有する化合物で表面処理しても良い。ソース電極５とドレイン電極６の表面処理に用いる電子吸引性基を有する化合物は特に限定されるものではないが、例えば、ベンゼンチオール、クロロベンゼンチオール、ブロモベンゼンチオール、フルオロベンゼンチオール、ペンタフルオロベンゼンチオール、ペンタクロロベンゼンチオール、ニトロチオフェノール、２−メルカプト−５−ニトロベンズイミダゾール、パーフルオロデカンチオール、ペンタフルオロチオフェノール、４−トリフルオロメチル−２，３，５，６−テトラフルオロチオフェノール、５−クロロ−２−メルカプトベンゾイミダゾール等のチオール化合物、ジフェニルジスルフィド等のジスルフィド化合物、ジフェニルスルフィド等のスルフィド化合物、長鎖フルオロアルキルシラン等のシランカップリング剤などを用いることができる。
また、表面処理の方法としては、メタノール、エタノール、イソプロピルアルコール等のアルコールなどの溶媒で上記の化合物を溶解・希釈した溶液を用い、この溶液を満たした容器に浸漬することにより処理する方法、この溶液をスプレーで吹き付けるスプレー法、この溶液をダイコート法やスピンコート法等の各種ウエットコーティング法で塗布する方法、または蒸着等の各種ドライコーティング法等で上記化合物を積層する方法が挙げられるが、これらに限定されるものではない。
電子吸引性基を有する化合物としては、チオール化合物、ジスルフィド化合物、スルフィド化合物、シランカップリング剤が、ソース電極とドレイン電極への密着性が高いことから好ましい。
さらには、電子吸引性の官能基を有する化合物が、ソース電極５とドレイン電極６と、化学的に結合していることが好ましい。電子吸引性の官能基を有する化合物が、ソース電極５とドレイン電極６と、化学的に結合を有していると、ソース電極５とドレイン電極６の仕事関数をより長期間にわたり大きく維持することができ、経時でも安定したキャリア注入効率の高い薄膜トランジスタ１００を得ることができ、好ましい。
半導体層７は、例えば、有機物を主成分とする材料や金属酸化物を主成分とする材料からなり、有機半導体材料や酸化物半導体材料であることが望ましい。有機半導体や酸化物半導体は一部の有機溶媒に可溶であるため、半導体層７を印刷法により形成することができる。但し、半導体材料を溶媒に溶解させず粒子の状態で分散し、分散液を印刷した後、乾燥や焼成することにより半導体層７を形成してもよい。有機半導体材料にはポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、及びそれらの誘導体のような高分子系有機半導体材料、及びペンタセン、テトラセン、銅フタロシアニン、ペリレン、及びそれらの誘導体のような低分子系有機半導体材料を用いてもよい。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。また、酸化物半導体材料として亜鉛やインジウム、ガリウムなどの金属塩化物、金属アセテート、金属硝酸塩などを用いることもできる。
保護層８の材料は特に限定されるものではないが、例えば、有機物を主成分とする材料や、無機化合物を主成分とする材料、または、無機化合物と有機物の混合物を主成分とする材料からなる。保護層８として一般的に用いられる材料としては、フッ素系樹脂、例えば、フッ素アクリル樹脂、含フッ素ポリイミドなどの縮合系含フッ素ポリマー、含フッ素エーテルポリマー、含フッ素環状エーテルポリマーなどが挙げられる。これらは、全フッ素置換されたペルフルオロ体でもよく、フッ素置換残部を塩素などで置換したものでもよい。さらにトリフロロメタン置換基などを有していてもよい。さらには、ポリイミド、ポリアミド、ポリエステル、ポリビニルフェノール、ポリビニルアルコール、エポキシ樹脂、ベンゾシクロブテン樹脂、フェノール樹脂、アクリル樹脂、及びフッ素樹脂とこれらの混合物などが挙げられるが、これらに限定されるものではない。また、保護層８には必要に応じて遮光性を付与することもできる。
（製造方法）
次に、図１に示した薄膜トランジスタ１００の製造方法を説明する。
図４〜図７は、本発明の第１実施形態に係る薄膜トランジスタ１００の製造方法を工程順に示す平面図である。なお、図４〜図７では、図面の複雑化を回避するためにゲート絶縁体層４の図示を省略している。
まず、薄膜トランジスタ１００の製造工程の概要について説明する。図４に示すように、基板１上にゲート電極２とキャパシタ電極３を形成する。ここでは、ゲート電極２を例えばＸ軸方向に平行なストライプ形状に形成する。次に、基板１上にゲート絶縁体層４（図示せず）を形成する。そして、図５に示すように、ソース電極５及びドレイン電極６を形成する。
次に、図６に示すように、ゲート電極２と重なるように、半導体層７をＸ軸方向に平行、且つ各トランジスタ素子５０の形成領域に亘るストライプ形状に形成する。半導体層７のうちのソース電極５とドレイン電極６との間に位置する部分が、チャネル部７ａとなる。そして、図７に示すように、保護層８をＸ軸方向と平面視で直交するＹ軸方向（即ち、図１のＤ−Ｅ線に平行な方向であり、チャネル幅方向）に平行、且つ各トランジスタ素子５０の形成領域に亘るストライプ形状に形成する。ここでは、保護層８をチャネル部７ａの上方を覆うように形成する。そして、この保護層８をマスクに用いて、半導体層７のうちの保護層８下から露出している部分をエッチングして除去する。これにより、図１に示した薄膜トランジスタ１００が完成する。
次に、上記の各工程について、さらに詳しく説明する。
本発明の第１実施形態では、ゲート電極２、キャパシタ電極３、ソース電極５、ドレイン電極６、半導体層７、及び保護層８を形成する工程のうち、少なくとも１つが印刷法で行われることが望ましい。薄膜トランジスタ１００を低コストで形成するためには、印刷法が有用であるからである。例えば、ゲート電極２、キャパシタ電極３、ソース電極５、ドレイン電極６、半導体層７、及び保護層８を真空蒸着法やスパッタリング法、フォトリソグラフィー、エッチングを用いて形成する場合に比べ、工程数を削減することができ、且つ真空プロセスを用いないことでコストを下げることができる。印刷法は特に限定されるものではないが、例えば、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートなどの塗布法が挙げられる。
特に、半導体層７の形成方法が凸版印刷法であることが望ましい。有機半導体や酸化物半導体を用いる場合、溶解させた溶液や分散させた溶液を用いることによって印刷法を適用することができるが、これらの有機半導体溶液や酸化物半導体溶液は、その溶解度の低さなどから粘度が低い場合が多い。そのため、用いることができる印刷法としては、凸版印刷法やインクジェット法に限られる。インクジェット法の場合、インクの粘度が著しく低いため、細かいパターンを形成しようとする際に溶液が広がらないように工夫する必要があり、一般的にフォトリソグラフィーやスクリーン印刷法などによって予めバンクを設ける必要がある。一方、凸版印刷法ではこのようなバンクは不要であるためより好ましい。
また、半導体層７と同様に保護層８も凸版印刷法により形成することが望ましい。図６に示したように、半導体層７は、複数のチャネル部（ソース電極とドレイン電極の間）にまたがるストライプ形状とすることが望ましい。これにより、ドット形状に比べて薄膜トランジスタ１００を高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタ１００を製造できる。
半導体層を孤立パターンの小さいドットで形成すると、版の不良やノズル目詰まりによる転写不良や吐出不良などによるアライメントずれが、薄膜トランジスタ１００を上部から２次元でみた時、Ｘ軸方向とＹ軸方向の両軸方向について生じ、アライメント精度を確保することが困難となり、歩留まりが悪くなってしまうことから、ストライプの形状で形成することが好ましい。ストライプの形状で形成することにより、アライメントのずれを一方の軸方向に抑えることができ、アライメント精度が向上し、歩留まりが高い薄膜トランジスタ１００を製造することができる。特に大面積の薄膜トランジスタ１００を製造する場合に大きな効果が得られる。
また、例えばボトムコンタクト型構造において、ウェットプロセスでドット形状の半導体層を形成した場合、絶縁膜表面に比べて電極表面の濡れ性が高いとチャネル部の半導体層が電極部や配線に引き寄せられて膜厚不足などによりチャネル部が良好に形成できないという不良が発生してしまう場合がある。そこで、半導体層をストライプ形状にすることで半導体溶液の量が増えるため、チャネル部を良好に形成できる。また、半導体層の密着性を考慮した場合にも、ドット形状とストライプ形状とを比較するとストライプ形状の方が基板との接触面積が大きいため、半導体層との密着性が向上する。
半導体層７は、Ｘ軸方向に平行なストライプ形状に形成する。この場合、図５のＹ軸方向の位置合わせで、半導体層７がゲート電極２の少なくとも一部と重なっていれば、ソース電極５とドレイン電極６の間の導通を確保することができるため、薄膜トランジスタ１００の歩留まりを向上させることができる。
逆に、半導体層が、後述する図１７に示すように、半導体層がＹ軸方向に平行なストライプ形状に形成される場合は、半導体層が左右どちらかにずれると、ソース電極またはドレイン電極と半導体層とが接しなくなり、チャネル部での導通ができなくなるため、歩留まりが低下する可能性がある。このため、図１７及び図１８に示す比較形態は、本発明の第１実施形態よりもシビアな位置合わせ精度が要求される。
ストライプ形状の半導体層７の幅は特に限定されるものではないが、図７において、半導体層７下から露出している部分（即ち、保護層８で被覆されていない部分）は除去されるため、ドレイン電極６の画素電極と導通される部分（即ち、キャパシタ電極３が存在する部分）まで形成しても良い。しかし、隣接するトランジスタ素子の半導体層やソース電極、ドレイン電極、画素電極と接する幅まで形成されると、保護層８は隣接するトランジスタ素子にわたって形成されるため、保護層８下部の半導体層７によって隣接するトランジスタ素子同士でリーク電流が発生する恐れがある。そのため、ストライプ形状の半導体層の幅は隣接する半導体層やソース電極、ドレイン電極と接しない幅以下であることが望ましい。
なお、半導体層７のストライプ形状は上記の幅が許す範囲や、材料費が無駄にならない範囲であるならば、可能な限り広い方がアライメントの要求精度を低く抑えることができる。
次に、図７に示したように、薄膜トランジスタ１００を覆う保護層８は、複数の半導体層７と直交するようにまたがる、ストライプの形状とすることが望ましい。これにより、半導体層７の特性劣化が防止されるとともに、アライメント精度が良好でかつトランジスタ素子間の電気的分離が容易な薄膜トランジスタ１００を製造することができる。
保護層８を孤立パターンの小さいドットで形成すると、版の不良やノズル目詰まりによる転写不良や吐出不良などによるアライメントずれが、薄膜トランジスタ１００を上部から２次元でみた時、Ｘ軸方向とＹ軸方向の両軸方向について生じ、アライメント精度を確保することが困難となり、歩留まりが悪くなってしまうことから、ストライプの形状で形成することが好ましい。ストライプの形状で形成することにより、アライメントのずれを一方の軸方向に抑えることができ、アライメント精度が向上し、歩留まりが高い薄膜トランジスタ１００を製造することができる。特に大面積の薄膜トランジスタ１００を製造する場合に大きな効果が得られる。
ストライプ形状の保護層８の幅は特に限定されるものではないが、画素電極と接触しない幅で設けることが望ましく、少なくともチャネル部を覆う位置になるよう形成されている必要がある。
図７において、仮に、保護層８とドレイン電極６の画素電極と導通される部分（即ち、キャパシタ電極３が存在する部分）が接触すると、開口率が減少したり、画素電極への導通を阻害してしまう可能性がある。また、隣接するドレイン電極６の画素電極と導通される部分まで形成されてしまっても、同様の問題が生じる可能性がある。そのため、保護層８の幅としては該トランジスタ素子５０のドレイン電極６及び、隣接するトランジスタ素子５０のドレイン電極６と接しない幅以下であることが望ましい。
なお、保護層８のストライプ形状は上記の幅が許す範囲や、材料費が無駄にならない範囲であるならば、可能な限り広い方がアライメントの要求精度を低く抑えることができる。
次に、図７において、保護層８の形成後、半導体層７のうちの保護層８下から露出している部分を除去することにより、隣接するトランジスタ素子５０同士を電気的に分離する。半導体層７を部分的に除去する方法としては、半導体層７を溶解する溶媒（例えば、有機系溶剤、無機系溶剤、またはこれらの混合溶液）の塗布、またはそのような溶媒蒸気に曝すことにより除去しても良いし、ドライエッチングやプラズマ処理、ＵＶ処理等のドライ処理により除去しても良い。さらに、半導体層７のうちの保護層８で被覆されていない部分は除去するだけでなく、半導体活性を失わせて導電性を失わせるような処理をしても良い。このとき、保護層８が除去されないような処理を行うことは言うまでも無い。
これらの処理を薄膜トランジスタ１００が形成された基板１に対して行うことで、レーザーや拭き取り等のアライメントが必要なトランジスタ素子の分離方法に比べて簡便に行うことができる。
また、これらの処理により、Ｘ軸方向における半導体層７の両端の位置は、同方向における保護層８の両端の位置と平面視で一致することとなる。即ち、Ｘ軸方向における半導体層７の末端を半導体層７の端部とした場合、半導体層７の端部は、保護層８の幅方向（即ち短辺方向）の端部と一致するよう形成される。
（第１実施形態の効果）
本発明の第１実施形態によれば、薄膜トランジスタ１００を製造する過程で、半導体層７をＸ軸方向に平行、且つ各トランジスタ素子５０の形成領域に亘るストライプ形状に形成することにより、アライメントのズレをＹ軸方向の１軸に抑えることができる。また、保護層８をＹ軸方向に平行、且つ各トランジスタ素子５０の形成領域に亘るストライプ形状に形成することにより、アライメントのズレをＸ軸方向の１軸方向に抑えることができる。これにより、半導体層７や保護層８を高精度に形成することができる。
また、保護層８を形成した後で、半導体層７のうちの保護層８下から露出している部分を有機溶剤、無機溶剤、若しくはそれらの混合溶液を用いて除去する。これにより、トランジスタ素子５０間の電気的分離を容易に且つ自己整合的に行うことができる。よって、薄膜トランジスタ１００を高精度且つ容易に製造することができる。
特に、半導体層のアライメント精度に優れた構造である。
（変形例）
尚、本発明の第１実施形態に係る薄膜トランジスタ１００は、１画素に相当するトランジスタ素子５０をマトリックス状に複数配置して薄膜トランジスタアレイとして用いることができる。薄膜トランジスタアレイの場合は、必要に応じて層間絶縁膜や上部画素電極、ガスバリア層、平坦化膜、遮光膜などを形成してもよい。薄膜トランジスタアレイは、画像表示装置として用いることができる。
図８は、本発明の第１実施形態に係る画像表示装置２００の構成例を示す断面図である。図８に示すように、この画像表示装置２００は、例えば、上記の薄膜トランジスタ（薄膜トランジスタアレイ）１００と、薄膜トランジスタ１００上に形成された層間絶縁膜１１０と、層間絶縁膜１１０上に形成され、ドレイン電極６に電気的に接続された画素電極１２０と、画素電極１２０上に形成された共通電極１３０を含む表示媒体１４０と、を備える。表示媒体１４０としては、例えば、電気泳動型反射表示装置などの電子ペーパー、有機ＥＬ表示装置、無機ＥＬ表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置などが挙げられる。
＜第２実施形態＞
（構成）
図９は、本発明の第２実施形態に係る薄膜トランジスタ３００の構成例を示す平面図（透視図）である。また、図１０は、図９に示した薄膜トランジスタ３００において、例えば１画素に相当する部分（以下、トランジスタ素子）２５０をＡ−Ｂ−Ｃ線で切断した断面図である。図１１は、トランジスタ素子２５０をＤ−Ｅ線で切断した断面図である。なお、図９では、図面の複雑化を回避するため、ゲート絶縁体層２０４の図示を省略している。また、図１０では、Ａ−Ｂ断面及び、これと直交するＢ−Ｃ断面を模式的に１つの連続した断面で示している。また、図１１において、白丸中に黒丸が配置された記号は、紙面の裏側から紙面の表側へ流れる電流を模式的に示したものである。
図９に示すように、本発明の第２実施形態に係る薄膜トランジスタ３００は、平面視で縦方向及び横方向に配置された複数のトランジスタ素子２５０を同一の基板上に備える。図１０及び図１１に示すように、各トランジスタ素子２５０はボトムゲート・ボトムコンタクト型であり、基板２０１上に形成されたゲート電極２０２及びキャパシタ電極２０３と、基板２０１上に形成されてゲート電極２０２及びキャパシタ電極２０３を覆うゲート絶縁体層２０４と、ゲート絶縁体層２０４上に形成されたソース電極２０５及びドレイン電極２０６と、ソース電極２０５上からゲート絶縁体層２０４上を通ってドレイン電極２０６上にかけて形成された半導体層２０７と、半導体層２０７上に形成された保護層２０８とを有する。
この薄膜トランジスタ３００において、保護層２０８は、複数のトランジスタ素子２５０に亘るストライプ形状に形成されている。また、保護層２０８のストライプ形状は、各トランジスタ素子２５０のソース電極２０５からドレイン電極２０６に至るチャネル長方向と平面視で平行である。ここで、チャネル長方向とは、半導体層２０７に流れる電流の向きと平行な方向のことであり、図９のＡ−Ｂ線に平行なＸ軸方向である。
また、この薄膜トランジスタ３００において、Ｘ軸方向と平面視で直交するＹ軸方向（即ち、図９のＤ−Ｅ線に平行な方向であり、チャネル幅方向）における半導体層２０７の両端の位置と、Ｙ軸方向における保護層２０８の両端の位置は平面視で一致している。ここで、一致しているというのは、端部が完全に一致している場合だけでなく、保護層２０８が半導体層２０７上からわずかにはみ出している場合も含む。これは、後述する半導体層２０７の除去方法によっては、保護層２０８に覆われた半導体層２０７の内部にまで除去液や除去蒸気がわずかに侵入し、保護層２０８に覆われた半導体層２０７がわずかに除去されるためである。次に、薄膜トランジスタ３００を構成している上記各部の材料について説明する。
基板２０１は可撓性を有することが望ましい。基板２０１の材料としては、例えば、第１実施形態で説明した基板１と同じ種類の材料を用いることができる。基板２０１が可撓性を有することで、フレキシブル、軽量、薄型な薄膜トランジスタ３００を形成することができ、ひいては薄膜トランジスタ３００を用いたデバイスにおいてもこれらの利点を生かすことができる。
ゲート電極２０２、キャパシタ電極２０３の材料は特に限定されるものではないが、例えば、第１実施形態で説明したゲート電極２、キャパシタ３とそれぞれ同じ種類の材料を用いることができる。ゲート絶縁体層２０４の材料としては、例えば、第１実施形態で説明したゲート絶縁体層４と同じ種類の材料を用いることができる。また、ゲート絶縁体層２０４の形成方法は、例えば、ゲート絶縁体層４の形成方法と同じである。
ソース電極２０５、ドレイン電極２０６の材料は特に限定されるものではないが、例えば、第１実施形態で説明したソース電極５、ドレイン電極６とそれぞれ同じ種類の材料を用いることができる。なお、ソース電極２０５とドレイン電極２０６の仕事関数の向上のため、ソース電極２０５とドレイン電極２０６の表面を電子吸引性基を有する化合物で表面処理しても良い。ソース電極２０５とドレイン電極２０６の表面処理に用いる電子吸引性基を有する化合物は特に限定されるものではないが、例えば、第１実施形態で説明したソース電極５とドレイン電極６の表面処理に用いる化合物と同じ種類の化合物を用いることができる。また、表面処理の方法も限定されるものではないが、例えば、第１実施形態で説明したソース電極５とドレイン電極６の表面処理の方法と同じ方法が挙げられる。
電子吸引性基を有する化合物としては、チオール化合物、ジスルフィド化合物、スルフィド化合物、シランカップリング剤が、ソース電極とドレイン電極への密着性が高いことから好ましい。さらには、電子吸引性の官能基を有する化合物が、ソース電極２０５とドレイン電極２０６と、化学的に結合していることが好ましい。電子吸引性の官能基を有する化合物が、ソース電極２０５とドレイン電極２０６と、化学的に結合を有していると、ソース電極２０５とドレイン電極２０６の仕事関数をより長期間にわたり大きく維持することができ、経時でも安定したキャリア注入効率の高い薄膜トランジスタ３００を得ることができ、好ましい。
半導体層２０７は、例えば、第１実施形態で説明した半導体層７と同じ材料からなり、例えば印刷法など、同じ方法で形成することができる。保護層２０８の材料は特に限定されるものではないが、例えば、第１実施形態で説明した保護層２０８と同じ種類の材料を用いることができる。また、保護層８と同様、保護層２０８にも必要に応じて遮光性を付与することができる。
（製造方法）
次に、図９に示した薄膜トランジスタ３００の製造方法を説明する。
図１２〜図１５は、本発明の第２実施形態に係る薄膜トランジスタ３００の製造方法を工程順に示す平面図である。なお、図１２〜図１５では、図面の複雑化を回避するためにゲート絶縁体層２０４の図示を省略している。
まず、薄膜トランジスタ３００の製造工程の概要について説明する。
図１２に示すように、基板２０１上にゲート電極２０２とキャパシタ電極２０３を形成する。ここでは、ゲート電極２０２を例えばＸ軸方向に平行なストライプ形状に形成する。次に、基板２０１上にゲート絶縁体層２０４（図示せず）を形成する。そして、図１３に示すように、ソース電極２０５及びドレイン電極２０６を形成する。
次に、図１４に示すように、ゲート電極２０２と重なるように、半導体層２０７をＸ軸方向に直交し（即ち、Ｙ軸方向に平行）、且つ各トランジスタ素子２５０の形成領域に亘るストライプ形状に形成する。半導体層２０７のうちのソース電極２０５とドレイン電極２０６との間に位置する部分が、チャネル部２０７ａとなる。そして、図１５に示すように、保護層２０８をＸ軸方向に平行、且つ各トランジスタ素子２５０の形成領域に亘るストライプ形状に形成する。ここでは、保護層２０８をチャネル部２０７ａの上方を覆うように形成する。そして、この保護層２０８をマスクに用いて、半導体層２０７のうちの保護層２０８下から露出している部分をエッチングして除去する。これにより、図９に示した薄膜トランジスタ３００が完成する。
次に、上記の各工程について、さらに詳しく説明する。
本発明の第２実施形態では、ゲート電極２０２、キャパシタ電極２０３、ソース電極２０５、ドレイン電極２０６、半導体層２０７、及び保護層２０８を形成する工程のうち、少なくとも１つが印刷法で行われることが望ましい。その理由は、第１実施形態と同じであり、薄膜トランジスタ３００を低コストで形成するためには、印刷法が有用であるからである。特に、半導体層２０７の形成方法が凸版印刷法であることが望ましい。
また、半導体層２０７と同様に保護層２０８も凸版印刷法により形成することが望ましい。図１４に示したように、半導体層２０７は、複数のチャネル部（ソース電極とドレイン電極の間）にまたがるストライプ形状とすることが望ましい。これにより、第１実施形態と同様、ドット形状に比べて薄膜トランジスタ３００を高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタ３００を製造できる。
半導体層２０７は、Ｙ軸方向に平行なストライプ形状に形成する。この場合、半導体層２０７はソース電極２０５及びドレイン電極２０６を乗り越えないで形成される箇所（即ちソース電極２０５とドレイン電極２０６の間の電流が流れる箇所）が生じるが、本発明者はこのときに半導体層２０７が高い移動度を示すことを見いだした。
半導体層２０７の膜がソース電極２０５及びドレイン電極２０６を乗り越えないで形成されている箇所は、印刷の前後の被印刷箇所が平坦なゲート絶縁体層２０４であるため、塗液のレベリングやゲート絶縁体層２０４の平坦性によって印刷された膜の平坦性が高くなる。
ここで、半導体層の特性は半導体層の結晶性に拠ることが知られているが、本第２実施形態における半導体層２０７がソース電極２０５及びドレイン電極２０６を乗り越えないで形成される箇所は平坦性が高いため、結晶性が高くなり、さらにこの箇所は電流が流れる箇所であるため半導体層２０７が高い移動度を示すと考えられる。
逆に、半導体層がソース電極及びドレイン電極の間を流れる電流の向きと平行なストライプ形状の場合、即ち半導体層がソース電極及びドレイン電極を乗り越えて形成される場合には、電極の段差による塗液のレベリング不良や、被印刷箇所が電極からゲート絶縁体層へと変わるために印刷された膜の平坦性が低下し、半導体層の結晶性や移動度が低下する可能性がある。
なお、電流はソース電極２０５及びドレイン電極２０６の間を流れる。このため、ソース電極２０５及びドレイン電極２０６の間を流れる電流の向きと直交する（即ち、Ｙ軸方向に平行な）ストライプ形状は、ソース電極２０５及びドレイン電極２０６の端部と平行になるため、半導体層２０７をソース電極２０５及びドレイン電極２０６を乗り越えないで形成することができる。
逆に、ソース電極及びドレイン電極の間を流れる電流の向きと平行なストライプ形状は、ソース電極及びドレイン電極の端部と直交するため、半導体層はソース電極及びドレイン電極を乗り越えて形成される。
ストライプ形状の半導体層２０７の幅は特に限定されるものではないが、図１５において、半導体層２０７下から露出している部分（即ち、保護層２０８で被覆されていない部分）は除去されるため、ドレイン電極２０６の画素電極と導通される部分（即ち、キャパシタ電極２０３が存在する部分）まで形成しても良い。しかし、隣接するトランジスタ素子の半導体層やソース電極、ドレイン電極、画素電極と接する幅まで形成されると、保護層２０８は隣接するトランジスタ素子にわたって形成されるため、保護層２０８下部の半導体層２０７によって隣接するトランジスタ素子同士でリーク電流が発生する恐れがある。そのため、ストライプ形状の半導体層の幅は隣接する半導体層やソース電極、ドレイン電極、画素電極と接しない幅以下であることが望ましい。
なお、半導体層２０７のストライプ形状は上記の幅が許す範囲や、材料費が無駄にならない範囲であるならば、可能な限り広い方がアライメントの要求精度を低く抑えることができる。
次に、図１５に示したように、薄膜トランジスタ３００を覆う保護層８は、複数の半導体層２０７と直交するようにまたがる、ストライプの形状とすることが望ましい。これにより、半導体層２０７の特性劣化が防止されるとともに、アライメント精度が良好でかつトランジスタ素子間の電気的分離が容易な薄膜トランジスタ３００を製造することができる。
保護層２０８を孤立パターンの小さいドットで形成する場合のデメリットと、ストライプの形状で形成することのメリットは、第１実施形態で説明した保護層８の場合と同じである。ストライプ形状の保護層２０８の幅は特に限定されるものではないが、画素電極と接触しない幅で設けることが望ましく、少なくともチャネル部を覆う位置になるよう形成されている必要がある。
図１５において、仮に、保護層２０８とドレイン電極２０６の画素電極と導通される部分（即ち、キャパシタ電極２０３が存在する部分）が接触すると、開口率が減少したり、画素電極への導通を阻害してしまう可能性がある。また、隣接するドレイン電極２０６の画素電極と導通される部分まで形成されてしまっても、同様の問題が生じる可能性がある。そのため、保護層２０８の幅としては該トランジスタ素子２５０のドレイン電極２０６及び、隣接するトランジスタ素子２５０のドレイン電極２０６と接しない幅以下であることが望ましい。
なお、保護層２０８のストライプ形状は上記の幅が許す範囲や、材料費が無駄にならない範囲であるならば、可能な限り広い方がアライメントの要求精度を低く抑えることができる。
次に、図１５において、保護層２０８の形成後、半導体層２０７のうちの保護層２０８下から露出している部分を除去することにより、隣接するトランジスタ素子２５０同士を電気的に分離する。半導体層２０７を部分的に除去する方法は、例えば、第１実施形態で説明した半導体層７を部分的に除去する方法と同じである。
さらに、半導体層２０７のうちの保護層２０８で被覆されていない部分は除去するだけでなく、半導体活性を失わせて導電性を失わせるような処理をしても良い。このとき、保護層２０８が除去されないような処理を行うことは言うまでも無い。
これらの処理を薄膜トランジスタ３００が形成された基板２０１に対して行うことで、レーザーや拭き取り等のアライメントが必要なトランジスタ素子の分離方法に比べて簡便に行うことができる。
また、これらの処理により、Ｙ軸方向における半導体層２０７の両端の位置は、同方向における保護層２０８の両端の位置と平面視で一致することとなる。即ち、Ｙ軸方向における半導体層２０７の末端を半導体層２０７の端部とした場合、半導体層２０７の端部は、保護層２０８の幅方向（即ち短辺方向）の端部と一致するよう形成される。
（第２実施形態の効果）
本発明の第２実施形態によれば、薄膜トランジスタ３００を製造する過程で、半導体層２０７をＹ軸方向に平行、且つ各トランジスタ素子２５０の形成領域に亘るストライプ形状に形成することにより、アライメントのズレをＸ軸方向の１軸に抑えることができる。また、保護層２０８をＸ軸方向に平行、且つ各トランジスタ素子２５０の形成領域に亘るストライプ形状に形成することにより、アライメントのズレをＹ軸方向の１軸方向に抑えることができる。これにより、半導体層２０７や保護層２０８を高精度に形成することができる。
また、保護層２０８を形成した後で、半導体層２０７のうちの保護層２０８下から露出している部分を有機溶剤、無機溶剤、若しくはそれらの混合溶液を用いて除去する。これにより、トランジスタ素子２５０間の電気的分離を容易に且つ自己整合的に行うことができる。よって、薄膜トランジスタ３００を高精度且つ容易に製造することができる。
特に、半導体層のスイッチング性能に優れた構造である。
（変形例）
尚、本発明の第２実施形態においても、第１実施形態で説明した変形例を適用してよい。
図１６は、本発明の第２実施形態に係る画像表示装置４００の構成例を示す断面図である。図１６に示すように、この画像表示装置４００は、例えば、上記の薄膜トランジスタ（薄膜トランジスタアレイ）３００と、薄膜トランジスタ３００上に形成された層間絶縁膜３１０と、層間絶縁膜３１０上に形成され、ドレイン電極２０６に電気的に接続された画素電極３２０と、画素電極３２０上に形成された共通電極３３０を含む表示媒体３４０と、を備える。表示媒体３４０としては、例えば、電気泳動型反射表示装置などの電子ペーパー、有機ＥＬ表示装置、無機ＥＬ表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置などが挙げられる。
＜比較形態＞
図１７は、本発明の比較形態に係る薄膜トランジスタ５００の構成例を示す平面図である。また、図１８は、図１７に示した薄膜トランジスタにおいて、１画素に相当する部分（以下、トランジスタ素子）４５０をＡ´−Ｂ´−Ｃ´線で切断した断面図である。
なお、図１７では、図面の複雑化を回避するため、ゲート絶縁体層４０４の図示を省略している。また、図１８では、Ａ´−Ｂ´断面及び、これと直交するＢ´−Ｃ´断面を模式的に１つの連続した断面で示している。
図１７に示すように、本発明の比較形態に係る薄膜トランジスタ５００は、平面視で縦方向及び横方向に等間隔で配置された複数のトランジスタ素子４５０を同一の基板上に備える。図１８に示すように、各トランジスタ素子４５０はボトムゲート・ボトムコンタクト型であり、基板４０１上に形成されたゲート電極４０２及びキャパシタ電極４０３と、基板４０１上に形成されてゲート電極４０２及びキャパシタ電極４０３を覆うゲート絶縁体層４０４と、ゲート絶縁体層４０４上に形成されたソース電極４０５及びドレイン電極４０６と、ソース電極４０５上からゲート絶縁体層４０４上を通ってドレイン電極４０６上にかけて形成された半導体層４０７と、半導体層４０７上に形成された保護層４０８とを有する。
図１７に示すように、この薄膜トランジスタ５００では、半導体層４０７と保護層４０８はともに、Ｘ軸方向に平行なストライプ形状に形成されている。半導体層４０７と保護層４０８は互いに平行に配置されており、交差していない。
＜第１の実施例＞
（実施例１）
本発明者は、図６に示したように塗布法にて半導体層７をストライプ形状に形成し、図７に示したように半導体層７と直交する方向にストライプ形状に保護層８を形成する。その後、半導体層７のうちの保護層８下から露出している部分（即ち、保護層８で被覆されていない部分）を除去することで、素子分離を行った薄膜トランジスタアレイを作製した（実施例１）。
実施例１で行った、ボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板１の材料として、帝人デュポン製、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
次に、ゲート電極２、キャパシタ電極３の材料として、住友電工製、ナノ銀とＡｌｄｒｉｃｈ製、ポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを反転オフセット印刷法によりＰＥＮ基板１上に印刷し、１８０℃で１時間ベークしてゲート電極２を形成した。
次に、ゲート絶縁体層４の材料として、Ａｌｄｒｉｃｈ製、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。
次に、ソース電極５及びドレイン電極６の材料として、住友電工製、ナノ銀とＡｌｄｒｉｃｈ製、ポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを反転オフセット印刷法により印刷し、１８０℃で１時間乾燥させてソース電極５及びドレイン電極６を形成した。
次に、半導体層７の材料として、Ｍｅｒｃｋ製、Ｌｉｓｉｃｏｎ ＳＰ２００をテトラリン（関東化学製）で１．０重量％になるように溶解した溶液を用いた。半導体層７は、凸版印刷法を用いて形成するため、凸版として感光性樹脂凸版、１５０線のアニロックスロールを用いて半導体層７の溶液をチャネル部を流れる電流の方向と水平方向になるように印刷し、１００℃で６０分乾燥させて形成した。
次に、封止材料としてポリビニルアルコール（Ａｌｄｒｉｃｈ製）を純水に５重量％で溶解させたインキを用い、半導体層７と直交する方向に保護層８を形成した。
次に、半導体層７の保護層８で被覆されていない部分をトルエンで洗い流すことで素子の分離を行った。実施例１では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例２）
保護層８を形成する工程までは実施例１と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層７の保護層８で被覆されていない部分をトルエンの蒸気に曝すことで除去して素子の分離を行った（実施例２）。実施例２では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例３）
半導体層７の材料としてＩｎ―Ｇａ−Ｚｎ―Ｏ系酸化物溶液を用いた。半導体層７は、凸版印刷法を用いて形成するため、凸版として感光性樹脂凸版、１５０線のアニロックスロールを用いて半導体層７の溶液をチャネル部を流れる電流の方向と水平方向になるように印刷し、３５０℃、３０分間ホットプレートにてアニール処理をして形成した。保護層８までの形成プロセスにおいて、半導体層７の形成プロセス以外は実施例１と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層７の保護層８で被覆されていない部分を塩酸で洗い流すことで素子の分離を行った（実施例３）。実施例３では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例４）
保護層８を形成する工程までは実施例３と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層７の保護層８で被覆されていない部分を塩酸の蒸気に曝すことで除去して素子の分離を行った（実施例４）。実施例４では、オフ状態での電流（リーク電流）値を小さくすることができた。
（比較例１）
ストライプ形状の保護層８を形成する工程まで、実施例１と同じである。比較例１では、半導体層７の保護層８で被覆されていない部分を除去せずに素子の分離を行わなかった。比較例１では、オフ状態での電流（リーク電流）値が高くなってしまった。
（比較例２）
保護層８を形成する工程までは実施例３と全く同様な方法で薄膜トランジスタを作成した。比較例２では、半導体層７の保護層８で被覆されていない部分を除去せずに素子の分離を行わなかった。比較例２では、オフ状態での電流（リーク電流）値が高くなってしまった。
（第１の実施例の結果）
以上説明したように、実施例１〜４では、塗布法にて半導体層７をストライプ形状に形成して、半導体層７と直交する方向に塗布法にて保護層８を形成後、半導体層７の保護層８で被覆されていない部分を有機系溶剤、無機系溶剤、及びそれらの混合溶液の何れかで除去した。これにより、比較例１、２と比べて、アライメント精度良く半導体層７と保護層８を形成し、かつ簡便な方法でトランジスタ素子５０の分離を実現し、良好な素子特性を示す薄膜トランジスタ１００を作製することができた。
＜第２の実施例＞
（実施例５）
本発明者は、図１４に示したように塗布法にて半導体層２０７をストライプ形状に形成し、図１５に示したように半導体層２０７と直交する方向にストライプ形状に保護層２０８を形成する。その後、半導体層２０７のうちの保護層２０８下から露出している部分（即ち、保護層２０８で被覆されていない部分）を除去することで、素子分離を行った薄膜トランジスタアレイを作製した（実施例５）。
実施例５で行った、ボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板２０１の材料として、帝人デュポン製、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
次に、ゲート電極２０２、キャパシタ電極２０３の材料として、住友電工製、ナノ銀とＡｌｄｒｉｃｈ製、ポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを反転オフセット印刷法によりＰＥＮ基板２０１上に印刷し、１８０℃で１時間ベークしてゲート電極２０２を形成した。
次に、ゲート絶縁体層２０４の材料として、Ａｌｄｒｉｃｈ製、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。
次に、ソース電極２０５及びドレイン電極２０６の材料として、住友電工製、ナノ銀とＡｌｄｒｉｃｈ製、ポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを反転オフセット印刷法により印刷し、１８０℃で１時間乾燥させてソース電極２０５及びドレイン電極２０６を形成した。
次に、半導体層２０７の材料として、Ｍｅｒｃｋ製、Ｌｉｓｉｃｏｎ ＳＰ２００をテトラリン（関東化学製）で１．０重量％になるように溶解した溶液を用いた。半導体層２０７は、凸版印刷法を用いて形成するため、凸版として感光性樹脂凸版、１５０線のアニロックスロールを用いて半導体層７の溶液をチャネル部を流れる電流の方向と水平方向になるように印刷し、１００℃で６０分乾燥させて形成した。
次に、封止材料としてポリビニルアルコール（Ａｌｄｒｉｃｈ製）を純水に５重量％で溶解させたインキを用い、半導体層２０７と直交する方向に保護層２０８を形成した。
次に、半導体層２０７の保護層２０８で被覆されていない部分をトルエンで洗い流すことで素子の分離を行った。実施例５では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例６）
保護層２０８を形成する工程までは実施例５と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層２０７の保護層２０８で被覆されていない部分をトルエンの蒸気に曝すことで除去して素子の分離を行った（実施例６）。実施例６では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例７）
半導体層２０７の材料としてＩｎ―Ｇａ−Ｚｎ―Ｏ系酸化物溶液を用いた。半導体層２０７は、凸版印刷法を用いて形成するため、凸版として感光性樹脂凸版、１５０線のアニロックスロールを用いて半導体層２０７の溶液をチャネル部を流れる電流の方向と水平方向になるように印刷し、３５０℃、３０分間ホットプレートにてアニール処理をして形成した。保護層２０８までの形成プロセスにおいて、半導体層２０７の形成プロセス以外は実施例５と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層２０７の保護層２０８で被覆されていない部分を塩酸で洗い流すことで素子の分離を行った（実施例７）。実施例７では、オフ状態での電流（リーク電流）値を小さくすることができた。
（実施例８）
保護層２０８を形成する工程までは実施例７と全く同様な方法で薄膜トランジスタを作成した。次に、半導体層２０７の保護層２０８で被覆されていない部分を塩酸の蒸気に曝すことで除去して素子の分離を行った（実施例８）。実施例８では、オフ状態での電流（リーク電流）値を小さくすることができた。
（比較例５）
ストライプ形状の保護層２０８を形成する工程まで、実施例５と同じである。比較例５では、半導体層２０７の保護層２０８で被覆されていない部分を除去せずに素子の分離を行わなかった。比較例５では、オフ状態での電流（リーク電流）値が高くなってしまった。
（比較例６）
保護層２０８を形成する工程までは実施例７と全く同様な方法で薄膜トランジスタを作成した。比較例６では、半導体層２０７の保護層２０８で被覆されていない部分を除去せずに素子の分離を行わなかった。比較例６では、オフ状態での電流（リーク電流）値が高くなってしまった。
（第２の実施例の結果）
以上説明したように、実施例５〜８では、塗布法にて半導体層２０７をストライプ形状に形成して、半導体層２０７と直交する方向に塗布法にて保護層２０８を形成後、半導体層２０７の保護層２０８で被覆されていない部分を有機系溶剤、無機系溶剤、及びそれらの混合溶液の何れかで除去した。これにより、比較例５、６と比べて、アライメント精度良く半導体層２０７と保護層２０８を形成し、かつ簡便な方法でトランジスタ素子２５０の分離を実現し、良好な素子特性を示す薄膜トランジスタ３００を作製することができた。
＜その他＞
以上、本願が優先権を主張する、日本国特許出願２０１２−２０８４９６（２０１２年９月２１日出願）及び日本国特許出願２０１２−２０８４９７（２０１２年９月２１日出願）の全内容は、参照により本開示の一部をなす。
ここでは、限られた数の実施形態を参照しながら説明したが、権利範囲はそれらに限定されるものではなく、上記の開示に基づく各実施形態の改変は当業者にとって自明なことである。
１、２０１、４０１ 基板
２、２０２、４０２ ゲート電極
３、２０３、４０３ キャパシタ電極
４、２０４、４０４ ゲート絶縁体層
５、２０５、４０５ ソース電極
６、２０６、４０６ ドレイン電極
７、２０７、４０７ 半導体層
７ａ、２０７ａ チャネル部
８、２０８、４０８ 保護層
５０、２５０、４５０ トランジスタ素子
１００、３００、５００ 薄膜トランジスタ
１１０、３１０ 層間絶縁膜
１２０、３２０ 画素電極
１３０、３３０ 共通電極
１４０、３４０ 表示媒体
２００、４００ 画像表示装置

Claims (18)

  1. 基板と、前記基板上に形成された複数のトランジスタ素子と、を備えた薄膜トランジスタであって、
    前記各トランジスタ素子は、
    前記基板上に形成されたゲート電極と、
    前記基板上に形成されて前記ゲート電極を覆うゲート絶縁体層と、
    前記ゲート絶縁体層上に形成されたソース電極及びドレイン電極と、
    前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて形成された半導体層と、
    前記半導体層上に形成された保護層と、を有し、
    前記保護層は、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平面視で交差し、且つ前記各トランジスタ素子に亘るストライプ形状に形成されており、
    平面視で前記チャネル長方向において、前記半導体層の両端の位置と前記保護層の両端の位置とが一致しており、
    前記チャネル長方向と平面視で交差する方向において、前記ゲート電極の前記保護層と平面視で重なる領域の幅は、前記ソース電極及び前記ドレイン電極の前記保護層と平面視で重なる各領域の幅よりも狭く、前記半導体層の前記保護層と平面視で重なる領域の幅よりも広いことを特徴とする薄膜トランジスタ。
  2. 前記ソース電極は、前記チャネル長方向に平行であって、前記ドレイン電極に向かって突出するソース電極突出部を備え、
    前記ドレイン電極は、前記チャネル長方向に平行であり、且つ前記ソース電極突出部と対向するように突出するドレイン電極突出部を備え、
    前記ゲート電極は、前記ソース電極突出部及び前記ドレイン電極突出部と平面視で重なるように、前記各トランジスタ素子に亘るストライプ形状に形成されていることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 基板と、前記基板上に形成された複数のトランジスタ素子と、を備えた薄膜トランジスタであって、
    前記各トランジスタ素子は、
    前記基板上に形成されたゲート電極と、
    前記基板上に形成されて前記ゲート電極を覆うゲート絶縁体層と、
    前記ゲート絶縁体層上に形成されたソース電極及びドレイン電極と、
    前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて形成された半導体層と、
    前記半導体層上に形成された保護層と、を有し、
    前記保護層は、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向に平行、且つ前記各トランジスタ素子に亘るストライプ形状に形成されており、
    平面視で前記チャネル長方向と交差する方向において、前記半導体層の両端の位置と前記保護層の両端の位置とが一致していることを特徴とする薄膜トランジスタ。
  4. 前記半導体層が有機半導体材料からなることを特徴とする請求項１から請求項３の何れか一項に記載の薄膜トランジスタ。
  5. 前記半導体層が酸化物半導体材料からなることを特徴とする請求項１から請求項３の何れか一項に記載の薄膜トランジスタ。
  6. 前記保護層が無機化合物からなることを特徴とする請求項１から請求項５の何れか一項に記載の薄膜トランジスタ。
  7. 前記保護層が有機物からなることを特徴とする請求項１から請求項５の何れか一項に記載の薄膜トランジスタ。
  8. 前記保護層が無機化合物と有機物の混合物からなることを特徴とする請求項１から請求項５の何れか一項に記載の薄膜トランジスタ。
  9. 基板上に複数のトランジスタ素子を有する薄膜トランジスタの製造方法であって、
    前記基板上にゲート電極を形成する工程と、
    前記ゲート電極を覆うように前記基板上にゲート絶縁体層を形成して工程と、
    前記ゲート絶縁体層上にソース電極及びドレイン電極を形成する工程と、
    前記ソース電極上から前記ゲート絶縁体層上を通って前記ドレイン電極上にかけて半導体層を形成する工程と、
    前記半導体層上に保護層を形成する工程と、
    前記半導体層を部分的に除去して前記各トランジスタ素子間を電気的に分離する工程と、を有し、
    前記半導体層を形成する工程では、前記各トランジスタ素子の形成領域に跨るストライプ形状に該半導体層を形成し、
    前記保護層を形成する工程では、前記半導体層と平面視で交差し、且つ前記各トランジスタ素子の形成領域に亘るストライプ形状に該保護層を形成し、
    前記半導体層を部分的に除去する工程では、前記保護層をマスクに用いて該半導体層をエッチングすることを特徴とする薄膜トランジスタの製造方法。
  10. 前記半導体層を形成する工程では、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平行な方向に該半導体層を形成することを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記半導体層を形成する工程では、前記各トランジスタ素子の前記ソース電極から前記ドレイン電極に至るチャネル長方向と平面視で交差する方向に該半導体層を形成することを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  12. 前記半導体層を形成する工程では、該半導体層を塗布法にて形成することを特徴とする請求項９から請求項１１の何れか一項に記載の薄膜トランジスタの製造方法。
  13. 前記保護層を形成する工程では、該保護層を塗布法にて形成することを特徴とする請求項９から請求項１２の何れか一項に記載の薄膜トランジスタの製造方法。
  14. 前記塗布法は、凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷、インクジェット、熱転写印刷、ディスペンサ、スピンコート、ダイコート、マイクログラビアコート、ディップコートの何れかであることを特徴とする請求項１２または請求項１３に記載の薄膜トランジスタの製造方法。
  15. 前記半導体層を部分的に除去する工程では、該半導体層を有機系溶剤、無機系溶剤、またはこれらの混合溶液で洗い流すことを特徴とする請求項９から請求項１４の何れか一項に記載の薄膜トランジスタの製造方法。
  16. 前記半導体層を部分的に除去する工程では、該半導体層を有機系溶剤、無機系溶剤、及びこれらの混合溶液の蒸気に曝すことで除去することを特徴とする請求項９から請求項１４の何れか一項に記載の薄膜トランジスタの製造方法。
  17. 請求項１から請求項８の何れか一項に記載の薄膜トランジスタと、
    前記薄膜トランジスタ上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記ドレイン電極に電気的に接続された画素電極と、
    前記画素電極上に形成された共通電極を含む表示媒体と、を備えることを特徴とする画像表示装置。
  18. 前記表示媒体は、電気泳動型反射表示装置、透過型液晶表示装置、反射型液晶表示装置、半透過型液晶表示装置、有機ＥＬ表示装置及び無機ＥＬ表示装置の何れか一つであることを特徴とする請求項１７に記載の画像表示装置。
JP2014536579A 2012-09-21 2013-09-06 薄膜トランジスタ及びその製造方法、画像表示装置 Expired - Fee Related JP6229658B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012208496 2012-09-21
JP2012208497 2012-09-21
JP2012208497 2012-09-21
JP2012208496 2012-09-21
PCT/JP2013/005311 WO2014045543A1 (ja) 2012-09-21 2013-09-06 薄膜トランジスタ及びその製造方法、画像表示装置

Publications (2)

Publication Number Publication Date
JPWO2014045543A1 JPWO2014045543A1 (ja) 2016-08-18
JP6229658B2 true JP6229658B2 (ja) 2017-11-15

Family

ID=50340885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014536579A Expired - Fee Related JP6229658B2 (ja) 2012-09-21 2013-09-06 薄膜トランジスタ及びその製造方法、画像表示装置

Country Status (5)

Country Link
US (1) US9472673B2 (ja)
JP (1) JP6229658B2 (ja)
CN (1) CN104662646B (ja)
TW (1) TWI618228B (ja)
WO (1) WO2014045543A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6468770B2 (ja) * 2014-09-17 2019-02-13 公立大学法人大阪府立大学 薄膜トランジスタおよびその製造方法
JP6428126B2 (ja) * 2014-10-07 2018-11-28 凸版印刷株式会社 薄膜トランジスタ、薄膜トランジスタアレイの製造方法、及び画像表示装置
EP3214655A4 (en) * 2014-10-29 2018-07-11 Toppan Printing Co., Ltd. Thin-film transistor and method for producing same
JP6627213B2 (ja) * 2014-10-30 2020-01-08 凸版印刷株式会社 ボトムゲート・ボトムコンタクト型の薄膜トランジスタ、ボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法および画像表示装置
SG11201807957SA (en) * 2016-03-18 2018-10-30 Ricoh Co Ltd Method for manufacturing a field effect transistor
JP7092041B2 (ja) * 2017-02-15 2022-06-28 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
WO2019163529A1 (ja) * 2018-02-23 2019-08-29 株式会社ニコン 半導体素子の製造方法、電子デバイスの製造方法、半導体素子、および、電子デバイス
JP7167662B2 (ja) * 2018-11-28 2022-11-09 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
WO2022051152A1 (en) * 2020-09-03 2022-03-10 The Regents Of The University Of California Pressure sensor device with organic electrochemical transistors
CN112234072B (zh) * 2020-09-30 2024-05-14 福建华佳彩有限公司 一种柔性tft阵列基板结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08201853A (ja) * 1994-11-24 1996-08-09 Toshiba Electron Eng Corp 電極基板および平面表示装置
TW589667B (en) * 2001-09-25 2004-06-01 Sharp Kk Crystalline semiconductor film and production method thereof, and semiconductor device and production method thereof
JP2003188183A (ja) * 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
JP4618990B2 (ja) * 2002-08-02 2011-01-26 株式会社半導体エネルギー研究所 有機薄膜トランジスタ及びその作製方法、並びに有機薄膜トランジスタを有する半導体装置
EP1434281A3 (en) * 2002-12-26 2007-10-24 Konica Minolta Holdings, Inc. Manufacturing method of thin-film transistor, thin-film transistor sheet, and electric circuit
JP4836446B2 (ja) 2003-12-26 2011-12-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100652055B1 (ko) * 2004-12-03 2006-12-01 엘지.필립스 엘시디 주식회사 유기 박막 트랜지스터, 그 제조방법, 및 그를 이용한액정표시소자
JP2007294723A (ja) * 2006-04-26 2007-11-08 Konica Minolta Holdings Inc 有機薄膜トランジスタの製造方法
KR101302636B1 (ko) * 2007-08-30 2013-09-03 삼성디스플레이 주식회사 유기 박막 트랜지스터 기판 및 이의 제조 방법
JP2009231325A (ja) * 2008-03-19 2009-10-08 Toppan Printing Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いたアクティブマトリクス型ディスプレイ
US20120049193A1 (en) * 2009-02-06 2012-03-01 Sharp Kabushiki Kaisha Semiconductor device
WO2010107027A1 (ja) * 2009-03-17 2010-09-23 凸版印刷株式会社 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置
JP5096437B2 (ja) * 2009-09-28 2012-12-12 株式会社ジャパンディスプレイイースト 有機ｅｌ表示装置
KR20110066370A (ko) * 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
JPWO2011122205A1 (ja) * 2010-03-30 2013-07-08 凸版印刷株式会社 薄膜トランジスタの製造方法並びに薄膜トランジスタ及び画像表示装置

Also Published As

Publication number Publication date
TWI618228B (zh) 2018-03-11
TW201417246A (zh) 2014-05-01
CN104662646A (zh) 2015-05-27
WO2014045543A1 (ja) 2014-03-27
US9472673B2 (en) 2016-10-18
CN104662646B (zh) 2018-01-09
JPWO2014045543A1 (ja) 2016-08-18
US20150129862A1 (en) 2015-05-14

Similar Documents

Publication Publication Date Title
JP6229658B2 (ja) 薄膜トランジスタ及びその製造方法、画像表示装置
JP5521270B2 (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、および薄膜トランジスタアレイを用いたアクティブマトリクス型ディスプレイ
JP5286826B2 (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
CN100481510C (zh) 电极基板、薄膜晶体管、显示装置及其制造方法
TWI491050B (zh) 電晶體，顯示器及電子裝置
US8207528B2 (en) Organic transistor, organic transistor array, and display device
JP6323055B2 (ja) 薄膜トランジスタアレイおよびその製造方法
JP5439723B2 (ja) 薄膜トランジスタ、マトリクス基板、電気泳動表示装置および電子機器
US10374025B2 (en) Thin film transistor array
US9735381B2 (en) Thin film transistor array and manufacturing method of the same
US10629654B2 (en) Thin film transistor array formed substrate, image display device substrate and manufacturing method of thin film transistor array formed substrate
JP6209920B2 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP6217162B2 (ja) 薄膜トランジスタ及びその製造方法並びに画像表示装置
JP2016163029A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画素表示装置
JP2013074191A (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、画像表示装置
JP6390122B2 (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画像表示装置
JP2013201201A (ja) 薄膜トランジスタアレイ、薄膜トランジスタアレイ製造方法、画像表示装置
JP6244812B2 (ja) 薄膜トランジスタおよびその製造方法ならびに画像表示装置
WO2014155998A1 (ja) 薄膜トランジスタアレイおよび画像表示装置
JP2017059702A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画像表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171002

R150 Certificate of patent or registration of utility model

Ref document number: 6229658

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees