JP6233353B2 - 信号処理装置、及び、信号処理方法 - Google Patents

Description

本発明は信号処理装置、及び、信号処理方法に関し、特に、例えば、半導体チップにおいて、高速なデータ伝送を、容易に行うことができるようにする信号処理装置、及び、信号処理方法に関する。

例えば、半導体チップどうしの間で、データをやりとりする方法としては、データ伝送をパラレルで行う方法と、シリアルで行う方法とがある。

データ伝送をパラレルで行う場合には、シリアルで行う場合に比較して、データ伝送を高速に行うことができる。

また、データ伝送をパラレルで行う場合には、バス幅を拡げることで、より高速に、データ伝送を行うことができる。

しかしながら、データ伝送をパラレルで行う場合には、シリアルで行う場合に比較して、半導体チップ内の配線や、半導体チップのピン数が増加する。

その他、データ伝送を、パラレルで行う場合に、バス幅を拡げると、パラレルで伝送されるデータ（パラレルデータ）の各ビットの送信や受信のタイミングの調整が困難となる。

以上のように、データ伝送をパラレルで行う場合には、半導体チップ内の配線や、半導体チップのピン数が増加するため、半導体チップ内の配線や、半導体チップのピン数に制限がある場合等には、データ伝送をシリアルで行う方法が採用される。

ところで、パラレルデータを、シリアルで伝送する場合には、送信側では、パラレルデータを、シリアルデータに変換するP/S(Parallel/Serial)変換を行う必要があり、受信側では、シリアルで送信されてくるデータ（シリアルデータ）を、パラレルデータにS/P(Serial/Parallel)変換する必要がある。

P/S変換、及び、S/P変換を行う半導体チップとしては、SERDES(Serializer/De-serializer)（例えば、非特許文献１を参照）と呼ばれる半導体チップがある。

図１は、従来のSERDESの構成の一例を示すブロック図である。

図１において、SERDESは、シリアライザ１０とデシリアライザ２０とを有している。

シリアライザ１０は、ビット変換部１１，P/S変換部１２、ドライバ１３、及び、パッド(pad)を有する。

ビット変換部１１には、例えば、上位のアプリケーション（図示せず）から、例えば、8ビット等のパラレルデータが供給される。

ビット変換部１１は、上位のアプリケーションからの8ビット（幅）のパラレルデータを、シリアルデータにおいて0又は1（low又はhigh）が長期間続くのを防止するために、10ビットのパラレルデータに変換し、P/S変換部１２に供給する。

P/S変換部１２は、ビット変換部１１からの10ビットのパラレルデータを、シリアルデータに変換し、ドライバ１３に供給する。

ドライバ１３は、P/S変換部１２からのシリアルデータにしたがって駆動し、そのシリアルデータに従った信号を出力する。

ドライバ１３の出力は、（電極）パッド１４に接続されており、ドライバ１３が出力する信号は、パッド１４、及び、そのパッド１４に施された配線を介して、SERDESの外部に出力される。

デシリアライザ２０は、パッド２１、レシーバ２２、イコライザ２３，CDR(Clock and Data Recovery)２４，S/P変換部２５、ワードアラインメント２６、及び、ビット変換部２７を有する。

レシーバ２２には、例えば、他のSERDESから出力されたシリアルデータの信号が、パッド２１を介して供給される。

レシーバ２２は、パッド２１を介して供給される信号を受信し、イコライザ２３に供給する。

イコライザ２３は、レシーバ２２からの信号を等化し、CDR２４に供給する。

CDR２４は、イコライザ２３からの信号から、クロックを生成し、さらに、そのクロックに従って、シリアルデータを、S/P変換部２５に出力する。

S/P変換部２５は、CDR２４からのシリアルデータを、パラレルデータに変換し、ワードアラインメント部２６に供給する。

ワードアラインメント部２６は、S/P変換部２５からのパラレルデータのワードアラインメントをとって、その結果得られる10ビット等のパラレルデータを、ビット変換部２７に供給する。

ビット変換部２７は、ビット変換部１１の変換とは逆の変換を行うことにより、ワードアラインメント部２６からの10ビットのパラレルデータを、8ビットのパラレルデータに変換し、上位のアプリケーションに供給する。

ところで、近年においては、上位のアプリケーションで扱うデータが大容量化、つまり、高レート化している。

高レートのデータを伝送するには、SERDESの動作速度を高速化する必要がある。

しかしながら、SERDESの動作速度を高速化すると、パッド１４及び２１から、SERDESの外部に延びる配線において、信号の減衰が大になり、また、信号の周波数帯域が広くなるために、（インピーダンスの）整合をとることが難しくなって、反射や放射が生じやすくなる。

そして、信号の減衰等を補償するためには、SERDESに、イコライザ２３を設けることが必須となる。

ここで、SERDESでは、信号の減衰等が、それほど大きくなければ、イコライザ２３を設ける必要はないが、SERDESの動作速度を高速化する場合には、信号の減衰等が大きくなるために、SERDESに、イコライザ２３を設けることが必須となる。

また、SERDESの動作速度を高速化するには、SERDESにおいてシリアルデータを処理するブロックであるP/S変換部１２や、ドライバ１３、レシーバ２２、CDR２４、S/P変換部２５を高速化する必要があるが、その場合、シリアルデータを処理するブロックの消費電力が大となる。

したがって、SERDESの動作速度の高速化は、SERDESに与えることができる電力によって制限され、それ以上の高速化は、困難である。

R. Palmer, J. Poulton, W. J. Dally, J. Eyles1, A. M. Fuller1, T. Greer, M. Horowitz, M. Kellam, F. Quan, F. Zarkeshvari, "A 14mW 6.25Gb/s Transceiver in 90nm CMOS for Serial Chip-to-Chip Communications", 2007 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, ISSCC 2007 / SESSION 24 / MULTI-GB/s TRANSCEIVERS / 24.3

以上のように、SERDESでは、消費電力に起因して、高レートのデータの伝送（高速なデータ伝送）を行うことが困難なことがあり、また、SERDES以外の半導体チップでも、同様に、消費電力に起因して、高速なデータ伝送を行うことが困難なことがある。

本技術は、このような状況に鑑みてなされたものであり、高速なデータ伝送を、容易に行うことができるようにするものである。

本技術の第１の側面の信号処理装置は、入力信号の周波数変換を行い、変換後信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、それぞれ、前記変換後信号を増幅するアンプを有し、前記アンプは、入力側に抵抗を有し、出力側にインダクタンス負荷を有し、前記半導体チップには、前記変換後信号を合成し、前記合成信号を出力する合成部が、さらに形成されており、前記合成部は、前記複数の周波数変換部それぞれの出力の接続線を接続するただ１つの接続点を有し、前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号への周波数変換を行い、前記複数の周波数変換部それぞれが出力する前記変換後信号を合成し、合成信号を出力する信号処理装置である。

本技術の第１の側面の信号処理方法は、入力信号の周波数変換を行い、変換後信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、それぞれ、前記変換後信号を増幅するアンプを有し、前記アンプは、入力側に抵抗を有し、出力側にインダクタンス負荷を有し、前記半導体チップには、前記変換後信号を合成し、前記合成信号を出力する合成部が、さらに形成されており、前記合成部は、前記複数の周波数変換部それぞれの出力の接続線を接続するただ１つの接続点を有する信号処理装置の前記複数の周波数変換部それぞれが、互いに別々の周波数帯域の変換後信号への周波数変換を行い、前記複数の周波数変換部それぞれが出力する前記変換後信号を合成し、合成信号を出力する信号処理方法である。

以上のような第１の側面においては、入力信号の周波数変換を行い、変換後信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、それぞれ、前記変換後信号を増幅するアンプを有し、前記アンプは、入力側に抵抗を有し、出力側にインダクタンス負荷を有し、前記半導体チップには、前記変換後信号を合成し、前記合成信号を出力する合成部が、さらに形成されており、前記合成部は、前記複数の周波数変換部それぞれの出力の接続線を接続するただ１つの接続点を有する信号処理装置の前記複数の周波数変換部それぞれにおいて、互いに別々の周波数帯域の変換後信号への周波数変換が行われる。そして、前記複数の周波数変換部それぞれが出力する前記変換後信号が合成されて、合成信号が出力される。

本技術の第２の側面の信号処理装置は、入力信号の周波数変換を行うことにより得られる変換後信号の周波数変換を行い、前記入力信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、それぞれ、前記変換後信号を増幅するアンプを有し、前記アンプは、入力側にインダクタンス負荷を有し、出力側に抵抗を有し、前記半導体チップには、前記複数の周波数変換部それぞれに、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する分配部が、さらに形成されており、前記分配部は、前記複数の周波数変換部それぞれの入力の接続線を接続するただ１つの接続点を有し、前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号の周波数変換を行い、前記複数の周波数変換部それぞれに、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する信号処理装置である。

本技術の第２の側面の信号処理方法は、入力信号の周波数変換を行うことにより得られる変換後信号の周波数変換を行い、前記入力信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、前記複数の周波数変換部が、それぞれ、前記変換後信号を増幅するアンプを有し、前記アンプは、入力側にインダクタンス負荷を有し、出力側に抵抗を有し、前記半導体チップには、前記複数の周波数変換部それぞれに、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する分配部が、さらに形成されており、前記分配部は、前記複数の周波数変換部それぞれの入力の接続線を接続するただ１つの接続点を有する信号処理装置の前記複数の周波数変換部それぞれが、互いに別々の周波数帯域の変換後信号の周波数変換を行い、前記複数の周波数変換部それぞれに、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する信号処理方法である。

以上のような第２の側面においては、入力信号の周波数変換を行うことにより得られる変換後信号の周波数変換を行い、前記入力信号を出力する複数の周波数変換部が形成された１チップの半導体チップであり、それぞれ、前記変換後信号を増幅するアンプを有し、
前記アンプは、入力側にインダクタンス負荷を有し、出力側に抵抗を有し、前記半導体チップには、前記複数の周波数変換部それぞれに、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する分配部が、さらに形成されており、前記分配部は、前記複数の周波数変換部それぞれの入力の接続線を接続するただ１つの接続点を有する信号処理装置の前記複数の周波数変換部それぞれにおいて、互いに別々の周波数帯域の変換後信号の周波数変換が行われる。この場合において、前記複数の周波数変換部それぞれには、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号が分配される。

本技術の第１ないし第３の側面によれば、高速なデータ伝送を、容易に行うことができる。

従来のSERDESの一例の構成を示すブロック図である。 本技術を適用した信号処理装置の一実施の形態の構成を示すブロック図である。 送信部５１、及び、受信部６１の構成例を示すブロック図である。 アンプ７３及び８１として採用することができるRFアンプの構成例を示す回路図である。 60Gアンプの振幅特性(60GHz Gain)、及び、入力端子T1側の反射係数S11の大きさ(60GHz S11)、並びに、80Gアンプの振幅特性(80GHz Gain)、及び、入力端子T1側の反射係数S11の大きさ(80GHz S11)を示す図である。 60Gアンプの入力端子T1側の反射係数S11の位相(60GHz S11)、及び、出力端子T2側の反射係数S22の位相(60GHz S22)、並びに、80Gアンプの入力端子T1側の反射係数S11の位相(80GHz S11)、及び、出力端子T2側の反射係数S22の位相(80GHz S22)を示す図である。 60Gアンプの反射係数S11(60GHz Amp S11)、及び、反射係数S22(60GHz Amp S22)、並びに、80Gアンプの反射係数S11(80GHz Amp S11)、及び、反射係数S22(80GHz Amp S22)それぞれの軌跡を示したスミスチャートである。 60Gアンプの反射係数S11(60GHz Amp S11)、及び、反射係数S22(60GHz Amp S22)、並びに、80Gアンプの反射係数S11(80GHz Amp S11)、及び、反射係数S22(80GHz Amp S22)それぞれの軌跡を示したスミスチャートである。 60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成されるコンバイナ４１の構成例を示す回路図である。 60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成したコンバイナ４１について行った、60G送信アンプ、及び、80G送信アンプのパラメータを計測するシミュレーションに用いた回路を示す回路図である。 60G送信アンプ、80G送信アンプ、及び、コンバイナ４１についての振幅特性を示す図である。 60G送信アンプ、80G送信アンプ、及び、コンバイナ４１についての位相特性を示す図である。 60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成されるスプリッタ４２の構成例を示す回路図である。 60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成したスプリッタ４２について行った、60G受信アンプ、及び、80G受信アンプのパラメータを計測するシミュレーションに用いた回路を示す回路図である。 60G受信アンプ、80G受信アンプ、及び、スプリッタ４２についての振幅特性を示す図である。 60G受信アンプ、80G受信アンプ、及び、スプリッタ４２についての位相特性を示す図である。

［本技術を適用した信号処理装置の一実施の形態］

図２は、本技術を適用した信号処理装置の一実施の形態の構成例を示すブロック図である。

図２において、信号処理装置は、例えば、SERDESとして機能する１チップの半導体チップである。

なお、図中、図１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図２の信号処理装置は、複数である、例えば、３つのSERDES部３１１，３１２、及び、３１３、コンバイナ４１、並びに、スプリッタ４２を有しており、これらのSERDES部３１１ないし３１３、コンバイナ４１、及び、スプリッタ４２は、１チップの半導体チップである、例えば、CMOS(Complementary Metal Oxide Semiconductor)上に形成されている。

SERDES部３１１は、シリアライザ５０、及び、デシリアライザ６０を有する。

シリアライザ５０は、ビット変換部１１、P/S変換部１２、及び、送信部５１を有する。

したがって、シリアライザ５０は、ビット変換部１１、及び、P/S変換部１２を有する点で、図１のシリアライザ１０と共通するが、ドライバ１３、及び、パッド１４に代えて、送信部５１を有する点で、図１のシリアライザ１０と相違する。

送信部５１には、P/S変換部１２から、シリアルデータが供給される。

送信部５１は、P/S変換部１２からの、ベースバンドの信号（所定の周波数帯域の信号）であるシリアルデータの周波数変換を行い、高周波数帯域の信号である変換後信号（所定の周波数帯域よりも高い周波数帯域の変換後信号）を出力する。

したがって、送信部５１は、ベースバンドの信号を、高周波数帯域の信号である変換後信号に周波数変換する周波数変換部として機能する。

送信部５１が出力する変換後信号は、有線の接続線（配線）を介して、コンバイナ(combiner)４１に供給される。

デシリアライザ６０は、受信部６１、CDR２４、S/P変換部２５、ワードアラインメント部２６、及び、ビット変換部２７を有する。

したがって、デシリアライザ６０は、CDR２４、S/P変換部２５、ワードアラインメント部２６、及び、ビット変換部２７を有する点で、図１のデシリアライザ２０と共通するが、レシーバ２２、及び、イコライザ２３に代えて、受信部６１を有する点で、図１のデシリアライザ２０と相違する。

受信部６１には、スプリッタ４２から、少なくとも変換後信号が供給される。

受信部６１は、スプリッタ４２からの変換後信号の周波数変換を行い、ベースバンドの信号であるシリアルデータを出力する。

したがって、受信部６１は、高周波数帯域の信号である変換後信号を、ベースバンドの信号に周波数変換する周波数変換部として機能する。

受信部６１が出力するシリアルデータは、CDR２４に供給され、図１のデシリアライザ２０の場合と同様に処理される。

SERDES部３１２、及び、３１３は、SERDES部３１１と同様に構成される。

但し、SERDES部３１２において、送信部５１に対応する送信部は、他のSERDES部３１１及び３１３とは互いに別々の周波数帯域の変換後信号への周波数変換を行う。

さらに、SERDES部３１２において、受信部６１に対応する受信部は、他のSERDES部３１１及び３１３とは互いに別々の周波数帯域の変換後信号の周波数変換を行う。

SERDES部３１３についても、同様である。

ここで、以下、適宜、SERDES部３１ｉのビット変換部１１、P/S変換部１２、CDR２４、S/P変換部２５、ワードアラインメント部２６、ビット変換部２７、シリアライザ５０、送信部５１、デシリアライザ６０、及び、受信部６１（に対応するブロック）を、下付のインデクスｉを用いて、ビット変換部１１ｉ、P/S変換部１２ｉ、CDR２４ｉ、S/P変換２５ｉ、ワードアラインメント部２６ｉ、ビット変換部２７ｉ、シリアライザ５０ｉ、送信部５１ｉ、デシリアライザ６０ｉ、及び、受信部６１ｉと、それぞれ表す。

また、SERDES部３１ｉの送信部５１ｉが出力する変換後信号の中心周波数を、fsiと表すとともに、SERDES部３１ｉの受信部６１ｉが周波数変換の対象とする変換後信号の中心周波数をfriと表すこととする。

周波数fs1，fs2、及び、fs3は、互いに異なっており、周波数fr1，fr2、及び、fr3も、互いに異なっている。

なお、周波数fsi（ここでは、i=1,2,3）と、周波数fri'（ここでは、i'=1,2,3）とは、異なっていても、一致していても良い。

修正する合成信号が、共通（同一）の伝送路を介して送受信される場合、周波数fsiとfri'とが、i及びi'のすべての組みについて異なっていれば、図２の信号処理装置において、データの送信と受信とを同時に行うことが可能であるが、周波数fsiとfri'とが、i及びi'の組みの１つについてでも一致するときには、図２の信号処理装置において、データの送信と受信とは、時分割で行う必要がある（半二重通信になる）。

また、図２の信号処理装置との間でデータ伝送を行う、図２の信号処理装置と同様に構成される他の信号処理装置において、周波数fsi及びfriに対応する周波数を、それぞれ、周波数fsi'及びfri'と表すこととすると、周波数fsiとfri'とが一致し、かつ、周波数friとfsi'とが一致する。

コンバイナ４１は、SERDES部３１１ないし３１３の送信部５１１ないし５１３それぞれが出力する変換後信号を合成し、合成信号を出力する。

ここで、コンバイナ４１は、例えば、SERDES部３１ｉの送信部５１ｉが出力する中心周波数が周波数fsiの変換後信号の周波数帯域を、所定の帯域幅に制限するためのBPF(Band Pass Filter)（ここでは、３つのBPF）と、送信部５１１ないし５１３が出力する変換後信号それぞれの周波数帯域を制限する３つのBPFの出力の接続線を接続する接続点とで構成することができる。

いま、コンバイナ４１を構成する３つのBPFのうちの、送信部５１ｉが出力する中心周波数が周波数fsiの変換後信号の周波数帯域を制限するためのBPFを、BPF#iと表すこととすると、３つのBPF#1,#2,#3、及び、その３つのBPF#1ないし#3それぞれの出力の接続線を接続する接続点とで構成されるコンバイナ４１では、BPF#iにおいて、送信部５１ｉが出力する変換後信号の周波数帯域が制限され、その後、３つのBPF#1ないし#3それぞれから出力される変換後信号が、その３つのBPF#1ないし#3それぞれの出力の接続線を接続する接続点において合成される。

なお、コンバイナ４１は、その他、例えば、BPFなしで、すなわち、送信部５１１ないし５１３それぞれの出力の接続線を接続する接続点だけで構成することができるが、その詳細は、後述する。

コンバイナ４１が出力する合成信号、すなわち、送信部５１１ないし５１３それぞれが出力する変換後信号を周波数多重化した信号は、図示せぬパッドを介して、有線、又は、無線で、他の信号処理装置に送信される。

スプリッタ(splitter)４２には、他の信号処理装置から、有線、又は、無線で送信されてくる合成信号が、図示せぬパッドを介して供給される。

スプリッタ４２は、SERDES部３１１ないし３１３の受信部６１１ないし６１３それぞれに対して、そこに供給される合成信号に含まれる、少なくとも、受信部６１ｉが周波数変換を行う対象の周波数帯域の変換後信号、つまり、中心周波数が周波数friの変換後信号を分配する。

ここで、スプリッタ４２は、例えば、合成信号から、SERDES部３１ｉの受信部６１ｉが周波数変換を行う対象の、中心周波数が周波数friの変換後信号を抽出するためのBPF(Band Pass Filter)（ここでは、３つのBPF）と、３つのBPFの入力の接続線を接続する接続点とで構成することができる。

いま、スプリッタ４２を構成する３つのBPFのうちの、周波数が周波数friの変換後信号を抽出するためのBPFを、BPF'#iと表すこととすると、３つのBPF'#1,#2,#3、及び、その３つのBPF'#1ないし#3それぞれの入力の接続線を接続する接続点とで構成されるスプリッタ４２では、合成信号が、３つのBPF'#1ないし#3それぞれの入力の接続線を接続する接独点から、３つのBPF'#1ないし#3それぞれに供給される。そして、BPF'#iにおいて、周波数が周波数friの変換後信号が抽出され、受信部６１ｉに供給（分配）される。

なお、スプリッタ４２は、その他、例えば、BPFなしで、すなわち、受信部６１１ないし６１３それぞれの入力の接続線を接続する接続点だけで構成することができるが、その詳細は、後述する。

以上のように構成される信号処理装置では、ビット変換部１１１ないし１１３のそれぞれに、例えば、上位のアプリケーションから、例えば、8ビット等のパラレルデータが供給される。

ビット変換部１１ｉでは、上位のアプリケーションからの8ビットのパラレルデータが、10ビットのパラレルデータに変換され、P/S変換部１２ｉに供給される。

P/S変換部１２ｉでは、ビット変換部１１からの10ビットのパラレルデータが、シリアルデータに変換され、送信部５１ｉに供給される。

送信部５１ｉでは、P/S変換部１２ｉからの、ベースバンドの信号であるシリアルデータが、中心周波数が周波数fsiの変換後信号に周波数変換され、有線の接続線を介して、コンバイナ４１に供給される。

コンバイナ４１では、送信部５１１ないし５１３それぞれが出力する変換後信号が合成され、合成信号が出力される。

コンバイナ４１が出力する合成信号は、有線、又は、無線で、他の信号処理装置に送信される。

一方、他の信号処理装置から、有線、又は、無線で送信されてくる合成信号は、スプリッタ４２に供給される。

スプリッタ４２は、そこに供給される合成信号に含まれる、少なくとも、中心周波数が周波数friの変換後信号を、受信部６１ｉに分配する。

受信部６１ｉでは、スプリッタ４２からの信号に含まれる、中心周波数が周波数friの変換後信号が、ベースバンドの信号であるシリアルデータに周波数変換され、CDR２４ｉを介して、S/P変換部２５ｉに供給される。

S/P変換部２５ｉでは、CDR２４ｉを介して供給されるシリアルデータが、10ビットのパラレルデータに変換され、ワードアラインメント部２６ｉを介して、ビット変換部２７に供給される。

ビット変換部２７では、ワードアラインメント部２６を介して供給される10ビットのパラレルデータが、8ビットのパラレルデータに変換され、上位のアプリケーションに供給される。

以上のように、信号処理装置では、複数である３つの送信部５１１ないし５１３それぞれにおいて、ベースバンドの信号であるシリアルデータが、互いに別々の周波数帯域の変換後信号に周波数変換され、送信部５１１ないし５１３それぞれが出力する変換後信号が合成されて、合成信号が出力される。

また、他の信号処理装置から送信されてくる合成信号に含まれる、少なくとも、受信部６１ｉが周波数変換を行う対象の周波数帯域の変換後信号が、受信部６１ｉに分配され、受信部６１１ないし６１３において、その受信部６１ｉが周波数変換を行う対象の周波数帯域の変換後信号が、ベースバンドの信号であるシリアルデータに周波数変換される。

したがって、高速なデータ伝送を、容易に行うことができる。

すなわち、図２の信号処理装置を、図１のSERDESと比較すると、図２の信号処理装置は、図１のSERDESと同様のP/S変換、及び、S/P変換を行うブロックとして、複数である３つのSERDES部３１１ないし３１３を有しており、シリアルデータを処理するブロックであるP/S変換部１２や、CDR２４、S/P変換部２５を高速化することなく（したがって、シリアルデータを処理する各ブロックの消費電力を大にすることなく）、単純には、同一の時間で、図１のSERDESの３倍のデータを処理することができる。

なお、図１のSERDESにおいて、例えば、シリアライザ１０、及び、デシリアライザ２０のそれぞれを、単純に３つ設けることによっても、図２の信号処理装置と同様に、高速なデータ伝送を行うことができる。

しかしながら、図１のSERDESにおいて、例えば、シリアライザ１０、及び、デシリアライザ２０のそれぞれを３つ設ける場合には、パッド１４及び２１の数が増加するため、SERDESとしての半導体チップ内の配線や、半導体チップのピン数等の制限によっては、シリアライザ１０、及び、デシリアライザ２０のそれぞれを３つ設けることが困難な場合がある。

これに対して、図２の信号処理装置では、３つの送信部５１１ないし５１３それぞれにおいて、ベースバンドの信号であるシリアルデータが、互いに別々の周波数帯域の変換後信号に周波数変換され、コンバイナ４１において、送信部５１１ないし５１３それぞれが出力する変換後信号が合成されて、合成信号が出力される。

したがって、合成信号を出力するためのパッドは、SERDES部を幾つ設けても、１つで済み、パッドの数は増加しない。

また、図２の信号処理装置では、スプリッタ４２において、他の信号処理装置から送信されてくる、互いに別々の周波数帯域の変換後信号が合成された合成信号に含まれる、少なくとも、受信部６１ｉが周波数変換を行う対象の周波数帯域の変換後信号が、受信部６１ｉに分配され、受信部６１１ないし６１３において、その受信部６１ｉが周波数変換を行う対象の周波数帯域の変換後信号が、ベースバンドの信号であるシリアルデータに周波数変換される。

したがって、他の信号処理装置から送信されてくる合成信号を、スプリッタ４２に入力（供給）するためのパッドは、SERDES部を幾つ設けても、１つで済み、パッドの数は増加しない。

以上から、図２の信号処理装置である半導体チップのピン数は、SERDES部を幾つ設けても増加しない。

なお、図２の信号処理装置では、複数である３つの送信部５１１ないし５１３それぞれにおいて、ベースバンドの信号であるシリアルデータを、互いに別々の周波数帯域の変換後信号に周波数変換して送信することから、図１のSERDESにおいて、動作速度を高速化して、シリアルデータを送信する場合に比較して、周波数変換によって得る変換後信号の周波数帯域を調整すること等によって、伝送路特性の不完全性（例えば、伝送路での減衰が大きい周波数や小さい周波数が存在すること）に対応しやすい、という利点がある。

ここで、図２では、信号処理装置に、３つのSERDES部３１１ないし３１３を設けたが、信号処理装置には、その他、２つのSERDES部、又は、４つ以上のSERDES部を設けることができる。

また、図２の信号処理装置と、他の信号処理装置との間での合成信号の送信、及び、受信は、有線、及び、無線のいずれによっても行うことができるが、無線による場合には、合成信号の送信と受信とに、別個のアンテナ（送信用のアンテナと受信用のアンテナ）を用いることもできるし、共通の１つのアンテナを用いることもできる。

さらに、図２の信号処理装置と、他の信号処理装置との間での合成信号の送信、及び、受信を、無線によって行う場合には、その無線の伝送路としては、空気の他、誘電体導波路等の各種の導波路を採用することができる。誘電体導波路については、例えば、特開2010-103982号公報等に記載されている。

また、図２では、SERDES部３１ｉに、シリアライザ５０ｉとデシリアライザ６０ｉとの両方を設けたが、SERDES部３１ｉには、必要に応じて、シリアライザ５０ｉ、又は、デシリアライザ６０ｉだけを設けることができる。

SERDES部３１ｉに、シリアライザ５０ｉだけを設ける場合には、信号処理装置は、スプリッタ４２なしで構成することができ、SERDES部３１ｉに、デシリアライザ６０ｉだけを設ける場合には、信号処理装置は、コンバイナ４１なしで構成することができる。

［送信部５１、及び、受信部６１の構成例］

図３は、図２の送信部５１、及び、受信部６１の構成例を示すブロック図である。

送信部５１、及び、受信部６１は、例えば、ベースバンドの信号と、ミリ波帯の信号との間の周波数変換を行う。

なお、ミリ波帯の信号とは、周波数が30ないし300GHz程度、つまり、波長が、1ないし10mm程度の信号である。ミリ波帯の信号によれば、周波数が高いことから、高レートでのデータ伝送が可能であり、また、無線で送受信する場合には、例えば、1mm程度のボンディングワイヤを、アンテナとして採用することができる。

送信部５１は、発振器７１、ミキサ７２、及び、アンプ７３を有する。

ここで、以下、適宜、送信部５１ｉが有する発振器７１、ミキサ７２、及び、アンプ７３を、それぞれ、発振器７１ｉ、ミキサ７２ｉ、及び、アンプ７３ｉと記載する。

発振器７１は、発振によって、例えば、ミリ波帯のキャリアを発生し、ミキサ７２に供給する。

送信部５１１ないし５１３が出力する変換後信号の中心周波数fs1ないしfs3それぞれは、送信部５１１ないし５１３が有する発振器７１１ないし７１３それぞれが発生するキャリアの周波数に対応する。

したがって、発振器７１１ないし７１３それぞれが発生するキャリアの周波数は、互いに異なっている。

ミキサ７２には、発振器７１からキャリアが供給される他、P/S変換部１２（図２）から、ベースバンドの信号であるシリアルデータが供給される。

ここで、ミキサ７２に供給されるシリアルデータのデータレートが、例えば、2.5ないし5.0Gbps程度であるとすると、そのようなシリアルデータの、送信部５１１ないし５１３それぞれでの周波数変換によって得られる変換後信号どうしの間での干渉を低減し、その変換後信号が合成された合成信号から、各変換後信号を分離することができるようにするために、発振器７１が発生するキャリアの周波数は、例えば、30GHz以上とすることが、望ましい。

ミキサ７２は、シリアルデータと、発振器７１からのキャリアとをミキシング（乗算）することにより、発振器７１からのキャリアを、シリアルデータに従って変調し、その結果得られる変調信号、すなわち、ベースバンドの信号であるシリアルデータを、発振器７１からのキャリアに対応する周波数帯域のRF(Radio Frequency)信号に周波数変換した変換後信号を、アンプ７３に供給する。

アンプ７３は、ミキサ７２からの変換後信号としてのRF信号を増幅し、その増幅後の変換後信号としてのRF信号を出力する。

アンプ７３が出力する変換後信号は、コンバイナ４１に供給される。コンバイナ４１では、アンプ７３１ないし７３３が出力する変換後信号としてのRF信号が合成される。

一方、受信部６１は、アンプ８１、発振器８２、及び、ミキサ８３を有する。

ここで、以下、適宜、受信部６１ｉが有するアンプ８１、発振器８２、及び、ミキサ８３を、それぞれ、アンプ８１ｉ、発振器８２ｉ、及び、ミキサ８３ｉと記載する。

アンプ８１ｉには、他の信号処理装置から送信されてくる合成信号のうちの、少なくとも、受信部６１ｉが周波数変換の対象とする周波数帯域の変換後信号を含むRF信号が供給される。

アンプ８１は、そこに供給されるRF信号を増幅し、その増幅によって得られる、受信部６１ｉが周波数変換の対象とする周波数帯域の変換後信号としてのRF信号を、発振器８２、及び、ミキサ８３に供給する。

発振器８２は、アンプ８１からの変換後信号（RF信号）を、注入信号として動作し、注入信号としての変換後信号（のキャリア）に同期した再生キャリア、すなわち、変換後信号への周波数変換に用いられたキャリアに対応する再生キャリアを、発振により発生して、ミキサ８３に供給する。

ミキサ８３は、アンプ８１からの変換後信号と、発振器８２からの再生キャリアとをミキシング（乗算）することにより、変換後信号（変調信号）を復調し、その結果得られる復調信号、すなわち、変換後信号をベースバンドの信号に周波数変換したシリアルデータを、CDR２４（図２）に供給する。

［アンプ７３及び８１の構成例］

図４は、図３のアンプ７３及び８１として採用することができるRFアンプの構成例を示す回路図である。

アンプ７３及び８１は、いずれも、RF信号を増幅するRFアンプであるため、同様に構成することができる。

図４において、RFアンプの入力端子T1には、コンデンサC1の一端が接続されており、コンデンサC1の他端は、コイルL1の一端に接続されている。コイルL1の他端は、マイナス端子が接地された直流電源Vcc1のプラス端子に接続されている。

コンデンサC1とコイルL1との接続点は、ソースが接地されているFET(MOS FET)#1のゲートに接続されている。

FET#1のドレインは、FET(MOS FET)#2のソースと接続され、FET#2のゲートとドレインは、それぞれ、コイルL2の一端と他端に接続されている。

なお、FET#1及び#2のサブストレートは、接地されている。

FET#2のゲートとコイルL2との接続点は、マイナス端子が接地された直流電源Vcc2のプラス端子に接続されている。

FET#2のドレインとコイルL2との接続点は、コンデンサC2の一端に接続されており、コンデンサC2の他端は、RFアンプの出力端子T2に接続されている。

図４のRFアンプは、カスケードに接続して使用することができ、アンプ７３及び８１それぞれは、図４のRFアンプを１つだけで、又は、図４のRFアンプを、必要な複数の数だけカスケードに接続して、構成することができる。

なお、図４のRFアンプを１つだけで、アンプ７３又は８１を構成する場合、入力端子T1、及び、出力端子T2には、それぞれ一端を接地した抵抗R1及びR2の他端が接続される。

また、図４のRFアンプを複数個カスケードに接続して、アンプ７３又は８１を構成する場合、最初のRFアンプの入力端子T1、及び、最後のRFアンプの出力端子T2には、それぞれ一端を接地した抵抗R1及びR2の他端が接続される。

以下では、説明を簡単にするために、アンプ７３及び８１それぞれは、図４のRFアンプの１つだけで構成されることとする。

アンプ７３や８１は、高周波数の信号であるミリ波帯のRF信号を増幅するため、そのようなアンプ７３や８１としてのRFアンプの入力側や出力側の負荷としては、インダクタンス負荷を採用することができる。

ミリ波帯については、インダクタンス負荷として、小さいインダクタンスのコイルを採用することができ、そのようなコイルは、CMOS上に、容易に構成することができる。

図４のRFアンプにおいては、コイルL1が、入力側のインダクタンス負荷であり、コイルL2が、出力側のインダクタンス負荷である。

RFアンプの入力側の負荷として、インダクタンス負荷を採用する場合、RFアンプの入力側の周波数特性は、BPFのような帯域通過型の特性になり、RFアンプに入力（供給）されるRF信号から、一部の周波数帯域の信号を分離して増幅することができる。

また、RFアンプの出力側の負荷として、インダクタンス負荷を採用する場合、RFアンプの出力側の周波数特性は、BPFのような帯域通過型の特性になり、RFアンプから出力されるRF信号の周波数帯域を制限することができる。

以上のように、入力側や出力側の負荷がインダクタンス負荷のRFアンプを、図３のアンプ７３や８１として採用することにより、入力側や出力側の周波数特性が帯域通過型の特性となるので、図２で説明したように、コンバイナ４１やスプリッタ４２を、BPFなしで、単に、接続線を接続する接続点だけで構成することができる。

なお、コンバイナ４１と接続される送信部５１のアンプ７３としてのRFアンプについては、入力側、及び、出力側のうちの、少なくとも、出力側の周波数特性を帯域通過型の特性とすれば、コンバイナ４１を、BPFなしで構成することができる。

したがって、コンバイナ４１と接続される送信部５１のアンプ７３としてのRFアンプについては、入力側の負荷としては、インダクタンス負荷ではない負荷を採用すること、すなわち、コイルL1に代えて、抵抗を用いることができる。

また、スプリッタ４２と接続される受信部６１のアンプ８１としてのRFアンプについては、入力側、及び、出力側のうちの、少なくとも、入力側の周波数特性を帯域通過型の特性とすれば、スプリッタ４２を、BPFなしで構成することができる。

したがって、スプリッタ４２と接続される受信部６１のアンプ８１としてのRFアンプについては、出力側の負荷としては、インダクタンス負荷ではない負荷を採用すること、すなわち、コイルL2に代えて、抵抗を用いることができる。

但し、受信部６１のアンプ８１としてのRFアンプについては、ある程度以上のゲインを必要とする場合には、出力側の負荷として、抵抗ではなく、インダクタンス負荷を採用することが望ましい。

なお、図４のRFアンプでは、Sパラメータ(scattering parameter)のうちの、出力端子T2から入力端子T1への伝達係数S12は、小さい値になる。

［コンバイナ４１、及び、スプリッタ４２］

次に、図４のRFアンプを、図３のアンプ７３及び８１として採用することにより、コンバイナ４１、及び、スプリッタ４２を、BPFなしで、単に、接続線を接続する接続点だけで構成することができることについて説明する。

なお、以下では、説明を簡単にするため、３つの送信部５１１ないし５１３のうちの、２つの送信部５１１及び５１２に注目する。

そして、送信部５１１では、ベースバンドの信号が、中心周波数fs1が60GHzの周波数帯域の変換後信号としてのRF信号（以下、60G帯信号ともいう）に周波数変換され、送信部５１２では、ベースバンドの信号が、中心周波数fs1が60GHzと異なる80GHzの周波数帯域の変換後信号としてのRF信号（以下、80G帯信号ともいう）に周波数変換されることとする。

同様に、３つの受信部６１１ないし６１３についても、２つの受信部６１１及び６１２に注目し、受信部６１１では、60G帯信号が、ベースバンドの信号に周波数変換され、受信部６１２では、80G帯信号が、ベースバンドの信号に周波数変換されることとする。

この場合、送信部５１１のアンプ７３１は、60G帯信号を増幅し、送信部５１２のアンプ７３２は、80G帯信号を増幅するが、60G帯信号を増幅するアンプ７３１としてのRFアンプと、80G帯信号を増幅するアンプ７３２としてのRFアンプとでは、コイルL1及びL2のインダクタンスだけが異なる。

すなわち、60G帯信号を増幅するアンプ７３１としてのRFアンプのコイルL1及びL2としては、60G帯信号を増幅するのに適切なインダクタンスのコイルが採用され、80G帯信号を増幅するアンプ７３２としてのRFアンプのコイルL1及びL2としては、80G帯信号を増幅するのに適切なインダクタンスのコイルが採用される。

受信部６１１のアンプ８１１、及び、受信部６１２のアンプ８１２についても、同様である。

ここで、以下、適宜、60G帯信号を増幅するアンプ７３１としてのRFアンプを、60G送信アンプともいい、80G帯信号を増幅するアンプ７３２としてのRFアンプを、80G送信アンプともいう。

同様に、60G帯信号を増幅するアンプ８１１としてのRFアンプを、60G受信アンプともいい、80G帯信号を増幅するアンプ８１２としてのRFアンプを、80G受信アンプともいう。

また、以下、適宜、60G送信アンプ、及び、60G受信アンプを、まとめて、60Gアンプともいい、80G送信アンプ、及び、80G受信アンプを、まとめて、80Gアンプともいう。

図５、図６、図７、及び、図８は、60Gアンプ、及び、80Gアンプの各種のパラメータを計測するシミュレーションのシミュレーション結果を示す図である。

なお、シミュレーションにおいては、図４に示すように、必要に応じて、入力端子T1には、抵抗R1と交流電源P1との直列回路を接続するとともに、出力端子T2には、抵抗R2と交流電源P2との直列回路を接続し、交流電源P1及びP2の周波数を変えながら、60Gアンプ、及び、80Gアンプの各種のパラメータを計測した。

図５は、60Gアンプの振幅特性(60GHz Gain)、及び、入力端子T1側の反射係数S11の大きさ（絶対値）(60GHz S11)、並びに、80Gアンプの振幅特性(80GHz Gain)、及び、入力端子T1側の反射係数S11の大きさ(80GHz S11)を示している。

60Gアンプの振幅特性と、80Gアンプの振幅特性とのアイソレーションは、60Gアンプでの増幅後の60G帯信号と、80Gアンプでの増幅後の80G帯信号とを周波数多重化し、伝送路を介して送信したときに、受信側で、60G帯信号と80G帯信号とのそれぞれを受信することができる程度にとれていればよい。

図６は、60Gアンプの入力端子T1側の反射係数S11の位相(60GHz S11)、及び、出力端子T2側の反射係数S22の位相(60GHz S22)、並びに、80Gアンプの入力端子T1側の反射係数S11の位相(80GHz S11)、及び、出力端子T2側の反射係数S22の位相(80GHz S22)を示している。

図７は、交流電源P1及びP2の周波数を、59GHzから61GHzに変えながら計測した、60Gアンプの反射係数S11(60GHz Amp S11)、及び、反射係数S22(60GHz Amp S22)、並びに、80Gアンプの反射係数S11(80GHz Amp S11)、及び、反射係数S22(80GHz Amp S22)それぞれの軌跡を示したスミスチャートである。

図７によれば、59GHzから61GHzの信号に対して、80Gアンプの反射係数S11及びS12の大きさ（絶対値）は、1.0に近い。したがって、59GHzから61GHzの信号、つまり、60G帯信号は、80Gアンプの入力側、及び、出力側において、ほぼ反射される。

図８は、交流電源P1及びP2の周波数を、79GHzから81GHzに変えながら計測した、60Gアンプの反射係数S11(60GHz Amp S11)、及び、反射係数S22(60GHz Amp S22)、並びに、80Gアンプの反射係数S11(80GHz Amp S11)、及び、反射係数S22(80GHz Amp S22)それぞれの軌跡を示したスミスチャートである。

図８によれば、79GHzから81GHzの信号に対して、60Gアンプの反射係数S11及びS12の大きさ（絶対値）は、図７の80Gアンプの反射係数S11及びS12ほどではないが、十分に大きい。したがって、79GHzから81GHzの信号、つまり、80G帯信号は、60Gアンプの入力側、及び、出力側において、十分に反射される。

60Gアンプ及び80Gアンプは、上述したように、入力側や出力側の周波数特性が帯域通過型の特性となり、60Gアンプでは、入力側、及び、出力側において、80G帯信号が反射され、80Gアンプでは、入力側、及び、出力側において、60G帯信号が反射される。

したがって、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を、単に接続した場合には、60G送信アンプが出力する60G帯信号は、80G送信アンプの出力側で反射され、80G送信アンプが出力する80G帯信号は、60G送信アンプの出力側で反射されるので、60G送信アンプが出力する60G帯信号と、80G送信アンプが出力する80G帯信号との合成は、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を、単に接続するだけで行うことができる。

また、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を、単に接続した接続点に対して、60G帯信号と80G送信アンプとを合成した合成信号を与えた場合には、合成信号に含まれる80G帯信号は、60G受信アンプの入力側で反射され、合成信号に含まれる60G帯信号は、80G受信アンプの入力側で反射されるので、合成信号に含まれる60G帯信号の60G受信アンプへの分配と、80G信号の80G受信アンプへの分配とは、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を、単に接続するだけで行うことができる。

すなわち、60G送信アンプが出力する60G帯信号と、80G送信アンプが出力する80G帯信号とを合成するコンバイナ４１は、BPFなしで、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成することができる。

また、合成信号に含まれる60G帯信号と80G帯信号とを分配するスプリッタ４２は、BPFなしで、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成することができる。

以上から、図４のRFアンプを、図３の送信部５１のアンプ７３、及び、受信部６１の８１として採用することにより、コンバイナ４１は、BPFなしで、送信部５１１ないし５１３それぞれの出力の接続線を接続する接続点だけで構成することができ、スプリッタ４２は、BPFなしで、受信部６１１ないし６１３それぞれの入力の接続線を接続する接続点だけで構成することができる。

以上のように、コンバイナ４１、及び、スプリッタ４２を、接続線を接続する接続点だけで構成することにより、図２の信号処理装置を構成するSERDES部３１１ないし３１３、コンバイナ４１、及び、スプリッタ４２は、CMOS等の１チップの半導体チップ上に小型に構成することができる。

図９は、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成されるコンバイナ４１の構成例を示す回路図である。

なお、図９において、図４のRFアンプの構成要素と対応する、60G送信アンプの構成要素には、図４のRFアンプの構成要素に付した符号に１つのダッシュ(')を付加した符号を付してあり、図４のRFアンプの構成要素と対応する、80G送信アンプの構成要素には、図４のRFアンプの構成要素に付した符号に２つのダッシュ('')を付加した符号を付してある。

図９において、コンバイナ４１は、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成されている。

図１０は、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成したコンバイナ４１（図９）について行った、60G送信アンプ、及び、80G送信アンプの各種のパラメータを計測するシミュレーションに用いた回路を示す回路図である。

図１０では、図９の回路に、パラメータの計測のための交流電源P1'，P1''，P2が接続されている。

図１１及び図１２は、60G送信アンプ、及び、80G送信アンプそれぞれの出力の接続線を接続する接続点だけで構成したコンバイナ４１（図９）について、図１０の回路を用いて行った、60G送信アンプ、及び、80G送信アンプの各種のパラメータを計測するシミュレーションのシミュレーション結果を示す図である。

すなわち、図１１は、60G送信アンプを伝達する（通る）信号の振幅特性(60GHz thru)、80G送信アンプを伝達する信号の振幅特性(80GHz thru)、60G送信アンプの入力側で反射される信号の振幅特性(60GHz in return)、80G送信アンプの入力側で反射される信号の振幅特性(80GHz in return)、及び、コンバイナ４１の出力側から（60G送信アンプ、及び、80G送信アンプ側に）反射される信号の振幅特性(output return)を示している。

図１２は、60G送信アンプの入力側で反射される信号の位相特性(60GHz in return phase)、80G送信アンプの入力側で反射される信号の位相特性(80GHz in return phase)、及び、コンバイナ４１の出力側から反射される信号の位相特性(output return phase)を示している。

図１３は、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成されるスプリッタ４２の構成例を示す回路図である。

なお、図１３において、図４のRFアンプの構成要素と対応する、60G受信アンプの構成要素には、図４のRFアンプの構成要素に付した符号に１つのダッシュ(')を付加した符号を付してあり、図４のRFアンプの構成要素と対応する、80G受信アンプの構成要素には、図４のRFアンプの構成要素に付した符号に２つのダッシュ('')を付加した符号を付してある。

図１３において、スプリッタ４２は、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成されている。

図１４は、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成したスプリッタ４２（図１３）について行った、60G受信アンプ、及び、80G受信アンプの各種のパラメータを計測するシミュレーションに用いた回路を示す回路図である。

図１４では、図１３の回路に、パラメータの計測のための交流電源P1，P2'，P2''が接続されている。

図１５及び図１６は、60G受信アンプ、及び、80G受信アンプそれぞれの入力の接続線を接続する接続点だけで構成したスプリッタ４２（図１３）について、図１４の回路を用いて行った、60G受信アンプ、及び、80G受信アンプの各種のパラメータを計測するシミュレーションのシミュレーション結果を示す図である。

すなわち、図１５は、60G受信アンプを伝達する（通る）信号の振幅特性(60GHz thru)、80G受信アンプを伝達する信号の振幅特性(80GHz thru)、60G受信アンプの出力側で反射される信号の振幅特性(60GHz out return)、80G受信アンプの出力側で反射される信号の振幅特性(80GHz out return)、及び、スプリッタ４２の入力側で反射される信号の振幅特性(input return)を示している。

図１６は、60G受信アンプの出力側で反射される信号の位相特性(60GHz out return phase)、80G受信アンプの出力側で反射される信号の位相特性(80GHz out return phase)、及び、スプリッタ４２の入力側で反射される信号の振幅(input return phase)を示している。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

すなわち、本実施の形態では、本技術を、SERDESとして機能する１チップの半導体チップである信号処理装置に適用した場合について説明したが、本技術は、SERDES以外の半導体チップにも適用することができる。

１０ シリアライザ， １１ ビット変換部， １２ P/S変換部， １３ ドライバ， １４ パッド， ２０ デシリアライザ， ２１ パッド， ２２ レシーバ， ２３ イコライザ， ２４ CDR， ２５ S/P変換部， ２６ ワードアラインメント部， ２７ ビット変換部， ３１１，３１２，３１３ SERDES部， ４１ コンバイナ， ４２ スプリッタ， ５０ シリアライザ， ５１ 送信部， ６０ デシリアライザ， ６１ 受信部， ７１ 発振器， ７２ ミキサ， ７３，８１ アンプ， ８２ 発振器， ８３ ミキサ

Claims (16)

1. 入力信号の周波数変換を行い、変換後信号を出力する複数の周波数変換部を
   備え、
   前記複数の周波数変換部は、１チップの半導体チップに形成されており、それぞれ、前記変換後信号を増幅するアンプを有し、
   前記アンプは、入力側に抵抗を有し、出力側にインダクタンス負荷を有し、
   前記半導体チップには、前記変換後信号を合成し、前記合成信号を出力する合成部が、さらに形成されており、
   前記合成部は、前記複数の周波数変換部それぞれの出力の接続線を接続するただ１つの接続点を有し、
   前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号への周波数変換を行う
   信号処理装置。
2. 前記周波数変換部は、所定の周波数帯域の信号を前記入力信号として周波数変換を行い、前記所定の周波数帯域よりも高い周波数帯域の変換後信号を出力する
   請求項１に記載の信号処理装置。
3. 前記合成部は、バンドパスフィルタなしで構成される
   請求項１に記載の信号処理装置。
4. 前記半導体チップには、パラレルデータをシリアルデータに変換する複数のP/S変換部が、さらに形成されており、
   １つの前記周波数変換部は、１つの前記P/S変換部が出力するベースバンドの信号である前記シリアルデータの周波数変換を行う
   請求項２に記載の信号処理装置。
5. 前記合成信号は、無線で送信される
   請求項２に記載の信号処理装置。
6. 前記合成信号は、誘電体導波路を介して送信される
   請求項５に記載の信号処理装置。
7. 前記周波数変換部は、ベースバンドの信号を、30GHz以上の周波数帯域の前記変換後信号に変換する周波数変換を行う
   請求項２に記載の信号処理装置。
8. 入力信号の周波数変換を行い、変換後信号を出力する複数の周波数変換部を
   備え、
   前記複数の周波数変換部は、１チップの半導体チップに形成されており、それぞれ、前記変換後信号を増幅するアンプを有し、
   前記アンプは、入力側に抵抗を有し、出力側にインダクタンス負荷を有し、
   前記半導体チップには、前記変換後信号を合成し、前記合成信号を出力する合成部が、さらに形成されており、
   前記合成部は、前記複数の周波数変換部それぞれの出力の接続線を接続するただ１つの接続点を有し、
   前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号への周波数変換を行う
   信号処理装置の前記周波数変換部が、入力信号の周波数変換を行い、変換後信号を出力し、
   前記複数の周波数変換部それぞれが出力する前記変換後信号を合成し、合成信号を出力する
   信号処理方法。
9. 入力信号の周波数変換を行うことにより得られる変換後信号の周波数変換を行い、前記入力信号を出力する複数の周波数変換部を備え、
   前記複数の周波数変換部は、１チップの半導体チップに形成されており、それぞれ、前記変換後信号を増幅するアンプを有し、
   前記アンプは、入力側にインダクタンス負荷を有し、出力側に抵抗を有し、
   前記半導体チップには、前記複数の周波数変換部それぞれに、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する分配部が、さらに形成されており、
   前記分配部は、前記複数の周波数変換部それぞれの入力の接続線を接続するただ１つの接続点を有し、
   前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号の周波数変換を行い、
   前記複数の周波数変換部それぞれに、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する
   信号処理装置。
10. 前記周波数変換部は、所定の周波数帯域よりも高い周波数帯域の信号である変換後信号の周波数変換を行い、前記所定の周波数帯域の信号を出力する
    請求項９に記載の信号処理装置。
11. 前記分配部は、バンドパスフィルタなしで構成される
    請求項９に記載の信号処理装置。
12. 前記半導体チップには、シリアルデータをパラレルデータに変換する複数のS/P変換部が、さらに形成されており、
    １つの前記周波数変換部は、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を、ベースバンドの信号である前記シリアルデータに周波数変換し、１つの前記S/P変換部に供給する
    請求項１０に記載の信号処理装置。
13. 前記合成信号は、無線で送信されてくる
    請求項１０に記載の信号処理装置。
14. 前記合成信号は、誘電体導波路を介して送信されてくる
    請求項１３に記載の信号処理装置。
15. 前記周波数変換部は、30GHz以上の周波数帯域の変換後信号を、ベースバンドの信号に変換する周波数変換を行う
    請求項１０に記載の信号処理装置。
16. 入力信号の周波数変換を行うことにより得られる変換後信号の周波数変換を行い、前記入力信号を出力する複数の周波数変換部を備え、
    前記複数の周波数変換部は、１チップの半導体チップに形成されており、それぞれ、前記変換後信号を増幅するアンプを有し、
    前記アンプは、入力側にインダクタンス負荷を有し、出力側に抵抗を有し、
    前記半導体チップには、前記複数の周波数変換部それぞれに、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する分配部が、さらに形成されており、
    前記分配部は、前記複数の周波数変換部それぞれの入力の接続線を接続するただ１つの接続点を有し
    前記複数の周波数変換部それぞれは、互いに別々の周波数帯域の変換後信号の周波数変換を行い、
    前記複数の周波数変換部それぞれに、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配する
    信号処理装置が、前記複数の周波数変換部それぞれに、異なる周波数帯域の複数の変換後信号が合成された合成信号のうちの、少なくとも、その周波数変換部が周波数変換を行う対象の周波数帯域の変換後信号を分配し、
    前記周波数変換部が、変換後信号の周波数変換を行い、前記入力信号を出力する
    信号処理方法。

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