JP6239480B2

JP6239480B2 - Power supply and program

Info

Publication number: JP6239480B2
Application number: JP2014207050A
Authority: JP
Inventors: 幹裕鹿又
Original assignee: Toshiba Tec Corp
Current assignee: Toshiba Tec Corp
Priority date: 2014-10-08
Filing date: 2014-10-08
Publication date: 2017-11-29
Anticipated expiration: 2034-10-08
Also published as: JP2016077108A

Description

本発明の実施形態は、電源装置およびプログラムに関する。 Embodiments described herein relate generally to a power supply device and a program.

近年、電気機器は、ＦＥＴ（Field Effect Transistor）を使用した電源回路を装備している。電源回路は、ＦＥＴをオン・オフさせてスイッチング動作を実行する。ＦＥＴには、ｎチャンネルＭＯＳ型ＦＥＴとｐチャンネルＭＯＳ型ＦＥＴが存在する。 In recent years, electric devices are equipped with power supply circuits using FETs (Field Effect Transistors). The power supply circuit performs a switching operation by turning on / off the FET. There are n-channel MOS type FETs and p-channel MOS type FETs.

電源回路は、ｎチャンネルＭＯＳ型ＦＥＴ（以降、単に「ＦＥＴ」という）を正しくオン・オフさせるために、例えばブーストコンデンサを実装している。ブーストコンデンサが実装されている場合、電源回路は、ゲート・ソース間に十分な電圧を印加してＦＥＴをオンさせる。 The power supply circuit is equipped with, for example, a boost capacitor in order to correctly turn on / off an n-channel MOS type FET (hereinafter simply referred to as “FET”). When the boost capacitor is mounted, the power supply circuit applies a sufficient voltage between the gate and the source to turn on the FET.

しかしながら、何らかの理由でブーストコンデンサが実装されていない場合、電源回路はＦＥＴのゲート・ソース間に十分な電圧を印加できない。また、接触不良や故障等の理由でブーストコンデンサが実装不良となった場合も、電源回路はＦＥＴのゲート・ソース間に十分な電圧を印加できない。このような場合、ＦＥＴは、内部負荷が大きい状態でドレイン・ソース間を電流が流れる場合がある。そのため、この状態が長時間継続すると、内部を流れる電流によって、ＦＥＴが過剰に発熱し、発煙、発火する恐れがある。 However, if the boost capacitor is not mounted for some reason, the power supply circuit cannot apply a sufficient voltage between the gate and the source of the FET. In addition, even when the boost capacitor is poorly mounted due to poor contact or failure, the power supply circuit cannot apply a sufficient voltage between the gate and source of the FET. In such a case, in the FET, a current may flow between the drain and the source with a large internal load. For this reason, if this state continues for a long time, the FET current may generate excessive heat due to the current flowing therethrough, which may cause smoke or fire.

発明が解決しようとする課題は、ＦＥＴのゲート・ソース間に十分な電圧が印加されていなくてもＦＥＴが過剰に発熱せず、ＦＥＴの発煙・発火を防止することができる電源装置およびプログラムを提供することである。 A problem to be solved by the present invention is a power supply device and a program capable of preventing the FET from generating excessive heat even if a sufficient voltage is not applied between the gate and the source of the FET and preventing the FET from smoking and firing. Is to provide.

実施形態の電源装置は、直流の電源電圧を印加する電源と、前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、前記ゲート端子と接続され前記ゲート・ソース端子間電圧を印加する電源ＩＣと、一端が前記電源ＩＣを介して前記ゲート端子に接続され、他端が前記ソース端子と接続され、前記電源ＩＣから電圧を印加されるブーストコンデンサと、前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段と、前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記電源ＩＣが前記ゲート・ソース端子間印加される電圧を低下させて前記ＦＥＴをオフする停止手段と、を備える。 The power supply apparatus according to the embodiment includes a power supply that applies a DC power supply voltage, and the power supply voltage is applied to the drain terminal, and is turned on or off according to the gate-source voltage applied between the gate terminal and the source terminal. A channel MOS type FET, a power supply IC connected to the gate terminal and applying the voltage between the gate and source terminals, one end connected to the gate terminal via the power supply IC, and the other end connected to the source terminal A boost capacitor to which a voltage is applied from the power supply IC, a comparison means for comparing the voltage at the one end of the boost capacitor and the power supply voltage, and based on a comparison result of the comparison means, between the gate and the source Determining means for determining whether or not the voltage is lower than the on-voltage of the FET for a predetermined time; and the gate-source voltage continues for a predetermined time. Wherein when it is determined to lower than the ON voltage, and a stop means for turning off the FET lowering the voltage the power supply IC is applied between the gate and source terminals.

実施形態のプログラムは、直流の電源電圧を印加する電源と、前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、前記ゲート端子と接続され前記ゲート・ソース端子間電圧を印加する電源ＩＣと、一端が電源ＩＣを介して前記ゲート端子に接続され、他端が前記ソース端子と接続され、前記電源ＩＣから電圧を印加されるブーストコンデンサと、前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段とを備えた電源装置をコンピュータにより制御するプログラムであって、前記コンピュータを、前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記電源ＩＣが前記ゲート・ソース端子間印加される電圧を低下させて前記ＦＥＴをオフする停止手段と、して機能させる。 A program according to an embodiment includes a power source that applies a DC power source voltage, and an n channel that is turned on or off according to a gate-source voltage applied between the gate terminal and the source terminal when the power source voltage is applied to the drain terminal. A MOS type FET, a power supply IC connected to the gate terminal and applying the voltage between the gate and source terminals, one end connected to the gate terminal via the power supply IC, and the other end connected to the source terminal ; A program for controlling, by a computer, a power supply device comprising a boost capacitor to which a voltage is applied from the power supply IC , and a comparison means for comparing the voltage at the one end of the boost capacitor with the power supply voltage. Based on the comparison result of the comparing means, the gate-source voltage continues for a predetermined time to turn on the FET. Determining means for determining whether lower pressure, when the voltage between the gate and source is determined to be lower than the ON voltage continuously for a predetermined time, the power supply IC is applied between the gate and source terminals It functions as a stopping means that turns off the FET by lowering the voltage .

図１は、実施形態にかかる電源装置の回路および電源装置の制御部のハードウェア構成を示す図である。FIG. 1 is a diagram illustrating a hardware configuration of a circuit of a power supply device and a control unit of the power supply device according to the embodiment. 図２は、ＦＥＴのゲート・ソース間電圧とドレイン端子とソース端子間の抵抗値を表すグラフである。FIG. 2 is a graph showing the gate-source voltage and the resistance value between the drain terminal and the source terminal of the FET. 図３は、電源装置のタイミングチャートである。FIG. 3 is a timing chart of the power supply device. 図４は、制御部の機能構成を示す機能ブロック図である。FIG. 4 is a functional block diagram illustrating a functional configuration of the control unit. 図５は、制御部の制御処理の流れを示すフローチャートである。FIG. 5 is a flowchart showing a flow of control processing of the control unit.

図１は、実施形態にかかる電源装置の回路および電源装置の制御部のハードウェア構成を示す図である。電源装置１は、電源ＩＣ１１、コンパレータ１２、ロジックＩＣ１３、直流の電源１４、ＦＥＴ１５、ＦＥＴ１６、制御部１００を備えている。電源ＩＣ（Integrated Circuit）１１は、電源装置１の各部品を正常に動作させるために電圧を監視し、各部品に安定した電圧を印加するための半導体である。コンパレータ１２は、入力電圧と基準電圧とを比較し、比較結果に応じて所定の出力をする半導体である。ロジックＩＣ１３は、コンパレータ１２の出力を所定のタイミングで制御部１００に出力する半導体である。電源１４は、各部品を動作させるために、各部品に直流電圧を印加する。実施形態において、ＦＥＴ１５（Field Effect Transistor）とＦＥＴ１６は、ｎチャンネルＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタである。 FIG. 1 is a diagram illustrating a hardware configuration of a circuit of a power supply device and a control unit of the power supply device according to the embodiment. The power supply device 1 includes a power supply IC 11, a comparator 12, a logic IC 13, a DC power supply 14, an FET 15, an FET 16, and a control unit 100. A power supply IC (Integrated Circuit) 11 is a semiconductor for monitoring a voltage to operate each component of the power supply device 1 normally and applying a stable voltage to each component. The comparator 12 is a semiconductor that compares an input voltage with a reference voltage and outputs a predetermined output according to the comparison result. The logic IC 13 is a semiconductor that outputs the output of the comparator 12 to the control unit 100 at a predetermined timing. The power supply 14 applies a DC voltage to each component in order to operate each component. In the embodiment, the FET 15 (Field Effect Transistor) and the FET 16 are n-channel MOS (Metal Oxide Semiconductor) field effect transistors.

ＦＥＴ１５は、ゲート端子１５Ｇとドレイン端子１５Ｄとソース端子１５Ｓを備えている。ゲート端子１５Ｇは、電源ＩＣ１１に接続されている。ドレイン端子１５Ｄは、電源１４と接続されている。電源１４は、ドレイン端子１５Ｄに直流の電源電圧（２４Ｖ）を印加する。ソース端子１５Ｓは、電源ＩＣ１１に接続されている。電源ＩＣ１１は、ＦＥＴ１５のゲート端子１５Ｇとソース端子１５Ｓ間にゲート・ソース間電圧を印加する。 The FET 15 includes a gate terminal 15G, a drain terminal 15D, and a source terminal 15S. The gate terminal 15G is connected to the power supply IC11. The drain terminal 15D is connected to the power source 14. The power supply 14 applies a DC power supply voltage (24V) to the drain terminal 15D. The source terminal 15S is connected to the power supply IC11. The power supply IC 11 applies a gate-source voltage between the gate terminal 15G and the source terminal 15S of the FET 15.

ＦＥＴ１５のゲート端子１５Ｇとソース端子１５Ｓ間に十分に高いゲート・ソース間電圧を印加する。するとＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間を導通させてオンする。ＦＥＴ１５がオンするゲート・ソース間電圧をオン電圧（例えば３〜５Ｖ）という。ＦＥＴ１５がオンしているときのドレイン端子１５Ｄとソース端子１５Ｓ間の抵抗（以降「ドレイン・ソース間抵抗」という）は低負荷である。この状態でＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間に電流が流れる。以降、ドレイン端子１５Ｄとソース端子１５Ｓ間を流れる電流を「ドレイン電流」という。 A sufficiently high gate-source voltage is applied between the gate terminal 15G and the source terminal 15S of the FET 15. Then, the FET 15 is turned on by conducting between the drain terminal 15D and the source terminal 15S. A gate-source voltage at which the FET 15 is turned on is referred to as an on-voltage (for example, 3 to 5 V). The resistance between the drain terminal 15D and the source terminal 15S when the FET 15 is on (hereinafter referred to as “drain-source resistance”) is a low load. In this state, a current flows through the FET 15 between the drain terminal 15D and the source terminal 15S. Hereinafter, the current flowing between the drain terminal 15D and the source terminal 15S is referred to as “drain current”.

一方、ゲート・ソース間電圧がオン電圧より下がる（例えば１〜２Ｖ）と、ＦＥＴ１５はオンではなくなる。ただ、ゲート・ソース間電圧が０Ｖではないので、ＦＥＴ１５はオフしているわけでもない。以降この状態を「ハーフオン」という。ハーフオン状態では、ＦＥＴ１５のドレイン・ソース間抵抗が増加し高負荷となる。このような状態でＦＥＴ１５には、ドレイン端子１５Ｄとソース端子１５Ｓ間をドレイン電流が流れる。 On the other hand, when the gate-source voltage falls below the on-voltage (for example, 1 to 2 V), the FET 15 is not turned on. However, since the gate-source voltage is not 0 V, the FET 15 is not turned off. This state is hereinafter referred to as “half-on”. In the half-on state, the drain-source resistance of the FET 15 increases and a high load is applied. In this state, a drain current flows through the FET 15 between the drain terminal 15D and the source terminal 15S.

図２は、ＦＥＴ１５のゲート・ソース間電圧（横軸）と、ドレイン・ソース間抵抗（縦軸）を表すグラフである。図２において、ゲート・ソース間電圧が低いほどドレイン・ソース間抵抗が高いことが分かる。また、ゲート・ソース間電圧が高くなると、ドレイン・ソース間抵抗は低い値で推移することが分かる。 FIG. 2 is a graph showing the gate-source voltage (horizontal axis) and the drain-source resistance (vertical axis) of the FET 15. In FIG. 2, it can be seen that the lower the gate-source voltage, the higher the drain-source resistance. It can also be seen that the drain-source resistance changes at a low value as the gate-source voltage increases.

図１の説明に戻る。ゲート・ソース間電圧が充分高い（例えば３〜５Ｖ）場合は、ＦＥＴ１５はオンし、かつドレイン・ソース間抵抗は低い。そのため、ドレイン電流は、ＦＥＴ１５のドレイン・ソース間抵抗の影響を受けて発熱することはない。ゲート・ソース間電圧がオン電圧より下がって例えば１〜２Ｖの場合は、ＦＥＴはハーフオン状態であるため、ドレイン・ソース間抵抗は高い。そのため、ドレイン電流が流れると、高いドレイン・ソース間抵抗の影響で、ＦＥＴ１５は発熱する。そして、そのままＦＥＴ１５がハーフオンの状態を続けると、ＦＥＴ１５は、発煙や発火する危険性がある。 Returning to the description of FIG. When the gate-source voltage is sufficiently high (for example, 3 to 5 V), the FET 15 is turned on and the drain-source resistance is low. Therefore, the drain current does not generate heat due to the influence of the drain-source resistance of the FET 15. When the gate-source voltage is lower than the on-voltage, for example, 1 to 2 V, the FET is in a half-on state, so that the drain-source resistance is high. Therefore, when a drain current flows, the FET 15 generates heat due to the influence of a high drain-source resistance. If the FET 15 continues to be in a half-on state as it is, the FET 15 has a risk of smoke or fire.

ＦＥＴ１６は、ゲート端子１６Ｇとドレイン端子１６Ｄとソース端子１６Ｓを備えている。ゲート端子１６Ｇは、電源ＩＣ１１に接続されている。電源ＩＣ１１は、ゲート端子１６Ｇとソース端子１６Ｓ間にゲート・ソース間電圧を印加する。ドレイン端子１６Ｄは、ＦＥＴ１５のソース端子１５Ｓと、接点２６で接続されている。また、ドレイン端子１６Ｄは、電源ＩＣ１１と接続されている。ソース端子１６Ｓは、アース端子２０に接地されている。 The FET 16 includes a gate terminal 16G, a drain terminal 16D, and a source terminal 16S. The gate terminal 16G is connected to the power supply IC11. The power supply IC 11 applies a gate-source voltage between the gate terminal 16G and the source terminal 16S. The drain terminal 16D is connected to the source terminal 15S of the FET 15 through a contact 26. The drain terminal 16D is connected to the power supply IC11. The source terminal 16S is grounded to the ground terminal 20.

ＦＥＴ１６のゲート端子１６Ｇとソース端子１６Ｓ間に十分に高いゲート・ソース間電圧を印加する。するとＦＥＴ１６は、ドレイン端子１６Ｄとソース端子１６Ｓ間を導通させてオンする。ＦＥＴ１６がオンする電圧もオン電圧（例えば３〜５Ｖ）という。ＦＥＴ１６がオンしているときのドレイン端子１６Ｄとソース端子１６Ｓ間の抵抗（以降「ドレイン・ソース間抵抗」という）は低負荷である。また、ＦＥＴ１６のドレイン端子１６Ｄとソース端子１６Ｓ間を流れる電流もドレイン電流という。ＦＥＴ１６におけるゲート・ソース間電圧とＦＥＴ１６のドレイン・ソース間抵抗とドレイン電流の関係は、ＦＥＴ１５と同様（図２の関係）であるので、説明を省略する。 A sufficiently high gate-source voltage is applied between the gate terminal 16G and the source terminal 16S of the FET 16. Then, the FET 16 is turned on by conducting between the drain terminal 16D and the source terminal 16S. The voltage at which the FET 16 is turned on is also referred to as an on voltage (for example, 3 to 5 V). The resistance between the drain terminal 16D and the source terminal 16S (hereinafter referred to as “drain-source resistance”) when the FET 16 is on is a low load. A current flowing between the drain terminal 16D and the source terminal 16S of the FET 16 is also referred to as a drain current. Since the relationship between the gate-source voltage in the FET 16, the drain-source resistance in the FET 16, and the drain current is the same as that in the FET 15 (the relationship in FIG. 2), description thereof is omitted.

また、電源装置１は、ブーストコンデンサ１７を備えている。ブーストコンデンサ１７は、一端が接点２５と接続され、かつ電源ＩＣ１１に接続されている。ブーストコンデンサ１７は、他端が接点２６に接続されている。また、ブーストコンデンサ１７の一端は、電源ＩＣ１１を介して、直接的または間接的にＦＥＴ１５のゲート端子１５Ｇと接続されている。そのため、ブーストコンデンサ１７がチャージされて接点２５の電圧が昇圧すると、ゲート・ソース間電圧が連動して高くなる。上記の「間接的に接続されている」とは、接点２５と接点２６間の電圧を高くすると、ゲート・ソース間電圧が連動して高くなるように接続されていることを意味する。また、上記の「間接的に接続されている」とは、接点２５と接点２６間の電圧を低くすると、ゲート・ソース間電圧が連動して低くなるように接続されていることである。 In addition, the power supply device 1 includes a boost capacitor 17. The boost capacitor 17 has one end connected to the contact 25 and connected to the power supply IC 11. The other end of the boost capacitor 17 is connected to the contact 26. One end of the boost capacitor 17 is connected directly or indirectly to the gate terminal 15G of the FET 15 via the power supply IC11. Therefore, when the boost capacitor 17 is charged and the voltage at the contact 25 is boosted, the gate-source voltage increases in conjunction with it. The term “indirectly connected” means that when the voltage between the contact 25 and the contact 26 is increased, the gate-source voltage is increased in conjunction with it. In addition, “indirectly connected” means that the voltage between the contact point 25 and the contact point 26 is lowered so that the gate-source voltage is lowered in conjunction with it.

ブーストコンデンサ１７は、電源ＩＣ１１から電圧を印加されることで電荷（電気エネルギー）を蓄える。そして電荷が蓄えられた結果、ブーストコンデンサ１７の接点２５と接点２６との間に大きな電位差が生じる。このようにしてブーストコンデンサ１７間の電圧が高くなる。そして、ブーストコンデンサ１７の一端が、直接的または間接的にゲート端子１５Ｇと接続されていることから、ＦＥＴ１５のゲート・ソース間電圧は３〜５Ｖに引き上げられる。 The boost capacitor 17 stores electric charges (electric energy) when a voltage is applied from the power supply IC 11. As a result of the stored charge, a large potential difference is generated between the contact point 25 and the contact point 26 of the boost capacitor 17. In this way, the voltage across the boost capacitor 17 is increased. Since one end of the boost capacitor 17 is directly or indirectly connected to the gate terminal 15G, the gate-source voltage of the FET 15 is raised to 3 to 5V.

次に、コンパレータ１２について説明する。コンパレータ１２は、被比較電圧（Ｖｂｓｔ）を印加する入力端子１２ａと、基準電圧（Ｖｒｅｆ）が印加される入力端子１２ｂと出力端子１２ｃを備えている。入力端子１２ａは接点２５と接続されている。入力端子１２ｂは、電源１４からのＶｉｎ端子１４ａと接続している。また、入力端子１２ｂは、ＦＥＴ１５のドレイン端子１５Ｄと接続している。コンパレータ１２の出力端子１２ｃは、ロジックＩＣ１３の一方の入力端子１３ａと接続している。コンパレータ１２の出力端子１２ｃは、ハイレベルまたはローレベルの出力Ｖｃｏｕｔを出力する。 Next, the comparator 12 will be described. The comparator 12 includes an input terminal 12a that applies a voltage to be compared (Vbst), an input terminal 12b that applies a reference voltage (Vref), and an output terminal 12c. The input terminal 12a is connected to the contact 25. The input terminal 12b is connected to a Vin terminal 14a from the power source 14. The input terminal 12b is connected to the drain terminal 15D of the FET 15. The output terminal 12 c of the comparator 12 is connected to one input terminal 13 a of the logic IC 13. The output terminal 12c of the comparator 12 outputs a high level or low level output Vcout.

電源ＩＣ１１は、コンパレータ１２の入力端子１２ａに、電源ＩＣ１１からブーストコンデンサ１７に印加するＶｂｓｔ電圧を印加する。また、電源１４は、商用電源（ＡＣ１００Ｖ）を入力して直流の電源電圧（２４Ｖ）を生成する。電源１４は、コンパレータ１２の入力端子１２ｂに、電源１４からＦＥＴ１５のドレイン端子１５Ｄに印加するＶｒｅｆ電圧を印加する。したがって、電源１４の電源電圧が基準電圧（Ｖｒｅｆ）となる。 The power supply IC 11 applies the Vbst voltage applied from the power supply IC 11 to the boost capacitor 17 to the input terminal 12 a of the comparator 12. The power supply 14 receives a commercial power supply (AC100V) and generates a DC power supply voltage (24V). The power supply 14 applies a Vref voltage applied from the power supply 14 to the drain terminal 15D of the FET 15 to the input terminal 12b of the comparator 12. Therefore, the power supply voltage of the power supply 14 becomes the reference voltage (Vref).

コンパレータ１２（比較手段）は、入力端子１２ａへ印加されるＶｂｓｔ電圧と入力端子１２ｂへ印加されるＶｒｅｆ電圧に基づいて、異なる電圧Ｖｃｏｕｔを出力端子１２ｃから出力する。すなわち、コンパレータ１２は、Ｖｂｓｔ電圧と入力端子１２ｂへ印加されるＶｒｅｆ電圧とを比較する。比較した結果、Ｖｂｓｔ電圧がＶｒｅｆ電圧以上の場合は、出力端子１２ｃからハイレベルのＶｃｏｕｔを出力する。コンパレータ１２は、比較した結果、入力端子１２ａのＶｂｓｔ電圧が入力端子１２ｂのＶｒｅｆ電圧より低い場合は、出力端子１２ｃからローレベルのＶｃｏｕｔを出力する。 The comparator 12 (comparison means) outputs a different voltage Vcout from the output terminal 12c based on the Vbst voltage applied to the input terminal 12a and the Vref voltage applied to the input terminal 12b. That is, the comparator 12 compares the Vbst voltage with the Vref voltage applied to the input terminal 12b. As a result of the comparison, when the Vbst voltage is equal to or higher than the Vref voltage, a high level Vcout is output from the output terminal 12c. As a result of the comparison, when the Vbst voltage of the input terminal 12a is lower than the Vref voltage of the input terminal 12b, the comparator 12 outputs low level Vcout from the output terminal 12c.

次に、ロジックＩＣ１３は、２つの入力端子１３ａと１３ｂを備えている。また、ロジックＩＣ１３は、出力端子１３ｃを備えている。ロジックＩＣ１３は、コンパレータ１２の出力Ｖｃｏｕｔを入力端子１３ａに入力する。また、ロジックＩＣ１３は、電源ＩＣ１１から出力されたパワーグッド信号を入力端子１３ｂ入力する。 Next, the logic IC 13 includes two input terminals 13a and 13b. The logic IC 13 includes an output terminal 13c. The logic IC 13 inputs the output Vcout of the comparator 12 to the input terminal 13a. Further, the logic IC 13 inputs the power good signal output from the power supply IC 11 to the input terminal 13b.

パワーグッド信号は、電源装置１の電源が投入された直後から、電源ＩＣ１１から設定通りの電圧が出力されている場合に、周辺回路に送信される信号である。電源ＩＣ１１から送信されたパワーグッド信号は、ロジックＩＣ１３の入力端子１３ｂと制御部１００に入力される。 The power good signal is a signal transmitted to the peripheral circuit when the set voltage is output from the power supply IC 11 immediately after the power supply of the power supply device 1 is turned on. The power good signal transmitted from the power supply IC 11 is input to the input terminal 13 b of the logic IC 13 and the control unit 100.

ロジックＩＣ１３は、入力端子１３ｂにパワーグッド信号が入力されている間、入力端子１３ａに入力された出力Ｖｃｏｕｔを出力端子１３ｃから出力する。ロジックＩＣ１３は、入力端子１３ｂにパワーグッド信号が入力されていないときは、入力端子１３ａに入力された出力Ｖｃｏｕｔを出力端子１３ｃから出力しない。 The logic IC 13 outputs the output Vcout input to the input terminal 13a from the output terminal 13c while the power good signal is input to the input terminal 13b. When the power good signal is not input to the input terminal 13b, the logic IC 13 does not output the output Vcout input to the input terminal 13a from the output terminal 13c.

また、電源装置１は、コイル１８を備えている。コイル１８は、一端を接点２６に接続している。コイル１８の他端は電源装置１の出力端子２７である。コイル１８は、接点２６の電圧を平均化して出力端子２７から直流電圧Ｖｏｕｔを出力する。 In addition, the power supply device 1 includes a coil 18. One end of the coil 18 is connected to the contact 26. The other end of the coil 18 is an output terminal 27 of the power supply device 1. The coil 18 averages the voltage of the contact 26 and outputs a DC voltage Vout from the output terminal 27.

また、電源装置１は、コンデンサ１９を備えている。コンデンサ１９は、一端を出力端子２７に接続している。コンデンサ１９は、他端をアース端子２０に接地している。コンデンサ１９は、電圧を平均化して出力端子２７から直流電圧Ｖｏｕｔを出力する。 In addition, the power supply device 1 includes a capacitor 19. One end of the capacitor 19 is connected to the output terminal 27. The other end of the capacitor 19 is grounded to the ground terminal 20. The capacitor 19 averages the voltage and outputs a DC voltage Vout from the output terminal 27.

電源ＩＣ１１は、ＦＥＴ１５とＦＥＴ１６のゲート・ソース間電圧を制御して、ＦＥＴ１５とＦＥＴ１６を交互にオン・オフする。ＦＥＴ１５がオンしてＦＥＴ１６がオフした場合、ＦＥＴ１５には、ドレイン・ソース間抵抗が低負荷でドレイン電流が流れる。この場合、接点２６の電位は、ドレイン端子１５Ｄとソース端子１５Ｓ間で多少の電圧降下があるものの、ほぼ２４Ｖである。 The power supply IC 11 controls the gate-source voltage of the FET 15 and FET 16 to turn on and off the FET 15 and FET 16 alternately. When the FET 15 is turned on and the FET 16 is turned off, the drain current flows through the FET 15 with a low drain-source resistance. In this case, the potential of the contact 26 is approximately 24 V although there is a slight voltage drop between the drain terminal 15D and the source terminal 15S.

一方、ＦＥＴ１６がオンしてＦＥＴ１５がオフした場合、ＦＥＴ１６には、ドレイン・ソース間抵抗が低負荷でドレイン電流が流れる。この場合、接点２６の電圧は、ＦＥＴ１６がオンするためほぼグランドレベル（０Ｖ）となる。ＦＥＴ１５とＦＥＴ１６が交互にオン・オフする毎に、接点２６の電圧は２４Ｖと０Ｖを繰り返す。この電圧の変化をコイル１８とコンデンサ１９が平均化するため、出力端子２７からは直流電圧（Ｖｏｕｔ（約１２Ｖ）が出力される。なお、出力端子２７から出力される直流電圧は、ＦＥＴ１５、ＦＥＴ１６のデューティ比を変更することで任意の電圧に設定することができる。 On the other hand, when the FET 16 is turned on and the FET 15 is turned off, the drain current flows through the FET 16 with a low drain-source resistance. In this case, the voltage at the contact 26 is substantially at the ground level (0 V) because the FET 16 is turned on. Each time the FET 15 and FET 16 are alternately turned on and off, the voltage at the contact 26 repeats 24V and 0V. Since the coil 18 and the capacitor 19 average this change in voltage, a DC voltage (Vout (about 12 V) is output from the output terminal 27. The DC voltage output from the output terminal 27 is the FET 15 or FET 16. The voltage can be set to an arbitrary voltage by changing the duty ratio.

このような電源装置において、ＦＥＴ１５をオンさせる場合は、電源ＩＣ１１は、接点２５の電位を昇圧する。すると、ブーストコンデンサ１７に電荷がチャージされ、接点２５と接点２６間電圧が高くなる。接点２５と接点２６間電圧が高くなることに連動して、ＦＥＴ１５のゲート・ソース間電圧が高くなる。高くなったゲート・ソース間電圧は３〜５Ｖ（オン電圧）である。この場合、ＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間のドレイン・ソース間抵抗が低負荷の状態でオンする。するとドレイン電流が、電源１４から接点２６に向けて低負荷で流れる。そのため、ＦＥＴ１５は発熱することはない。 In such a power supply device, when the FET 15 is turned on, the power supply IC 11 boosts the potential of the contact 25. As a result, the boost capacitor 17 is charged, and the voltage between the contact 25 and the contact 26 increases. In conjunction with the increase in the voltage between the contact 25 and the contact 26, the gate-source voltage of the FET 15 increases. The increased gate-source voltage is 3 to 5 V (on voltage). In this case, the FET 15 is turned on when the drain-source resistance between the drain terminal 15D and the source terminal 15S is low. Then, a drain current flows from the power source 14 toward the contact 26 with a low load. Therefore, the FET 15 does not generate heat.

また、ＦＥＴ１５をオフする場合は、電源ＩＣ１１は、接点２５の電圧を降圧する。すると、連動してＦＥＴ１５のゲート・ソース間電圧が下がる。ゲート・ソース間電圧が下がる（例えば０Ｖ）とＦＥＴ１５はオフする。 When the FET 15 is turned off, the power supply IC 11 steps down the voltage at the contact 25. Then, the gate-source voltage of the FET 15 is lowered in conjunction. When the gate-source voltage decreases (for example, 0 V), the FET 15 is turned off.

一方、ブーストコンデンサが実装されていない場合や、接触不良や故障等の理由でブーストコンデンサが実装不良となった場合は、電源ＩＣ１１が接点２５を昇圧できない。そのため、ＦＥＴ１５のゲート・ソース間電圧は、３〜５Ｖより低い。例えば、ゲート・ソース間電圧は１〜２Ｖである。そのため、ＦＥＴ１５はハーフオン状態である。 On the other hand, if the boost capacitor is not mounted or if the boost capacitor is mounted incorrectly due to a contact failure or failure, the power supply IC 11 cannot boost the contact 25. Therefore, the gate-source voltage of the FET 15 is lower than 3-5V. For example, the gate-source voltage is 1-2V. Therefore, the FET 15 is in a half-on state.

この場合、ＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間のドレイン・ソース間抵抗が高負荷の状態となる。するとドレイン電流が、電源１４から接点２６に向行けてドレイン・ソース間抵抗が高負荷の状態で流れる。そのため、ＦＥＴ１５は過剰に発熱することがある。この状態が継続されると、ＦＥＴ１５は発煙・発火する恐れがある。 In this case, the FET 15 is in a state of high load on the drain-source resistance between the drain terminal 15D and the source terminal 15S. Then, the drain current flows from the power supply 14 to the contact 26, and the drain-source resistance flows with a high load. For this reason, the FET 15 may generate excessive heat. If this state continues, the FET 15 may emit smoke or ignite.

そのため、実施形態では、ＦＥＴ１５が過剰に発熱して発煙・発火する恐れがある場合は、制御部１００が電源１４からＦＥＴ１５への電圧印加を停止する。 Therefore, in the embodiment, when there is a possibility that the FET 15 generates excessive heat to generate smoke or fire, the control unit 100 stops the voltage application from the power supply 14 to the FET 15.

以降、ＦＥＴ１５への電圧印加を停止する制御部１００の構成について説明する。制御部１００は、マイクロコンピュータで構成されている。制御部１００は、少なくともＣＰＵ（Central Processing Unit）１０１、ＲＯＭ（Read Only Memory）１０２、ＲＡＭ（Random Access Memory）１０３、メモリ部１０４、タイマー１０５を備えている。 Hereinafter, the configuration of the control unit 100 that stops the voltage application to the FET 15 will be described. The control unit 100 is composed of a microcomputer. The control unit 100 includes at least a CPU (Central Processing Unit) 101, a ROM (Read Only Memory) 102, a RAM (Random Access Memory) 103, a memory unit 104, and a timer 105.

ＣＰＵ１０１は制御主体となる。ＲＯＭ１０２は各種プログラムを記憶する。ＲＡＭ１０３は各種データを展開する。ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、メモリ部１０４は、互いにデータバス（図示せず）を介して接続されている。ＣＰＵ１０１とＲＯＭ１０２とＲＡＭ１０３が、制御部１００を構成する。ＣＰＵ１０１がＲＯＭ１０２やメモリ部１０４に記憶されＲＡＭ１０３に展開された制御プログラムに従って動作することにより、制御部１００は後述する制御処理を実行する。 The CPU 101 becomes a control subject. The ROM 102 stores various programs. The RAM 103 expands various data. The CPU 101, ROM 102, RAM 103, and memory unit 104 are connected to each other via a data bus (not shown). The CPU 101, the ROM 102, and the RAM 103 constitute the control unit 100. When the CPU 101 operates in accordance with a control program stored in the ROM 102 or the memory unit 104 and expanded in the RAM 103, the control unit 100 executes a control process described later.

メモリ部１０４は、電源を切っても記憶情報が保持されるＨＤＤ（Hard Disc Drive）やフラッシュメモリ等の不揮発性メモリで構成される。メモリ部１０４は、制御プログラムを含むプログラム等を記憶する。 The memory unit 104 is configured by a nonvolatile memory such as an HDD (Hard Disc Drive) or a flash memory that retains stored information even when the power is turned off. The memory unit 104 stores a program including a control program.

タイマー１０５は、例えば、クロック周波数をカウントすることで計時（カウントアップまたはカウントダウン）する。制御部１００は、タイマー１０５の計時に基づいて、所定時間を経過したか否かを判断する。なお、タイマー１０５は、所定時間を計時した場合に出力するものであってもよい。この場合、制御部１００は、タイマー１０５の出力によって所定時間を経過したことを判断する。 The timer 105 counts (counts up or counts down), for example, by counting the clock frequency. The control unit 100 determines whether or not a predetermined time has elapsed based on the time measured by the timer 105. The timer 105 may be output when a predetermined time is measured. In this case, the control unit 100 determines that a predetermined time has elapsed based on the output of the timer 105.

次に、コンパレータ１２への入力と出力、ロジックＩＣ１３の出力、パワーグッド信号およびタイマー１０５の出力について、図３のタイミングチャートを用いて説明する。 Next, the input and output to the comparator 12, the output of the logic IC 13, the power good signal, and the output of the timer 105 will be described with reference to the timing chart of FIG.

図３において、仮想の点線Ａの左側は、ブーストコンデンサ１７が実装されている場合の各波形である。仮想の点線Ａの右側は、故障する等でブーストコンデンサ１７が実装されなくなった場合の各波形である。 In FIG. 3, the left side of the virtual dotted line A is each waveform when the boost capacitor 17 is mounted. The right side of the phantom dotted line A shows each waveform when the boost capacitor 17 is not mounted due to a failure or the like.

点線Ａの左側は、ブーストコンデンサ１７が実装されている場合のタイミングチャートである。コンパレータ１２の入力端子１２ａに印加される電圧Ｖｂｓｔが、入力端子１２ｂに印加される電圧Ｖｒｅｆ以上である。Ｖｂｓｔ３１は、コンパレータ１２の入力端子１２ａに印加される、接点２５における電圧である。Ｖｒｅｆ３２は、入力端子１２ｂへ印加される、電源１４のＶｉｎ端子１４ａの電圧である。電源ＩＣ１１は、所定時間接点２５を昇圧する。昇圧すると、Ｖｂｓｔ３１はローレベルからハイレベルに切り替わる立ち上がり波形３１ａを形成する。すると、Ｖｂｓｔ３１はＶｒｅｆ３２以上の電圧となる。すると、ＦＥＴ１５がオンする。また、電源ＩＣ１１が接点２５への電圧の印加を停止すると、Ｖｂｓｔ３１はハイレベルからローレベルに切り替わる立ち下り波形３１ｂを形成する。すると、Ｖｂｓｔ３１はローレベルの電圧となり、ＦＥＴ１５はオフする。 The left side of the dotted line A is a timing chart when the boost capacitor 17 is mounted. The voltage Vbst applied to the input terminal 12a of the comparator 12 is equal to or higher than the voltage Vref applied to the input terminal 12b. Vbst 31 is a voltage at the contact 25 applied to the input terminal 12 a of the comparator 12. Vref32 is a voltage at the Vin terminal 14a of the power supply 14 applied to the input terminal 12b. The power supply IC 11 boosts the contact point 25 for a predetermined time. When boosted, Vbst 31 forms a rising waveform 31a that switches from a low level to a high level. Then, Vbst31 becomes a voltage equal to or higher than Vref32. Then, the FET 15 is turned on. When the power supply IC 11 stops applying the voltage to the contact 25, the Vbst 31 forms a falling waveform 31b that switches from the high level to the low level. Then, Vbst31 becomes a low level voltage, and the FET 15 is turned off.

一方、点線Ａのタイミングでブーストコンデンサ１７が破壊した等の理由で実装不良となり、点線Ａの右側は、ブーストコンデンサ１７が実質的に実装されていない。そのため、電源ＩＣが接点２５を昇圧してもブーストコンデンサ１７間の電圧が上昇しない。このような状態では、Ｖｂｓｔ３１はローレベルからハイレベルに切り替わろうとして、立ち上がり波形３１ａを形成しても、Ｖｒｅｆ３２より低い状態となる。 On the other hand, mounting failure occurs because the boost capacitor 17 is destroyed at the timing of the dotted line A, and the boost capacitor 17 is not substantially mounted on the right side of the dotted line A. Therefore, even if the power supply IC boosts the contact point 25, the voltage between the boost capacitors 17 does not increase. In such a state, Vbst31 is lower than Vref32 even if the rising waveform 31a is formed in an attempt to switch from the low level to the high level.

コンパレータ１２の出力Ｖｃｏｕｔ３３は、点線Ａより左側の場合、Ｖｂｓｔ３１がＶｒｅｆ３２以上となっている場合にハイレベルとなる。詳細には、コンパレータ１２の出力Ｖｃｏｕｔ３３は、Ｖｂｓｔ３１がＶｒｅｆ３２以上になった場合、立ち上がり波形３１ａのタイミングで立ち上がり波形３３ａを形成する。また、コンパレータ１２の出力Ｖｃｏｕｔ３３は、Ｖｂｓｔ３１がＶｒｅｆ３２より低くなった場合、立下がり波形３１ｂのタイミングで立ち下がり波形３３ｂを形成する。 When the output Vcout33 of the comparator 12 is on the left side of the dotted line A, the output Vcout33 is at a high level when Vbst31 is equal to or higher than Vref32. Specifically, the output Vcout33 of the comparator 12 forms a rising waveform 33a at the timing of the rising waveform 31a when Vbst31 becomes equal to or higher than Vref32. Further, the output Vcout33 of the comparator 12 forms a falling waveform 33b at the timing of the falling waveform 31b when Vbst31 becomes lower than Vref32.

一方、点線Ａより右側の場合、コンパレータ１２の出力Ｖｃｏｕｔ３３は、ローレベルのままである。 On the other hand, in the case of the right side from the dotted line A, the output Vcout33 of the comparator 12 remains at a low level.

パワーグッド信号３４は、ロジックＩＣ１３の入力端子１３ｂと制御部１００に入力される信号である。パワーグッド信号３４は、出力Ｖｏｕｔが安定したタイミングで立ち上がり波形３４ａを形成する。 The power good signal 34 is a signal input to the input terminal 13 b of the logic IC 13 and the control unit 100. The power good signal 34 forms a rising waveform 34a at a timing when the output Vout is stabilized.

Ｖｌｏｕｔ３５は、ロジックＩＣ１３の出力端子１３ｃからの出力である。ロジックＩＣ１３は、パワーグッド信号３４がローレベルからハイレベルに立上っている間、入力端子１３ａに入力された出力Ｖｃｏｕｔ３３を出力Ｖｌｏｕｔ３５として出力する。点線Ａより左側の場合、出力Ｖｌｏｕｔ３５は、出力Ｖｃｏｕｔ３３の立ち上がり波形３３ａのタイミングで立ち上がり波形３５ａを形成しハイレベルとなる。また、Ｖｌｏｕｔ３５は、Ｖｃｏｕｔ３３の立下がり波形３３ｂのタイミングで立下がり波形３５ｂを形成しローレベルとなる。また、点線Ａより右側の場合、Ｖｌｏｕｔ３５は、ローレベルのままである。 Vlout 35 is an output from the output terminal 13 c of the logic IC 13. The logic IC 13 outputs the output Vcout33 input to the input terminal 13a as the output Vlout35 while the power good signal 34 rises from the low level to the high level. In the case of the left side of the dotted line A, the output Vlout35 forms a rising waveform 35a at the timing of the rising waveform 33a of the output Vcout33 and becomes a high level. Further, Vlout 35 forms a falling waveform 35b at the timing of the falling waveform 33b of Vcout 33 and becomes a low level. On the right side of the dotted line A, Vlout 35 remains at a low level.

タイマー１０５は、波形３６に示すように、パワーグッド信号３４の立ち上がり波形３４ａのタイミング３６ａで起動され、カウント（すなわち計時）を開始する。タイマー１０５は、点線Ａより左側の場合、Ｖｌｏｕｔ３５の立ち上がり波形３５ａのタイミング３６ｂでリセットされ再度起動される。タイマー１０５は起動のタイミングでカウント（すなわち計時）を開始し、リセットのタイミングでカウント（すなわち計時）を０に戻す。 As shown by the waveform 36, the timer 105 is started at the timing 36a of the rising waveform 34a of the power good signal 34 and starts counting (that is, time counting). In the case of the left side of the dotted line A, the timer 105 is reset and started again at the timing 36b of the rising waveform 35a of the Vlout 35. The timer 105 starts counting (that is, timekeeping) at the timing of activation and returns the count (that is, timekeeping) to 0 at the timing of resetting.

また、タイマー１０５は、点線Ａより右側の場合、Ｖｌｏｕｔ３５がローレベルのままであるため、リセットされず、カウントアップを続ける。そしてタイマー１０５が閾値となるカウント値ＴＳをカウントしたタイミング３６ｃにおいて、タイマー１０５は所定時間Ｔを計時する。このタイミング３６ｃにおいて、電源１４からドレイン端子１５Ｄへの電圧印加が停止するため、Ｖｒｅｆ３２はローレベルになる。 On the right side of the dotted line A, the timer 105 is not reset and continues to count up because Vlout 35 remains at a low level. Then, at the timing 36c when the timer 105 counts the count value TS that is a threshold value, the timer 105 measures the predetermined time T. At this timing 36c, the voltage application from the power source 14 to the drain terminal 15D is stopped, so that the Vref 32 becomes a low level.

次に、図４と図５を用いて、電源装置１の制御処理について説明する。図４は、電源装置１の機能構成を示す機能ブロック図である。制御部１００は、ＲＯＭ１０２やメモリ部１０４に記憶された制御プログラムを含む各種プログラムに従って機能する。制御部１００は、判断手段１１１、停止手段１１２、リセット手段１１３として機能する。 Next, the control process of the power supply device 1 is demonstrated using FIG. 4 and FIG. FIG. 4 is a functional block diagram illustrating a functional configuration of the power supply device 1. The control unit 100 functions according to various programs including control programs stored in the ROM 102 and the memory unit 104. The control unit 100 functions as a determination unit 111, a stop unit 112, and a reset unit 113.

判断手段１１１は、比較手段であるコンパレータ１２の比較結果に基づいて、ゲート・ソース間電圧が所定時間継続してＦＥＴのオン電圧より低いことを判断する機能を有する。 The determination unit 111 has a function of determining that the gate-source voltage is lower than the on-voltage of the FET continuously for a predetermined time based on the comparison result of the comparator 12 as the comparison unit.

停止手段１１２は、ゲート・ソース間電圧が所定時間継続してオン電圧より低いことを判断した場合は、ＦＥＴをオフする機能を有する。 The stopping means 112 has a function of turning off the FET when it is determined that the gate-source voltage is continuously lower than the on-voltage for a predetermined time.

リセット手段１１３は、判断手段がタイマー１０５が所定時間を計時する前にゲート・ソース間電圧が所定電圧以上となったと判断した場合に、タイマー１０５をリセットする機能を有する。 The reset unit 113 has a function of resetting the timer 105 when the determination unit determines that the gate-source voltage is equal to or higher than the predetermined voltage before the timer 105 measures the predetermined time.

次に、図５のフローチャートを用いて、電源装置１の制御処理の流れを説明する。制御部１００は、電源ＩＣ１１からパワーグッド信号を入力したか否かを判断する（Ｓ１１）。パワーグッド信号を入力したと判断した場合は（Ｓ１１のＹｅｓ）、制御部１００は、タイマー１０５を起動する（Ｓ１２）。パワーグッド信号を入力していないと判断した場合は（Ｓ１１のＮｏ）、制御部１００は、ステップＳ１１に戻る。 Next, the flow of control processing of the power supply device 1 will be described using the flowchart of FIG. The control unit 100 determines whether or not a power good signal is input from the power supply IC 11 (S11). When determining that the power good signal has been input (Yes in S11), the control unit 100 activates the timer 105 (S12). When determining that the power good signal is not input (No in S11), the control unit 100 returns to Step S11.

タイマー１０５を起動した制御部１００は、次にロジックＩＣ１３の出力Ｖｌｏｕｔがローレベルからハイレベルに変化したか否かを判断する（Ｓ１３）。変化したと判断した場合は（Ｓ１３のＹｅｓ）、制御部１００（リセット手段１１３）は、Ｓ１２で起動したタイマー１０５をリセットして再起動する（Ｓ１４）。一方、変化していないと判断した場合は（Ｓ１３のＮｏ）、制御部１００（判断手段１１１）は、タイマー１０５が所定時間Ｔを計時したか否かを判断する（Ｓ１５）。所定時間Ｔは、ＦＥＴ１５が発熱しても発煙・発火に至らない時間として定める。所定時間Ｔを経過したと判断した場合は（Ｓ１５のＹｅｓ）、制御部１００（停止手段１１２）は、ＦＥＴ１５をオフするための信号を電源ＩＣ１１に出力する。具体的には、制御部１００は、電源ＩＣ１１に対して、電源ＩＣ１１を停止させるイネーブル信号を出力する（Ｓ１６）。このイネーブル信号を受信した電源ＩＣ１１は停止する。すると、ＦＥＴ１５のゲート・ソース間電圧が低下しＦＥＴ１５はオフする。なお、所定時間Ｔを経過していないと判断した場合は（Ｓ１５のＮｏ）、制御部１００は、Ｓ１３に戻る。 The control unit 100 that started the timer 105 next determines whether or not the output Vlout of the logic IC 13 has changed from the low level to the high level (S13). If it is determined that the change has occurred (Yes in S13), the control unit 100 (reset means 113) resets and restarts the timer 105 started in S12 (S14). On the other hand, if it is determined that there is no change (No in S13), the control unit 100 (determination means 111) determines whether or not the timer 105 has counted the predetermined time T (S15). The predetermined time T is determined as a time during which the FET 15 does not generate smoke or fire even if the FET 15 generates heat. If it is determined that the predetermined time T has elapsed (Yes in S15), the control unit 100 (stop unit 112) outputs a signal for turning off the FET 15 to the power supply IC11. Specifically, the control unit 100 outputs an enable signal for stopping the power supply IC 11 to the power supply IC 11 (S16). The power supply IC 11 that has received the enable signal stops. Then, the gate-source voltage of the FET 15 is lowered and the FET 15 is turned off. When it is determined that the predetermined time T has not elapsed (No in S15), the control unit 100 returns to S13.

このような実施形態によれば、タイマー１０５がリセットされずに所定時間Ｔを経過した場合、制御部１００は、電源ＩＣ１１を停止させて、ＦＥＴ１５をオフする。そのため、ＦＥＴ１５は過剰に発熱しない。したがって、ＦＥＴ１５の発煙・発火を防止することができる。 According to such an embodiment, when the predetermined time T has elapsed without the timer 105 being reset, the control unit 100 stops the power supply IC 11 and turns off the FET 15. Therefore, the FET 15 does not generate excessive heat. Therefore, smoke and ignition of the FET 15 can be prevented.

以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although embodiment of this invention was described, this embodiment is shown as an example and is not intending limiting the range of invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１１電源ＩＣ
１２コンパレータ
１３ロジックＩＣ
１４電源
１５ＦＥＴ（ハイサイドＦＥＴ）
１６ＦＥＴ（ローサイドＦＥＴ）
１７ブーストコンデンサ
１００制御部
１０５タイマー
１１１判断手段
１１２停止手段
１１３リセット手段 11 Power IC
12 Comparator 13 Logic IC
14 Power supply 15 FET (High-side FET)
16 FET (Low-side FET)
17 Boost capacitor 100 Control unit 105 Timer 111 Judgment means 112 Stop means 113 Reset means

特開２００９−２６０６５９号公報JP 2009-260659 A

Claims

A power supply for applying a DC power supply voltage;
An n-channel MOS FET that is turned on or off in accordance with a gate-source voltage applied between the gate terminal and the source terminal when the power supply voltage is applied to the drain terminal;
A power supply IC connected to the gate terminal and applying the gate-source voltage;
A boost capacitor having one end connected to the gate terminal via the power supply IC , the other end connected to the source terminal, and a voltage applied from the power supply IC ;
Comparison means for comparing the voltage at the one end of the boost capacitor with the power supply voltage;
Determining means for determining whether the gate-source voltage is lower than the on-voltage of the FET continuously for a predetermined time based on the comparison result of the comparing means;
When it is determined that the gate-source voltage continues to be lower than the on-voltage for a predetermined time, the power supply IC reduces the gate-source voltage to turn off the FET; and
Power supply unit with

The FET is a high side FET,
Low-side FET with gate terminal, drain terminal and source terminal,
Further comprising
The source terminal of the high side FET and the drain terminal of the low side FET are connected,
The source terminal of the low-side FET is grounded,
The power supply device according to claim 1.

The comparator means compares a voltage applied to the one end of the boost capacitor with the power supply voltage and outputs a comparison result;
And
The determination means determines whether the gate-source voltage is lower than a reference voltage continuously for a predetermined time based on the output of the comparator;
The power supply device according to claim 1 or 2.

A timer to time,
When said determination means determines that the gate-source voltage before said timer counts the predetermined time becomes Jo Tokoro voltage or a reset means for resetting said timer,
The power supply device according to any one of claims 1 to 3, further comprising:

The determining means determines that the gate-source voltage is lower than the previous on-voltage continuously for a predetermined time when the timer counts the predetermined time without being reset by the resetting means;
The power supply device according to claim 4.

A power supply for applying a DC power supply voltage; an n-channel MOS FET that is turned on or off in accordance with a gate-source voltage applied between the gate terminal and the source terminal; A power supply IC connected to the gate terminal for applying the gate-source voltage, one end connected to the gate terminal via the power supply IC , the other end connected to the source terminal, and a voltage applied from the power supply IC A computer that controls a power supply device including a boost capacitor to be operated and a comparison unit that compares the voltage at the one end of the boost capacitor with the power supply voltage,
The computer,
Determining means for determining whether the gate-source voltage is lower than the on-voltage of the FET continuously for a predetermined time based on the comparison result of the comparing means;
When it is determined that the gate-source voltage continues to be lower than the on-voltage for a predetermined time, the power supply IC reduces the gate-source voltage to turn off the FET; and
Program to make it function.