JP6239764B2 - 積層型電子部品およびその実装構造体 - Google Patents

Description

本発明は、積層型電子部品およびその実装構造体に関する。

誘電体層と内部電極層とが積層されてなる積層型の電子部品では、電子部品に直流電圧と交流電圧が同時に印加されると、直流電圧による電歪効果から誘電体層に歪みが発生し、交流電圧により電子部品自体が振動する。この電子部品の振動により、電子部品が半田等により実装されている基板が振動し、基板が可聴域の共振周波数で共振した際に「音鳴り」と呼ばれる振動音が発生する。

このような「音鳴り」を低減するため、電子部品自体の歪みを抑制し振動を低減する方法（たとえば電歪効果の小さい低誘電率材料を用いる、内部電極パターンにより電歪効果を抑えるなど）や、電子部品の振動を吸収し基板への伝達を抑制する方法（たとえば金属端子、リードにより振動を吸収する、半田フィレットの高さを規定するなど）が提案されている。たとえば、特許文献１では、コンデンサの振動の伝搬媒体である導電性材料が、コンデンサの最も振動する部分から離れた実装構造とすることにより、振動が回路基板に伝搬されにくくなることが開示されている。

特開２０１３−０６５８２０号公報

しかしながら、電子部品自体の歪みを抑制する場合は、材料の誘電率が低い、容量発現領域が小さくなるなどの理由から、たとえばコンデンサなどの場合は容量が確保できないという課題があった。また、金属端子やリードにより振動を吸収する場合や、特許文献１に記載されたような実装構造でも、製造工程や実装工程が複雑化する割に充分な振動の減衰効果が得られないという課題があった。

本発明は上記の課題に鑑みなされたもので、基板上に実装した際に音鳴りを低減できる積層型電子部品およびその実装構造体を提供することを目的とする。

本発明の積層型電子部品は、誘電体層と内部電極層とが交互に積層された直方体状の積層体と、該積層体の外表面に設けられた、一対の第１の導体および一対の第２の導体と、を備え、前記積層体は、前記誘電体層と前記内部電極層との積層方向に位置する一対の長方形状の第１、第２の主面と、該主面の長辺に隣接する一対の第１の側面と、前記主面の短辺に隣接する一対の第２の側面と、を有し、前記第１の導体は、前記第１の主面の前記長辺または前記短辺の中央を含み、前記積層体の頂点を含まない部位に設けられるとともに、前記第１の導体は、前記長辺から前記第１の側面、または前記短辺から前記第２の側面に延びた側面部と、前記長辺または前記短辺から前記第１の主面に延びた延出部と、を有し、前記第２の導体は、前記第１の側面または前記第２の側面に設けられ、前記第１の導体と前記第２の導体とは、前記外表面において互いに離間しているとともに、前記内部電極層を介して電気的に接続されているとともに、前記第１の導体の前記側面部の前記積層方向の長さが、前記積層体の前記積層方向の長さの０．４倍以下であることを特徴とする。

本発明の実装構造体は、上述の積層型電子部品の前記第１の導体の延出部と、基板とを、接合してなることを特徴とする。

本発明によれば、基板上に実装した際に音鳴りを低減できる積層型電子部品およびその実装構造体を提供することができる。

第１の実施形態における積層型電子部品を示すもので、（ａ）は斜視図、（ｂ）は図１（ａ）のＡ１−Ａ１線断面図、（ｃ）はＡ２−Ａ２線断面図である。 （ａ）は図１（ａ）のＡ３−Ａ３線断面図、（ｂ）は図２（ａ）よりも第１の主面側における断面図、（ｃ）は図１（ａ）を第１の主面側からみた平面図である。 第１の実施形態における積層型電子部品を基板実装した実装構造体を示す、図１（ａ）のＡ１−Ａ１線断面図である。 第１の実施形態における積層型電子部品単体の、１０ｋＨｚにおける振動モードの計算結果を対称面側からみた斜視図である。 第１の実施形態の他の例を示すもので、（ａ）は斜視図、（ｂ）は図５（ａ）のＢ１−Ｂ１線断面図である。 第２の実施形態における積層型電子部品を示すもので、（ａ）は斜視図、（ｂ）は図６（ａ）の第１の主面側からみた平面図である。 第３の実施形態における積層型電子部品を示すもので、（ａ）は斜視図、（ｂ）は図７（ａ）の第１の主面側からみた平面図、（ｃ）は図７（ａ）のＣ−Ｃ線断面図である。 従来の積層型電子部品を示すもので、（ａ）は斜視図、（ｂ）は座標軸のｚ軸方向からみた平面図、（ｃ）は積層型電子部品を基板に実装した従来の実装構造体を示すもので、（ｂ）のＤ−Ｄ線断面図である。 音圧レベルの測定装置の概略図である。 従来の実装構造体における積層セラミックコンデンサの音圧レベルを示すもので、（ａ）は実測した音圧レベルを示すグラフ、（ｂ）はシミュレーションにより得られた音圧レベル示すグラフである。 従来の積層セラミックコンデンサ単体に４ＶのＤＣバイアスを印加した場合のインピーダンス測定結果を示すグラフである。 従来の積層セラミックコンデンサ単体の、インピーダンスのシミュレーションに使用した有限要素法のモデルの模式図である。 従来の積層セラミックコンデンサ単体の、１０ｋＨｚにおける振動モードの計算結果を示す斜視図であって、（ａ）は対称面側からみた図、（ｂ）は表面側からみた図である。 従来の積層セラミックコンデンサ単体における振動モードの節状部を模式的に示す斜視図である。

積層型電子部品およびその実装構造体について、図面を参照しつつ詳細に説明する。なお、各図面においては、同じ部材、部分に関しては共通の符号を用い、重複する説明は省略する。図面によっては、一部の符号を省略したものもある。また、各図面には、説明を容易にするためにｘｙｚの座標軸を付した。

＜第１の実施形態＞
第１の実施形態である積層型電子部品１は、図１（ａ）〜（ｃ）に示すように直方体状の積層体２と、その外表面に設けられた一対の第１の導体３および一対の第２の導体４とを備えている。図１（ｂ）は、図１（ａ）のＡ１−Ａ１線断面図であり、積層体２は、図１（ｂ）に示すように、誘電体層５と内部電極層６とが座標軸のｚ軸方向に交互に積層されたものである。なお、誘電体層５と内部電極層６との積層方向を、単に積層方向という場合もある。

本実施形態の積層型電子部品１において、積層体２の積層方向には対向する一対の長方形状の主面である第１の主面７Ａおよび第２の主面７Ｂが位置している。第１の主面７Ａおよび第２の主面７Ｂは、いずれも一対の長辺８と一対の短辺９により構成されている。積層体２は、第１、第２の主面７Ａ、７Ｂの長辺８に隣接する一対の対向する第１の側面１０と、短辺９に隣接する一対の対向する第２の側面１１と、を有している。

第１の導体３は、第１の側面１０に設けられた側面部３ａと、側面部３ａから第１の主面７Ａにのびた延出部３ｂと、を有している。側面部３ａは、第１の側面１０の積層方向における中央部よりも第１の主面７Ａに近い側に設けられている。第２の導体４は、第２の側面１１に設けられ、第１の導体３から離間している。すなわち、積層体２の外表面において、第１の導体３と第２の導体４とは互いに離間し、つながっていない。

本実施形態では、図２（ａ）、（ｂ）に示すように、少なくとも２種類の内部電極層６が存在する。すなわち、一方は、引出部６ｂのみを備えるもの（図２（ａ））であり、他方は、引出部６ａおよび引出部６ｂを備えるもの（図２（ｂ））である。

引出部６ｂのみを備える内部電極層６は、図２（ａ）に示すように、さらに実線で示す引出部６ｂを備えるものと、破線で示す引出部６ｂを備えるものにより構成され、これらが図１（ｃ）に示すように交互に積層されている。実線で示す引出部６ｂは、図２（ａ）において左側に位置する第２の側面１１に露出し、破線で示す引出部６ｂは、図２（ａ）において右側に位置する第２の側面１１に露出している。

引出部６ａおよび引出部６ｂを備える内部電極層６は、図２（ｂ）に示すように、さらに実線で示す引出部６ａ、６ｂを備えるものと、破線で示す引出部６ａ、６ｂを備えるものにより構成される。図２（ｂ）において、実線で示す引出部６ａは下側に位置する第１の側面１０に露出し、実線で示す引出部６ｂは左側に位置する第２の側面１１に露出している。破線で示す引出部６ａは上側に位置する第１の側面１０に露出し、破線で示す引出部６ｂは右側に位置する第２の側面１１に露出している。

図２（ａ）、（ｂ）において、実線で示す引出部６ｂを備える内部電極層６は、左側の第２の導体４により互いに電気的に接続され、さらに実線で示す引出部６ａにより下側の第１の導体３の側面部３ａに電気的に接続されている。破線で示す引出部６ｂを備える内部電極層６は、右側の第２の導体４により互いに電気的に接続され、さらに破線で示す引出部６ａにより上側の第１の導体３の側面部３ａに電気的に接続されている。

このように、引出部６ａは、一対の第１の側面１０のいずれか一方に交互に露出するように配置され、第１の導体３の側面部３ａと電気的に接続されている。引出部６ｂは、一対の第２の側面１１のいずれか一方に交互に露出するように配置され、第２の導体４と電気的に接続されている。引出部６ａおよび６ｂを備える内部電極層６は、第１の導体３同士、第２の導体４同士が導通しないように配置されている。なお、図１（ｂ）には、一対の第１の導体３にそれぞれ１層の内部電極層６の引出部６ａが接続される例を示したが、複数層の内部電極層６の引出部６ａが一対の第１の導体３にそれぞれ接続してもよい。

引出部６ａおよび６ｂを備える内部電極層６（図２（ｂ））は、第１の側面１０における積層方向の中央部よりも第１の主面７Ａ側に位置しており、引出部６ｂのみを備える内部電極層６（図２（ａ））は、それ以外の内部電極層６を構成している。

図２（ｃ）は本実施形態の積層型電子部品１を第１の主面７Ａ側からみた平面図であり、各部の寸法を示している。図２（ｃ）に示すように、第１の導体３は、長辺８の中央部８ｃを含み、積層体２の頂点Ｖを含まない部位に位置している。なお、長辺８の中央部８ｃとは、長辺８の長さを二等分する二等分点である。

引出部６ａの第１の側面１０における露出部は、第１の導体３と直接接続するため、振動の対称性を保ち実装の際に基板を振動させる要素を低減できるという点から、長辺８の中央部８ｃが含まれていることが好ましい。

なお、図１（ｂ）に示した誘電体層５および内部電極層６の構造は模式的なものであり、実際には数層〜数百層の誘電体層５と内部電極層６とが積層されたものが多く用いられる。これは、後述する他の形態についても同様である。

図２（ｃ）を用いて各部の寸法を説明する。図２（ｃ）において、長辺８の長さをＬ１、短辺９の長さをＬ２とする。Ｗ１は、長辺８の長さ方向（ｘ軸方向）における第１の導体３の長さ、Ｐ１は、長辺８に垂直な方向（ｙ軸方向）における延出部３ｂの長さである。Ｗ１は、基板に実装した時の基板の振動低減という点から、Ｌ１との比（Ｗ１／Ｌ１）にして０．３５以下、さらに実装信頼性という点から０．２以上とすることが好ましい。

本実施形態の積層型電子部品の実装構造体について説明する。図３は、積層型電子部品１を基板１２に実装した状態を示す断面図である。本実施形態の実装構造体においては、図３に示すように、積層型電子部品１の第１の導体３の延出部３ｂと、基板１２上のランドパターン１３とが、半田等の導電性材料を介して接合されている。ここで、積層型電子部品１と基板１２とは、第１の主面７Ａと基板１２の実装面とが所定間隔をおいて対向するように接合されている。第１の導体３と、ランドパターン１３との間には、ランドパターン１３上に塗布した半田等の導電層１４が形成されている。このように基板１２に導電性材料を塗布して積層型電子部品１を実装する場合、使用する導電性材料は、第１の導体３との濡れ性のよいものであれば特に制限はない。

図３において、Ｈ０は積層体２の積層方向（ｚ軸方向）における積層型電子部品１の高さ、Ｈ１は、第１の側面１０上における、第１の導体３の側面部３ａの積層方向（ｚ軸方向）の長さ、Ｃは、基板１２の実装面と、積層型電子部品１との間隔である。

一方、従来の積層型電子部品は、図８（ａ）に示すように直方体状の積層体１０２と、その両端部の外表面にそれぞれ設けられた外部電極１０３と、を備えている。図８（ｂ）は、図８（ａ）のｚ軸方向から見た平面図であり、図８（ｃ）は、従来の実装構造体を示す断面図である。

積層体１０２は、図８（ｃ）に示すように誘電体層１０５と内部電極層１０６とが交互に積層されたものである。内部電極層１０６は、積層体１０２の両端面のいずれか一方において外部電極１０３と電気的に接続している。

例えば積層型電子部品の一つである積層セラミックコンデンサは、誘電体層１０５としてチタン酸バリウムなどの強誘電性を有する材料を用い、内部電極層１０６としてＮｉなどの金属材料を用いている。また、外部電極１０３は、通常、下地電極としてＣｕペーストを焼き付け、その表面にＮｉおよびＳｎめっきを施したものを用いている。

従来の積層型電子部品においては、図８（ｃ）に示すように外部電極１０３と、基板１２上のランドパターン１３とが、半田１１４を介して電気的に接続された状態で固定される。半田１１４は、外部電極１０３とランドパターン１３の間の隙間を埋めるとともに、積層体１０２の端面と、側面および上下面の一部を被覆する外部電極１０３をさらに被覆している。

このような状態で実装された積層セラミックコンデンサに、直流電圧（ＤＣバイアス）とともに交流電圧が印加されると、直流電圧による電歪効果のため誘電体層１０５に圧電的な性質が生じ、交流電圧により圧電振動が発生する。さらに、積層セラミックコンデンサの圧電振動が半田１１４を介して基板１２に伝わって基板１２が振動する。基板１２が可聴域の共振周波数で共振した際に「音鳴り」と呼ばれる振動音が発生する。

一例として、従来の積層型電子部品である積層セラミックコンデンサを基板１２に実装した、従来の実装構造体の場合の音鳴りを測定した。測定には、積層セラミックコンデンサとして１００５型の積層セラミックコンデンサ（容量１０μＦ、定格電圧４Ｖ、以下、評価部品ともいう）、基板１２としては１００×４０ｍｍ、厚さ０．８ｍｍのＦＲ材からなるものを用いた。積層セラミックコンデンサは、Ｓｎ−Ａｇ−Ｃｕ（ＳＡＣ）系の半田を用いて基板１２の中央に実装した。評価部品を基板１２に実装した後、実装状態をマイクロスコープにて観察し、半田１１４のフィレット高さが４６０μｍ、基板１２と評価部品との間隔Ｃが４５μｍであることを確認した。

測定は、図９に示すような音圧レベルの測定装置を用いて行った。評価部品を基板１２に実装した実装基板２１（以下、単に実装基板ともいう）を無響箱２２（内寸６００×７００ｍｍ、高さ６００ｍｍ）内に設置し、基板１２の中央から基板１２に垂直な方向に３ｍｍ離間した位置に設置した集音マイク２３により音鳴りを集音した。集音された音の音圧レベルは、アンプ２４およびＦＥＴアナライザ２５（小野測器製 ＤＳ２１００）で測定した。積層セラミックコンデンサに対して４Ｖの直流電圧（ＤＣバイアス）および２０Ｈｚ〜２０ｋＨｚ、１Ｖｐ−ｐの交流電圧を印加した際の音鳴り測定結果を図１０（ａ）に示す。

なお、図１０（ａ）においては、音圧レベルをＡ特性音圧レベル（ｄＢＡ）で示しており、０ｄＢＡは人間が音として聞こえる最低の音圧レベルに相当する。これは、人間の聴覚に近くなるように周波数毎に重み付けされた音圧レベルであり、サウンドレベルメータ（騒音計）の規格（ＪＩＳＣ１５０９−１：２００５）に記載されている。

次に、積層セラミックコンデンサ単体の圧電振動についてシミュレーションを行った。まず、評価部品に、４Ｖの直流電圧（ＤＣバイアス）を印加した状態でインピーダンスを測定した。測定結果を図１１に示す。

評価部品に基くモデル（誘電体材料：チタン酸バリウム系材料、内部電極：Ｎｉ、外部電極：Ｃｕ、積層体寸法：１１００×６２０×６２０μｍ、外部電極厚み２０μｍ）を用いてインピーダンスのシミュレーションを行った。２ＧＨｚ以上の周波数領域に存在する圧電共振ピークについて、測定した実測値に合致するように、評価部品の材料パラメータのフィッティングを行った。図１２はインピーダンスのシミュレーションに使用した有限要素法のモデルを模式的に示したものである。これは、対称性を考慮した１／８モデルであり、図１２の前面に現れている２つの断面、および下側の断面は対称面である。

フィッティングにより得られた誘電体層１０５のパラメータ（弾性スティフネスｃ_ｉｊおよび圧電定数ｅ_ｉｊ）を表１に示す。表１より、評価部品の誘電体層１０５の材料特性には異方性（ｃ_１１＞ｃ_３３、ｃ_２２＞ｃ_３３）があることがわかる。これは、内部電極層１０６による圧縮応力に起因するものと考えられる。

得られた誘電体層１０５のパラメータと、測定に用いた実装基板２１（フィレット高さ４６０μｍ、基板と評価部品との間隔４５μｍ）に基いて、実装構造体のモデルを作成し、シミュレーションを行った。図１０（ｂ）は、シミュレーションによって得られた実装基板２１の振動振幅を、Ａ特性音圧レベルに換算した結果を示すグラフである。音鳴りの周波数特性は、評価部品の振動特性と実装基板２１の共振モードに依存する。そのため、図１０（ｂ）に示すシミュレーションの結果は、図１０（ａ）に示す実測値と、特に音圧の高い１０ｋＨｚ以下の低周波数領域において、音圧レベル、周波数特性のいずれもよく一致していた。したがって、このパラメータを用いてシミュレーションを行うことで、実装構造体や評価部品自体の構造を変化させたときの音鳴りに対する影響が確認できる。

また、得られたパラメータを用いて、評価部品の可聴周波数領域（２０Ｈｚ〜２０ｋＨｚ）における振動モードを計算した。計算には、上述の１／８モデルを用いた。１０ｋＨｚにおける計算結果を図１３に示す。なお、図１３（ａ）は、１／８モデルの内部側（対称面側）からみたものであり、図１３（ｂ）は、図１３（ａ）の反対側、すなわち１／８モデルの外部側（表面側）からみたものである。ここで、破線は交流電圧を印加していない状態の評価部品の形状を示し、実線は交流電圧により最大に変位した状態の評価部品の形状を示している。この結果から、可聴周波数領域において評価部品は、積層面方向には拡がり振動を、厚み方向（積層方向）には伸縮振動をしていることがわかる。この結果から、評価部品全体を模式的に表した図１４に示すように、評価部品の積層方向に位置する２つの主面において、各辺の中央部に振動振幅が小さい領域、すなわち振動の節ともいえる領域（以下、節状部という）１５が存在することがわかる。このような節状部１５は評価部品同様、本実施形態の積層型電子部品１にも存在する。したがって、積層型電子部品１を第１の導体３および半田等の導電層１４を介して基板１２に固定する際、その節状部１５において固定することで、基板１２への積層型電子部品１の圧電振動の伝播が抑制され、音鳴りを低減できると考えられる。

本実施形態においては、積層型電子部品１に存在するこのような節状部１５上に第１の導体３を設けることにより、積層体の節状部１５を第１の導体３を介して基板１２に固定することが可能となる。

引出部６ａが積層方向の一部、すなわち第１の主面７Ａの近傍にのみ存在するものにおいても、振動の節状部１５が存在することを確認するとともに、本実施形態による音鳴りの低減に対する効果を確認するため、本実施形態の以下のようなモデルを用いて、音鳴りのシミュレーションを行った。積層体２は、外寸は評価部品と同様とし、引出部６ａを有する内部電極層６が、第１の主面７Ａから積層方向に９０μｍまでの範囲に配置されている。引出部６ａは、図２（ｂ）に示すように、第１の側面１０において長辺８の中央部８ｃ近傍に２６０μｍの幅で露出し、第１の導体３と電気的に接続している。図２（ｃ）および図３に示すように、第１の導体３は、Ｗ１を２８０μｍ、Ｈ１を１００μｍ、Ｐ１を８０μｍとした。また、本実施形態の実装構造体におけるＣは７０μｍとした。積層型電子部品１に関わる他の条件は、前述の評価部品における音鳴りのシミュレーションと同様とした。

図４に、１０ｋＨｚにおける本実施形態の積層型電子部品１の振動モードを示す。なお、この振動モードの計算には、本実施形態の積層型電子部品１の対称性を考慮して、１／２モデルを用いた。図４は、１／２モデルの対称面側からみたものである。ここで、破線は交流電圧を印加していない状態の積層型電子部品１の形状を示し、実線は交流電圧により最大に変位した状態の積層型電子部品１の形状を示している。主面７を構成する長辺８および短辺９の中央部に振動の節状部１５が存在することが確認できる。なお、本実施形態の振動モードのシミュレーションでは、第１の導体３のＰ１を０μｍとしたモデルを用いた。

本実施形態における音圧のシミュレーションにより得られた結果を５Ｈｚ〜２０ｋＨｚの周波数領域にわたって平均すると、音圧レベルの平均値は、従来の実装構造体に対して１９ｄＢＡ低減された結果となった。

なお、本実施形態において、上述したシミュレーションでは、Ｗ１（２８０μｍ）をＬ１（１１００μｍ）に対する比（Ｗ１／Ｌ１）にして０．２５としたが、これを０．３５としても音圧レベルは従来よりも１０ｄＢＡ程度低減することができる。また、Ｗ１／Ｌ１は、実装性という点から０．２以上であることが好ましい。

なお、本実施形態の実装構造体においては、積層型電子部品１は基板１２の実装面に直接接触していない。特に、積層型電子部品１と基板１２の実装面との間隔であるＣのＨ０に対する比（Ｃ／Ｈ０）は、０．０５以上、特に０．１以上であることが好ましい。

さらに、前述の評価部品および本実施形態の振動モード解析の結果によれば、積層体２を構成する各表面の中央近傍では振動振幅が大きいことから、Ｈ０に対するＨ１の比（Ｈ１／Ｈ０）は、０．４以下であることが好ましい。また、主面７においても中央近傍では振動振幅が大きいことから、長辺８に垂直な方向の第１の導体３の長さＰ１はＬ２に対する比率（Ｐ１／Ｌ２）にして０．２５以下であることが好ましい。

上述のように、本実施形態においては、積層型電子部品１は第１の導体３により基板１２に固定される。したがって、第１の導体３を積層型電子部品１の節状部１５、すなわち、第１の主面７Ａの長辺８の中央部８ｃを含み積層体２の頂点Ｖを含まない部位に設けることで、音鳴りを抑制できる。一方、第２の導体４は、内部電極層６同士の電気的接続を担うものであり、基板１２との固定に寄与しない。したがって、第２の導体４は、基板１２と接触せず、積層体２の外表面において第１の導体３と離間した位置に設けられていればよく、第１、第２の側面１０、１１の中央や積層体２の頂点Ｖを含むように設けられてもよい。

第２の導体４は、たとえば図１に示すように、第２の側面１１（第１の導体３の側面部３ａが設けられていない側面）のほぼ全面にわたって設けられていてもよいし、第２の側面１１の短辺方向（ｙ軸方向）の一部のみに、積層方向（ｚ軸方向）の全体にわたって（第１の主面７Ａの短辺９から第２の主面７Ｂの短辺９にわたって）設けられていてもよい。第２の主面７Ｂの短辺９を含み、第１の主面７Ａの短辺９を含まないように設けられていてもよい。

なお、本実施形態において、第１の導体３は、第１の主面７Ａ側だけでなく、図５に示すように第２の主面７Ｂ側の同様な部位に設けられていてもよい。第２の主面７Ｂ側に設ける第１の導体３の配置は、第１の主面７Ａ側と上下対称とすることが好ましい。これにより、第１、第２の主面７Ａ側、７Ｂ側に設けられた第１の導体３をどちらも基板接続用の電極として用いることができ、実装が容易となる。

＜第２の実施形態＞
第２の実施形態においては、図６に示すように、第１の導体３が短辺９の中央部９ｃを含むように設けられ、第２の側面１１にのびる側面部３ａを有している。第２の導体４は、第１の側面１０に設けられている。第１の実施形態では、第２の導体４は、第１の導体３が設けられていない第２の側面１１のほぼ全面に設けられた例を示したが、本実施形態のように、第１の導体３が設けられていない第１の側面１０の一部のみに設けてもよい。また、第２の導体４は、積層体２の外表面において第１の導体３と離間していればよく、その一部が第１、第２の主面７Ａ、７Ｂや、第１の導体３の側面部３ａが設けられた側面に回り込んでいてもよい。

＜第３の実施形態＞
第３の実施形態においては、図７に示すように、第１の導体３が長辺８の中央部８ｃを含むように設けられ、第１の側面１０にのびる側面部３ａを有している。本実施形態では、２対の第２の導体４が、第１の導体３と同様に第１の側面１０に設けられている。本実施形態において、図７（ｃ）の右に示す引出部６ａおよび６ｂを備える内部電極層６は、積層方向の中央部よりも第１の主面７Ａ側に位置している。

このように、第２の導体４は、第１の側面１０において第１の導体３と離間していればよく、第１の導体３の側面部３ａと同じ側面上に設けてもよいし、第１の側面１０と第２の側面１１の境界である辺に設けてもよい。また、第２の導体４は、一対だけでなく二対以上設けてもよい。

また、さらに引出部６ａのみを備える内部電極層６を有していてもよい。すなわち、引出部６ａのみを備える内部電極層６を、積層体２の最も第１の主面７Ａ側に配置し、引出部６ａおよび６ｂを備える内部電極層６、および引出部６ｂのみを備える内部電極層６を順次配置して、第２の導体４が長辺８または短辺９から離間して設けられていてもよい。

上述した各実施形態において、内部電極層６の形状や配置は、第１の導体３および第２の導体４の配置に合わせて適宜変更すればよい。

なお、上述の各実施形態における第１の導体３および第２の導体４について、その形状を主として矩形状のものとし、その形状に基いて寸法や比率の好ましい範囲について述べてきたが、これは、第１の導体３や第２の導体４の形状を矩形状に限定するものではなく、他の様々な形状や不定形であっても構わない。また、上述のシミュレーションにより確認された、積層型電子部品１の振動モードや節状部１５に関する説明に基き、本発明の主旨から逸脱しない範囲において、種々の変更、変形が可能である。

本発明は、たとえばチタン酸バリウム系などの強誘電体材料を誘電体層５に用い、Ｎｉ、Ｃｕ、Ａｇ、Ａｇ−Ｐｄなどの金属材料を内部電極層６に用いた積層セラミックコンデンサを積層型電子部品１とした場合に、特に好適に用いられる。他の積層型電子部品１においても、積層型電子部品１自体の圧電振動による、積層型電子部品１が実装されている基板１２等の励振を抑制する必要がある場合などに適用できる。本発明は、特に、１００５型以上の型式（外形寸法の大きさが１００５型以上）の積層型電子部品１において顕著な効果を発揮できる。

本発明は、既存の種々の積層型電子部品１に適用可能である。また、基板１２に実装するために特別なジグを必要としないという利点もある。

なお、本実施形態では積層型電子部品１の一例として、一般的な形状の積層セラミックコンデンサを用いて説明したが、それ以外に薄型のものや、種々の構造を有する積層型電子部品１に適用可能である。

さらに、第１の導体３および第２の導体４として、例えば多くの積層セラミックコンデンサの外部電極として用いられている、Ｃｕからなる下地電極にＮｉおよびＳｎめっきを施したものを採用してもよいが、下地電極を用いずめっき電極のみで構成された第１の導体３および第２の導体４も好適に使用できる。Ｃｕからなる下地電極は比較的柔らかいため、積層体２の圧電振動をある程度吸収して減衰させるが、めっき電極のみの場合、積層体２の圧電振動が第１の導体３で減衰されず、音鳴りが顕著になるため、本発明を適用することでより大きな音鳴り抑制効果が得られる。

１ 積層型電子部品
２、１０２ 積層体
３ 第１の導体
１０３ 外部電極
４ 第２の導体
５、１０５ 誘電体層
６、１０６ 内部電極層
７Ａ 第１の主面
７Ｂ 第２の主面
８ 長辺
８ｃ 長辺の中央
９ 短辺
９ｃ 短辺の中央
１０ 第１の側面
１１ 第２の側面
１２ 基板
１３ ランドパターン
１４、１１４ 半田
１５ 節状部
２１ 実装基板
２２ 無響箱
２３ 集音マイク
２４ アンプ
２５ ＦＥＴアナライザ

Claims (7)

1. 誘電体層と内部電極層とが交互に積層された直方体状の積層体と、
   該積層体の外表面に設けられた、一対の第１の導体および一対の第２の導体と、を備え、
   前記積層体は、前記誘電体層と前記内部電極層との積層方向に位置する一対の長方形状の第１、第２の主面と、該主面の長辺に隣接する一対の第１の側面と、前記主面の短辺に隣接する一対の第２の側面と、を有し、
   前記第１の導体は、前記第１の主面の前記長辺または前記短辺の中央を含み、前記積層体の頂点を含まない部位に設けられるとともに、前記第１の導体は、前記長辺から前記第１の側面、または前記短辺から前記第２の側面に延びた側面部と、前記長辺または前記短辺から前記第１の主面に延びた延出部と、を有し、
   前記第２の導体は、前記第１の側面または前記第２の側面に設けられ、
   前記第１の導体と前記第２の導体とは、前記外表面において互いに離間しているとともに、前記内部電極層を介して電気的に接続されているとともに、
   前記第１の導体の前記側面部の前記積層方向の長さが、前記積層体の前記積層方向の長さの０．４倍以下であることを特徴とする積層型電子部品。
2. 前記第１の導体が設けられた前記長辺または前記短辺の長さをＬとし、
   該第１の導体が設けられた前記長辺または前記短辺に沿う、前記第１の導体の長さをＷとしたとき、
   前記Ｌに対する前記Ｗの比Ｗ／Ｌが、０．３５以下であることを特徴とする請求項１に記載の積層型電子部品。
3. 前記第１の導体の前記側面部と前記第２の導体とが、前記第１の側面および前記第２の側面のうち、異なる側面にそれぞれ設けられていることを特徴とする請求項１または２に記載の積層型電子部品。
4. 前記第１の導体の前記側面部が前記第１の側面に設けられ、前記第２の導体が前記第２の側面に設けられていることを特徴とする請求項３に記載の積層型電子部品。
5. 前記第１の側面および前記第２の側面のうちいずれか一方に、前記第１の導体の前記側面部および前記第２の導体が設けられていることを特徴とする請求項１または２に記載の積層型電子部品。
6. 前記第２の導体が、前記第１の側面または前記第２の側面の前記積層方向全体にわたって設けられていることを特徴とする請求項１〜５のいずれかに記載の積層型電子部品。
7. 請求項１〜６のいずれかに記載の積層型電子部品の前記第１の導体の延出部と、基板とを、接合してなることを特徴とする実装構造体。

Images