JP6255487B2

JP6255487B2 - 高電圧広帯域幅の増幅器

Info

Publication number: JP6255487B2
Application number: JP2016517407A
Authority: JP
Inventors: エー．オルティズ，ジョー
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 2013-09-30
Filing date: 2014-07-23
Publication date: 2017-12-27
Anticipated expiration: 2034-07-23
Also published as: EP3053267B1; US20150091654A1; CA2922301A1; IL244146A0; WO2015047524A1; CA2922301C; JP2016532339A; IL244146B; EP3053267A1; US9118280B2

Description

本発明は、国防総省によって授与された契約番号ＦＡ８６５０−１２−Ｃ−７２６９の下で政府援助により行われたものである。政府は、本発明において一定の権利を有する。

本開示は、概して、電子増幅器に関係があり、特に、高電圧、広帯域幅の増幅器に関係がある。

現在、利用可能な増幅器は、通常、出力電圧振幅範囲、帯域幅、又はその両方において制限される。そのような増幅器の多くは、直列に真空管又は幾つかのトランジスタを使用するが、出力電圧、帯域幅、その両方において依然として制限される。例えば、出力は、２００キロヘルツ（ｋＨｚ）の帯域幅を有しておよそ４キロボルト（ｋＶ）又は１ｋＶピークに制限され得る。加えて、高電圧出力要件のために、従来のオーディ増幅器の相補型対称及び準相補型対称は可能でないことがある。

一実施形態に従って、デバイスは、第１のゲート駆動回路によって駆動される第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、第２のゲート駆動回路によって駆動される第２のＭＯＳＦＥＴと、前記第２のゲート駆動回路へ結合される第１の光カプラとを有し、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、第１の出力電圧を駆動する。

他の実施形態に従って、デバイスを組み立てる方法は、第１のゲート駆動回路によって駆動されるよう第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を配置するステップと、第２のゲート駆動回路によって駆動されるよう第２のＭＯＳＦＥＴを配置するステップと、前記第２のゲート駆動回路へ結合されるよう第１の光カプラを配置するステップとを有し、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、第１の出力電圧を駆動する。

更なる他の実施形態に従って、増幅器デバイスの作動方法は、第１のゲート駆動回路により第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を駆動するステップと、第２のゲート駆動回路により第２のＭＯＳＦＥＴを駆動するステップと、前記第２のゲート駆動回路へ結合される第１の光カプラを結合するステップと、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴにより第１の出力電圧を駆動するステップとを有する。

更なる特徴及び利点は、本発明の技術を通じて実現される。本発明の他の実施形態及び態様は、ここで詳細に記載され、請求される発明の一部分と見なされる。利点及び特徴による本発明のより良い理解のために、明細書及び図面を参照されたい。

本開示のより完全な理解のために、これより、添付の図面及び詳細な説明に関連して挙げられている以下の簡単な説明が参照される。なお、同じ参照符号は、同じ部分を表す。

実施形態に従う増幅器の略ブロック図である。

図１の増幅器の一実施形態に従う高電圧増幅器を説明するより詳細な回路図である。

図１の増幅器の他の実施形態に従う高電圧増幅器を説明するより詳細な回路図である。

他の実施形態に従う高電圧増幅器の略ブロック図である。

上述されたように、現在利用可能な増幅器は、出力電圧、帯域幅、又はその両方において制限される。しかし、特定の用途は、高い電圧出力（例えば、およそ５キロボルト（ｋＶ））及び広い帯域幅（例えば、ＤＣから１０メガヘルツ（ＭＨｚ））の両方を必要とする。そのような用途の１つは、例えば、フリンジ・イメージ・テレスコピー（Fringe Image Telescopy）にある。ここで記載される、増幅するためのデバイス及び方法の実施形態は、ＤＣから数メガヘルツの帯域幅を有して高電圧出力を達成するために、プッシュプル構成（トーテムポール構成又はハーフブリッジ構成としても知られる。）において一対の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を使用することに関係がある。

図１は、実施形態に従う増幅器１００の略ブロック図である。増幅器は、入力１０５を受けるエラー増幅器１１０を有する。エラー増幅器１１０の出力１１５は、線形アナログ光カプラ１２０を通じて上側ＭＯＳＦＥＴ１５０ａへ結合されている。光カプラ１２０の出力１２５は、低インピーダンスのゲート駆動回路１３０ａへ供給される。エラー増幅器１１０の出力１１５は、下側ＭＯＳＦＥＴ１５０ｂのゲート駆動回路１３０ｂへ直接に結合されている。語「上側」及び「下側」は、２つのＭＯＳＦＥＴ１５０ａ、１５０ｂを区別するために使用されるが、増幅器１００の更なる実施形態の配置を制限するよう意図されない。ＭＯＳＦＥＴ１５０ａ、１５０ｂの両方は、例えば、０ボルトから公称＋５ｋＶ出力までの範囲が可能な出力を供給するよう、約＋５．１ｋＶ高電圧（＋ＨＶ）直流（ＤＣ）入力電力１４０から動作する１０ｋＶシリコンカーバイト（ＳｉＣ）ＭＯＳＦＥＴであってよい。１０ｋＶのＤＣ入力電力１４０（＋ＨＶ）によれば、１０ｋＶＳｉＣＭＯＳＦＥＴ１５０ａ、１５０ｂは、０ボルトから＋１０ｋＶ出力までの範囲が可能な出力１６０を供給する。

図２は、図１の増幅器の一実施形態に従う高電圧増幅器２００を説明するより詳細な回路図である。例となるゲート駆動回路１３０ａ、１３０ｂは、両方のＭＯＳＦＥＴ１５０ａ、１５０ｂが同時にオンでないように配置される。エラー増幅器１１０の出力１１５は、光カプラ１２０の発光ダイオード（ＬＥＤ）が電流により駆動される前に、ダイオード２つ分の電圧降下（すなわち、光カプラ１２０のＬＥＤの両端での電圧降下及びトランジスタＱ３２１２のベース−エミッタ接合での電圧降下）よりも大きくなければならない。他方で、エラー増幅器１１０の出力１１５は、トランジスタＱ９２２１及びＱ１１２２２をオンして下側ＭＯＳＦＥＴ１５０ｂを遮断するには、ゼロよりもほんのダイオード１つ分の電圧降下だけ大きい必要がある。このように、下側ＭＯＳＦＥＴ１５０ｂは、上側ＭＯＳＦＥＴ１５０ａがオンされる前にオフされる。更に、ダイオード２つ分の電圧降下に満たないエラー増幅器１１０の出力１１５は、光カプラ１２０のＬＥＤを遮断し、上側ＭＯＳＦＥＴ１５０ａを遮断させる。他方で、ダイオード１つ分の電圧降下よりも大きく接地を下回るエラー増幅器１１０の出力１１５は、トランジスタＱ８２２３及びＱ１０２２４をオンし、下側ＭＯＳＦＥＴ１５０ｂをオンに駆動し始める。すなわち、上側ＭＯＳＦＥＴ１５０ａは、下側ＭＯＳＦＥＴ１５０ｂがオンされる前にオフである。結果として、出力ＭＯＳＦＥＴ１５０ａ、１５０ｂには固有の交差導通（cross-conduction）が存在しない。ＭＯＳＦＥＴ１５０ａ、１５０ｂを含む増幅器１００の構成要素の全てはエラー増幅器１１０のフィードバックループ内にあるので、エラー増幅器１１０は、所望の出力電圧１６０を達成するよう（ループ補償の制限内で）可能な限り堅固に且つ高速にその出力１１５を駆動する。ループ補償は、増幅利得（すなわち、Ｖｏｕｔ（出力１６０）／Ｖｉｎ（入力１５０））の高い値（例えば、５００の利得）を与えるよう設定され得る。図２に示される増幅器２００の実施形態は反転増幅器を有するが、代替の実施形態はこれに関して制限されない。例えば、増幅器２００は、非反転増幅器として構成されてよく、フィードバック及びバイアシングは変更されてよく、何らかの回路補償が、高周波で駆動される場合に出力ＭＯＳＦＥＴ１５０ａ、１５０ｂの交差導通を防ぐために加えられてよい。他の形態及び／又は表現も、ここで記載される実施形態の適用範囲から逸脱することなしに実施されてよい。

光カプラ１２０は、この高電圧増幅器２００の動作のための重要な実現要因である。光カプラ１２０は、例えば、ＤＣから１ＭＨｚよりも大きい値（例えば、１２ＭＨｚ、２０ＭＨｚ、又はそれ以上）までの帯域幅について定格されてよい。このように、光カプラ１２０は、増幅器２００の動作に必要な帯域幅を有する。低インピーダンスのゲート駆動回路１３０ａ、１３０ｂは、ＭＯＳＦＥＴ１５０ａ、１５０ｂが、増幅器２００のための広い帯域幅応答を達成するよう十分に堅固に駆動されることを確かにする。光カプラ１２０は、上側ＭＯＳＦＥＴ１５０ａを駆動するために必要である。上側ＭＯＳＦＥＴ１５０ａは、例えば、ＰＮＰバイポーラトランジスタ又はＰチャネルＭＯＳＦＥＴのような適切な高電圧部品の欠如に起因して、直接結合構成によって直接に駆動され得ない。上側ＭＯＳＦＥＴ１５０ａは、キャパシタ結合構成が、より低い周波数制限及び高周波制限の両方で回路帯域幅を制限するので、キャパシタ結合構成においても駆動され得ない。これは、下側ＭＯＳＦＥＴ１５０ｂのソース２３０が接地２１０へ結合されてよく、一方、上側ＭＯＳＦＥＴ１５０ａのソース２４０が浮いており、出力１６０の最大電圧（例えば、１０ｋＶ）まで駆動されてよいためである。従って、エラー増幅器１１０の出力１１５を結合する回路は、ＤＣから数メガヘルツまでの帯域幅を有して、高電圧を基準とする出力を駆動することが可能でなければならない。光カプラ１２０は、ＤＣから数メガヘルツまでの帯域幅を有して、高電圧を基準とする出力を駆動する能力を備えるので、上側ＭＯＳＦＥＴ１５０ａを駆動することを助け、増幅器２００に望まれる増幅及び帯域幅は、２つのＭＯＳＦＥＴ１５０ａ、１５０ｂにより達成され得る。

図３は、図１の増幅器の他の実施形態に従う高電圧増幅器３００を説明するより詳細な回路図である。図３に示される実施形態に従って、光カプラ１２０のＬＥＤ並びにトランジスタＱ８２２３及びＱ９２２１は、ゼロ又は接地（例えば、図２の２１０を参照。）とは異なるある電圧Ｖｘ３１０を基準とする。一実施形態に従って、Ｖｘ３１０は、単電源オペアンプがエラー増幅器１１０のために使用され得るように、バイアス供給電圧の半分であってよい。エラー増幅器１１０の出力１１５は、光カプラ１２０のＬＥＤが電流により駆動される前に、ダイオード２つ分の電圧降下よりも大きくＶｘ３１０を上回らなければならない。なお、エラー増幅器１１０の出力１１５は、Ｑ９２２１及びＱ１１２２２がオフされ、それによって下側ＭＯＳＦＥＴ１５０ｂを遮断するために、Ｖｘ３１０よりもほんのダイオード１つ分の電圧降下だけ大きい必要がある。このように、下側ＭＯＳＦＥＴ１５０ｂは、上側ＭＯＳＦＥＴ１５０ａがオンされる前にオフされる。更に、Ｖｘ３１０を上回るのがダイオード２つ分の電圧降下に満たないエラー増幅器１１０の出力１１５は、光カプラ１２０のＬＥＤを遮断し、上側ＭＯＳＦＥＴ１５０ａを遮断させる。ダイオード１つ分の電圧降下よりも大きくＶｘ３１０を下回るエラー増幅器１１０の出力１１５は、トランジスタＱ８２２３及びＱ１０２２４をオンし、下側ＭＯＳＦＥＴ１５０ｂをオンに駆動し始める。すなわち、上側ＭＯＳＦＥＴ１５０ａは、下側ＭＯＳＦＥＴ１５０ｂがオンされる前にオフされる。このように、図２に示される実施形態を参照して論じられたように、上側及び下側のＭＯＳＦＥＴ１５０ａ、１５０ｂは、本質的に同時には導通しない。図２に関して上述されたように、光カプラ１２０は、図２に関して論じられた同じ理由のために、この高電圧増幅器３００の動作のための重要な実現要因である。

図４は、他の実施形態に従う高電圧増幅器４００の略ブロック図である。図４に示される高電圧増幅器４００は、ここで記載される実施形態に従う２つの高電圧増幅器４００ａ、４００ｂを有する。増幅器４００ａ、４００ｂは、例えば、ＤＣから数メガヘルツまでの帯域幅を有してゼロ電圧から＋１０ｋＶまでの電圧の出力４６０ａ、４６０ｂを供給するよう、高電圧ＤＣ入力電力４４０から動作する２つの低キャパシタンス１０ｋＶＳｉＣＭＯＳＦＥＴを夫々有してよい。１つの増幅器４００ａ、４００ｂは、フルブリッジ構成において負荷４１０を駆動するよう、負荷４１０の夫々の側において使用される。２つの増幅器４００ａ、４００ｂは、１つの正電圧源から正及び負の両方の電圧を供給する。夫々の増幅器４００ａ、４００ｂは、制御エレクトロニクスから夫々波形コマンド４０５ａ、４０５ｂを受ける。別個の波形コマンド４０５ａ、４０５ｂを夫々受ける夫々の増幅器４００ａ、４００ｂは、夫々の増幅器４００ａ、４００ｂの出力４６０ａ、４６０ｂの正確さを維持してよい。代替の実施形態では、高電圧増幅器４００は、１つの波形コマンド４０５しか受けず、そして、２つの別個の波形コマンド４０５ａ、４０５ｂを得るようコマンド変換計算を実行する回路又はプロセッサを有してよい。２つの増幅器４００ａ、４００ｂの電圧出力４６０ａ、４６０ｂの中心を供給電圧４４０の半分に置くことで、等しい電圧が負荷４１０の夫々の側に印加される。これにより、負荷４１０の両端で０電圧が得られる。増幅器４００ａの出力４６０ａを供給電圧の半分よりも大きく上昇させる入力信号４０５ａの印加、及び増幅器４００ｂの出力４６０ｂを供給電圧４４０の半分未満に低下させる入力信号４０５ｂの印加は、負荷４１０の両端で正と定義され得る極性を有する電圧の印加を引き起こす。増幅器４００ａの出力４６０ａを供給電圧４４０の半分に未満に低下させる入力信号４０５ａの印加、及び増幅器４００ｂの出力４６０ｂを供給電圧４４０の半分よりも大きく上昇させる入力信号４０５ｂの印加は、負荷４１０の両端で負と定義され得る極性を有する電圧の印加を引き起こす。このように、増幅器４００は、１つの正電圧源から正及び負の両方の電圧を負荷４１０へ供給する。

本発明の記載は、実例及び説明のために提供されているのであって、開示されている形態における発明に制限されたり又は網羅的であったりするよう意図されない。多くの変更及び変形は、本発明の適用範囲及び主旨から逸脱することなしに、当業者に明らかであろう。実施形態は、発明の原理及び実際の用途を最もよく説明するために、更には、当業者が、考えられている特定の使用に適する様々な変更を伴った様々な実施形態について発明を理解することを可能にするために、選択されて記載された。

本発明の好適な実施形態が記載されてきたが、当業者は、現在及び将来の両方において、続く特許請求の範囲の適用範囲内にある様々な改善及び増強を行ってよいことが理解されるであろう。特許請求の範囲は、最初に記載された発明の適切な保護を維持するよう解釈されるべきである。

Claims

第１のゲート駆動回路によって駆動される第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
第２のゲート駆動回路によって駆動される第２のＭＯＳＦＥＴと、
前記第１のゲート駆動回路へ直接に結合される出力を有するエラー増幅器と、
前記第２のゲート駆動回路へ結合される第１の光カプラと
を有し、
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、第１の出力電圧を駆動し、
前記第１のゲート駆動回路は、高電位と低電位との間に結合された第１のｎｐｎトランジスタ及び第１のｐｎｐトランジスタの第１の直列接続と、前記高電位及び前記低電位との間に結合された第２のｐｎｐトランジスタ及び第２のｎｐｎトランジスタの第２の直列接続とを有し、前記第１の直列接続の接合部は前記エラー増幅器の出力へ結合され、前記第２の直列接続の接合部は前記第２のＭＯＳＦＥＴのゲートへ結合され、前記第１のｎｐｎトランジスタ及び前記第１のｐｎｐトランジスタのベースは基準電位へ結合され、前記第２のｐｎｐトランジスタのベースは前記高電位へ結合され、前記第２のｎｐｎトランジスタのベースは前記低電位へ結合され、
前記第１の光カプラは、前記高電位と前記低電位との間に結合された第３のｎｐｎトランジスタ及び第３のｐｎｐトランジスタの第３の直列接続の接合部へ結合されるアノードと、前記基準電位へ結合されるカソードとを有し、前記第３のｎｐｎトランジスタ及び前記第３のｐｎｐトランジスタのベースは前記エラー増幅器の出力へ結合される、
高電圧増幅器。
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、前記第１の出力電圧として１０キロボルト（ｋＶ）まで供給するよう構成されるシリコンカーバイド（ＳｉＣ）ＭＯＳＦＥＴである、
請求項１に記載の高電圧増幅器。
前記エラー増幅器の出力は、前記第１のＭＯＳＦＥＴがオフであるときに前記第２のＭＯＳＦＥＴを駆動するよう、前記第１の光カプラに、前記第２のゲート駆動回路に信号を送らせる、
請求項１又は２に記載の高電圧増幅器。
前記エラー増幅器の出力は、前記第２のＭＯＳＦＥＴがオフであるときに、前記第１のゲート駆動回路に、前記第１のＭＯＳＦＥＴを駆動させる、
請求項１乃至３のうちいずれか一項に記載の高電圧増幅器。
前記第１の光カプラは、１メガヘルツ（ＭＨｚ）よりも大きい帯域幅を有する、
請求項１乃至４のうちいずれか一項に記載の高電圧増幅器。
第３のゲート駆動回路によって駆動される第３のＭＯＳＦＥＴ及び第４のゲート駆動回路によって駆動される第４のＭＯＳＦＥＴと、
前記第４のゲート駆動回路へ結合される第２の光カプラと
を更に有し、
前記第３のＭＯＳＦＥＴ及び前記第４のＭＯＳＦＥＴは、第２の出力電圧を駆動する、
請求項１乃至５のうちいずれか一項に記載の高電圧増幅器。
第１の側で前記第１の出力電圧を受け、該第１の側と反対にある第２の側で前記第２の出力電圧を受けるよう構成される負荷を更に有する
請求項６に記載の高電圧増幅器。
前記第１の出力電圧は、第１のコマンド信号に基づき制御され、前記第２の出力電圧は、第２のコマンド信号に基づき制御される、
請求項７に記載の高電圧増幅器。
前記第１の出力電圧及び前記第２の出力電圧は、正及び負の両方の出力電圧極性を前記負荷へ与えるよう制御される、
請求項８に記載の高電圧増幅器。
高電圧増幅器を組み立てる方法であって、
第１のゲート駆動回路によって駆動されるよう第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を配置するステップと、
第２のゲート駆動回路によって駆動されるよう第２のＭＯＳＦＥＴを配置するステップと、
前記第１のゲート駆動回路へ直接にエラー増幅器の出力を出力するよう該エラー増幅器を配置するステップと、
前記第２のゲート駆動回路へ結合されるよう第１の光カプラを配置するステップと、
前記第１の光カプラへ前記エラー増幅器の出力を出力するよう該エラー増幅器を配置するステップと
を有し、
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、第１の出力電圧を駆動し、
前記第１のゲート駆動回路は、高電位と低電位との間に結合された第１のｎｐｎトランジスタ及び第１のｐｎｐトランジスタの第１の直列接続と、前記高電位及び前記低電位との間に結合された第２のｐｎｐトランジスタ及び第２のｎｐｎトランジスタの第２の直列接続とを有し、前記第１の直列接続の接合部は前記エラー増幅器の出力へ結合され、前記第２の直列接続の接合部は前記第２のＭＯＳＦＥＴのゲートへ結合され、前記第１のｎｐｎトランジスタ及び前記第１のｐｎｐトランジスタのベースは基準電位へ結合され、前記第２のｐｎｐトランジスタのベースは前記高電位へ結合され、前記第２のｎｐｎトランジスタのベースは前記低電位へ結合され、
前記第１の光カプラは、前記高電位と前記低電位との間に結合された第３のｎｐｎトランジスタ及び第３のｐｎｐトランジスタの第３の直列接続の接合部へ結合されるアノードと、前記基準電位へ結合されるカソードとを有し、前記第３のｎｐｎトランジスタ及び前記第３のｐｎｐトランジスタのベースは前記エラー増幅器の出力へ結合される、
方法。
前記エラー増幅器の出力が、前記第１のＭＯＳＦＥＴがオフであるときに前記第２のＭＯＳＦＥＴを駆動するように前記第２のゲート駆動回路に信号を送るよう前記第１の光カプラを制御するステップを更に有する
請求項１０に記載の方法。
前記エラー増幅器の出力が、前記第２のＭＯＳＦＥＴがオフであるときに前記第１のＭＯＳＦＥＴを駆動するように前記第１のゲート駆動回路を制御するステップを更に有する
請求項１０又は１１に記載の方法。
第３のゲート駆動回路によって駆動されるよう第３のＭＯＳＦＥＴを配置するステップと、
第４のゲート駆動回路によって駆動されるよう第４のＭＯＳＦＥＴを配置するステップと、
前記第４のゲート駆動回路へ結合されるよう第２の光カプラを配置するステップと
を有し、
前記第３のＭＯＳＦＥＴ及び前記第４のＭＯＳＦＥＴは、第２の出力電圧を駆動する、
請求項１０乃至１２のうちいずれか一項に記載の方法。
第１の側で前記第１の出力電圧を受け、該第１の側と反対にある第２の側で前記第２の出力電圧を受けるよう負荷を配置するステップを更に有する
請求項１３に記載の方法。
第１のコマンド信号に基づき前記第１のゲート駆動回路及び前記第１の光カプラを制御し、第２のコマンド信号に基づき前記第３のゲート駆動回路及び前記第２の光カプラを制御するステップを更に有する
請求項１４に記載の方法。
前記第１のゲート駆動回路及び前記第１の光カプラを制御し、前記第３のゲート駆動回路及び前記第２の光カプラを制御するステップは、正及び負の両方の出力電圧極性を前記負荷へ与える、
請求項１５に記載の方法。
高電圧増幅器の作動方法であって、
第１のゲート駆動回路により第１の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を駆動するステップと、
第２のゲート駆動回路により第２のＭＯＳＦＥＴを駆動するステップと、
前記第１のゲート駆動回路へ直接にエラー増幅器の出力を結合するステップと、
前記第２のゲート駆動回路へ結合される第１の光カプラを結合するステップと、
前記第１の光カプラへ前記エラー増幅器の出力を結合するステップと、
前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴにより第１の出力電圧を駆動するステップと
を有し、
前記第１のゲート駆動回路は、高電位と低電位との間に結合された第１のｎｐｎトランジスタ及び第１のｐｎｐトランジスタの第１の直列接続と、前記高電位及び前記低電位との間に結合された第２のｐｎｐトランジスタ及び第２のｎｐｎトランジスタの第２の直列接続とを有し、前記第１の直列接続の接合部は前記エラー増幅器の出力へ結合され、前記第２の直列接続の接合部は前記第２のＭＯＳＦＥＴのゲートへ結合され、前記第１のｎｐｎトランジスタ及び前記第１のｐｎｐトランジスタのベースは基準電位へ結合され、前記第２のｐｎｐトランジスタのベースは前記高電位へ結合され、前記第２のｎｐｎトランジスタのベースは前記低電位へ結合され、
前記第１の光カプラは、前記高電位と前記低電位との間に結合された第３のｎｐｎトランジスタ及び第３のｐｎｐトランジスタの第３の直列接続の接合部へ結合されるアノードと、前記基準電位へ結合されるカソードとを有し、前記第３のｎｐｎトランジスタ及び前記第３のｐｎｐトランジスタのベースは前記エラー増幅器の出力へ結合される、作動方法。
前記第１のＭＯＳＦＥＴがオフであるときに前記第２のＭＯＳＦＥＴを駆動するように前記第２のゲート駆動回路に信号を送るよう前記第１の光カプラを制御し、前記第２のＭＯＳＦＥＴがオフであるときに前記第１のＭＯＳＦＥＴを駆動するよう前記第１のゲート駆動回路を制御するステップを更に有する
請求項１７に記載の作動方法。