JP6263948B2

JP6263948B2 - Electrode pad structure

Info

Publication number: JP6263948B2
Application number: JP2013216829A
Authority: JP
Inventors: 修姉川
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2013-10-17
Filing date: 2013-10-17
Publication date: 2018-01-24
Anticipated expiration: 2033-10-17
Also published as: JP2015079892A

Description

本発明は電極パッド構造に関する。 The present invention relates to an electrode pad structure.

高周波帯域において使用する電子装置の設計において、Ｓパラメータなどの電気的特性の試験を行う。試験の結果を基に回路を設計する。特許文献１には、試験のためのプローブが記載されている。プローブをパッドに接触させることにより試験を行う。 In designing an electronic device used in a high frequency band, an electrical characteristic test such as an S parameter is performed. Design the circuit based on the test results. Patent Document 1 describes a probe for testing. The test is performed by bringing the probe into contact with the pad.

国際公開第２００４／０９２７４８号International Publication No. 2004/092748

試験においては測定の誤差を小さくすることが要求される。しかしプローブのパッドへの接触位置が試験ごとに変わることにより、パッドの電気長が変化する。電気長の変化により、信号の位相差が大きくなり、誤差が増大する。特に高周波信号においては、小さな位置のズレでも大きな誤差が生じる。本願発明は、上記課題に鑑み、精度の高い試験が可能な電極パッド構造を提供することを目的とする。 In the test, it is required to reduce the measurement error. However, when the contact position of the probe with the pad changes from test to test, the electrical length of the pad changes. Due to the change in electrical length, the signal phase difference increases and the error increases. In particular, in a high-frequency signal, a large error occurs even if the position is small. An object of the present invention is to provide an electrode pad structure capable of a highly accurate test in view of the above problems.

本発明は、絶縁膜上に設けられ、中央部に接続箇所を有する電極パターンと、前記絶縁膜の前記接続箇所に対応する領域に配置されたビアホールと、前記絶縁膜の下に位置し、前記ビアホールを介して前記電極パターンと接続されてなる配線と、前記電極パターン上に配置され、前記接続箇所までの距離が、その上面の何れの位置からも実質的に一定な表面を備えた半球状のパッドと、を有する電極パッド構造である。 The present invention is provided on an insulating film, and is located under the insulating film, an electrode pattern having a connection portion at a central portion, a via hole disposed in a region corresponding to the connection portion of the insulating film, A wiring that is connected to the electrode pattern through a via hole, and a hemispherical surface that is disposed on the electrode pattern and that has a substantially constant surface from any position on the upper surface of the wiring. And an electrode pad structure.

上記構成において、前記パッドには高周波信号が流れる構成とすることができる。 In the above configuration, a high-frequency signal may flow through the pad.

上記構成において、前記電極パターンは信号パターンおよび接地パターンを含み、前記パッドは、前記信号パターンの上に形成された信号パッド、および前記接地パターンの上に形成された接地パッドを含む構成とすることができる。 In the above configuration, the electrode pattern includes a signal pattern and a ground pattern, and the pad includes a signal pad formed on the signal pattern and a ground pad formed on the ground pattern. Can do.

上記構成において、前記配線は、前記信号パターンの中央部に接続された信号配線、および前記接地パターンの中央部に接続された接地配線を含む構成とすることができる。 In the above configuration, the wiring may include a signal wiring connected to a central portion of the signal pattern and a ground wiring connected to a central portion of the ground pattern.

本発明によれば、精度の高い試験が可能な電極パッド構造を提供することが可能となる。 ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the electrode pad structure in which a highly accurate test is possible.

図１は実施例１に係る半導体装置を例示する平面図である。FIG. 1 is a plan view illustrating a semiconductor device according to the first embodiment. 図２（ａ）は図１の線Ａ−Ａに沿った断面図である。図２（ｂ）は図１の線Ｂ−Ｂに沿った断面図である。図２（ｃ）は図１の線Ｃ−Ｃに沿った断面図である。FIG. 2A is a cross-sectional view taken along line AA in FIG. FIG. 2B is a cross-sectional view taken along line BB in FIG. FIG. 2C is a cross-sectional view taken along line CC in FIG. 図３は試験を例示する平面図である。FIG. 3 is a plan view illustrating the test. 図４（ａ）は図３の線Ａ−Ａに沿った断面図である。図４（ｂ）は入力端子Ｉｎを拡大した模式図である。図４（ｃ）は図３の線Ｃ−Ｃに沿った断面図である。FIG. 4A is a cross-sectional view taken along line AA in FIG. FIG. 4B is an enlarged schematic diagram of the input terminal In. FIG. 4C is a cross-sectional view taken along line CC in FIG. 図５（ａ）から図５（ｃ）はパッドの製造方法を例示する断面図である。FIG. 5A to FIG. 5C are cross-sectional views illustrating a pad manufacturing method. 図６はパッドを拡大した模式図である。FIG. 6 is an enlarged schematic view of the pad. 図７は比較例に係る半導体装置を例示する平面図である。FIG. 7 is a plan view illustrating a semiconductor device according to a comparative example.

本発明の実施例について説明する。 Examples of the present invention will be described.

実施例１はパッドを半球状にした例である。図１は実施例１に係る半導体装置１００を例示する平面図である。図２（ａ）は図１の線Ａ−Ａに沿った断面図である。図２（ｂ）は図１の線Ｂ−Ｂに沿った断面図である。図２（ｃ）は図１の線Ｃ−Ｃに沿った断面図である。 Example 1 is an example in which the pad is hemispherical. FIG. 1 is a plan view illustrating a semiconductor device 100 according to the first embodiment. FIG. 2A is a cross-sectional view taken along line AA in FIG. FIG. 2B is a cross-sectional view taken along line BB in FIG. FIG. 2C is a cross-sectional view taken along line CC in FIG.

図２（ａ）から図２（ｃ）に示すように、半導体基板１０の上に絶縁膜１２が設けられている。絶縁膜１２には、配線、電極パターン１６およびパッド１８を含むパターンが形成されている。絶縁膜１２の内部には、信号配線１４ａ（図１、図２（ａ）および図２（ｃ））および接地配線２０（図２（ａ）および図２（ｂ））が設けられている。信号配線１４ａおよび接地配線２０は、絶縁膜１２の面が広がる方向（図２（ａ）の水平方向）に延び、さらに絶縁膜１２に設けられたビアホール１２ａ（貫通孔）内に配線材料となる金属が埋め込まれてなる部分を有する。図１および図２（ａ）に示すように、信号配線１４ａと接地層１４ｂとはマイクロストリップライン１４（伝送線路）を形成する。接地配線２０は接地層１４ｂと電気的に接続されている。 As shown in FIGS. 2A to 2C, an insulating film 12 is provided on the semiconductor substrate 10. The insulating film 12 is formed with a pattern including wiring, an electrode pattern 16 and a pad 18. Inside the insulating film 12, a signal wiring 14a (FIGS. 1, 2A and 2C) and a ground wiring 20 (FIGS. 2A and 2B) are provided. The signal wiring 14a and the ground wiring 20 extend in the direction in which the surface of the insulating film 12 expands (the horizontal direction in FIG. 2A), and become wiring materials in the via holes 12a (through holes) provided in the insulating film 12. It has a portion in which metal is embedded. As shown in FIGS. 1 and 2A, the signal wiring 14a and the ground layer 14b form a microstrip line 14 (transmission line). The ground wiring 20 is electrically connected to the ground layer 14b.

絶縁膜１２の上面には、接地層１４ｂおよび電極パターン１６が設けられている。電極パターン１６は金（Ａｕ）層１６ａおよびニッケル（Ｎｉ）層１６ｂを含む。Ａｕ層１６ａには信号配線１４ａが電気的に接続されている。Ｎｉ層１６ｂはＡｕ層１６ａの上面に接触している。Ｎｉ層１６ｂの上には、半球状のパッド１８が設けられている。複数の電極パターン１６は接地パターンおよび信号パターンを含む。複数のパッド１８は入力端子Ｉｎ、出力端子Ｏｕｔおよび接地端子ＧＮＤを含む。配線（信号配線１４ａまたは接地配線２０）と電極パターン１６との接続箇所２２は、電極パターン１６の中央部に位置し、電極パターン１６およびパッド１８への給電点として機能する。信号配線１４ａは入力端子Ｉｎおよび出力端子Ｏｕｔに接続されている。接地配線２０は接地端子ＧＮＤおよび接地層１４ｂに接続されている。 A ground layer 14 b and an electrode pattern 16 are provided on the upper surface of the insulating film 12. The electrode pattern 16 includes a gold (Au) layer 16a and a nickel (Ni) layer 16b. The signal wiring 14a is electrically connected to the Au layer 16a. The Ni layer 16b is in contact with the upper surface of the Au layer 16a. A hemispherical pad 18 is provided on the Ni layer 16b. The plurality of electrode patterns 16 include a ground pattern and a signal pattern. The plurality of pads 18 include an input terminal In, an output terminal Out, and a ground terminal GND. A connection portion 22 between the wiring (the signal wiring 14 a or the ground wiring 20) and the electrode pattern 16 is located at the center of the electrode pattern 16 and functions as a feeding point to the electrode pattern 16 and the pad 18. The signal wiring 14a is connected to the input terminal In and the output terminal Out. The ground wiring 20 is connected to the ground terminal GND and the ground layer 14b.

図１に示すように、半導体基板１０は電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）１０ａを含む。信号配線１４ａはＦＥＴ１０ａに接続されている。入力端子Ｉｎから入力される高周波信号はマイクロストリップライン１４を伝播し、ＦＥＴ１０ａにより増幅され、出力端子Ｏｕｔから出力される。高周波信号は例えばミリ波帯域（３０ＧＨｚ以上３００ＧＨｚ以下）の信号である。接地端子ＧＮＤおよび接地配線２０は基準電位（接地電位）を有する。キャパシタ、インダクタなどの回路要素が半導体基板１０または絶縁膜１２に設けられてもよい。つまり半導体装置１００はＭＭＩＣ（Monolithic Microwave Integrated Circuit）とすることができる。 As shown in FIG. 1, the semiconductor substrate 10 includes a field effect transistor (FET) 10a. The signal wiring 14a is connected to the FET 10a. The high frequency signal input from the input terminal In propagates through the microstrip line 14, is amplified by the FET 10a, and is output from the output terminal Out. The high frequency signal is, for example, a signal in a millimeter wave band (30 GHz or more and 300 GHz or less). The ground terminal GND and the ground wiring 20 have a reference potential (ground potential). Circuit elements such as capacitors and inductors may be provided on the semiconductor substrate 10 or the insulating film 12. That is, the semiconductor device 100 can be an MMIC (Monolithic Microwave Integrated Circuit).

半導体基板１０は例えばガリウム砒素（ＧａＡｓ）など砒素系半導体により形成されている。ＦＥＴ１０ａのチャネル層はインジウムガリウム砒素（ＩｎＧａＡｓ）、電子供給層はアルミニウムガリウム砒素（ＡｌＧａＡｓ）により形成されている。絶縁膜１２は例えばポリイミドなど樹脂により形成されている。信号配線１４ａ、接地層１４ｂ、および接地配線２０は例えば銅（Ｃｕ）などの金属により形成されている。パッド１８は例えば銀、銅および錫の合金（Ａｇ−Ｃｕ−Ｓｎ）などを含む半田により形成されている。 The semiconductor substrate 10 is formed of an arsenic semiconductor such as gallium arsenide (GaAs). The channel layer of the FET 10a is made of indium gallium arsenide (InGaAs), and the electron supply layer is made of aluminum gallium arsenide (AlGaAs). The insulating film 12 is made of a resin such as polyimide. The signal wiring 14a, the ground layer 14b, and the ground wiring 20 are made of a metal such as copper (Cu), for example. The pad 18 is made of solder containing, for example, an alloy of silver, copper and tin (Ag—Cu—Sn).

半導体装置１００の電気的な特性を評価するために試験を行う。図３は試験を例示する平面図である。図４（ａ）は図３の線Ａ−Ａに沿った断面図である。図４（ｂ）は入力端子Ｉｎを拡大した模式図である。図４（ｃ）は図３の線Ｃ−Ｃに沿った断面図である。図３から図４（ｃ）ではパッド１８のうち左側の３つに対する試験を図示しているが、右側の３つのパッド１８にもプローブ２４を接触させ、試験を行う。 A test is performed to evaluate the electrical characteristics of the semiconductor device 100. FIG. 3 is a plan view illustrating the test. FIG. 4A is a cross-sectional view taken along line AA in FIG. FIG. 4B is an enlarged schematic diagram of the input terminal In. FIG. 4C is a cross-sectional view taken along line CC in FIG. Although FIG. 3 to FIG. 4C show tests on the left three of the pads 18, the test is performed by bringing the probe 24 into contact with the three pads 18 on the right side.

図３に示すように、プローブ２４の接触部２４ａおよび２２ｂをパッド１８に接触させ、電気信号を入力することにより試験を行う。接触部２４ａは入力端子Ｉｎまたは出力端子Ｏｕｔに接触する。接触部２４ｂは接地端子ＧＮＤに接触する。接触部２４ａおよび２２ｂをパッド１８に押圧することで接触を確保する。 As shown in FIG. 3, the test is performed by bringing the contact portions 24a and 22b of the probe 24 into contact with the pad 18 and inputting an electrical signal. The contact portion 24a contacts the input terminal In or the output terminal Out. The contact portion 24b contacts the ground terminal GND. Contact is ensured by pressing the contact portions 24 a and 22 b against the pad 18.

図４（ａ）にブロック矢印で示すように、押圧により接触部２４ａがドライブし、接触部２４ａのパッド１８への接触位置がずれる。図４（ｂ）に示すように、例えばパッド１８の中央部に接触部２４ｂを接触させた場合、ドライブにより接触部２４ａは＋Ｘ方向または−Ｘ方向に距離Ｄ１移動する。ドライブ量（Ｄ１）の制御は難しいため、Ｘ方向のずれは大きくなる。図示しないが、ドライブにより接触部２４ｂの接触位置もずれる。図３および図４（ｃ）に示すＹ方向においてプローブ２４の位置を定める。図４（ｃ）に示すように、Ｙ方向において接触部２４ｂの接触位置がずれる。図示しないが接触部２４ａの接触位置もずれる。 As shown by the block arrow in FIG. 4A, the contact portion 24a is driven by the pressing, and the contact position of the contact portion 24a with the pad 18 is shifted. As shown in FIG. 4B, for example, when the contact portion 24b is brought into contact with the center portion of the pad 18, the contact portion 24a moves a distance D1 in the + X direction or the −X direction by the drive. Since it is difficult to control the drive amount (D1), the deviation in the X direction becomes large. Although not shown, the contact position of the contact portion 24b is also shifted by the drive. The position of the probe 24 is determined in the Y direction shown in FIG. 3 and FIG. As shown in FIG. 4C, the contact position of the contact portion 24b is shifted in the Y direction. Although not shown, the contact position of the contact portion 24a is also shifted.

実施例１によれば、パッド１８が半球形を有するため、パッド１８の表面は、パッド１８の上面において、プローブ２４が接触する何れの位置においても、プローブ２４から接続箇所２２までの距離が実質的に一定となる形状となる。従って、接触部２４ａがドライブしても、接続箇所２２から接触部２４ａまでの距離は略一定である。接触部２４ｂも半球状のパッド１８に接触するため、接続箇所２２から接触部２４ｂまでの距離は略一定である。 According to the first embodiment, since the pad 18 has a hemispherical shape, the surface of the pad 18 has a substantial distance from the probe 24 to the connection point 22 at any position on the upper surface of the pad 18 where the probe 24 contacts. The shape becomes constant. Therefore, even if the contact portion 24a is driven, the distance from the connection portion 22 to the contact portion 24a is substantially constant. Since the contact portion 24b also contacts the hemispherical pad 18, the distance from the connection location 22 to the contact portion 24b is substantially constant.

給電点である接続箇所２２から接触部２４ａおよび２４ｂまでの距離が略一定となることにより、接触部の位置のばらつきによる信号の位相差が小さくなる。この結果、電気的特性の精度の高い試験が可能である。接続箇所２２は電極パターン１６の中央部に位置することが好ましい。接続箇所２２から接触部２４ａおよび２４ｂまでの距離が略一定になるからである。なお図４（ｂ）に示すパッド１８の半径ｒ_１は例えば６３μｍである。 Since the distance from the connection point 22 that is the feeding point to the contact portions 24a and 24b is substantially constant, the signal phase difference due to the variation in the position of the contact portion is reduced. As a result, a test with high accuracy of electrical characteristics is possible. The connection location 22 is preferably located at the center of the electrode pattern 16. This is because the distance from the connection location 22 to the contact portions 24a and 24b is substantially constant. Note that the radius r _{1 of the} pad 18 shown in FIG. 4B is, for example, 63 μm.

パッド１８の製造方法を、接地端子ＧＮＤを例に説明する。図５（ａ）から図５（ｃ）はパッド１８の製造方法を例示する断面図である。図５（ａ）に示すように、電極パターン１６の上面にフラックス２６を印刷する。図５（ｂ）に示すように、フラックス２６の上に半田ボール２８を配置する。図５（ｃ）に示すように、リフロー処理により半田ボール２８からパッド１８を形成する。入力端子Ｉｎまたは出力端子Ｏｕｔとして機能するパッド１８も図５（ａ）から図５（ｃ）の方法により形成される。 A method for manufacturing the pad 18 will be described by taking the ground terminal GND as an example. FIG. 5A to FIG. 5C are cross-sectional views illustrating a method for manufacturing the pad 18. As shown in FIG. 5A, a flux 26 is printed on the upper surface of the electrode pattern 16. As shown in FIG. 5B, solder balls 28 are disposed on the flux 26. As shown in FIG. 5C, the pads 18 are formed from the solder balls 28 by reflow processing. The pad 18 functioning as the input terminal In or the output terminal Out is also formed by the method shown in FIGS.

半田ボール２８の半径をｒ_２とすると、パッド１８の半径ｒ_１は（^３√２）ｒ_２である。半田ボール２８の体積４πｒ_２ ^３／３とパッド１８の体積２πｒ_１ ^３／３とが同一になる。なお電極パターン１６の半径をｒ_１とすることで、半径ｒ_１を有するパッド１８が形成される。半田ボール２８は、ボール・グリッド・アレイ（Ball Grid Array：ＢＧＡ）に使用される半田ボールでよい。 If the radius of the solder balls 28 and _{r 2,} the radius _{r 1} of the pad 18 is ⁽³ √2) _{r 2.} And volume 2.pi.r ₁ ^3/3 of the volume 4πr ₂ ^3/3 of the solder balls 28 pads 18 are the same. The pad 18 having the radius r ₁ is formed by setting the radius of the electrode pattern 16 to r ₁ . The solder ball 28 may be a solder ball used in a ball grid array (BGA).

半田ボール２８の寸法の公差は±５％程度である。例えば直径１００μｍの半田ボール２８において公差は±５μｍである。直径Ｄ＝９５μｍ、１００μｍおよび１０５μｍそれぞれの半田ボール２８からパッド１８を形成する。図６はパッド１８を拡大した模式図である。実線はＤ＝１００μｍの例、破線はＤ＝１０５μｍの例、点線はＤ＝９５μｍの例、それぞれにおけるパッド１８を表す。 The tolerance of the size of the solder ball 28 is about ± 5%. For example, in a solder ball 28 having a diameter of 100 μm, the tolerance is ± 5 μm. Pads 18 are formed from solder balls 28 having diameters D = 95 μm, 100 μm, and 105 μm. FIG. 6 is an enlarged schematic view of the pad 18. A solid line represents an example of D = 100 μm, a broken line represents an example of D = 105 μm, a dotted line represents an example of D = 95 μm, and each represents a pad 18.

図６に示すように、半田ボール２８の直径のばらつきによりパッド１８の半径ｒ_１も変化する。実線の例における半径ｒ_１ａは６３μｍである。破線の例の半径ｒ_１ｂは６９μｍである。点線の例における半径ｒ_１ｃは、図６の位置Ｐ１において５７μｍ、位置Ｐ２において５８μｍである。半径ｒ_１ａを基準にすると、半径ｒ_１の公差は±６μｍである。このため接続箇所２２からプローブ２４の接触部までの距離の公差も±６μｍとなる。 As shown in FIG. 6, the radius r ₁ of the pad 18 also changes due to the variation in the diameter of the solder ball 28. The radius r _1a in the example of the solid line is 63 μm. The radius r _{1b in the} broken line example is 69 μm. The radius r _1c in the dotted line example is 57 μm at the position P 1 and 58 μm at the position P 2 in FIG. Based on the radius r _1a , the tolerance of the radius r ₁ is ± 6 μm. For this reason, the tolerance of the distance from the connection location 22 to the contact portion of the probe 24 is also ± 6 μm.

比較例はパッドが板状の例である。図７は比較例に係る半導体装置１００Ｒを例示する平面図である。図７に示すように、絶縁膜１２上に板状のパッド１９が設けられている。プローブ２４を接地層１４ｂおよびパッド１９に接触させることで試験を行う。比較例においてはドライブにより、プローブの接触部と接続箇所（給電点）との距離は約３０μｍ変化する。信号の周波数が６０ＧＨｚの場合、３０μｍの変化による位相の誤差は約１１°である。 The comparative example is an example in which the pad is plate-shaped. FIG. 7 is a plan view illustrating a semiconductor device 100R according to a comparative example. As shown in FIG. 7, a plate-like pad 19 is provided on the insulating film 12. The test is performed by bringing the probe 24 into contact with the ground layer 14 b and the pad 19. In the comparative example, the distance between the contact portion of the probe and the connection location (feeding point) changes by about 30 μm due to the drive. When the frequency of the signal is 60 GHz, the phase error due to the change of 30 μm is about 11 °.

これに対し実施例１によれば距離の変化は約６μｍである。この結果、６０ＧＨｚにおいて位相の誤差は約２°に低減される。プローブ２４に加える圧力によりドライブする距離は変化する。実施例１によればドライブの距離によらず、接続箇所２２から接触部２４ａおよび２４ｂまでの距離が略一定であるため、試験の精度が高くなる。Ｓパラメータの試験を行い、適切なＳパラメータを有する回路を設計することができる。比較例では、Ｓパラメータに大きな誤差が生じたまま回路設計をしてしまうことになる。 On the other hand, according to Example 1, the change in distance is about 6 μm. As a result, the phase error is reduced to about 2 ° at 60 GHz. The driving distance varies depending on the pressure applied to the probe 24. According to Example 1, since the distance from the connection location 22 to the contact parts 24a and 24b is substantially constant regardless of the distance of the drive, the accuracy of the test is increased. S-parameter tests can be performed to design circuits with appropriate S-parameters. In the comparative example, the circuit is designed with a large error in the S parameter.

パッド１８は半球状、または略半球状であればよい。半導体基板１０にはＦＥＴ以外のトランジスタが設けられてもよい。半導体基板１０は、砒素系半導体以外に窒化物半導体からなるとしてもよい。窒化物半導体とは、Ｎを含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。半導体装置１００にはコプレーナラインなどの伝送線路が設けられてもよい。 The pad 18 may be hemispherical or substantially hemispherical. Transistors other than FETs may be provided on the semiconductor substrate 10. The semiconductor substrate 10 may be made of a nitride semiconductor in addition to the arsenic semiconductor. A nitride semiconductor is a semiconductor containing N, such as gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), indium nitride (InN), and aluminum indium gallium nitride (AlInGaN). is there. The semiconductor device 100 may be provided with a transmission line such as a coplanar line.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０半導体基板
１０ａＦＥＴ
１２絶縁膜
１２ａビアホール
１４マイクロストリップライン
１４ａ信号配線
１６電極パターン
１８パッド
２０接地配線
２２接続箇所
２４プローブ
２４ａ、２４ｂ接触部
２８半田ボール 10 Semiconductor substrate 10a FET
DESCRIPTION OF SYMBOLS 12 Insulating film 12a Via hole 14 Microstrip line 14a Signal wiring 16 Electrode pattern 18 Pad 20 Ground wiring 22 Connection location 24 Probe 24a, 24b Contact part 28 Solder ball

Claims

An electrode pattern that is provided on the insulating film and has a circular shape and has a connection point at the center of the circular shape ;
A via hole provided in the insulating film and disposed at the connection location;
The located beneath the insulating layer via the via hole, a wiring connected to the electrode pattern in the connection point,
An electrode pad structure, comprising: a hemispherical pad disposed on the electrode pattern and having a surface having a substantially constant distance from any position on the outer surface thereof.

2. The electrode pad structure according to claim 1, wherein a high frequency signal flows through the pad.

The electrode pattern includes a signal pattern and a ground pattern,
The electrode pad structure according to claim 1, wherein the pad includes a signal pad formed on the signal pattern and a ground pad formed on the ground pattern.

4. The electrode pad structure according to claim 3, wherein the wiring includes a signal wiring connected to a central portion of the signal pattern and a ground wiring connected to a central portion of the ground pattern.