Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6280164B2 - メモリセルをプログラミングするシステムおよび方法 - Google Patents
[go: Go Back, main page]

JP6280164B2 - メモリセルをプログラミングするシステムおよび方法 - Google Patents

メモリセルをプログラミングするシステムおよび方法 Download PDF

Info

Publication number
JP6280164B2
JP6280164B2 JP2016136610A JP2016136610A JP6280164B2 JP 6280164 B2 JP6280164 B2 JP 6280164B2 JP 2016136610 A JP2016136610 A JP 2016136610A JP 2016136610 A JP2016136610 A JP 2016136610A JP 6280164 B2 JP6280164 B2 JP 6280164B2
Authority
JP
Japan
Prior art keywords
voltage
gate
source
drain
semiconductor transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016136610A
Other languages
English (en)
Other versions
JP2016181321A (ja
Inventor
シア・リ
ビン・ヤン
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2016181321A publication Critical patent/JP2016181321A/ja
Application granted granted Critical
Publication of JP6280164B2 publication Critical patent/JP6280164B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Evolutionary Computation (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

関連出願の相互参照
本出願は、その内容が参照により全体が本明細書に明白に組み込まれる、本願の権利者が所有する2013年2月5日に出願された米国非仮特許出願第13/759,344号の優先権を主張する。
本開示は、一般にメモリセルをプログラミングすることに関する。
技術の進歩により、より小さく、より強力なコンピューティングデバイスが出現した。たとえば、現在、ポータブルワイヤレス電話などのワイヤレスコンピューティングデバイス、携帯情報端末(PDA)、および小型で軽量であり、かつユーザが容易に持ち運びできるページングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスがある。より具体的には、携帯電話およびインターネットプロトコル(IP)電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、本明細書に組み込まれるその他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤーも含むことができる。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。したがって、これらのワイヤレス電話は、重要なコンピューティング機能を含むことができる。
ワイヤレス電話内およびその他の電子デバイス内の回路は、ワンタイムプログラマブル(OTP)デバイスを使用して、データ値をプログラムし、記憶することができる。OTPデバイスは、相補型金属酸化物半導体(CMOS)トランジスタなどの、デバイス内のトランジスタのソース、ドレイン、および/またはチャネル領域でのゲート酸化物破壊を形成することによってデータ値をプログラムすることができる。ゲート酸化物破壊は、読出し電圧(read voltage)が加えられた時にトランジスタのゲートとトランジスタのソース/ドレイン領域とトランジスタのチャネル領域との間の電流の流れを可能にするが、非プログラマブルデバイスは、実質的にゼロのゲートからソース/ドレインへの電流を示す。しかし、OTPデバイスの使用は、大量のダイエリアを消費し得る。
さらに、ソース、ドレイン、およびチャネル領域に対するゲート酸化物破壊の位置のばらつきが、酸化物破壊の後の抵抗の量に影響を及ぼす可能性がある。たとえば、チャネル領域での酸化物破壊は、大きな両極的な抵抗を生じる可能性があり、ソース領域またはドレイン領域での酸化物破壊は、より小さな直線的な抵抗を生じる可能性がある。
酸化物破壊の後、読出し電圧がトランジスタに加えられて、絶縁破壊に関する読出し電流を検出することができる。しかし、ゲート酸化物破壊の後、OTPデバイスに読出し電圧が加えられて記憶されたデータ値を読み出す場合に、読出し電圧がチャネル領域での破壊に関する読出し電圧(すなわち、より大きな抵抗を補うための大きな読出し電圧)に相当すると、トランジスタのソース領域およびドレイン領域が過剰なストレスをかけられ得る。トランジスタのソース領域およびドレイン領域に過剰なストレスをかけると、OTPデバイスでの信頼性欠陥(reliability failure)を生じ得る。
メモリセルをプログラムするためのシステムおよび方法が開示される。ツータイムプログラマブル(TTP)デバイスは、プログラマブルトランジスタを含む。プログラマブルトランジスタは、プログラマブルトランジスタのゲートとプログラマブルトランジスタのソースとの間に第1の導通路(すなわちゲート酸化物破壊)を形成し、プログラマブルトランジスタのゲートとドレインとの間に第2の導通路を形成することによってプログラムされ得る。たとえば、ゲートとソースとの間の電圧差は、破壊電圧を超え、したがって、ゲートとソースとの間の導通路を形成することができる。同様に、ゲートとドレインとの間の電圧差は、破壊電圧を超え、したがってゲートとドレインとの間に第2の導通路を形成することができる。導通路を形成するために、ゲート電圧、ソース電圧、およびドレイン電圧がゲート、ソース、ドレインそれぞれに加えられ得る。ゲートとチャネルとの間の電圧差を絶縁破壊電圧未満にするトランジスタのウェルに電圧を加えることにより、プログラマブルトランジスタのチャネル領域で破壊の発生が防止される。TTPデバイスのプログラミングおよび読出し動作の間、プログラマブルトランジスタが「オフ」状態(たとえば、ソースとドレインとの間のゼロまたはほぼゼロの電流の流れ)でセットアップされる。
特定の実施形態では、方法は半導体トランジスタ構成（構造、structure）において第1の破壊状態および第2の破壊状態を選択的に形成するステップを含む。第1の破壊状態は、半導体トランジスタ構成のソースオーバラップ領域と半導体トランジスタ構成のゲートとの間のものである。第2の破壊状態は、半導体トランジスタ構成のドレインオーバラップ領域とゲートとの間のものである。
別の特定の実施形態では、装置がソースオーバラップ領域およびドレインオーバラップ領域を含む半導体トランジスタ構成を含む。ソースオーバラップ領域は、ソースオーバラップ領域と半導体トランジスタ構成のゲートとの間の第1の破壊状態を形成するために、選択的にバイアスをかけることが可能である。ドレインオーバラップ領域は、ドレインオーバラップ領域とゲートとの間の第2の破壊状態を形成するために選択的にバイアスをかけることが可能である。
開示された実施形態のうちの少なくとも1つによってもたらされる1つの特定の利点は、ワンタイムプログラマブル(OTP)デバイスに関して、セル当たりに1つの論理状態を有する2つのセルを有するのとは対照的に、セル当たりに2つの論理状態を可能にすることによってダイエリアを縮小することができることである。本開示のその他の態様、利点、および特徴は、以下の図面の簡単な説明、発明を実施するための形態、および特許請求の範囲の項を含む出願全体を精査した後に明らかになるであろう。
半導体トランジスタ構成の特定の例示的な実施形態の図である。 半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な回路の特定の例示的な実施形態の図である。 図2の半導体トランジスタ構成の特定の例示的な実施形態の図である。 半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な回路の特定の例示的な実施形態の別の図である。 図4の半導体トランジスタ構成の特定の例示的な実施形態の図である。 半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成する方法の特定の実施形態の流れ図である。 半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な構成要素を含むワイヤレスデバイスのブロック図である。 半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な構成要素を含む電子デバイスを製造するための製造工程の特定の例示的な実施形態のデータフロー図である。
図1を参照すると、半導体トランジスタ構成100の特定の例示的な実施形態が示される。半導体トランジスタ構成100の断面図および半導体トランジスタ構成100の上面図が示される。特定の実施形態では、半導体トランジスタ構成100は、p型金属酸化物半導体(PMOS)トランジスタ、またはp型フィン電界効果トランジスタ(PFinFET)などのp型トランジスタを含むことができる。別の特定の実施形態では、半導体トランジスタ構成100は、n型金属酸化物半導体(NMOS)トランジスタまたはn型フィン電界効果トランジスタ(NFinFET)などのn型トランジスタを含むことができる。
半導体トランジスタ構成100は、ゲート106、ソース108、ドレイン110、およびウェル112(すなわちチャネル領域)を含む。誘電体107は、ゲート106をソース108、ドレイン110、およびウェル112から分離する。誘電体107は、高誘電率を有する材料から成る絶縁層であることができる。半導体トランジスタ構成100の特定の例示的な実施形態では、ソースオーバラップ領域108aは、ゲート106および誘電体107の下に延在するソース108の特定のエリアである。ドレインオーバラップ領域110aは、ゲート106および誘電体107の下に延在するドレイン110の特定のエリアである。オーバラップ領域108a、110aは、重度にドーピングされた濃度を有するソース108の領域およびドレイン110の領域とは対照的に、軽度にドーピングされた濃度を有することができる。たとえば、ソース108およびドレイン110は、N+濃度でドーピングされた場合、オーバラップ領域108a、110aは、ソース108およびドレイン110の残りのエリアと比較して軽度にドーピングされたN+濃度を有することができる。別の例として、ソース108およびドレイン110がP+濃度でドーピングされると、オーバラップ領域108a、110aは、ソース108およびドレイン110の残りのエリアと比較して軽度にドーピングされたP+濃度を有することができる。別の特定の実施形態では、ソース108およびドレイン110は、P-濃度でドーピングされてもよく、ソースオーバラップ領域108aおよびドレインオーバラップ領域110aは軽度にドーピングされたP-濃度を有することができる。別の特定の実施形態では、ソース108およびドレイン110は、N-濃度でドーピングされてもよく、ソースオーバラップ領域108aおよびドレインオーバラップ領域110aは軽度にドーピングされたN-濃度を有することができる。
半導体トランジスタ構成100は、ソース108およびドレイン110をゲート106から分離するように構成されたスペーサ層109aおよび109bをさらに含む。ウェル112は、トランジスタ(すなわちn型トランジスタまたはp型トランジスタ)が埋め込まれた半導体トランジスタ構成100の領域と一致する。ウェル112は、ソース108およびドレイン110とは反対のドーピング特性を有することができる。たとえば、ソース108およびドレイン110がp+濃度を有する場合、ウェル112はN-濃度を有することができる。別の例として、ソース108およびドレイン110がN+濃度を有する場合、ウェル112はP-濃度を有することができる。チャネル領域は、ソース108とドレイン110との間のウェル112内に形成され得る。たとえば、チャネル(すなわち導電路)は、ソース108をドレイン110に接続するウェル112の一部分内に形成され得る。
半導体トランジスタ構成100は、絶縁をもたらし、隣接する複数の半導体デバイス構成要素の間の電流漏れを防止するシャロートレンチアイソレーション領域105a、105bをさらに含む。たとえば、半導体トランジスタ構成100は、各半導体トランジスタ構成が単一のメモリセルに対応する、メモリ内の複数の隣接する半導体トランジスタ構成のうちの1つであることができる。シャロートレンチアイソレーション領域105a、105bは、メモリ内の別の半導体トランジスタ構成からの電流漏れが図1に示される半導体トランジスタ構成100に影響を及ぼすのを防止することができる。半導体トランジスタ構成100は、基板113をさらに含む。ウェル112およびシャロートレンチアイソレーション領域105a、105bは、基板113内に形成される。メモリ内の複数の隣接する半導体トランジスタ構成の構成要素も基板113内に形成され得る。特定の実施形態では、基板113はP-濃度でドーピングされ得る。
動作の間、第1の破壊状態124および/または第2の破壊状態126が半導体トランジスタ構成100で選択的に形成され得る。第1の破壊状態124は、ゲート106とソースオーバラップ領域108aとの間の第1の電圧差が、半導体トランジスタ構成100の誘電体の破壊電圧を超えるようにすることによって形成され得る。第1の破壊状態124は、ゲート106とソースオーバラップ領域108aとの間の誘電体107を介する破壊(すなわち導通路の形成)に相当する。第2の破壊状態126は、ゲート106とドレインオーバラップ領域110aとの間の第2の電圧差が、半導体トランジスタ構成100の誘電体の破壊電圧を超えるようにすることによって形成され得る。ゲート106とウェル112(すなわちチャネル領域)との間の導通路の形成は、半導体トランジスタ構成100の本体接触部にバイアスをかけて、ゲート106とウェル112との間の電圧差を半導体トランジスタ構成100の誘電体の破壊電圧未満に低下させることによって防止され得る。
第1の破壊状態124は、半導体トランジスタ構成100の第1のプログラム可能な状態に相当することができ、第1の論理値を示すことができる。第2の破壊状態126は、半導体トランジスタ構成100の第2のプログラム可能な状態に相当することができ、第2の論理値を示すことができる。特定の実施形態では、第1および第2の論理値が等しくなっている(すなわち第1および第2の論理値がそれぞれ論理「1」または論理「0」に対応する)ことができる。代替実施形態では、第1および第2の論理値が異なっている(すなわち第1の論理値が論理「1」に対応することができ、第2の論理値が論理「0」に対応し、またはその逆のことも成り立つ)ことができる。
第1の特定の実施形態では、半導体トランジスタ構成100は、NMOSトランジスタまたはNFinFETなどのn型トランジスタを含むことができる。ソース108およびドレイン110は、N+濃度でドーピングされ得、オーバラップ領域108a、110aは、軽度のN+濃度でドーピングされ得る。ゲート106は、N+ドーピングされたポリ、N型金属ゲート、またはP型金属ゲートであることができる。P型金属ゲートは、自己発生の電界によってより少ない絶縁破壊電圧を生じる可能性がある。図2〜図3に対して説明されるように、この特定の実施形態では、第1および第2の破壊状態124、126は、n型トランジスタにおいてのプログラミング動作に相当することができる。ゲート電圧が主ワード線130を介してゲート106に加えられ得、プログラム電圧が第1のアクセストランジスタ204を流れる第1の電流131aを介してソース108(したがってソースオーバラップ領域108a)に加えられ得る。プログラム電圧は、ゲート電圧よりも大きく、ゲート106とソースオーバラップ領域108aとの間で酸化物破壊または絶縁破壊(すなわち第1の破壊状態124)を生じるのに十分大きいものであることができる。さらにまたはあるいは、主ワード線130は、ゲート電圧をゲート106に加えることができ、プログラム電圧が、第2のアクセストランジスタ244を流れる第2の電流131bを介してドレイン110(したがってドレインオーバラップ領域110a)に加えられ得る。図2に対して説明されるように、プログラム電圧は、第1および第2のアクセストランジスタ204、244から通され得る。図2〜図3に対してさらに説明されるように、この特定の実施形態では、ゲート106とウェル112との間の電圧差が、ウェル線(図示せず)を介してn型トランジスタの本体(すなわちウェル112)にウェル電圧を加えることによって、半導体トランジスタ構成100の誘電体の破壊電圧未満に維持され得る。ウェル電圧は、ゲート電圧にほぼ等しいものであることができる。たとえば、図2に対して説明されるように、ゲート電圧は、ワード線を介してグラウンドにバイアスをかけられ、ウェル電圧はワード線を介してグラウンドにバイアスをかけられ得る。
第2の特定の実施形態では、半導体トランジスタ構成100は、PFinFETのPMOSトランジスタなどのp型トランジスタを含む。ソース108およびドレイン110は、P+濃度でドーピングされ得、オーバラップ領域108a、110aは、より軽度のP+濃度でドーピングされ得る。ゲート106は、P+ドーピングされたポリ、P型金属ゲート、またはN型金属ゲートであることができる。N型金属ゲートは、自己発生の電界によってより少ない絶縁破壊電圧を生じる可能性がある。図4〜図5に対して説明されるように、この特定の実施形態では、第1および第2の破壊状態124、126は、p型トランジスタにおいてのプログラミング動作に相当する。プログラム電圧が、主ワード線130を介してゲート106に加えられ、ドレイン電圧がアクセストランジスタ204を流れる第1の電流131aを介してソース108(したがってソースオーバラップ領域108a)に加えられ得る。さらにまたはあるいは、主ワード線130は、プログラム電圧をゲート106に加えることができ、ドレイン電圧が、別のアクセストランジスタ244を流れる第2の電流131bを介してドレイン110(したがってドレインオーバラップ領域110a)に加えられ得る。プログラム電圧は、ソース/ドレイン電圧よりも大きく、ゲート106とソースおよびドレインオーバラップ領域108a、110aそれぞれの間で酸化物破壊または絶縁破壊(すなわち第1および第2の破壊124、126)を生じるのに十分大きいものであることができる。図4〜図5に対してさらに説明されるように、この特定の実施形態では、ゲート106とウェル112との間の電圧差が、ウェル線(図示せず)を介してp型トランジスタの本体(すなわちウェル112)にウェル電圧を加えることによって、半導体トランジスタ構成100の誘電体の破壊電圧未満に維持され得る。ウェル電圧とプログラム電圧との間の電圧差は、ゲート106とチャネル領域(すなわちウェル112)との間のゲートの酸化物破壊または絶縁破壊を防止するのに十分小さいものであることができる。
2つの破壊状態124、126を形成することは、ワンタイムプログラマブル(OTP)デバイスに関して、セル当たりに1つの論理状態を有する2つのセルを有するのとは対照的に、セル当たりに2つの論理状態を可能にすることによってダイエリアを縮小することができることを理解されたい。
図2を参照すると、半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な回路200の特定の例示的な実施形態が示される。回路200は、半導体トランジスタ構成202、第1のアクセストランジスタ204、および第2のアクセストランジスタ244を含むツータイムプログラマブル(TTP)デバイス(すなわちn型TTPデバイス)の回路であることができる。半導体トランジスタ構成202は、図1の半導体トランジスタ構成100に対応することができる。半導体トランジスタ構成202は主n型コアトランジスタであることができ、第1のアクセストランジスタ204は第1のn型IOトランジスタであることができ、第2のアクセストランジスタ244は第2のn型IOトランジスタであることができる。コアトランジスタは、IOトランジスタよりも薄いゲート誘電体、およびより低い絶縁破壊電圧を有することができる。n型トランジスタは、NMOSトランジスタ、NFinFET、またはそれらの任意の組合せであることができる。2つの酸化物破壊状態または絶縁破壊状態224、226は、第1のアクセストランジスタ204および第2のアクセストランジスタ244を使用して半導体トランジスタ構成202で確実に誘導され得る。その結果、半導体トランジスタ構成202は、第1および第2のアクセストランジスタ204、244を介して個別に読取り可能な2つのワンタイムプログラマブル(OTP)値まで記憶することができる。
半導体トランジスタ構成202(すなわち主n型トランジスタ)は、主ゲート206、主ソース208、主ドレイン210、および主チャネル領域212を含む。第1のアクセストランジスタ204(すなわち第1のn型トランジスタ)は、第1のゲート214、第1のソース216、第1のドレイン218、および第1のチャネル領域220を含む。第2のアクセストランジスタ244(すなわち第2のn型トランジスタ)は、第2のゲート254、第2のソース256、第2のドレイン258、および第2のチャネル領域260を含む。主n型トランジスタの主ソース208は、第1のn型トランジスタの第1のドレイン218から第1のドレイン電流231aを受け取るように結合され、主n型トランジスタの主ドレイン210は、第2のn型トランジスタの第2のドレイン258から第2のドレイン電流231bを受け取るように結合される。第1のドレイン電流231aは、図1の第1の電流131aに対応することができ、第2のドレイン電流231bは、図1の第2の電流131bに対応することができる。
主ゲート206は、主ワード線230に結合され、主ワード線230の電圧に応答する。たとえば、主n型トランジスタのドレインとソースとの間の導電率は、主ワード線230の電圧が閾値電圧を超えて上昇すると、上昇(すなわちチャネルをターンオン)し得る。第1および第2のゲート214、254が、それぞれ第1および第2のワード線232、240に結合される。主ゲート206が主ワード線230に応答するのと同様に、第1のゲート214は第1のワード線232の電圧に応答し、第2のゲート254は第2のワード線240に応答する。主チャネル領域212、第1のチャネル領域220、および第2のチャネル領域260がウェル線234に結合される。第1のソース216および第2のソース256がビット線236に結合される。
プログラミング動作の間、回路200は、半導体トランジスタ構成202で第1の破壊状態224(すなわち導通路の形成)および/または第2の破壊状態226を選択的に形成する。第1および第2の破壊状態224、226は、それぞれ図1の第1および第2の破壊状態124、126に対応することができる。第1の破壊状態224は、半導体トランジスタ構成202のソースオーバラップ領域と主ゲート206との間のものであることができ、第2の破壊状態226は、半導体トランジスタ構成202のドレインオーバラップ領域と主ゲート206との間のものであることができる。ソースオーバラップ領域は、ゲート酸化物または主ゲート206の誘電体の下に延在する主ソース208の領域と一致する。ソースオーバラップ領域は、(重度にドーピングされたN+濃度を有する領域とは対照的に)軽度にドーピングされたN+濃度を有することができる。ドレインオーバラップ領域は、ゲート酸化物または主ゲート206の誘電体の下に延在する主ドレイン210の領域と一致する。ドレインオーバラップ領域は、(重度にドーピングされたN+濃度を有する領域とは対照的に)軽度にドーピングされたN+濃度を有することができる。「主ソース208」および「ソースオーバラップ領域」は区別なく使用され得、「主ドレイン210」および「ドレインオーバラップ領域」は区別なく使用され得る。ゲート膜は、N+型ポリ、N型金属、またはP型金属ゲートであることができる。ゲート誘電体膜は、酸化物膜または高k誘電体膜であることができる。回路デバイス200は、主チャネル領域212と主ゲート206との間の破壊状態を防止することもできる。
第1の破壊状態224(主チャネル領域212とは対照的に主ソース208での)は、第1のプログラミング動作に相当することができ、主ゲート206とソースオーバラップ領域(すなわち主ソース208)との間の第1の電圧差が主n型トランジスタの破壊電圧を超えるようにすることによって形成され得る。主ゲート206と主ソース208との間の第1の電圧差が主ゲート206にゲート電圧を加え、第1のアクセストランジスタ204を介して(主ドレイン210または主チャネル領域212とは対照的に)主ソース208にプログラム電圧を加えることによって発生され得る。プログラム電圧は、ゲート電圧よりも大きく、主ソース208N+/P-接合破壊電圧よりも小さいが、主ゲート206と主ソース208との間で酸化物破壊を生じるのに十分に大きいものであることができる。たとえば、主ワード線230は、主n型トランジスタの主ゲート206に対してグラウンド(すなわちゼロボルト)にほぼ等しいゲート電圧を加えることができる。システムプログラミング電圧(Vp)は、第1のワード線232を介して第1のアクセストランジスタ204の第1のゲート214に加えられ、ビット線236を介して第1のアクセストランジスタ204の第1のソース216に加えられ得る。ウェル線234は、半導体トランジスタ構成202の本体接触部および第1のアクセストランジスタ204にグラウンド(すなわちゼロボルト)にほぼ等しいウェル電圧を加えることができる。その結果、第1のアクセストランジスタ204のチャネルがターンオンされ、チャネル導電が、第1のゲート214(Vp)と本体バイアス(グラウンド)との間の電圧差による第1のチャネル領域220を介して可能にされる。プログラム電圧(たとえば、システムプログラミング電圧(Vp)から第1のアクセストランジスタ204の閾値電圧(Vt)を引いたもの)が半導体トランジスタ構成202の主ソース208に提供される。
したがって、半導体トランジスタ構成202のチャネルがターンオフされ、ソースオーバラップ領域は、第1の破壊状態224を形成するために選択的にバイアスをかけることが可能である。第1の破壊状態224は、絶縁破壊電圧を超える主ゲート206と主ソース208との間の第1の電圧差に応答して、ソースオーバラップ領域と主ゲート206との間で生じる。したがって、第1のドレイン電流231aはビット線236から第1のアクセストランジスタ204を通り主ソース208に達し、またゲート酸化物または誘電体を横切って半導体トランジスタ構成202の主ゲート206に達するプログラム経路に沿って流れる。
同様に、第2の破壊状態226は、第2のプログラミング動作に相当することができ、主ゲート206とドレインオーバラップ領域との間の第2の電圧差を主n型トランジスタの破壊電圧を超えるようにすることによって形成され得る。主ゲート206と主ドレイン210との間の第2の電圧差を生じることは、ゲート電圧を主ゲート206に加えることも含むことができる。しかし、第2の電圧差を形成する場合、プログラム電圧が第2のアクセストランジスタ244を介して(主ソース208または主チャネル領域とは対照的に)主ドレイン210に加えられ得る。第1のアクセストランジスタ204に対するのと同様に、システムプログラミング電圧(Vp)が第2のワード線240を介して第2のアクセストランジスタ244の第2のゲート254に、およびビット線236を介して第2のアクセストランジスタ244の第2のソース256に加えられ得る。その結果、プログラム電圧が第1のアクセストランジスタ204を介して主ソース208に加えられるのと同様に、プログラム電圧が第2のアクセストランジスタ244を介して主ドレイン210に提供される。したがって、ドレインオーバラップ領域は、第2の破壊状態226を形成するように選択的にバイアスをかけることが可能である。
回路200は、ゲート電圧(すなわちグラウンド電圧)を主ゲート206に加え、ウェル電圧を主チャネル領域212に加えることによって、主チャネル領域212と主ゲート206との間の破壊状態を防止することができる。ゲート電圧は、主チャネル領域212をターンオフしたままにし、主ゲート206と半導体トランジスタ構成202の本体接触部との間の電圧差を絶縁破壊電圧未満に保つためにウェル電圧にほぼ等しいものであることができる。
第1の破壊状態224は、半導体トランジスタ構成202の第1のプログラム可能な状態に相当することができ、第1の論理値を示すことができる。第2の破壊状態226は、半導体トランジスタ構成202の第2のプログラム可能な状態に相当することができ、第2の論理値を示すことができる。特定の実施形態では、第1および第2の論理値は等しいものである(すなわち、第1および第2の論理値はそれぞれ論理「1」または論理「0」に対応することができる)。代替実施形態では、第1および第2の論理値は、異なっている(すなわち第1の論理値が論理「1」に対応し、第2の論理値が論理「0」に対応し、またはその逆のことも成り立つ)ことができる。
第1および/または第2の破壊状態224、226が形成された後、第1の破壊状態224の第1の読出し動作が、読出し電圧をソースオーバラップ領域に加えることによって行われ得、第2の破壊状態226の第2の読出し動作が、読出し電圧をドレインオーバラップ領域に加えることによって行われ得る。たとえば、読出し動作を行うことは、主ワード線230およびウェル線234がグラウンドされながら、ビット線236にシステム読出し電圧(Vread)でバイアスをかけることによって、および第1および第2のワード線232、240にシステム供給電圧(Vdd)でバイアスをかけることによってソースオーバラップ領域に読出し電圧を加えることを含むことができる。システム読出し電圧(Vread)は、プログラムされていないセルの酸化物破壊または誘電体破壊を防止し、プログラムされたセルの絶縁破壊経路を過剰なストレスをかけることを防止するためにシステム供給電圧(Vdd)未満である。読出し方向が、ゲート206に閾値電圧未満の読出し電圧(Vread)を加え、ソース208またはドレイン210を低い電圧(グラウンド)に保つことによって逆にすることができる。
2つの破壊状態224、226(すなわちTTPデバイス)を形成することは、ワンタイムプログラマブル(OTP)デバイスの場合のようにセル当たりに1つの論理状態を有する2つのセルを有するのとは対照的に、セル当たりに2つの論理状態を可能にすることによってダイエリアを縮小することができることを理解されたい。破壊状態224、226は第1および第2のワード線232、240に加えられるシステムプログラミング電圧(Vp)に応じて異なる抵抗値(すなわち異なる論理値)に相当することができるので、回路200は同時にまたは連続的にプログラムされ得、OTPデバイスよりも確実であり得る。たとえば、読出し電圧は、(OTPデバイスの単一の破壊状態とは対照的に)破壊状態224、226の両方に(感知回路によって)加えられ得、感知回路は読出し電圧を破壊状態224、226の両方と比較することができる。読出し電圧を破壊状態224、226の両方と比較することは、一方の破壊状態224、226が欠陥を有する場合に発生され得る感知エラーを減少させることができる。破壊状態224、226が主ゲート206とソース/ドレインオーバラップ領域との間にあるので、より低い読出し電圧が、破壊状態224、226に相当する、記憶された論理値を読み出すために加えられ得ることも理解されたい。たとえば、特定の実施形態では、システム読出し電圧(Vread)は、100ミリボルト(mV)未満であり得る。より低いシステム読出し電圧(Vread)は、主ソース208および/または主ドレイン210に過剰なストレスをかけるのを防止することができ、TTPデバイスの信頼性を向上させ、より大きな読出し電圧と比較して電力消費も低下させ得ることを理解されたい。
図3を参照すると、図2の半導体トランジスタ構成202(すなわち主n型トランジスタ)の特定の例示的な実施形態が示される。図示されるように、半導体トランジスタ構成202は、金属酸化物半導体電界効果トランジスタ(MOSFET)またはフィン電界効果トランジスタ(FinFET)であることができる。
MOSFET実装を参照すると、半導体トランジスタ構成202が主ゲート206、主ソース208、主ドレイン210、および主チャネル領域212(すなわちウェル)を含む。ソースオーバラップ領域208aが図3に示され、図2に対して説明されたソースオーバラップ領域に対応することができる。ドレインオーバラップ領域210aが図3に示され、図2に対して説明されたドレインオーバラップ領域に対応することができる。誘電体307が、主ゲート206を主ソース208、ソースオーバラップ領域208a、主チャネル領域212、主ドレイン210、およびドレインオーバラップ領域210aから分離する。ゲート膜は、N+型ポリ、N型金属、またはP型金属ゲートであることができる。
主チャネル領域212は、主ソース208と主ドレイン210との間のチャネル領域であることができる。たとえば、ゲート電圧が閾値電圧よりも大きい場合に、チャネル(すなわち導電路)が主ソース208を主ドレイン210に接続する主チャネル領域212内に確立され得る。プログラミングおよび読出し動作の間、ゲート電圧を閾値電圧未満に保つことによってチャネル導電率がターンオフされる。主チャネル領域212は、主ソース208(および主ドレイン210)とは反対のドーピング特性を有することができる。たとえば、主ソース208はN+濃度を有し、主チャネル領域212はP-濃度を有する。
半導体トランジスタ構成202は、主ソース208を主ゲート206から分離し、主ドレイン210を主ゲート206から分離するように構成されたスペーサ層309a、309bを含む。スペーサ層309a、309bは、図1のスペーサ層109a、109bに対応することができ、図1のスペーサ層109a、109bと実質的に同様に動作することができる。半導体トランジスタ構成202は、絶縁をもたらし、隣接する複数の半導体デバイス構成要素の間の電流漏れを防止するシャロートレンチアイソレーション領域305a、305bをさらに含む。シャロートレンチアイソレーション領域305a、305bは、図1のシャロートレンチアイソレーション領域105a、105bに対応することができ、シャロートレンチアイソレーション領域105a、105bと実質的に同様に動作することができる。半導体トランジスタ構成202は、基板313をさらに含む。主チャネル領域212およびシャロートレンチアイソレーション領域305a、305bは、基板313内に形成される。基板313は、P-濃度でドーピングされる。あるいは、基板313はN-濃度でドーピングされ得る。基板313は、図1の基板113に対応し、図1の基板113と実質的に同様に機能することができる。
第1の特定の実施形態では、主ゲート206はN型金属またはN+濃度から成ることができる。第1の特定の実施形態のプログラミング動作の間、主ワード線230がゲート電圧を主ゲート206に加えることができ、プログラム電圧はソース接続331aを介して主ソース208に加えられ、第1の破壊状態224を形成することができる。たとえば、第1のドレイン電流231aがソース接続331aを介して主ソース208に加えられ得る。さらにまたはあるいは、主ワード線230はゲート電圧を主ゲート206に加えることができ、プログラム電圧はドレイン接続331bを介して主ドレイン210に加えられ、第2の破壊状態226を形成することができる。たとえば、第2のドレイン電流231bがドレイン接続331bを介して主ドレイン210に加えられ得る。ゲート電圧はほぼゼロボルトであることができ、図2のウェル線234がほぼゼロボルトのウェル電圧を主チャネル領域212に加え、主チャネル領域212をターンオフすることができる。したがって、ゲートとソースとの間の電圧(たとえばプログラム電圧にほぼ等しい)がゲートとウェルとの間の電圧(たとえばゼロボルト)よりも高いので、破壊状態224、226(すなわちプログラム経路)は、主ゲート206から主チャネル領域212へのものとは対照的に、それぞれ主ゲート206から主ソースおよびドレイン208、210からのものである。
第1の特定の実施形態の読出し動作の間、第1の読出し経路(すなわち第1の破壊状態224)が主ゲート206から主ソース208(すなわちソースオーバラップ領域208a)へのものであり、第2の読出し経路(すなわち第2の破壊状態226)が主ゲート206から主ドレイン210(すなわちドレインオーバラップ領域210a)へのものである。ゲート電圧は、ほぼゼロであることができ、読出し電圧は、ソース接続331aを介して主ソース208に加えられ、ドレイン接続331bを介して主ドレイン210に加えられ得る。図2に対して説明されたように、低下されたシステム読出し電圧(Vread)(たとえば100mV)が使用されて、主ソース208および主ドレイン210に過剰なストレスをかけるのを回避し、信頼性を向上させることができる。読出し方向が、ゲート206に閾値電圧未満の読出し電圧(Vread)を加え、ソース208またはドレイン210を低い電圧(グラウンド)に保つことによって逆にすることができる。
第2の特定の実施形態では、主ゲート206はP型金属から成ることができる。第2の特定の実施形態のプログラミング動作は、第1の特定の実施形態のプログラミング動作と同様に機能し得る。第2の特定の実施形態の読出し動作は、第1の特定の実施形態の読出し動作と同様に機能し得る。
FinFETの実装を参照すると、(MOSFET実装の)主ソース208および主ドレイン210がシリコンウェル312の表面から突出するフィン208、210として(すなわちソースとドレインとの間のチャネルとして)実装され得る。シリコンウェル312はN-濃度から成ることができる。シリコンウェル312は、図2の主チャネル領域212に対応し得る。誘電体307がフィン208、210の周りに配置され得、主ゲート206が誘電体307の周りに配置され得る。酸化物層311がシリコンウェル312上に配置されて、主ゲート206および誘電体307をシリコンウェル312から分離することができる。第1の破壊状態224および第2の破壊状態226が、MOSFET実装に対して説明されたのと同様に形成され得る。
図3に示される半導体トランジスタ構成202の実装は、図2の回路200で実装され得る。図3のMOSFET実装に対して説明された半導体トランジスタ構成202の第1の特定の実施形態では、第1および第2のアクセストランジスタ204、244の第1および第2のゲート214、254にそれぞれ加えられるシステムプログラミング電圧(Vp)は、MOSFETまたはFinFETの実装に対して説明された半導体トランジスタ構成202の第1の特定の実施形態でのシステムプログラミング電圧(Vp)よりも低いことができることを理解されたい。たとえば、第2の特定の実施形態での主ゲート206のP型金属組成、および主ソースおよびドレイン208、210のN+濃度のため、第1の実施形態と比較してより低いシステムプログラミング電圧(Vp)が必要とされ得る。プログラミング電圧(Vp)を低下させることで、電力消費を低下させることができる。
図4を参照すると、半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように動作可能な回路400の特定の例示的な実施形態が示される。回路400は、半導体トランジスタ構成402、第1のアクセストランジスタ404、および第2のアクセストランジスタ444を含む、ツータイムプログラマブル(TTP)デバイス(すなわちp型TTPデバイス)の回路であることができる。半導体トランジスタ構成402は、図1の半導体トランジスタ構成100に対応することができる。半導体トランジスタ構成402は主p型コアトランジスタであることができ、第1のアクセストランジスタ404は第1のp型IOトランジスタであることができ、第2のアクセストランジスタ444は第2のp型IOトランジスタであることができる。コアトランジスタは、IOトランジスタよりも薄いゲート誘電体、およびより低い絶縁破壊電圧を有することができる。p型トランジスタは、PMOSトランジスタ、PFinFET、またはそれらの任意の組合せであることができる。2つの酸化物破壊状態424、426は、第1のアクセストランジスタ404および第2のアクセストランジスタ444を使用して半導体トランジスタ構成402で確実に誘導され得る。その結果、半導体トランジスタ構成402は、第1および第2のアクセストランジスタ404、444を介して個別に読取り可能な2つのワンタイムプログラマブル(OTP)値まで記憶することができる。
半導体トランジスタ構成402(すなわち主p型トランジスタ)は、主ゲート406、主ソース408、主ドレイン410、および主チャネル領域412を含む。第1のアクセストランジスタ404(すなわち第1のp型トランジスタ)は、第1のゲート414、第1のソース416、第1のドレイン418、および第1のチャネル領域420を含む。第2のアクセストランジスタ444(すなわち第2のp型トランジスタ)は、第2のゲート454、第2のソース456、第2のドレイン458、および第2のチャネル領域460を含む。主p型トランジスタの主ソース408は、第1のp型トランジスタの第1のドレイン418に第1のドレイン電流431aを提供するように第1のp型トランジスタの第1のドレイン418に結合され、主p型トランジスタの主ドレイン410は、第2のp型トランジスタの第2のドレイン458に第2のドレイン電流431bを提供するように第2のp型トランジスタの第2のドレイン458に結合される。第1のドレイン電流431aは、図1の第1の電流131aに相当することができ、第2のドレイン電流431bは、図1の第2の電流131bに対応することができる。
主ゲート406は、主ワード線430に結合され、主ワード線430の電圧に応答する。たとえば、主p型トランジスタのドレインとソースとの間の導電率は、主ワード線430の電圧が閾値電圧未満に下降すると、上昇し得る。プログラミングおよび読出し動作の間、正電圧を主ゲート406に加えることによって、半導体トランジスタ構成202のチャネル導電率がターンオフされる。第1および第2のゲート414、454が、それぞれ第1および第2のワード線432、440に結合される。主ゲート406が主ワード線430に応答するのと同様に、第1のゲート414は第1のワード線432の電圧に応答し、第2のゲート454は第2のワード線440に応答する。主チャネル領域412、第1のチャネル領域420、および第2のチャネル領域460がウェル線434に結合される。第1のソース416および第2のソース456がビット線436に結合される。
プログラミング動作の間、回路400は、半導体トランジスタ構成402で第1の破壊状態424(すなわち導通路の形成)および/または第2の破壊状態426を選択的に形成する。第1および第2の破壊状態424、426は、それぞれ図1の第1および第2の破壊状態124、126に相当することができる。第1の破壊状態424は、半導体トランジスタ構成402のソースオーバラップ領域と主ゲート406との間のものであることができ、第2の破壊状態426は、半導体トランジスタ構成402のドレインオーバラップ領域と主ゲート406との間のものであることができる。ソースオーバラップ領域は、ゲート酸化物または主ゲート406の誘電体の下に延在する主ソース408の領域と一致する。ソースオーバラップ領域は、(重度にドーピングされたP+濃度を有する領域とは対照的に)軽度にドーピングされたP+濃度を有することができる。ドレインオーバラップ領域は、ゲート酸化物または主ゲート406の誘電体の下に延在する主ドレイン410の領域と一致する。ドレインオーバラップ領域は、(重度にドーピングされたP+濃度を有する領域とは対照的に)軽度にドーピングされたP+濃度を有することができる。「主ソース408」および「ソースオーバラップ領域」は区別なく使用され得、「主ドレイン410」および「ドレインオーバラップ領域」は区別なく使用され得る。回路400は、主チャネル領域412と主ゲート406との間の破壊状態を防止することもできる。
第1の破壊状態424(主チャネル領域412とは対照的に主ソース408での)は、第1のプログラミング動作に相当することができ、主ゲート406とソースオーバラップ領域(すなわち主ソース408)との間の第1の電圧差が主p型トランジスタの破壊電圧を超えるようにすることによって形成され得る。主ゲート406と主ソース408との間の第1の電圧差が主ゲート406にシステムプログラミング電圧(Vp)を加え、第1のアクセストランジスタ404を介して(主ドレイン410または主チャネル領域412とは対照的に)主ソース408にドレイン電圧(たとえば閾値電圧(Vt))を加えることによって発生され得る。たとえば、グラウンド電圧(すなわちゼロボルト)は、第1のアクセストランジスタ404の導電を可能にするためにビット線436および第1のワード線432に加えられる。システムプログラミング電圧(Vp)は、主ワード線430によって主ゲート406に提供され得、ドレイン電圧(たとえば、第1のアクセストランジスタ404のほぼ閾値電圧(Vt))は、第1のアクセストランジスタ404を介して主ソース408に提供され得る。ウェル線434は、半導体トランジスタ構成402の本体接触部にシステム供給電圧(Vdd)を提供して、主チャネル領域412にバイアスをかけ、主ソース408付近に第1の破壊状態424を生じることができる。したがって、ソースオーバラップ領域(すなわち主ソース408)は、第1の破壊状態424を形成するために選択的にバイアスをかけることが可能である。第1の破壊状態424は、破壊電圧を超える主ゲート406と主ソース408との間の第1の電圧差に応答して、ソースオーバラップ領域と主ゲート406との間で生じる。したがって、電流は、主ゲート406から半導体トランジスタ構成402のゲート酸化物を横切って、主ソース408および第1のアクセストランジスタ404を通ってビット線436に達するプログラム経路に沿って流れる。
同様に、第2の破壊状態426は、第2のプログラミング動作に相当することができ、主ゲート406とドレインオーバラップ領域との間の第2の電圧差を主p型トランジスタの破壊電圧を超えるようにすることによって形成され得る。主ゲート406と主ドレイン410との間の第2の電圧差を生じることは、システムプログラミング電圧(Vp)を主ゲート406に加えることも含むことができる。しかし、第2の電圧差を形成する場合、ドレイン電圧が第2のアクセストランジスタ444を介して(主ソース408または主チャネル領域とは対照的に)主ドレイン410に加えられ得る。第1のアクセストランジスタ404に対するのと同様に、グラウンド電圧が第2のワード線440を介して第2のアクセストランジスタ444の第2のゲート454に、およびビット線436を介して第2のアクセストランジスタ444の第2のソース456に加えられ得る。その結果、ドレイン電圧が第1のアクセストランジスタ404を介して主ソース408に加えられるのと同様に、ドレイン電圧が第2のアクセストランジスタ444を介して主ドレイン410に提供される。したがって、ドレインオーバラップ領域は、第2の破壊状態426を形成するように選択的にバイアスをかけることが可能である。
回路400は、システムプログラミング電圧(Vp)を主ゲート406に加え、システム供給電圧(Vdd)(すなわちウェル電圧)を主チャネル領域412に加えることによって、主チャネル領域412と主ゲート406との間の破壊状態を防止することができる。半導体トランジスタ構成402のチャネル導電率が、プログラミングおよび読出し動作の間オフにされ得る。システムプログラミング電圧(Vp)とシステム供給電圧(Vdd)との間の電圧差は、半導体トランジスタ構成402の破壊電圧未満であることができ、したがって主チャネル領域412と主ゲート406との間の破壊状態を防止する。
第1の破壊状態424は、半導体トランジスタ構成402の第1のプログラム可能な状態に相当することができ、第1の論理値を示すことができる。第2の破壊状態426は、半導体トランジスタ構成402の第2のプログラム可能な状態に相当することができ、第2の論理値を示すことができる。特定の実施形態では、第1および第2の論理値が等しくなっている(すなわち、第1および第2の論理値がそれぞれ論理「1」または論理「0」に対応する)ことができる。代替実施形態では、第1および第2の論理値が異なっている(すなわち、第1の論理値が論理「1」に対応することができ、第2の論理値が論理「0」に対応し、またはその逆のことも成り立つ)ことができる。
第1および/または第2の破壊状態424、426が形成された後、第1の破壊状態424の第1の読出し動作が、システム読出し電圧(Vread)で主ワード線にバイアスをかける(すなわち、システム読出し電圧(Vread)を主ゲート406に加える)ことによって行われ得る。第1の読出し経路は、主ゲート406から半導体トランジスタ構成202の主ソース408へのものであり、第1の破壊状態424によって形成された記憶された論理値を読み出すことができる。第2の読出し経路は、主ゲート406から主ドレイン410へのものであり、第2の破壊状態426によって形成された記憶された論理値を読み出すことができる。システム読出し電圧(Vread)はシステムプログラミング電圧(Vp)および供給電圧(Vdd)未満であり、プログラムされていないセルの酸化物破壊およびプログラムされたセルに過剰なストレスをかけるのを防止する。
2つの破壊状態424、426(すなわちTTPデバイス)を形成することは、ワンタイムプログラマブル(OTP)デバイスの場合のようにセル当たりに1つの論理状態を有する2つのセルを有するのとは対照的に、セル当たりに2つの論理状態を可能にすることによってダイエリアを縮小することができることを理解されたい。破壊状態424、426は第1および第2のワード線432、440を介してゲート406に加えられるシステムプログラミング電圧(Vp)に応じて異なる抵抗値(すなわち異なる論理値)に相当することができるので、回路400は同時にまたは連続的にプログラムされ得、OTPデバイスよりも確実であり得る。たとえば、読出し電圧は、(OTPデバイスの単一の破壊状態とは対照的に)破壊状態424、426の両方に(感知回路によって)加えられ得、感知回路は読出し電圧を破壊状態424、426の両方と比較することができる。読出し電圧を破壊状態424、426の両方と比較することは、一方の破壊状態424、426が欠陥を有する場合に発生され得る感知エラーを減少させることができる。破壊状態424、426が主ゲート406とソース/ドレインオーバラップ領域との間にあるので、より低い読出し電圧が、破壊状態424、426に相当する、記憶された論理値を読み出すために加えられ得ることも理解されたい。たとえば、特定の実施形態では、システム読出し電圧(Vread)は、100ミリボルト(mV)未満であり得る。より低いシステム読出し電圧(Vread)は、主ソース408および/または主ドレイン410に過剰なストレスをかけるのを防止することができ、より大きな読出し電圧と比較して電力消費も低下させ、TTPデバイスの信頼性を向上させ得ることを理解されたい。読出し方向が、ソース408またはドレイン410にウェル電圧未満の読出し電圧(Vread)を加え、ゲート406を低い電圧(すなわちグラウンド)に保つことによって逆にすることができる。
図5を参照すると、図4の半導体トランジスタ構成402(すなわち主p型トランジスタ)の特定の例示的な実施形態が示される。図示されるように、半導体トランジスタ構成402は、金属酸化物半導体電界効果トランジスタ(MOSFET)またはフィン電界効果トランジスタ(FinFET)であることができる。
MOSFET実装を参照すると、半導体トランジスタ構成402が主ゲート406、主ソース408、主ドレイン410、および主チャネル領域412(すなわちウェル)を含む。ソースオーバラップ領域408aが図5に示され、図4に対して説明されたソースオーバラップ領域に対応することができる。ドレインオーバラップ領域410aが図5に示され、図4に対して説明されたドレインオーバラップ領域に対応することができる。誘電体507が、主ゲート406を主ソース408、ソースオーバラップ領域408a、主チャネル領域412、主ドレイン410、およびドレインオーバラップ領域410aから分離する。
主チャネル領域412は、主ソース408と主ドレイン410との間のチャネル領域であることができる。たとえば、ゲートとソースとの間の電圧(Vgs)が閾値電圧未満の場合に、チャネル(すなわち導電路)が主ソース408を主ドレイン410に接続する主チャネル領域412内に確立され得る。プログラミングおよび読出し動作の間、ゲートとソースとの間の電圧(Vgs)を閾値電圧未満に保つことによってチャネル導電率が「オフ」状態に維持され得る。主チャネル領域412は、主ソース408(および主ドレイン410)とは反対のドーピング特性を有することができる。たとえば、主ソース408はP+濃度を有し、主チャネル領域412はN-濃度を有する。
半導体トランジスタ構成402は、主ソース408を主ゲート406から分離し、主ドレイン410を主ゲート406から分離するように構成されたスペーサ層509a、509bを含む。スペーサ層509a、509bは、図1のスペーサ層109a、109bに対応することができ、図1のスペーサ層109a、109bと実質的に同様に動作することができる。半導体トランジスタ構成402は、絶縁をもたらし、隣接する複数の半導体デバイス構成要素の間の電流漏れを防止するシャロートレンチアイソレーション領域505a、505bをさらに含む。シャロートレンチアイソレーション領域505a、505bは、図1のシャロートレンチアイソレーション領域105a、105bに対応することができ、シャロートレンチアイソレーション領域105a、105bと実質的に同様に動作することができる。半導体トランジスタ構成402は、基板513をさらに含む。主チャネル領域412およびシャロートレンチアイソレーション領域505a、505bは、基板513内に形成される。基板513は、P-濃度でドーピングされる。基板513は、図1の基板113に対応し、図1の基板113と実質的に同様に機能することができる。
第1の特定の実施形態では、主ゲート406はP型金属またはP+濃度から成ることができる。第1の特定の実施形態のプログラミング動作の間、主ワード線430がシステムプログラミング電圧(Vp)を主ゲート406に加えることができ、(第1のアクセストランジスタ404の)ソース電圧はソース接続531aを介して主ソース408に加えられ、第1の破壊状態424を形成することができる。たとえば、第1のソース電流431aがソース接続531aを介して主ソース408に加えられ得る。さらにまたはあるいは、主ワード線430はシステムプログラミング電圧(Vp)を主ゲート406に加えることができ、(第2のアクセストランジスタ444の)ドレイン電圧はドレイン接続531bを介して主ドレイン410に加えられ、第2の破壊状態426を形成することができる。たとえば、第2のドレイン電流431bがドレイン接続531bを介して主ドレイン410に加えられ得る。図4のウェル線434は、破壊状態が主チャネル領域412で発生するのを防止するように、ウェル電圧(すなわちシステム供給電圧(Vdd))を主チャネル領域412に加えることができる。したがって、ゲートとソースとの間の電圧がゲートとウェルとの間の電圧よりも高いので、破壊状態424、426(すなわちプログラム経路)は、主ゲート406から主チャネル領域412へのものとは対照的に、それぞれ主ゲート406から主ソースおよびドレイン408、410からのものである。
第1の特定の実施形態の読出し動作の間、第1の読出し経路(すなわち第1の破壊状態424)が主ゲート406から主ソース408(すなわちソースオーバラップ領域408a)へのものであり、第2の読出し経路(すなわち第2の破壊状態426)が主ゲート406から主ドレイン410(すなわちドレインオーバラップ領域410a)へのものである。読出し動作の間、システム読出し電圧(Vread)が主ワード線430を介して主ゲート406に加えられ得る。図4に対して説明されたように、低下されたシステム読出し電圧(Vread)(たとえば100mV以下)が使用されて、主ソース408および主ドレイン410に過剰なストレスをかけるのを回避し、信頼性を向上させることができる。
第2の特定の実施形態では、主ゲート406はN型金属から成ることができる。第2の特定の実施形態のプログラミング動作は、第1の特定の実施形態のプログラミング動作と同様に機能し得る。第2の特定の実施形態の読出し動作は、第1の特定の実施形態の読出し動作と同様に機能し得る。
FinFETの実装を参照すると、(MOSFET実装の)主ソース408および主ドレイン410がシリコンウェル512の表面から突出するフィン408、410として(すなわちソースとドレインとの間の領域として)実装され得る。シリコンウェル512はP-濃度から成ることができる。あるいは、シリコンウェル512はN-濃度から成ることができる。シリコンウェル512は、図4の主チャネル領域412に対応し得る。誘電体507がフィン408、410の周りに配置され得、主ゲート406が誘電体507の周りに配置され得る。酸化物層511がシリコンウェル512上に配置されて、主ゲート406および誘電体507をシリコンウェル512から分離することができる。第1の破壊状態424および第2の破壊状態426が、MOSFET実装に対して説明されたのと同様に形成され得る。
図5に示される半導体トランジスタ構成402の実装は、図4の回路400で実装され得る。図5のMOSFETまたはFinFET実装に対して説明された半導体トランジスタ構成402の第1の特定の実施形態では、主ゲート406に加えられるシステムプログラミング電圧(Vp)は、MOSFETまたはFinFETの実装に対して説明された半導体トランジスタ構成402の第2の特定の実施形態でのシステムプログラミング電圧(Vp)よりも低いことができることを理解されたい。たとえば、第2の特定の実施形態での主ゲート406のN型金属組成、および主ソースおよびドレイン408、410のP+濃度のため、第1の実施形態と比較してより低いシステムプログラミング電圧(Vp)が必要とされ得る。プログラミング電圧(Vp)を低下させることで、電力消費を低下させることができる。
図6を参照すると、半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するための方法600の特定の実施形態の流れ図が示される。例示の実施形態では、方法600は図1の半導体トランジスタ構成100、図2の回路200、図3の半導体トランジスタ構成202、図4の回路400、または図5の半導体トランジスタ構成402を使用して行われ得る。
方法は、602で半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するステップを含む。たとえば、図1の第1の特定の実施形態では、ゲート電圧が主ワード線130を介してゲート106に加えられ得、プログラム電圧が図2の第1のアクセストランジスタ404などの第1のアクセストランジスタを流れる第1の電流131aを介してソース108(したがってソースオーバラップ領域108a)に加えられ得る。さらにまたはあるいは、主ワード線130は、ゲート電圧をゲート106に加えることができ、プログラム電圧が、図2の第2のアクセストランジスタ444などの第2のアクセストランジスタを流れる第2の電流131bを介してドレイン110(したがってドレインオーバラップ領域110a)に加えられ得る。プログラム電圧は、ゲート電圧よりも大きく、ゲート106とソースオーバラップ領域108aとの間で第1の破壊状態124を生じ、ゲート106とドレインオーバラップ領域110aとの間で第2の破壊状態126を生じるのに十分大きいものであることができる。
別の例として、図1の第2の実施形態では、プログラム電圧が、主ワード線130を介してゲート106に加えられ得、ドレイン電圧が、図4の第1のアクセストランジスタ404などの第1のアクセストランジスタを流れる第1の電流131aを介してソース108(したがってソースオーバラップ領域108a)に加えられ得る。さらにまたはあるいは、主ワード線130は、プログラム電圧をゲート106に加えることができ、ドレイン電圧が、図4の第2のアクセストランジスタ444などの第2のアクセストランジスタを流れる第2の電流131bを介してドレイン110(したがってドレインオーバラップ領域110a)に加えられ得る。プログラム電圧は、ドレイン電圧よりも大きく、ゲート106とソースおよびドレインオーバラップ領域108a、110aそれぞれの間で酸化物破壊または絶縁破壊(すなわち第1および第2の破壊状態124、126)を生じるのに十分大きいものであることができる。
604で、半導体トランジスタ構成の本体接触部は、半導体トランジスタ構成のチャネル領域とゲートとの間の破壊状態を防止するようにバイアスをかけられ得る。たとえば、図2では、ウェル線234が半導体トランジスタ構成202の本体接触部(すなわち図3のウェル)をほぼグラウンドにバイアスをかけて、主チャネル領域212と主ゲート206との間の破壊状態を防止することができる。別の例として、図4では、ウェル線434が半導体トランジスタ構成402の本体接触部(図5のウェル)をほぼシステム供給電圧(Vdd)にバイアスをかけて、主チャネル領域412と主ゲート406との間の破壊状態を防止することができる。
606で、第1の読出し動作は、第1の破壊状態が形成された後、半導体トランジスタ構成において行われ得る。たとえば、図2において、主ワード線230およびウェル線234がグラウンド接続されながら、システム読出し電圧(Vread)でビット線236にバイアスをかけ、システム供給電圧(Vdd)で第1のワード線232にバイアスをかけることによってソースオーバラップ領域に読出し電圧を加えることによって、第1の読出し動作が行われ得る。別の例として、図4では、第1の読出し動作は、システム読出し電圧(Vread)で主ワード線にバイアスをかけることによって(すなわち、システム読出し電圧(Vread)を主ゲート206に加えることによって)行われ得る。
608で、第2の読出し動作は、第2の破壊状態が形成された後、半導体トランジスタ構成において行われ得る。たとえば、図2では、主ワード線230およびウェル線234がグラウンド接続されながら、システム読出し電圧(Vread)でビット線236にバイアスをかけ、システム供給電圧(Vdd)で第2のワード線240にバイアスをかけることによってドレインオーバラップ領域に読出し電圧を加えることによって、第2の読出し動作が行われ得る。別の例では、図4では、第1の読出し動作は、システム読出し電圧(Vread)で主ワード線にバイアスをかけることによって(すなわち、システム読出し電圧(Vread)を主ゲート206に加えることによって)行われ得る。
図6の方法600は、2つの破壊状態424、426(すなわちTTPデバイス)を形成することができ、それによって、ワンタイムプログラマブル(OTP)デバイスの場合のようにセル当たりに1つの論理状態を有する2つのセルを有するのとは対照的に、セル当たりに2つの論理状態を可能にすることによってダイエリアを縮小することができることであることを理解されたい。
図7を参照すると、半導体トランジスタ構成で破壊状態を形成するように動作可能な構成要素を含むワイヤレスデバイス700のブロック図が示される。ワイヤレスデバイス700はメモリ732に結合されたデジタルシグナルプロセッサ(DSP)などのプロセッサ710を含む。
図7はプロセッサ710およびディスプレイ728に結合されたディスプレイコントローラ726も示す。コーダ/デコーダ(CODEC)734もプロセッサ710に結合され得る。スピーカ736およびマイクロフォン738がCODEC 734に結合され得る。図7は、ワイヤレスコントローラ740がプロセッサ710に結合され、ワイヤレスコントローラ740とアンテナ742との間に配置された無線周波数(RF)インターフェース790を介してアンテナ742に結合され得ることも示す。ツータイムプログラマブル(TTP)デバイス702もプロセッサ710に結合され得る。TTPデバイス702は、図2の回路200または図4の回路400に対応し得る。特定の実施形態では、TTPデバイス702は図1の半導体トランジスタ構成100を含む。半導体トランジスタ構成100は、図2〜図3の半導体トランジスタ構成202、または図4〜図5の半導体トランジスタ構成402に対応し得る。
メモリ732は、実行可能命令756を含む有形の非一時的なプロセッサ読取り可能記憶媒体であることができる。命令756は、半導体トランジスタ構成での第1の破壊状態および第2の破壊状態を選択的に形成するように、プロセッサ710などのプロセッサによって実行され得る。第1の破壊状態は、半導体構成のソースオーバラップ領域と半導体構成のゲートとの間のものであることができ、第2の破壊状態は半導体トランジスタ構成のドレインオーバラップ領域とゲートとの間のものであることができる。たとえば、プロセッサ710は、図1の第1の特定の実施形態に従ってゲート電圧で主ワード線130へのバイアスを制御することができる。プロセッサ710は、図2の回路200に従って、ビット線236ならびに第1および第2のワード線232、240へのバイアスを制御して、第1および第2の電流131a、131bをそれぞれソース108およびドレイン110に提供することもできる。別の例では、プロセッサ710は、図1の第2の特定の実施形態に従ってシステムプログラミング電圧(Vp)で主ワード線130へのバイアスを制御することができる。プロセッサ710は、図4の回路400に従って、ビット線436ならびに第1および第2のワード線432、440へのバイアスを制御して、第1および第2の電流131a、131bをそれぞれソース108およびドレイン110に提供することもできる。命令756は、プロセッサ710に結合された別のプロセッサ(図示せず)によっても実行可能であることができる。
特定の実施形態では、プロセッサ710、ディスプレイコントローラ726、メモリ732、CODEC 734、およびワイヤレスコントローラ740が、システムインパッケージデバイス、またはシステムオンチップデバイス722に含まれる。特定の実施形態では、入力デバイス730および電源744がシステムオンチップデバイス722に結合される。さらに、特定の実施形態では、図7に示されるように、ディスプレイ728、入力デバイス730、スピーカ736、マイクロフォン738、アンテナ742、および電源744がシステムオンチップデバイス722の外部にある。しかし、ディスプレイ728、入力デバイス730、スピーカ736、マイクロフォン738、アンテナ742、および電源744の各々が、インターフェースまたはコントローラなどのシステムオンチップデバイス722の構成要素に結合され得る。
説明された実施形態に関連して、装置が半導体トランジスタ構成のソースオーバラップ領域と半導体トランジスタ構成のゲートとの間の第1の破壊状態を形成するための手段を含む。たとえば、第1の破壊状態を形成するための手段は、図1の第1のワード線130、図2〜図3の第1のワード線230、図4〜図5の第1のワード線430、図2のアクセストランジスタ204、図2のビット線236、図2の第2のワード線232、図2のウェル線234、図4のアクセストランジスタ404、図4のビット線436、図4の第2のワード線432、図4のウェル線434、図7の命令756を実行するようにプログラムされたプロセッサ710、または第1の破壊状態を形成するための1つまたは複数のその他のデバイス、回路、モジュール、もしくは命令、またはその任意の組合せを含むことができる。
装置は、半導体トランジスタ構成のドレインオーバラップ領域とゲートとの間の第2の破壊状態を形成するための手段も含むことができる。たとえば、第2の破壊状態を形成するための手段は、図1の第1のワード線130、図2〜図3の第1のワード線230、図4〜図5の第1のワード線430、図2のアクセストランジスタ204、図2のビット線236、図2の第2のワード線232、図2のウェル線234、図4のアクセストランジスタ404、図4のビット線436、図4の第2のワード線432、図4のウェル線434、図7の命令756を実行するようにプログラムされたプロセッサ710、第2の破壊状態を形成するための1つまたは複数のその他のデバイス、回路、モジュール、もしくは命令、またはその任意の組合せを含むことができる。
前述の開示されたデバイスおよび機能がコンピュータ読取り可能媒体に記憶されたコンピュータファイル(たとえばRTL、GDSII、GERBERなど)に設計され、構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいたデバイスを製造する製造者に提供され得る。その結果得られる製品には、半導体ウェハがあり、半導体ウェハは半導体ダイに切断され、半導体チップにパッケージングされ得る。次いでチップは上記に説明されたデバイスで利用される。図8は、電子デバイス製造工程800の特定の例示的な実施形態を示す。
物理デバイス情報802が、リサーチコンピュータ806などの製造工程800で受け取られる。物理デバイス情報802は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含むデバイスなどの半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含むことができる。たとえば、物理デバイス情報802は、物理パラメータ、材料特性、およびリサーチコンピュータ806に結合されたユーザインターフェース804を介して入力された構成情報を含むことができる。リサーチコンピュータ806は、メモリ810などのコンピュータ読取り可能媒体に結合された1つまたは複数のプロセッシングコアなどのプロセッサ808を含む。メモリ810は、プロセッサ808にファイル形式に従い、ライブラリファイル812を生成するための物理デバイス情報802を変換させるように実行可能なコンピュータ読取り可能命令を記憶することができる。
特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル812は、電子設計自動化(EDA)ツール820に使用するために提供される、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含む半導体デバイスのライブラリを含むことができる。
ライブラリファイル812は、メモリ818に結合された1つまたは複数のプロセッシングコアなどのプロセッサ816を含む設計コンピュータ814でEDAツール820に関連して使用され得る。EDAツール820は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せ、またはライブラリファイル812のそれらの任意の組合せを含むデバイスを設計コンピュータ814のユーザが設計することを可能にするためにメモリ818にプロセッサ実行可能命令として記憶され得る。たとえば、設計コンピュータ814のユーザは、設計コンピュータ814に結合されたユーザインターフェース824を介して回路設計情報822を入力することができる。
回路設計情報822は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含む半導体デバイスの少なくとも1つの物理的性質を表す設計情報を含むことができる。例として、回路設計特性は、回路設計での特定の回路の識別およびその他の要素との関係、配置情報、最小加工寸法(feature size)情報、相互接続情報、または半導体デバイスの物理的性質を表すその他の情報を含むことができる。
設計コンピュータ814は、ファイル形式に従うために、回路設計情報822を含む設計情報を変換するように構成され得る。例として、ファイル形式は、平面幾何形状を表すデータベースバイナリファイル形式、テキストラベル、およびグラフィックデータシステム(GDSII)ファイル形式などの階層形式での回路レイアウトについてのその他の情報を含むことができる。設計コンピュータ814は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せ、ならびにSOC内の追加の電子回路および構成要素を含むデバイスを記述する情報を含むGDSIIファイル826などの変換された設計情報を含むデータファイルを生成するように構成され得る。
GDSIIファイル826は、GDSIIファイル826での変換された情報に従って、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含む半導体デバイスを製造するために製造工程828で受け取られ得る。たとえば、デバイス製造工程は、マスク製造装置830にGDSIIファイル826を提供して、代表的マスク832として示されるフォトリソグラフィ処理に使用されるマスクなどの1つまたは複数のマスクを形成するステップを含むことができる。マスク832は、試験され、代表的ダイ836などのダイに分離され得る1つまたは複数のウェハ834を生成するための製造工程の間に使用され得る。ダイ836は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含む回路を含む。
ダイ836は、パッケージング工程838に提供され、その工程でダイ836が代表的パッケージ840に組み込まれ得る。たとえば、パッケージ840は、単一のダイ836またはシステムインパッケージ(SiP)構成などの複数のダイを含むことができる。パッケージ840は、電子機器技術評議会(JEDEC)規格などの1つまたは複数の規格または仕様に適合するように構成され得る。
パッケージ840に関する情報が、コンピュータ846に記憶された構成要素ライブラリを介するなど、様々な製品設計者に分配され得る。コンピュータ846は、メモリ850に結合された1つまたは複数のプロセッシングコアなどのプロセッサ848を含むことができる。プリント回路基板(PCB)ツールが、メモリ850でプロセッサ実行可能命令として記憶され、ユーザインターフェース844を介してコンピュータ846のユーザから受け取られたPCB設計情報842を処理することができる。PCB設計情報842は、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含むデバイスを含むパッケージ840に対応する、回路基板上のパッケージされた半導体デバイスの物理的配置情報を含むことができる。
コンピュータ846は、回路基板上のパッケージされた半導体デバイスの物理的な配置情報、ならびにトレースおよびビアなどの電子接続のレイアウトを含むデータを有するGERBERファイル852などのデータファイルを生成するためのPCB設計情報842を変換するように構成され得、パッケージされた半導体デバイスは、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含むパッケージ840に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルがGERBER形式以外の形式を有することができる。
GERBERファイル852は、基板組立て工程854で受け取られ、GERBERファイル852内に記憶された設計情報に従って製造された代表的PCB 856などのPCBを形成するために使用され得る。たとえば、GERBERファイル852は、1つまたは複数の装置にアップロードされ、PCB生産工程の様々なステップを行うことができる。PCB 856は、パッケージ840を含む電子部品が実装され、代表的プリント回路アセンブリ(PCA)858を形成することができる。
PCA 858は、製品製造工程860で受け取られ、第1の代表的電子デバイス862および第2の代表的電子デバイス864などの1つまたは複数の電子デバイスに組み込まれ得る。例示的な非限定的な例として、第1の代表的電子デバイス862、第2の代表的電子デバイス864、または両方が、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット(fixed location data unit)、およびコンピュータの群から選択され得、その中に、図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せが組み込まれる。別の例示的な非限定的な例として、1つまたは複数の電子デバイス862および864は、モバイル電話、ハンドヘルドパーソナル通信システム(PCS)ユニットなどの遠隔装置、または携帯情報端末、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイスなどのポータブルデータ装置、またはメータ読取り装置などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶し、または受け取る任意のその他のデバイス、あるいはそれらの任意の組合せであることができる。本開示の教示による遠隔装置に加えて、本開示の実施形態はメモリおよびオンチップ回路を含む能動的な集積回路を含む任意のデバイスに適切に利用され得る。
図1の半導体トランジスタ構成100、図1の半導体トランジスタ構成100の構成要素、図2の回路200、図2の回路200の構成要素、図3の半導体トランジスタ構成202、図3の半導体トランジスタ構成202の構成要素、図4の回路400、図4の回路400の構成要素、図5の半導体トランジスタ構成402、図5の半導体トランジスタ構成402の構成要素、またはそれらの任意の組合せを含むデバイスが例示の工程800に説明された電子デバイスに製造され、処理され、組み込まれ得る。図1〜図7に対して開示された実施形態の1つまたは複数の態様が、ライブラリファイル812、GDSIIファイル826、およびGERBERファイル852の中などの様々な処理段階に含まれ、リサーチコンピュータ806のメモリ810、設計コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立て工程854においてなどの様々な段階で使用される1つまたは複数のその他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶され、また、マスク832、ダイ836、パッケージ840、PCA 858、プロトタイプの回路またはデバイス(図示せず)などのその他の製品、またはそれらの任意の組合せなどの1つまたは複数のその他の物理的な実施形態に組み込まれ得る。物理的なデバイス設計から最終製品への生産の様々な代表的段階が示されるが、その他の実施形態では、より少ない段階が使用され得、または追加の段階が含まれ得る。同様に、工程800は、工程800の様々な段階を行う単一のエンティティまたは1つまたは複数のエンティティによって行われ得る。
当業者は、本明細書に開示された実施形態に関連して説明された様々な例示の論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはその両方の組合せとして実装され得ることをさらに理解するであろう。様々な例示の構成要素、ブロック、構成、モジュール、回路、およびステップが全体的にその機能の点で上記に説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかどうかは、特定の用途およびシステム全体に課せられた設計上の制約に依存する。当業者は、特定の用途ごとに様々な方法で説明された機能を実装することができるが、そのような実装の決定は、本発明の開示の範囲から逸脱を生じているとして解釈されるべきではない。
本明細書に開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはそれらの2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能なプログラマブル読取り専用メモリ(EPROM)、電気的に消去可能なプログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または任意のその他の形態の当分野で公知の非一時的記憶媒体に存在することができる。例としての記憶媒体がプロセッサに結合され、それによってプロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができる。別法として、記憶媒体はプロセッサと一体であることができる。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在することができる。ASICは、コンピューティングデバイスまたはユーザ端末に存在することができる。別法として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の個別の構成要素として存在することができる。
開示された実施形態の上記の説明は、当業者が開示された実施形態を作製しまたは使用することを可能にするために提供された。これらの実施形態への様々な修正は、当業者には容易に明らかになり、本明細書に定義された原理は、本開示の範囲から逸脱することなくその他の実施形態に適用され得る。したがって、本開示は本明細書に示される実施形態に限定されるものではなく、以下の特許請求の範囲に定義された原理および新規の特徴と合致する、可能な限り最も広い範囲を付与されるべきである。
100 半導体トランジスタ構成
105a シャロートレンチアイソレーション領域
105b シャロートレンチアイソレーション領域
106 ゲート
107 誘電体
108 ソース
108a ソースオーバラップ領域
109 スペーサ層
110 ドレイン
110a ドレインオーバラップ領域
112 ウェル
113 基板
124 第1の破壊状態
126 第2の破壊状態
130 第1のワード線
131a 第1の電流
131b 第2の電流
200 回路
200 回路デバイス
202 半導体トランジスタ構造
204 第1のアクセストランジスタ
206 主ゲート
208 主ソース
208a ソースオーバラップ領域
210 主ドレイン
210a ドレインオーバラップ領域
212 主チャネル領域
214 第1のゲート
216 第1のソース
218 第1のドレイン
220 第1のチャネル領域
224 第1の破壊状態
226 第2の破壊状態
230 主ワード線
230 第1のワード線
231a 第1のドレイン電流
231b 第2のドレイン電流
232 第1のワード線
234 ウェル線
236 ビット線
240 第2のワード線
244 第2のアクセストランジスタ
254 第2のゲート
256 第2のソース
258 第2のドレイン
260 第2のチャネル領域
305a シャロートレンチアイソレーション領域
305b シャロートレンチアイソレーション領域
307 誘電体
309 スペーサ層
311 酸化物層
312 シリコンウェル
313 基板
331a ソース接続
331b ドレイン接続
400 回路
400 回路デバイス
402 構成要素
402 半導体トランジスタ構成
404 第1のアクセストランジスタ
406 主ゲート
408 フィン
408 主ソース
408a ソースオーバラップ領域
410 主ドレイン
410b ドレインオーバラップ領域
412 主チャネル領域
414 第1のゲート
416 第1のソース
418 第1のドレイン
420 第1のチャネル領域
424 第1の破壊状態
426 第2の破壊状態
430 主ワード線
431a 第1のドレイン電流
431b 第2のドレイン電流
432 第1のワード線
434 ウェル線
436 ビット線
440 第2のワード線
444 第2のアクセストランジスタ
454 第2のゲート
456 第2のソース
458 第2のドレイン
460 第2のチャネル領域
505a シャロートレンチアイソレーション領域
505b シャロートレンチアイソレーション領域
507 誘電体
509 スペーサ層
511 酸化物層
512 シリコンウェル
513 基板
531a ソース接続
531b ドレイン接続
700 ワイヤレスデバイス
702 TTPデバイス
710 プロセッサ
722 システムオンチップデバイス
726 ディスプレイコントローラ
728 ディスプレイ
730 入力デバイス
732 メモリ
734 CODEC
736 スピーカ
738 マイクロフォン
740 ワイヤレスコントローラ
742 アンテナ
744 電源
756 命令
790 インターフェース
800 電子デバイス製造工程
802 物理デバイス情報
804 ユーザインターフェース
806 リサーチコンピュータ
808 プロセッサ
810 プロセッサ
812 ライブラリファイル
814 設計コンピュータ
816 プロセッサ
818 メモリ
820 ツール
822 回路設計情報
824 ユーザインターフェース
826 GDSIIファイル
828 製造工程
830 マスク製造装置
832 マスク
834 ウェハ
836 ダイ
838 パッケージング工程
840 パッケージ
842 PCB設計情報
844 ユーザインターフェース
846 コンピュータ
848 プロセッサ
850 メモリ
852 GERBERファイル
854 基板組立て工程
856 PCB
858 プリント回路アセンブリ
860 製品製造工程
862 電子デバイス
864 代表的電子デバイス

Claims (14)

  1. 半導体トランジスタ構成であって、
    誘電体材料と、
    チャネル領域と
    ゲートと
    前記誘電体材料の破壊電圧を超えるためにソースオーバラップ領域と前記ゲートの間に第1の電圧差を引き起こすようにバイアスをかけることが可能なソースオーバラップ領域と、
    前記破壊電圧を超えるためにドレインオーバラップ領域と前記ゲートの間の第2の電圧差を引き起こすようにバイアスをかけることが可能なドレインオーバラップ領域と
    を含む半導体トランジスタ構成と、
    半導体トランジスタ構成の本体に結合されるウェル線と、
    前記チャネル領域と前記ゲートの間の破壊状態を避けるために、前記ウェル線へ電圧を加えるように構成された回路と、
    前記半導体トランジスタ構成のソースに結合された第1のアクセストランジスタと、
    前記半導体トランジスタ構成のドレインに結合された第2のアクセストランジスタとを備え、
    前記第1のアクセストランジスタの本体が前記ウェル線に結合され、前記第2のアクセストランジスタの本体が前記ウェル線に結合され、
    前記第1の電圧差が前記破壊電圧を超えると、第1の破壊状態が生じ、前記第2の電圧差が前記破壊電圧を超えると、第2の破壊状態が生じ、
    前記第1の電圧差が、前記第1のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、前記第2の電圧差が、前記第2のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、
    前記第1の破壊状態と前記第2の破壊状態は、それぞれ読出し電圧を加えられ、一方の破壊状態が欠陥を有する場合に発生される感知エラーを減少するために、両方の読出し電圧が比較される、ことを特徴とする装置。
  2. 前記第1の破壊状態が、第1の論理値を示す、前記半導体トランジスタ構成の第1のプログラム可能な状態に対応し、前記第2の破壊状態が、第2の論理値を示す、前記半導体トランジスタ構成の第2のプログラム可能な状態に対応することを特徴とする請求項１に記載の装置。
  3. 前記第1の論理値は前記第2の論理値に等しいことを特徴とする請求項２に記載の装置。
  4. 前記第1の論理値は前記第2の論理値と異なることを特徴とする請求項２に記載の装置。
  5. 前記半導体トランジスタ構成が組み込まれる、通信デバイス、コンピュータ、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末(PDA)、または固定一データユニットから選択されるデバイスをさらに備えることを特徴とする請求項１に記載の装置。
  6. 半導体トランジスタ構成のソースオーバラップ領域と前記半導体トランジスタ構成のゲートとの間に第1の導通路を形成するステップと、
    前記ゲートと前記半導体トランジスタ構成のドレインオーバラップ領域との間に第2の導通路を形成するステップと、
    前記ゲートと前記半導体トランジスタ構成のチャネル領域との間の破壊状態を防止するように、前記半導体トランジスタ構成の本体に結合されるウェル線に電圧を加えるステップと、
    を含み、
    前記ウェル線が、第1のアクセストランジスタの本体と第2のアクセストランジスタの本体に結合され、
    前記第1のアクセストランジスタが前記半導体トランジスタ構成のソースに結合され、
    前記第2のアクセストランジスタが前記半導体トランジスタ構成のドレインに結合され、
    前記ソースオーバラップ領域と前記ゲートの間の第1の電圧差が、誘電体材料の破壊電圧を超えると、前記第1の導通路が形成され、前記ドレインオーバラップ領域と前記ゲートの間の第2の電圧差が、前記破壊電圧を超えると、前記第2の導通路が形成され、
    前記第1の電圧差が、前記第1のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、前記第2の電圧差が、前記第2のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、
    前記第1の導通路と前記第2の導通路は、それぞれ読出し電圧を加えられ、一方の導通路が欠陥を有する場合に発生される感知エラーを減少するために、両方の読出し電圧が比較される、ことを特徴とする方法。
  7. 前記第1の導通路を形成するステップがプログラミング動作に対応することを特徴とする請求項６に記載の方法。
  8. 前記第1の導通路を形成するステップが、前記ゲートにゲート電圧を加えるとともに、前記ソースオーバラップ領域に前記ゲート電圧よりも高いプログラム電圧を加えることによって、前記半導体トランジスタ構成の破壊電圧を超えるように前記ソースオーバラップ領域と前記ゲートとの間の第1の電圧差を引き起こすステップを含むことを特徴とする請求項７に記載の方法。
  9. 前記電圧と前記ゲート電圧は、ほぼゼロボルトであることを特徴とする請求項８に記載の方法。
  10. 前記第2の導通路を形成するステップが、前記ゲートにプログラム電圧を加えるとともに、前記ドレインオーバラップ領域にドレイン電圧を加えることによって、前記半導体トランジスタ構成の誘電体破壊電圧を超えるように前記ドレインオーバラップ領域と前記ゲートとの間の第2の電圧差を引き起こすステップを含むことを特徴とする請求項７に記載の方法。
  11. 前記ドレイン電圧は前記第1のアクセストランジスタの閾値電圧にほぼ等しいことを特徴とする請求項１０に記載の方法。
  12. 論理状態を記憶する手段と、
    前記論理状態を記憶する前記手段のソースオーバラップ領域と前記論理状態を記憶する前記手段のゲートとの間に第1の導通路を形成する手段と、
    前記論理状態を記憶する前記手段のドレインオーバラップ領域と前記ゲートとの間に第2の導通路を形成する手段と、
    前記論理状態を記憶する前記手段のソースにアクセスする手段と、
    前記論理状態を記憶する前記手段のドレインにアクセスする手段と、
    前記論理状態を記憶する前記手段の本体接触部にバイアスをかける手段であって、前記論理状態を記憶する前記手段の本体接触部にバイアスをかける前記手段は、前記論理状態を記憶する前記手段の本体と、前記ソースにアクセスする前記手段の本体と、前記ドレインにアクセスする前記手段の本体とに結合される手段と
    を備え、
    前記ソースオーバラップ領域と前記ゲートの間の第1の電圧差が、誘電体材料の破壊電圧を超えると、前記第1の導通路が形成され、前記ドレインオーバラップ領域と前記ゲートの間の第2の電圧差が、前記破壊電圧を超えると、前記第2の導通路が形成され、
    前記第1の電圧差が、前記ソースにアクセスする前記手段のゲートおよびソースに同じ電圧を加えることによって発生し、前記第2の電圧差が、前記ドレインにアクセスする前記手段のゲートおよびソースに同じ電圧を加えることによって発生し、
    前記第1の導通路と前記第2の導通路は、それぞれ読出し電圧を加えられ、一方の導通路が欠陥を有する場合に発生される感知エラーを減少するために、両方の読出し電圧が比較される、ことを特徴とする装置。
  13. プロセッサによって実行されるとき、前記プロセッサに、
    半導体トランジスタ構成のソースオーバラップ領域と前記半導体トランジスタ構成のゲートとの間に第1の導通路を形成させ、
    前記ゲートと前記半導体トランジスタ構成のドレインオーバラップ領域との間に第2の導通路を形成させ、
    前記ゲートと前記半導体トランジスタ構成のチャネル領域との間の破壊状態を防止するように、前記半導体トランジスタ構成の本体に結合されるウェル線に電圧を加えさせる
    命令を含み、
    前記ウェル線が、第1のアクセストランジスタの本体と第2のアクセストランジスタの本体に結合され、
    前記第1のアクセストランジスタが前記半導体トランジスタ構成のソースに結合され、
    前記第2のアクセストランジスタが前記半導体トランジスタ構成のドレインに結合され、
    前記ソースオーバラップ領域と前記ゲートの間の第1の電圧差が、誘電体材料の破壊電圧を超えると、前記第1の導通路が形成され、前記ドレインオーバラップ領域と前記ゲートの間の第2の電圧差が、前記破壊電圧を超えると、前記第2の導通路が形成され、
    前記第1の電圧差が、前記第1のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、前記第2の電圧差が、前記第2のアクセストランジスタのゲートおよびソースに同じ電圧を加えることによって発生し、
    前記第1の導通路と前記第2の導通路は、それぞれ読出し電圧を加えられ、一方の導通路が欠陥を有する場合に発生される感知エラーを減少するために、両方の読出し電圧が比較される、ことを特徴とするコンピュータ可読記録媒体。
  14. 前記プロセッサによって実行されるとき、前記プロセッサに前記第1の導通路の形成の後に、前記半導体トランジスタ構成において読出し動作を実行させる命令をさらに含むことを特徴とする請求項１３に記載のコンピュータ可読記録媒体。
JP2016136610A 2013-02-05 2016-07-11 メモリセルをプログラミングするシステムおよび方法 Expired - Fee Related JP6280164B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/759,344 US8942034B2 (en) 2013-02-05 2013-02-05 System and method of programming a memory cell
US13/759,344 2013-02-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015555449A Division JP6084308B2 (ja) 2013-02-05 2014-01-31 メモリセルをプログラミングするシステムおよび方法

Publications (2)

Publication Number Publication Date
JP2016181321A JP2016181321A (ja) 2016-10-13
JP6280164B2 true JP6280164B2 (ja) 2018-02-14

Family

ID=50150800

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015555449A Expired - Fee Related JP6084308B2 (ja) 2013-02-05 2014-01-31 メモリセルをプログラミングするシステムおよび方法
JP2016136610A Expired - Fee Related JP6280164B2 (ja) 2013-02-05 2016-07-11 メモリセルをプログラミングするシステムおよび方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015555449A Expired - Fee Related JP6084308B2 (ja) 2013-02-05 2014-01-31 メモリセルをプログラミングするシステムおよび方法

Country Status (7)

Country Link
US (2) US8942034B2 (ja)
EP (1) EP2954530B1 (ja)
JP (2) JP6084308B2 (ja)
KR (2) KR20150110813A (ja)
CN (1) CN104969299B (ja)
TW (1) TWI621956B (ja)
WO (1) WO2014123778A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8942034B2 (en) 2013-02-05 2015-01-27 Qualcomm Incorporated System and method of programming a memory cell
US10290352B2 (en) * 2015-02-27 2019-05-14 Qualcomm Incorporated System, apparatus, and method of programming a one-time programmable memory circuit having dual programming regions
US9634015B2 (en) * 2015-08-18 2017-04-25 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
JP2018044510A (ja) 2016-09-16 2018-03-22 株式会社山田製作所 制御装置及びプログラム
KR102649162B1 (ko) 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11581287B2 (en) * 2018-06-29 2023-02-14 Intel Corporation Chip scale thin 3D die stacked package
CN109075203A (zh) * 2018-08-10 2018-12-21 深圳市为通博科技有限责任公司 场效应器件、反熔丝、随机数生成装置
CN109219884A (zh) * 2018-08-30 2019-01-15 深圳市为通博科技有限责任公司 存储单元、存储器件以及存储单元的操作方法
WO2020262248A1 (ja) * 2019-06-28 2020-12-30 株式会社ソシオネクスト 半導体記憶装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2815495B2 (ja) * 1991-07-08 1998-10-27 ローム株式会社 半導体記憶装置
JP3275893B2 (ja) * 1999-09-27 2002-04-22 日本電気株式会社 半導体記憶素子
WO2003025944A1 (en) * 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
FR2871282B1 (fr) 2004-06-04 2006-09-15 St Microelectronics Sa Dispositif memoire programmable une seule fois
JP4383987B2 (ja) * 2004-08-18 2009-12-16 株式会社東芝 Ｍｏｓ型電気ヒューズとそのプログラム方法
US6980471B1 (en) * 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US7206214B2 (en) * 2005-08-05 2007-04-17 Freescale Semiconductor, Inc. One time programmable memory and method of operation
KR101102776B1 (ko) * 2008-02-13 2012-01-05 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 단위 셀 및 이를 구비한 비휘발성메모리 소자
US20090283814A1 (en) * 2008-05-19 2009-11-19 Hsin-Ming Chen Single-poly non-volatile memory cell
US8305805B2 (en) 2008-11-03 2012-11-06 Invensas Corporation Common drain non-volatile multiple-time programmable memory
JP5238458B2 (ja) * 2008-11-04 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
US8203861B2 (en) 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
JP2010198685A (ja) * 2009-02-25 2010-09-09 Toshiba Corp 不揮発性半導体メモリ
US9245881B2 (en) * 2009-03-17 2016-01-26 Qualcomm Incorporated Selective fabrication of high-capacitance insulator for a metal-oxide-metal capacitor
CN102612717B (zh) * 2009-10-30 2016-05-04 赛鼎矽公司 双阱沟道分裂otp存储单元
TW201203253A (en) 2010-07-06 2012-01-16 Maxchip Electronics Corp One time programmable memory and the manufacturing method and operation method thereof
US8462575B2 (en) 2010-07-14 2013-06-11 Broadcom Corporation Multi-time programmable memory
CN102376719B (zh) 2010-08-12 2014-04-16 上海华虹宏力半导体制造有限公司 Mtp器件的单元结构
JP5596467B2 (ja) * 2010-08-19 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置及びメモリ装置への書込方法
US9305931B2 (en) 2011-05-10 2016-04-05 Jonker, Llc Zero cost NVM cell using high voltage devices in analog process
US8942034B2 (en) 2013-02-05 2015-01-27 Qualcomm Incorporated System and method of programming a memory cell

Also Published As

Publication number Publication date
JP2016510509A (ja) 2016-04-07
US8942034B2 (en) 2015-01-27
EP2954530A1 (en) 2015-12-16
CN104969299B (zh) 2018-11-23
TW201441853A (zh) 2014-11-01
US20140219016A1 (en) 2014-08-07
WO2014123778A1 (en) 2014-08-14
JP6084308B2 (ja) 2017-02-22
US9373412B2 (en) 2016-06-21
TWI621956B (zh) 2018-04-21
KR20150110813A (ko) 2015-10-02
CN104969299A (zh) 2015-10-07
EP2954530B1 (en) 2018-08-29
KR20160061431A (ko) 2016-05-31
US20150098270A1 (en) 2015-04-09
JP2016181321A (ja) 2016-10-13

Similar Documents

Publication Publication Date Title
JP6280164B2 (ja) メモリセルをプログラミングするシステムおよび方法
JP6356761B2 (ja) メモリセルをプログラムするシステムおよび方法
JP2016527654A (ja) 感知遅延が低減され感知マージンが改善されたｓｒａｍリードバッファ
KR20160105544A (ko) 감지 회로
US20160172456A1 (en) High resistance metal etch-stop plate for metal flyover layer
JP5808858B2 (ja) 検知回路
EP3170204B1 (en) Method for programming a non-volatile one-time programmable memory device
US9093995B2 (en) Length-of-diffusion protected circuit and method of design
US20170338215A1 (en) Heterogeneous cell array
KR20250164181A (ko) 안티-퓨즈 1회 프로그래밍가능 비트 셀 설계

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160714

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160714

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180118

R150 Certificate of patent or registration of utility model

Ref document number: 6280164

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees