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JP6289364B2 - システムインパッケージデバイスを製造する方法、および、システムインパッケージデバイス - Google Patents
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システムインパッケージデバイスを製造する方法、および、システムインパッケージデバイス Download PDF

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Description

発明の分野
本発明はマイクロエレクトロニクスの分野に属し、より具体的には、システムインパッケージ(system-in-package)デバイスの製造方法、および、システムインパッケージデバイスに属し、該システムインパッケージデバイスは、予め定められた寸法の少なくとも１つの第１種のダイ(die)と、予め定められた寸法の少なくとも１つの第２種のダイと、前記システムインデバイス(system-in-device)の少なくとも１つの更なる構成部品とを含むものである。
背景
制限された空間とますます高度になる回路集積のために、電子部品の製造では、部品製造の幅広い分野で多様な要求が生まれている。表面実装される構成部品(components)はサイズ縮小が進み、これにより、大量の部品のプリント配線板上への集積が容易になっている。同様の物理的サイズの縮小傾向は、微小電気機械システム(microelectromechanicalsystems)（ＭＥＭＳ）の分野においても進行中である。そして、このような構成部品のサイズ縮小よりもさらに急速に実装空間の要求が増大したために、設計(design)が進化し極めて高度な集積を可能にし、ついにスタックされた構造にまで至った。
特許公報ＥＰ１９５１６０９号は、ＭＥＭＳダイと集積回路（ＩＣ）ダイとが互いの上にスタックされるシステムインパッケージデバイスを記載している。図１は、この既知の構成を適用した、２つのダイのうち大きい方の表面上に外部電気接点が提供されるシステムインパッケージデバイスを示す図である。この種のシステムインパッケージデバイスは、一方のダイが他方のダイより著しく小さいことにより、大きい方のダイの表面上に接点領域のための余裕を残す場合に適用できる。また、実用に供するためには、小さい方のダイが０．２ｍｍ以下の非常に薄いものであることも必要である。
他の先行技術の例は、特許公報ＵＳ６４０５５９２号に示されている。ここでも、２つのダイの特定のサイズの比率だけが許されている。
商業的に実現可能な応用では、システムインパッケージデバイスに含まれるべきダイは多様な供給元から調達され、各ダイの寸法は、システムインパッケージデバイスの製造に使用される時点では既に予め決定されている。システムインパッケージデバイスの構成が単純で、かつ、パッケージされるべき各ダイのサイズが、任意の必要な構成部品または外部の電気接続等の配線を大きい方のダイ上に提供できるように適合しさえすれば、ＥＰ１９５１６０９号の解決手段が適用できる。しかし、２つのダイのサイズが非常に近い場合は、システムインパッケージデバイスの必要な入力／出力機能を提供する接点部材のような、他の必要な要素を置く余裕がないので、この従来の方法は使用できない。この不適合問題のため、多くの機能的に有利かつ望ましいシステムインパッケージの構成がいまだに商業化可能にならないのである。
概要
従って、本発明の目的は、システムインパッケージデバイスを製造するための改良された方法、および、その方法で製造されたシステムインパッケージデバイスを提供することである。本発明のこれらの目的は、各独立請求項に記載する特徴の方法、および、システムインパッケージデバイスによりそれぞれ実現される。本発明の好ましい実施態様は、各従属請求項に開示される。
本発明の各実施態様は、システムインパッケージデバイスを製造する方法を有し、当該方法は、予め定められた寸法を持った少なくとも１つの第１種のダイと、予め定められた寸法を持った少なくとも１つの第２種のダイと、前記システムインデバイスの少なくとも１つの更なる構成部品とを、前記システムインパッケージデバイスに含めることを有し；前記第１種のダイおよび前記第２種のダイのうちの少なくとも１つを寸法の再設定のために選択することを有し；選択されたダイの少なくとも一方の面に材料を加えることを有し、それにより、その加えられる材料と前記選択されたダイとが寸法再設定されたダイ構造を形成するようにし；前記寸法再設定されたダイ構造上に接続層を形成することを有し；選択されなかったダイと前記の少なくとも１つの更なる構成部品とを、前記接続層を介して、前記寸法再設定されたダイ構造に接触した状態でマウントできるように、前記寸法再設定されたダイ構造の寸法を設定することを有する。
ある態様では、当該方法は、更に：ネイティブ(native、生み出されたまま）な第１ウェハ上における第１種のダイの第１の分割配分(allotment)にて、該ネイティブな第１ウェハ上に第１の複数の第１種のダイを製作することを有し、上記１つの第１種のダイの上記予め定められた寸法は、前記第１の分割配分によって決定されるものであり；
ネイティブな第２ウェハ上における第２種のダイの第２の分割配分にて、該ネイティブな第２ウェハ上に第２の複数の第２種のダイを製作することを有し、上記１つの第２種のダイの上記予め定められた寸法は、前記第２の分割配分によって決定されるものである。
ある態様では、上記システムインデバイスの少なくとも１つの更なる構成部品が、上記システムインパッケージデバイスの入力および出力の作動のための接続部材である。
ある態様では、当該方法は、２つ以上のダイを、上記寸法再設定されたダイ構造内に含めることを有する。
ある態様では、当該方法は、２つ以上のダイを、上記接続層を介して、上記寸法再設定されたダイ構造に接触した状態でマウントすることを有する。
ある態様では、当該方法は、流体用の通路を含むダイを、上記システムインパッケージデバイスの上記寸法再設定されたダイ構造に含めることを有する。
ある態様では、当該方法は、下記の要素のうちの少なくとも１つを含むダイを、上記システムインパッケージデバイスの上記寸法再設定されたダイ構造に含めることを有し、該要素が：光学素子、動作センサー、圧力センサー、タイミングデバイス、フィルターデバイス、加速度計、磁力計、マイクロポンプおよびマイクロフォンである。
ある態様では、当該方法は、上記寸法再設定されたダイ構造を貫通して延びる封止材貫通ビア(through-encapsulant via)によって、上記接続部材を上記接続層に接続することを有する。
ある態様では、上記第１種のダイまたは上記第２種のダイは、下記の要素のうちの少なくとも１つを有し、該要素は：ＭＥＭＳデバイス、集積半導体回路、ＡＳＩＣ回路、発振器、光学デバイス、光電気デバイス、磁気デバイス、トランスデューサー（変換器）、センサー、フィルター、スイッチングボード、配線板、磁歪(magnetostrictive)素子、電歪
(electrostrictive)素子、圧電(piezoelectric)デバイスである。
本発明の各実施態様は、また、システムインパッケージデバイスをも有し、当該システムインパッケージデバイスは、少なくとも１つの第１種のダイを有し；少なくとも１つの第２種のダイを有し；少なくとも１つの更なるシステムインデバイスの構成部品を有し；前記第１種のダイおよび前記第２種のダイのうちの少なくとも１つが、前記ダイの少なくとも一方の面に加えられた固体材料によって形成された寸法再設定されたダイ構造に含まれていることを有し；前記寸法再設定されたダイ構造上の接続層を有し；かつ、選択されなかったダイと、前記少なくとも１つの更なる構成部品とが、前記接続層を介して、前記寸法再設定されたダイ構造に接触してマウントされていることを有する。
ある態様では、上記第１種のダイの寸法が、ネイティブな第１ウェハにおけるダイの第１の分割配分によって決定され、上記第２種のダイの寸法が、ネイティブな第２ウェハにおけるダイの第２の分割配分によって決定される。
ある態様では、上記システムインデバイスの少なくとも１つの更なる構成部品が、当該システムインパッケージデバイスの入力および出力の作動のための接続部材である。
ある態様では、上記寸法再設定されたダイ構造が、２つ以上のダイを含んでいる。
ある態様では、２つ以上のダイが、上記接続層を介して、上記寸法再設定されたダイ構造に接触している。
ある態様では、上記寸法再設定されたダイ構造が、流体用の通路を提供するダイを含んでいる。
ある態様では、当該システムインパッケージデバイスが、下記の要素のうちの少なくとも１つを有するダイを含んでおり、該要素が：光学素子、動作センサー、圧力センサー、タイミングデバイス、フィルターデバイス、加速度計、磁力計、マイクロポンプおよびマイクロフォンである。
ある態様では、上記接続部材が、上記寸法再設定されたダイ構造を貫通して延びる封止材貫通ビアによって、上記接続層に接続されている。
ある態様では、当該システムインパッケージデバイスの上記第１種のダイまたは上記第２種のダイが、さらに、以下の要素のうちの少なくとも１つを有する：ＭＥＭＳデバイス、集積半導体回路、ＡＳＩＣ回路、発振器、光学デバイス、光電気デバイス、磁気デバイス、トランスデューサー、センサー、フィルター、スイッチングボード、配線板、磁歪素子、電歪素子、圧電デバイス。
図面のリスト
以下に、添付の図面を参照して、各実施態様を詳細に説明する。
図１は、先行技術のシステムインパッケージデバイスの構成を示す図である。 図２は、本発明の実施態様によるシステムインパッケージデバイスを示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様の各工程を示す図である。 図１１は、本提案の新規な方法によって達成できる新規な構成を示す図である。 図１２は、本提案の新規な方法によって達成できる他の新規な構成を示す図である。 図１３は、拡張されたダイ層が２つのダイを有する更なる実施態様を示す図である。 図１４は、接続されたダイ層が２つのダイを有する更なる実施態様を示す図である。 図１５は、ダイが流体用の通路を有する更なる実施態様を示す図である。 図１６は、ダイが光学素子を有する更なる実施態様を示す図である。 図１７は、システムインパッケージデバイスの可能な構成を示す図である。 図１８は、システムインパッケージデバイスの更なる構成を示す図である。 図１９は、システムインパッケージデバイスの更なる構成を示す図である。 図２０は、システムインパッケージデバイスの更なる構成を示す図である。
いくつかの実施態様の詳細な説明
下記の各実施態様は例示である。明細書中において「或る」、「１つの」または「いくつかの」実施態様ということがあるが、これは、必ずしもこれらの語による言及が同じ実施態様を意味したり、１つの実施態様にのみ適用される特徴を意味したりするものではない。異なる実施態様の特徴を１つずつ組み合わせて更なる実施態様を提供してもよい。
以下、本発明の様々な実施態様を実施しうるデバイス構成の単純な実施例を用いて本発明の特徴を説明するが、実施態様の描写に関係のある要素のみを詳細に説明する。方法およびデバイスの様々な実施においては、一般的に当業者に知られている要素やここに具体的に記載しない要素を有することがある。
図２は、本発明の実施態様による方法で製造されたシステムインパッケージデバイスの基本構成を示す図である。図２においては、ＭＥＭＳダイが予め定められた寸法の第１種(first species、第１番目の種類)のダイ２００を示すために用いられ、そして、ＩＣダイが予め定められた寸法の第２種(second species、第２番目の種類)のダイ２０２を示すために用いられている。ダイの種(species、種類)とは、ここでは、システムインパッケージデバイスの製造プロセスとは別に、ダイが特定の機能のために設計され寸法が定められていることを意味する。このため、第１種のダイと第２種のダイとは、必ずしもシステムインパッケージデバイス内にパッケージするためのサイズに適合していなくてもよい。各ダイのサイズは、典型的にはそれら各ダイのネイティブなウェハにおける分割配分によって決定される。図２から理解できるように、第１種のダイと第２種のダイ２００、２０２の初期のサイズ差は、スタック後、システムインパッケージデバイスの機能に必要な他の部品のための十分な余裕がない程に小さくてもよい。従来では、このことは、たとえこれらダイの組合せ後の各機能が両立しうるものであって、その組合せが製造コストの見地から極めて望ましいものであったとしても、これらダイの組合せをシステムインパッケージデバイスに含むことはできないということを意味したものである。
本発明の各実施態様においては、この問題を克服するために、少なくとも１つのダイの少なくとも一方の面(side)に低コスト材料２０４を固定的に加えることによって、第１種のダイと第２種のダイとの間のサイズ差を調整する、という段階にて、システムインパッケージデバイスの製造プロセスが補償されている。典型的には、低コスト材料は、サイズ調整のために選択されたダイを少なくとも部分的に埋め込んだ、成形されたプラスチック材料である。この低コスト材料は、選択されたダイと一緒になって寸法再設定(redimensioned)されたダイ構造２０６を形成し、その上に他方のダイと任意の必要な構成部品、さらに、システムインパッケージデバイスの作動に必要な配線(wiring)を構成することができる。図２は、ＭＥＭＳダイ２００がサイズ調整のために選択されている例を示すが、適用範囲がなんらかの特定のダイの種の範囲に限定されないことは当然である。
図３〜図１０は、システムインパッケージデバイスを製造するための方法の実施態様における各工程（ステップ）を示す図である。この例示的な実施態様においては、寸法再設定されたダイ構造は、ファンアウト型ウェハレベル・パッケージング技術(fan-out wafer-level packaging technology)（ＦＯ−ＷＬＰ）から採用したプロセスの工程で形成される。ＦＯ−ＷＬＰは、個々のＩＣダイの広がり(fan-out)を増やすために開発され使用される具体的なパッケージ化技術(packaging technology)である。本発明者らは、ＦＯ−ＷＬＰのプロセスの工程の一部が、システムインパッケージデバイスの各ダイ間に生ずる全く異なるタイプの不適合問題を経済的な方法で克服するために、システムインパッケージデバイスの製造プロセスに採用できることを発見した。ただし、適用範囲は、ＦＯ−ＷＬＰの使用に限定されず、低コスト材料を少なくとも１つのダイの少なくとも一方の面に固定するための他の方法も、保護範囲から逸脱することなく適用できることに留意すべきである。
最初に、寸法再設定されたダイ構造が作られる。そのために、具体的な分割配分(allotment)に従い、第１ウェハ３００が予め定められた寸法のダイ(dies、複数のダイ)へとダイシングされてもよい。この例示的な実施態様においては、各第１種のダイは、第１のタイプのウェハに由来し、ここではＩＣウェハ由来である。これらの第１種のダイ３０２が選ばれ、各々の電気的接点領域がテープに接するようにテープ３０４上に配置される（図３）。テープ上の各第１種のダイ同士の相互の間の距離は、寸法再設定されたダイ構造の新たな寸法を規定するように調整されるが、この新たな寸法は、システムインパッケージデバイスの設計に従い調整される。より具体的には、この新たな寸法は、システムインパッケージデバイスの少なくとも１つの他のダイ層内の各要素の寸法に従い調整される。ダイ層(die layer)との用語は、ここでは、少なくとも１つのダイを含むシステムインパッケージデバイス構成中の層を指す。テープに接する各第１種のダイの表面は、寸法再設定されたダイの表面の一部となり、第２種のダイとの接続のための電気的接点領域を規定する。この後、プラスチック材料３０６がテープ３０４上の各ダイ３０２上に成形され、各ダイを覆い、かつそれらダイ同士の間の隙間を埋める（図４）。複数の寸法再設定されたダイ構造を含んで、新たな、再構成された基板ないしウェハが形成される。テープは取り除いてもよく、これによって、各ＩＣダイス(IC-dices)の電気的接点領域が露出する（図５）。
この後、第１種のダイの電気的接点領域を後続のシステムインパッケージ層に電気的に接続するための接続手段が既知の方法で提供されてもよい。例えば、接続手段は、テープが取り除かれた再構成(reconstructed)ウェハの表面上に配置されパターン付けされる、絶縁材料の層３０８と導電材料の層３１０とを有する再配線層(redistribution layer)として実施されてもよい。再配線層では、絶縁材料に形成された各開口３１２は、導電材料３１０とＩＣダイ３０２との間の電気的接続を提供するために使用されてもよい（図６）。再構成ウェハの反対側の面において、プラスチック材料は、薄くされてもよい（図７）。薄くする操作は、各ダイの裏面が露出するまで続けてもよい。
この例においては、第２種のダイを有するダイ層は、これに基づき、寸法再設定されたダイ構造の新たなサイズが調整されたダイ層である。このダイ層の作製は、ここで、システムインデバイス(system-in-device)の接続部材の配置から開始してもよく、ここではアンダーバンプメタライゼーション(under bump metallization、バンプ下金属膜）と導電性材料３１０上の各はんだバンプ３１４の配置である（図８）。この後、同じシステムインパッケージデバイスに含まれる各第２種のダイ３１６がマウント(mount、取り付け）されてもよい。ここで、各第２種のダイ３１６が第２ウェハに由来すると仮定する。この各第２種のダイは、独立に設計されたものであり、従って、その寸法と分割配分は特定のパッケージシステム(system-of-package)デバイスを形成する目的のために具体的に調整されていない。そのため、各第２種のダイの寸法は、それらが由来する第２ウェハの寸法と分割配分によって予め定められる。各第２種のダイは、ＩＣダイまたはＭＥＭＳダイであってもよく、また、フリップチップバンプ等の各電気コネクタ３１８を有していてもよい。各第２種のダイ３１６は、各寸法再設定されたダイ構造と各第２種のダイとが電気コネクタ３１８と導電性材料３１０とを介して電気的に接続されるように、再構成ウェハ上に表面を下にして取り付けられてもよい。調整された新たな寸法によって、各第２種のダイと各接続部材とは、各寸法再設定されたダイ構造に最適に適合し、機能パッケージデバイスが形成される。アンダーフィル材(underfill-material)３２０（図１０）が、第２種のダイ３１６と再構成ウェハとの間の空間に適用されてもよい。最後に、再構成ウェハは、図２に示したものと同様に、多数のシステムインパッケージデバイスを形成するようダイシングされてもよい。
本提案の方法により、２つ以上のダイを有するシステムインパッケージデバイスが、別々に予め定められた寸法の各ダイ種から効率的かつ経済的に製造される。これは、各システムインパッケージデバイスの設計（デザイン）における汎用性を有意に拡大させるので、異なるダイ層内にある各ダイのサイズ不適合によって可能な構成の実施が制限されることなく、より広範囲のダイをシステムインパッケージデバイス内で組み合わせることができる。設計における汎用性は、広い範囲の経済的に実行可能な新たなシステム構成を可能にする。このような汎用性の拡大が、簡単な方法で、かつ、生産コストを実質的に増加させることなく実現される。高いダイ面積比(die area ratios)を有する各システムインパッケージデバイス（例えば、ＩＣ／ＭＥＭＳ構造で、０．５〜２）が実現できることが分かっている。この範囲において、ダイの大量受発注が実現可能となる。
図１１および図１２は、本提案の新規な方法で達成される有利なシステムインパッケージ構成を示す図である。図１１および図１２における参照番号は、図３〜図１０に示すものと同じ要素に対応する。図１１の構成において、予め定められたサイズの或る１つの種のダイ３１６が、これより少し大きな他の種のダイ３０２とともにシステム内へとパッケージされており、また、図１２の構成においては、同じダイ３１６がこれより小さな他の種のダイ３０２と共にシステムにパッケージされている。寸法再設定されたダイ構造のためのダイを自由に選択できる可能性があり、かつ、パッケージされるべきダイ同士の間のサイズの差を調整できる可能性があるため、設計においては具体的なダイ層へのダイの機能的および経済的な適用可能性を考慮しさえすれば、ダイ同士の間の適切な寸法適合性は、上述の方法を有する製造において実現することができる。
さらに、本提案の解決手段は、製造された高品質なパッケージシステムデバイスの歩留まりを改善する方法を提供する。当該方法は、各第１種のダイをテープ上に配置する段階（図３）を提供する。この段階の前に、各第１種のダイが予備テストされていてもよい。予備テストに合格した第１種のダイだけを後続のプロセスに含ませることによって、分かっている良品のダイのみが再構成ウェハに最終的に含まれることになる。例えば、図４においてテープ上に配置されるＭＥＭＳダイ３２が予備テスト済みであってよく、また、分かっている良品のＭＥＭＳダイだけが選ばれてよい。
追加された汎用性は、システムインパッケージデバイスの一連のダイ層にそれぞれ異なるサイズのダイを自由に選択することを可能にするだけではない。本提案の方法は、システムインパッケージデバイスの１層において２つ以上のダイを並列に含むことも可能にする。これは図１３および図１４に図示されている。図１３および図１４は、再配線層４０４を介して接続される第１ダイ層４００と第２ダイ層４０２とを有するシステムインパッケージデバイスを示している。図１３の例では、第１ダイ層は２つのダイを有し、第２ダイ層は１つのダイを有する。第１ダイ層４００の各ダイと第２ダイ層のダイとの間のサイズの調整を適切に行うために、第１ダイ層４００の各ダイは、少なくとも部分的にプラスチック成形内に閉じ込められ、寸法再設定されたダイ構造を形成する。この構造の新たな寸法は、第２ダイ層４０２のダイとシステムインパッケージデバイスの任意の必要な配線とを構成できるように調整される。そのために、第１ダイ層４００の各ダイは、再構成ウェハが各システムインパッケージデバイスにダイを２つずつ含むようにテープ上に配置されてもよい。当業者にとって、再構成ウェハが、個々のシステムインパッケージデバイスに並列に含まれるべき、プラスチック成形によって調整された、２つよりも多いダイも含みうることは明らかである。
図１４では、第１ダイ層は２つのダイを有し、第２ダイ層は１つのダイを有する。この構成は、１つのシステムインパッケージデバイスのための２つ以上の第２種のダイをその表面を下にして再構成ウェハ上にマウントすることによって達成することができる。
ここで留意すべきは、従来の方法では、サイズ不適合の問題は、このような複数ダイのダイ層構成では非常に深刻であり、非常に限られた数の予め定められたサイズの機能部品だけがシステムインパッケージデバイス内で組み合わされてきたことである。本提案の方法によって、現在は、経済的に実行可能な方法で広範囲の機能的構成を設計し製造することができる。
本提案の方法は、適合しない(non-matching)表面サイズを有するダイ(複数のダイ）から生ずる問題を解消するだけではない。各ダイ層の寸法を再設定する可能性は、組み合わせる各ダイのうち小さい方のダイの厚さが大きすぎることによってダイの組み合わせが妨げられる場合にも有益である。図１２に示すように、この小さいが厚いダイを第１ダイ層（再構成ウェハ）内に配置することができ、また、より大きくより薄いダイを第２ダイ層に配置することができる。このような問題は、ダイが空間を要する集積された機能要素を有することによりダイの厚さが増す各種システムインパッケージデバイスに共通のものである。
図１５は、システムインパッケージデバイスが揮発性物質（液体、気体）のための流体用の通路を含むように、ダイの寸法が構成される場合の例示的な実施態様を示す図である。このような流体用の通路は、例えば、圧力センサー、マイクロフォン、マイクロポンプその他の液体および気体を取扱うおよび／または測定する装置において必要とされる。不適合(mismatch)の問題は、これらの各種システムインパッケージデバイスにおいて非常によくあてはまる。なぜなら、多くの経済的に実行可能なセンサーの各ダイの寸法は、要求されるＩＣダイのサイズに適切に適合しないからである。例えば、経済的に実現可能な圧力センサーのダイ４０６は、典型的には対応するＩＣダイよりもずっと小さいものであるだけでなく、比較的厚く、多くの場合０．５〜１ｍｍの範囲の厚さである。各ダイの表面の面積が異なるので、技術水準における解決手段を適用しうるが、この場合においては、比較的厚いセンサーのダイがより大きいＩＣダイの上に載せられるので、入出力バンプのサイズが０．５ｍｍを超えることになり、実用的ではない。図１５は、含まれる各ダイのサイズを考慮することなくシステムインパッケージデバイス構成における各ダイの順序が設計できる場合、この問題がどのように回避されるかを示す。
図１５のシステムインパッケージデバイスは、第１ダイ層４００と第２ダイ層４０２とを有し、これらは再配線層４０４を介して接続されている。液体または気体の侵入用の通路４０６が、第１ダイ層４００に、本実施例では再構成ウェハにおけるダイ４０８の裏面(back side)に、開口している。裏(back)との用語は、ここでは、各電気接点がある面と反対の面を指す。通路は、再構成ウェハを製造するためにテープ上に各ダイを取り付ける前に形成されてもよい。この場合において、開口は、成形組成物(molding compound)が開口へ侵入するのを防ぐために、成形プロセス中の材料の保護層によって保護されていなければならない。開口４０６は、成形プロセス後にダイ４０８に製造することもできる。ダイ４０６は、複数の開口を有していてもよい。図１５のデバイスは、代替的に、圧力センサー、マイクロポンプ、マイクロフォン、その他の液体または気体の特性を取扱うまたは測定するための装置を有していてもよい。この新規な方法は、システムインパッケージデバイスに流体入力(fluids input)が印加される各種システムインパッケージデバイスを製造するための実用的かつ経済的に実現可能な道を開くものである。
図１６は、システムインパッケージが光源、検出器、フィルター、レンズ、プリズム、偏光子、格子、窓、その他の同様の光学素子または電気光学素子といったような光学素子５００を有する場合の更なる実施態様を示す図である。この例示的な実施態様においては、光学素子は、寸法再設定されたダイ構造に組み込まれる。また、光学素子は、分光計、自動焦点レンズまたはビーム走査デバイス等の光電子機械素子、イメージスタビライザー（画像ブレ補正機構）または表示デバイスを有していてもよい。光学素子は、上面若しくは下面または両面上に光路を有していてもよい。ある実施態様によれば、光学素子は、光路修正に使用できる電歪特性および／または磁歪特性を有することができる。本提案の方法によって、図１６に示す最適化されたダイの組合せが経済的に実行可能な方法で実施できる。図１６の実施態様は、自動焦点レンズシステム、光学的イメージスタビライザーシステム、分光計、表示デバイス、光源若しくは放射線検出器またはこれらの適切な組合せを提供するために使用されてもよい。
寸法再設定されたダイ構造の寸法設定は、重ねるダイの寸法と他の各種部品の寸法とを合計することに基づくだけではない。図１７および図１８は、システムインパッケージデバイスの更に可能な構成を示す図である。これらの実施態様では、接続部材の役割をする入出力バンプ６００は、寸法再設定されたダイ構造上の再配線層上に直接的にマウントされるのではなく、それより下に配置される。封止材貫通ビア６０２と寸法再設定されたダイ構造の他の面における更なる接続層６０４とによって、入出力バンプが再配線層に接続される。各封止材貫通ビアは、寸法再設定されたダイ構造を貫通して伸びていてもよい。
先の各実施態様において説明した各ダイ層は、１つのシステムインパッケージデバイスに組み合わせて、複数の機能を組合せた一組を形成するようにしてもよい。ダイ層のためのダイの種の選択は、システムインパッケージデバイスの望ましい適用に依存するが、これらは適用分野の当業者になじみのあるものである。一組の機能は、例えば、加速度、角度範囲、地球磁場および大気圧のための複合センサーを提供してもよい。この種のデバイスは、各種ナビゲーションシステムにおいて有用である。
システムインパッケージデバイスのある実施態様は、代替的に、加速度計若しくは角速度センサーまたはこれら両機能を有する複合センサー等の慣性センサーを提供してもよい。再構成ウェハ上のダイは、そのようなセンサー機能のためのＭＥＭＳダイであってもよく、また、再構成ウェハ上に表面を下にして接着されるダイは、慣性センサーの各種機能のためのＩＣダイであってもよい。
システムインパッケージデバイスのある実施態様は、代替的に、周波数信号または時間信号を生成するためのタイミングデバイス、電気信号の周波数フィルタリングのためのフィルターデバイス、または計測システム若しくは高周波回路において使用するための調節可能なキャパシタまたはスイッチを提供してもよい。
システムインパッケージデバイスのある実施態様は、代替的に、独立の加速度計を有する慣性センサーのダイ、角速度センサーのダイおよびインターフェース回路のダイを提供するようにしてもよい。また、傾き補正のための加速度計のダイを有するコンパス、磁力計のダイおよび回路を提供してもよい。また、２つよりも多いダイに加速度計、角速度センサー、磁力計および各種回路機能を有する多自由度のセンサーを提供してもよい。
本発明のある実施態様によるシステムインパッケージデバイスは、次に示すようなタイプのダイを有していてもよい：ＭＥＭＳデバイス、集積半導体回路、ＡＳＩＣ回路、発振器、光学デバイス、光電気デバイス、磁気デバイス、トランスデューサー、センサー、フィルター、スイッチングボード、配線板、磁歪素子、電歪素子、圧電デバイス。
当該システムインパッケージは、次に列挙する事項の少なくとも１つを有する機能性のために提供することができる：
−振動動作における機能要素の形状の周期的変化
−制御信号に応答する、形状の第１の状態から第２の状態への機能要素の形状の静的変化
−機能要素の周期的な位置的変化
−制御信号に応答可能な第１の静的状態から第２の静的状態への機能要素の位置的変化
−特定の電磁放射線の波長帯における電磁放射線に対する機能要素の透明性および／または不透明性
−電磁放射線の放射線源としての役割をすること
−力学的な波用の変換器としての役割をすること
−オンおよび／またはオフにされ得るスイッチング層としての役割をすること
−減衰化(attenuation)層としての役割をすること
−スイッチングボードとしての役割をすること
−配線板（ワイヤリングボード）としての役割をすること
ここに説明したシステムインパッケージデバイスの構成は、カメラ、携帯電話、ＰＤＡ、コンピュータ、携帯用デバイス、ナビゲーター、アンテナ回路、発振器、共鳴装置、フィルターユニット、記憶素子、無線デバイス、レーザーデバイス、光学制御装置、ポインタ、ジャイロスコープ、加速度センサー、レーダー素子、銃、ミサイル、飛行機、自動車、船舶、自動二輪車、機械的電動機、電気モーター、ジェットモーター、ロケットモーター、サーボセンサー、空気圧センサー、圧力センサー、ポジションセンサー、加熱装置、換気装置、湿度センサー、天秤、工具、ポンプ、建造物およびロボット、静電装置、磁気装置、時計、タイマー、エレベーター、エスカレーター、クレーン、流速計、角速度計または加速度センサーに含むことができる。ただし、これは限定的列挙ではなく、本願のスッタクされた構造および／または寸法再設定された構造の汎用性を当業者が理解できるようにする目的のものである。
技術の進歩に従い、本発明のコンセプトが様々な方法で実施し得ることは、当業者に自明であろう。本発明およびその実施態様は、上記に説明した実施例に限定されるものではなく、特許請求の範囲の適用範囲内で変化しうるものである。

Claims (9)

  1. システムインパッケージデバイスを作る方法であって、当該方法は、
    予め定められた寸法を持った少なくとも１つの第１種のダイと、予め定められた寸法を持った少なくとも１つの第２種のダイと、前記システムインパッケージデバイスの入力および出力の作動のための接続部材とを、前記システムインパッケージデバイスに含めることを有し；
    前記第１種のダイのうちの少なくとも１つを、寸法の再設定のために選択することを有し、選択された第１種のダイは、流体用の通路を含んでおり；
    選択された第１種のダイの少なくとも一方の面に材料を加えることを有し、それにより、その加えられる材料と前記選択された第１種のダイとが寸法再設定されたダイ構造を形成するようにし；
    前記寸法再設定されたダイ構造上に接続層を形成することを有し；
    選択されなかった前記少なくとも１つの第２種のダイと前記接続部材とを、前記接続層を介して、前記寸法再設定された第１種のダイ構造に接触した状態でマウントできるように、前記寸法再設定されたダイ構造の寸法を設定することを有し；
    前記接続部材を、前記寸法再設定されたダイ構造の前記接続層上に配置することを有し、
    当該方法の特徴は、
    前記寸法再設定されたダイ構造の前記接続層の上に、第２種のダイをその表面を下に向けて組み立てることを有すること、および、
    前記寸法再設定されたダイ構造の前記加えられた材料を、前記接続層に対し反対側の面から除去することによって、該加えられた材料を薄くし、それにより、前記選択された第１種のダイの裏面が露出するようにし、該選択された第１種のダイの裏面が前記流体用の通路を含んでいることである、
    前記方法。
  2. 当該方法が、更に：
    ネイティブな第１ウェハ上における第１種のダイの第１の分割配分にて、該ネイティブな第１ウェハ上に第１の複数の第１種のダイを製作することを有し、上記１つの第１種のダイの上記予め定められた寸法は、前記第１の分割配分によって決定されるものであり；
    ネイティブな第２ウェハ上における第２種のダイの第２の分割配分にて、該ネイティブな第２ウェハ上に第２の複数の第２種のダイを製作することを有し、上記１つの第２種のダイの前記予め定められた寸法は、前記第２の分割配分によって決定されるものである；請求項１に記載の方法。
  3. 当該方法が、下記の要素のうちの少なくとも１つを含む第１種のダイを、上記システムインパッケージデバイスの上記寸法再設定されたダイ構造に含めることを有し、
    該要素が：
    圧力センサー、フィルターデバイス、マイクロポンプおよびマイクロフォン
    である、請求項１または２に記載の方法。
  4. 当該方法が、上記寸法再設定されたダイ構造を貫通して延びる封止材貫通ビアによって、上記接続部材を上記接続層に接続することを有する、請求項１に記載の方法。
  5. 第１種のダイまたは第２種のダイが、下記の要素のうちの少なくとも１つを有し、該要素が：
    ＭＥＭＳデバイス、集積半導体回路、ＡＳＩＣ回路、発振器、光学デバイス、光電気デバイス、磁気デバイス、トランスデューサー、センサー、フィルター、スイッチングボード、配線板、磁歪素子、電歪素子、圧電デバイス
    である、請求項１〜４のいずれか１項に記載の方法。
  6. システムインパッケージデバイスであって、当該システムインパッケージデバイスは、
    少なくとも１つの第１種のダイを有し、
    少なくとも１つの第２種のダイを有し、
    当該システムインパッケージデバイスの入力および出力の作動のための接続部材を有し；
    接続層を有し、
    前記少なくとも１つの第１種のダイが、前記第１種のダイの少なくとも一方の面に加えられた固体材料によって形成された、寸法再設定されたダイ構造に含まれており；
    前記寸法再設定されたダイ構造が、第１の面と第２の面とを有し、該第２の面は該第１の面の反対側にあり；
    前記接続層が、前記寸法再設定されたダイ構造の第１の面上にあり、
    当該システムインパッケージデバイスの特徴は、
    前記寸法再設定されたダイ構造の第２の面が薄くされ、それにより、前記第１種のダイの裏面が露出するようになっており、該第１種のダイの露出した裏面は、流体の通路を含んでおり、
    前記接続部材が、前記接続層を介して、前記寸法再設定されたダイ構造に接触してマウントされており、かつ、
    前記寸法再設定されたダイ構造の前記接続層の上に、第２種のダイがその表面を下に向けて組み立てられていることである、
    前記システムインパッケージデバイス。
  7. 当該システムインパッケージデバイスが、下記の要素のうちの少なくとも１つを有する第１種のダイを含んでおり、該要素が：
    圧力センサー、フィルターデバイス、マイクロポンプおよびマイクロフォン
    である、請求項６に記載のシステムインパッケージデバイス。
  8. 上記接続部材が、上記寸法再設定されたダイ構造を貫通して延びる封止材貫通ビアによって、上記接続層に接続されている、請求項６に記載のシステムインパッケージデバイス。
  9. 第１種のダイまたは第２種のダイが、下記の要素のうちの少なくとも１つを有し、該要素が：
    ＭＥＭＳデバイス、集積半導体回路、ＡＳＩＣ回路、発振器、光学デバイス、光電気デバイス、磁気デバイス、トランスデューサー、センサー、フィルター、スイッチングボード、配線板、磁歪素子、電歪素子、圧電デバイス
    である、請求項６〜８のいずれか１項に記載のシステムインパッケージデバイス。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012210049A1 (de) * 2012-06-14 2013-12-19 Robert Bosch Gmbh Hybrid integriertes Bauteil und Verfahren zu dessen Herstellung
US9791470B2 (en) * 2013-12-27 2017-10-17 Intel Corporation Magnet placement for integrated sensor packages
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
EP2952886B1 (en) * 2014-06-06 2020-09-23 Sensirion AG Method for manufacturing a gas sensor package
DE102014118340B4 (de) * 2014-12-10 2020-03-12 Tdk Corporation Verfahren zur Herstellung eines Wafer-Level-Package für ein MEMS-Mikrofon
KR102008854B1 (ko) * 2015-04-14 2019-08-08 후아웨이 테크놀러지 컴퍼니 리미티드 칩
JP6792322B2 (ja) * 2015-05-12 2020-11-25 昭和電工マテリアルズ株式会社 半導体装置及び半導体装置の製造方法
US10256863B2 (en) * 2016-01-11 2019-04-09 Qualcomm Incorporated Monolithic integration of antenna switch and diplexer
CN105621345B (zh) * 2016-03-11 2018-06-29 华天科技（昆山）电子有限公司 Mems芯片集成的封装结构及封装方法
US10312193B2 (en) * 2016-08-12 2019-06-04 Qualcomm Incorporated Package comprising switches and filters
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
KR102491103B1 (ko) 2018-02-06 2023-01-20 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN111377390B (zh) * 2018-12-27 2023-04-07 中芯集成电路（宁波）有限公司上海分公司 Mems封装结构及其制作方法
CN110750949B (zh) * 2019-07-31 2021-04-20 西安交通大学 一种基于ibis模型模拟系统级封装剂量率效应的方法
US11217563B2 (en) * 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
JP7088242B2 (ja) * 2020-09-01 2022-06-21 昭和電工マテリアルズ株式会社 半導体装置及び半導体装置の製造方法
CN112774745A (zh) * 2020-12-23 2021-05-11 京东方科技集团股份有限公司 微流控芯片以及用于挤压微流控芯片的可动部件
CN116266587A (zh) * 2021-12-15 2023-06-20 中兴通讯股份有限公司 芯片封装结构及其光电设备
CN115973990A (zh) * 2022-12-08 2023-04-18 美新半导体（无锡）有限公司 一种集成惯性传感器和磁传感器的封装结构及其封装方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0886144B1 (en) 1997-06-19 2006-09-06 STMicroelectronics S.r.l. A hermetically sealed sensor with a movable microstructure
JP3836235B2 (ja) * 1997-12-25 2006-10-25 松下電器産業株式会社 固体撮像装置及びその製造方法
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
JP3738824B2 (ja) * 2000-12-26 2006-01-25 セイコーエプソン株式会社 光学装置及びその製造方法並びに電子機器
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
JP3575478B2 (ja) * 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
US7039263B2 (en) * 2002-09-24 2006-05-02 Intel Corporation Electrooptic assembly
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US7247517B2 (en) * 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
JP2006237517A (ja) * 2005-02-28 2006-09-07 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US20060214278A1 (en) * 2005-03-24 2006-09-28 Nokia Corporation Shield and semiconductor die assembly
US7545031B2 (en) * 2005-04-11 2009-06-09 Stats Chippac Ltd. Multipackage module having stacked packages with asymmetrically arranged die and molding
JP5174673B2 (ja) * 2005-10-14 2013-04-03 エスティーマイクロエレクトロニクス エス．アール．エル． 基板レベル・アセンブリを具えた電子装置及びその製造処理方法
FI119729B (fi) * 2005-11-23 2009-02-27 Vti Technologies Oy Menetelmä mikroelektromekaanisen komponentin valmistamiseksi ja mikroelektromekaaninen komponentti
FI119728B (fi) 2005-11-23 2009-02-27 Vti Technologies Oy Menetelmä mikroelektromekaanisen komponentin valmistamiseksi ja mikroelektromekaaninen komponentti
JP4559993B2 (ja) * 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
JP5011820B2 (ja) * 2006-05-24 2012-08-29 オムロン株式会社 積層デバイス、およびその製造方法
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
DE102006058010B9 (de) 2006-12-08 2009-06-10 Infineon Technologies Ag Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
ITMI20070099A1 (it) * 2007-01-24 2008-07-25 St Microelectronics Srl Dispositivo elettronico comprendente dispositivi sensori differenziali mems e substrati bucati
US20080197469A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Multi-chips package with reduced structure and method for forming the same
US20080258286A1 (en) * 2007-04-23 2008-10-23 Texas Instruments Incorporated High Input/Output, Low Profile Package-On-Package Semiconductor System
TWI338941B (en) * 2007-08-22 2011-03-11 Unimicron Technology Corp Semiconductor package structure
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
JP2009164720A (ja) * 2007-12-28 2009-07-23 Konica Minolta Opto Inc 撮像装置及び撮像装置の製造方法
JP4543089B2 (ja) * 2008-01-11 2010-09-15 株式会社東芝 半導体装置
JP2009241164A (ja) * 2008-03-28 2009-10-22 Torex Semiconductor Ltd 半導体センサー装置およびその製造方法
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
US8076180B2 (en) 2008-07-07 2011-12-13 Infineon Technologies Ag Repairable semiconductor device and method
US7842542B2 (en) * 2008-07-14 2010-11-30 Stats Chippac, Ltd. Embedded semiconductor die package and method of making the same using metal frame carrier
KR101013555B1 (ko) * 2008-10-09 2011-02-14 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
FR2938976A1 (fr) * 2008-11-24 2010-05-28 St Microelectronics Grenoble Dispositif semi-conducteur a composants empiles
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP4869322B2 (ja) * 2008-12-12 2012-02-08 株式会社東芝 半導体装置および半導体装置の製造方法
JP2010179401A (ja) * 2009-02-05 2010-08-19 Toshiba Corp 半導体装置の製造方法および半導体装置
KR101058637B1 (ko) * 2009-02-09 2011-08-22 삼성전기주식회사 웨이퍼 레벨 패키지의 제조방법
JP2010238898A (ja) * 2009-03-31 2010-10-21 Toshiba Corp 半導体装置
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
US8039304B2 (en) * 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
US8003496B2 (en) * 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
JP5091221B2 (ja) * 2009-12-28 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
US9431316B2 (en) * 2010-05-04 2016-08-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming channels in back surface of FO-WLCSP for heat dissipation
US8502372B2 (en) * 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly

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