JP6299066B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
(1)構造
図1は、実施の形態1の半導体装置2の断面図である。
図2は、基板4の表面の平面図である。図1は、図2のI-I線に沿った半導体装置2の断面図である。
図3は、半導体チップ6の断面図である。半導体チップ6は、半導体基板24と、半導体基板24の表面に形成された集積回路26とを有している。集積回路(例えば、CPU(Central Processing Unit))26は、半導体基板24の表面に形成された半導体素子(図示せず)と、半導体基板24の表面上に形成された多層配線層27を有している。集積回路26の表面には、パッド状の複数の外部端子28が設けられている。
図1に示すようにモールド樹脂12は、基板4と放熱板8との間に配置され、半導体チップ6と受動素子16とを封止する。
放熱板8(図1参照)は、平面視において半導体チップ6と接合パッド20とを覆っている。放熱板8は、放熱パッド20の上方に貫通孔47(後述する図6(c)参照)を有している。貫通孔47が占める領域は平面視において接合パッド20の一部であり、残りの部分は放熱板8に覆われている。
接合部10は、放熱板8と接合パッド20(図1及び2参照)を半田接合する。
図4は、接着剤により放熱部材が固定された半導体装置38の断面図である。
図5は、実施の形態1の半導体装置2の製造方法のフローチャートである。図6及び7は、実施の形態1の半導体装置2の製造方法の工程断面図である。
図6(a)に示すように、半導体チップ6の表面を基板4の表面に向け、そのままの状態で半導体チップ6をチップ搭載領域18(図2参照)に搭載する。
次に図6(b)に示すように、半導体チップ6および接合パッド20を包囲し、半導体チップ6の裏面より基板4から遠い位置に上面を有する外壁部34を有するモールド樹脂12を形成する。
次に図6(c)に示すように、半導体チップ6およびモールド樹脂12を覆う放熱板8と半導体チップ6との間に配置した熱伝導材(熱伝導材料)37に、放熱板8を押し付ける。
熱伝導材37に放熱板8を押し付けた状態で、熱伝導材37を溶融する。これにより、熱伝導材37はモールド樹脂12の内壁部32の内側に広がるとともに、放熱板8と半導体チップ6を接続する。
図7(a)及び(b)に示すように、放熱板8と接合パッド20を半田接合する。
図10は、実施の形態1の半導体装置の変形例に含まれる基板50の平面図である。
実施の形態1と共通する部分については、説明を省略または簡単にする。
図11は、実施の形態2の半導体装置102の断面図である。図12は、基板104の表面の平面図である。図11は、図12のXI-XI線に沿った半導体装置102の断面図である。基板104は、パッケージ基板である。
図13は、実施の形態2の半導体装置102の製造方法のフローチャートである。図14及び15は、実施の形態2の半導体装置102の製造方法の工程断面図である。
図14(a)に示すように、実施の形態1のステップS2と略同じ手順で、半導体チップ6の表面を基板104に向け、そのままの状態で半導体チップ6をチップ搭載領域18に搭載する。
次に図14(b)に示すように、外壁部134と内壁部132とを有するモールド樹脂112を形成する。外壁部134は、半導体チップ6および接合パッド120を包囲し、半導体チップ6の裏面より基板104から遠い位置に上面(一面)を有する。内壁部132は、接合パッド120の内側で半導体チップ6を包囲し外壁部134より基板104に近い位置に上面を有する。
次に図15(a)に示すように、半導体チップ6およびモールド樹脂112を覆う放熱板108と半導体チップ6の間に配置した接合材70に、放熱板108を押し付ける。
次に図15(b)に示すように、接合材70に放熱板108を押し付けた状態で、接合材70を溶融する。この時モールド樹脂112の内側に広がった接合材70により、放熱板108と接合パッド120を半田接合する。さらに、放熱板108と半導体チップ6を接続する。
図20は、実施の形態2の半導体装置の変形例1に含まれる基板150の平面図である。
図21は、変形例2を説明する断面図である。図21(a)は、接合部110が形成される前の変形例2の断面図である。図21(b)は、変形例2の断面図である。
チップ搭載領域の周囲に接合パッドが配置された基板と、
第1面を前記基板に向けた状態で、前記チップ搭載領域に搭載された半導体チップと、
前記半導体チップの前記第1面とは反対側の第2面に接続され、平面視において前記半導体チップと前記接合パッドを覆う放熱板と、
前記放熱板と前記接合パッドを半田接合する接合部と、
前記基板と前記放熱板との間に配置され、前記半導体チップを封止するモールド樹脂とを
有する半導体装置。
付記1に記載の半導体装置において、
前記接合部は、前記半導体チップの前記第2面と前記放熱板との間に広がって前記放熱板を前記半導体チップの前記第2面に接続することを
特徴とする半導体装置。
付記1又は2に記載の半導体装置において、
前記モールド樹脂は、前記半導体チップを包囲する内壁部と、前記内壁部および前記接合部を包囲する外壁部とを有することを
特徴とする半導体装置。
付記3に記載の半導体装置において、
前記内壁部は、前記外壁部の上面より前記基板に近い位置に上面を有することを
特徴とする半導体装置。
付記3又は4に記載の半導体装置において、さらに
前記内壁部に埋め込まれた受動素子を有する
ことを特徴とする半導体装置。
付記1乃至5のいずれか1項に記載の半導体装置において、
導電性の前記接合部が、前記半導体チップを包囲するように配置されていることを
特徴とする半導体装置。
付記1乃至6のいずれか1項に記載の半導体装置において、さらに、
前記半導体チップと前記基板の間に充填されたアンダーフィル樹脂を有し、
前記基板の表面が、前記アンダーフィル樹脂と前記モールド樹脂と前記接合部により覆われていることを
特徴とする半導体装置。
付記1乃至7のいずれか1項に記載の半導体装置において、
前記放熱板は、平板状であることを
特徴とする半導体装置。
付記1乃至8のいずれか1項に記載の半導体装置において、
前記接合パッドは、前記基板のグランド端子に電気的に接続されていることを
特徴とする半導体装置。
基板の表面のうち周囲に接合パッドが配置されたチップ搭載領域に、第1面を前記基板に向けた半導体チップを搭載する工程と、
前記半導体チップおよび前記接合パッドを包囲し前記半導体チップの前記第1面の反対側の第2面より前記基板から遠い位置に上面を有する外壁部を含むモールド樹脂を形成する工程と、
前記半導体チップおよび前記モールド樹脂を覆う放熱板と前記半導体チップとの間に配置した接合材に前記放熱板を押し付けた状態で前記接合材を溶融して、前記モールド樹脂の内側に広がった前記接合材により前記放熱板と前記接合パッドを半田接合する工程とを有する
半導体装置の製造方法。
付記10に記載の半導体装置の製造方法において、
前記モールド樹脂を形成する工程は、
前記外壁部と前記半導体チップ)との間の前記基板上に、前記基板から、前記半導体チップの前記第2面と同じか遠くに位置し、前記外壁部の前記上面よりも前記基板に近く位置する上面を有する内壁部を形成する工程を有することを
特徴とする半導体装置の製造方法。
付記11に記載の半導体装置の製造方法において、
前記内壁部を形成する工程の前に、前記基板上に受動素子を形成する工程を有し、
前記内壁部は前記受動素子を覆うことを特徴とする
半導体装置の製造方法。
6・・・半導体チップ 8・・・放熱板
10・・・接合部 12・・・モールド樹脂
14・・・アンダーフィル樹脂 18・・・チップ搭載領域
20・・・接合パッド 26・・・集積回路
32・・・内壁部 34・・・外壁部
36・・・熱伝導部 50・・・基板
52・・・接合パッド 70・・・接合材
102・・・半導体装置 104・・・基板
108・・・放熱板 110・・・接合部
112・・・モールド樹脂 120・・・接合パッド
132・・・内壁部 134・・・外壁部
150・・・基板 152・・・接合パッド
Claims (5)
- 基板と、
第1面を前記基板に向けて前記基板に搭載された半導体チップと、
前記基板に設けられ、前記半導体チップの周囲に位置する接合パッドと、
前記半導体チップの前記第1面とは反対側の第2面に接続され、平面視において前記半導体チップと前記接合パッドを覆う放熱板と、
前記放熱板と前記接合パッドを半田接合し、前記放熱板と電気的に接続する接合部と、
前記基板と前記放熱板との間に配置され、前記半導体チップを封止するモールド樹脂と、
前記モールド樹脂上に形成されためっき層と、を有し
前記モールド樹脂は、前記接合部と前記半導体チップとの間に位置する第1の部分と、前記半導体チップから前記接合部よりも離れて位置し前記放熱板に接続する第2の部分とを有し、
前記第1の部分は前記めっき層の一部を介して前記接合部に接続する
半導体装置。 - 前記接合部は、前記半導体チップの前記第2面及び前記放熱板に接続する部分を有する
請求項1に記載の半導体装置。 - 前記第1の部分は、前記第2の部分の上面より前記基板に近い位置に上面を有する
請求項2に記載の半導体装置。 - 前記接合部は導電性であり、
前記接合部は平面視で前記半導体チップを囲んで配置される
請求項1乃至3のいずれか1項に記載の半導体装置。 - 接合パッドを有する基板に、前記接合パッドが周囲に位置するように、第1面を前記基板に向けて半導体チップを搭載する工程と、
前記半導体チップと前記接合パッドとの間に位置する第1の部分と、前記半導体チップから前記接合パッドよりも離れて位置し、前記半導体チップの前記第1面の反対側の第2面より前記基板から遠い位置に上面を有する第2の部分とを含むモールド樹脂を形成する工程と、
前記半導体チップおよび前記モールド樹脂を覆う放熱板と前記半導体チップとの間に配置した接合材を溶融して、前記接合材と前記接合パッドとを接続するとともに、前記接合材と前記放熱板とを電気的に接続する工程とを有し、
前記第2の部分の上面は前記放熱板に接続する
半導体装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220183138A1 (en) * | 2020-12-09 | 2022-06-09 | Schweizer Electronic Ag | Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016219535A (ja) * | 2015-05-18 | 2016-12-22 | 太陽誘電株式会社 | 電子回路装置 |
| KR102449357B1 (ko) * | 2017-08-28 | 2022-09-30 | 삼성전기주식회사 | 음향파 디바이스 모듈 및 그 제조 방법 |
| CN109698170B (zh) * | 2017-10-24 | 2021-03-12 | 长鑫存储技术有限公司 | 一种半导体封装结构及其制造方法 |
| US11538728B2 (en) * | 2017-12-20 | 2022-12-27 | Mitsubishi Electric Corporation | Semiconductor package comprising a heat dissipation structure and an outer peripheral frame used as a resin flow barrier |
| US10804217B2 (en) * | 2018-08-10 | 2020-10-13 | STATS ChipPAC Pte. Ltd. | EMI shielding for flip chip package with exposed die backside |
| US11211340B2 (en) | 2018-11-28 | 2021-12-28 | Shiann-Tsong Tsai | Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding |
| US11239179B2 (en) | 2018-11-28 | 2022-02-01 | Shiann-Tsong Tsai | Semiconductor package and fabrication method thereof |
| TWI720749B (zh) * | 2019-01-01 | 2021-03-01 | 蔡憲聰 | 具有封裝內隔室屏蔽的半導體封裝及其製作方法 |
| WO2020162614A1 (ja) * | 2019-02-08 | 2020-08-13 | 株式会社村田製作所 | モジュール |
| CN112701090B (zh) * | 2020-12-17 | 2024-11-19 | 苏州通富超威半导体有限公司 | 一种封装结构及封装方法 |
| WO2022145202A1 (ja) | 2021-01-04 | 2022-07-07 | 株式会社村田製作所 | 電子デバイス |
| CN113363219B (zh) * | 2021-05-11 | 2024-02-06 | 苏州通富超威半导体有限公司 | 一种bga产品、热压设备及热压工艺 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3073644B2 (ja) * | 1993-12-28 | 2000-08-07 | 株式会社東芝 | 半導体装置 |
| JP2000114413A (ja) * | 1998-09-29 | 2000-04-21 | Sony Corp | 半導体装置、その製造方法および部品の実装方法 |
| JP3798620B2 (ja) * | 2000-12-04 | 2006-07-19 | 富士通株式会社 | 半導体装置の製造方法 |
| US6472741B1 (en) * | 2001-07-14 | 2002-10-29 | Siliconware Precision Industries Co., Ltd. | Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same |
| US7427803B2 (en) * | 2006-09-22 | 2008-09-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electromagnetic shielding using through-silicon vias |
| US8314486B2 (en) * | 2010-02-23 | 2012-11-20 | Stats Chippac Ltd. | Integrated circuit packaging system with shield and method of manufacture thereof |
| US8299595B2 (en) * | 2010-03-18 | 2012-10-30 | Stats Chippac Ltd. | Integrated circuit package system with package stacking and method of manufacture thereof |
| US8654537B2 (en) * | 2010-12-01 | 2014-02-18 | Apple Inc. | Printed circuit board with integral radio-frequency shields |
| JP5799541B2 (ja) * | 2011-03-25 | 2015-10-28 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220183138A1 (en) * | 2020-12-09 | 2022-06-09 | Schweizer Electronic Ag | Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer |
| US12028963B2 (en) * | 2020-12-09 | 2024-07-02 | Schweizer Electronic Ag | Printed circuit board module, printed circuit board element, heatsink, heat-conducting element and method of producing a thermally conductive layer |
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