Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6325229B2 - 酸化物膜の作製方法 - Google Patents
[go: Go Back, main page]

JP6325229B2 - 酸化物膜の作製方法 - Google Patents

酸化物膜の作製方法 Download PDF

Info

Publication number
JP6325229B2
JP6325229B2 JP2013210745A JP2013210745A JP6325229B2 JP 6325229 B2 JP6325229 B2 JP 6325229B2 JP 2013210745 A JP2013210745 A JP 2013210745A JP 2013210745 A JP2013210745 A JP 2013210745A JP 6325229 B2 JP6325229 B2 JP 6325229B2
Authority
JP
Japan
Prior art keywords
film
oxide
oxide film
transistor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013210745A
Other languages
English (en)
Other versions
JP2014129590A (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013210745A priority Critical patent/JP6325229B2/ja
Publication of JP2014129590A publication Critical patent/JP2014129590A/ja
Application granted granted Critical
Publication of JP6325229B2 publication Critical patent/JP6325229B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/564—Means for minimising impurities in the coating chamber such as dust, moisture, residual gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/002—Controlling or regulating
    • C30B23/005—Controlling or regulating flux or flow of depositing species or vapour
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • C30B29/22—Complex oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3426—Oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Vapour Deposition (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Photovoltaic Devices (AREA)

Description

本発明は、スパッタリング用ターゲット、スパッタリング用ターゲットの作製方法、スパッタリング用ターゲットの使用方法、スパッタリング装置、スパッタリング装置の使用方法、酸化物膜、酸化物膜の作製方法、酸化物膜を用いた半導体装置、及び酸化物膜を用いた半導体装置を具備する電気機器に関する。
ガラス基板等の絶縁表面を有する基板上に形成された半導体薄膜を用いたトランジスタ（薄膜トランジスタ、又はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒの略称。）ともいう。）やダイオード等の半導体素子は、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体装置に広く応用されている。このような半導体素子に適用可能な半導体薄膜としてシリコン系半導体材料が広く知られている。
しかし、例えば非晶質シリコンを用いたトランジスタは、ガラス基板の大面積化に対応することができるため低コストで作製することができるものの、電界効果移動度が低い。一方、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり製造工程数が多く、またガラス基板の大面積化には必ずしも適応しない。
一方、近年新たな半導体材料として酸化物半導体が注目されている。酸化物半導体として、例えば、酸化亜鉛（ＺｎＯ）やＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体等の材料が挙げられる。このような酸化物半導体を材料とした半導体薄膜をチャネル形成領域に用いたトランジスタを作製し、ＣＰＵやメモリ等のＩＣや、アクティブマトリクス型の表示装置等の半導体装置に適用する技術の開発が進められている。
酸化物半導体をチャネル形成領域に用いることで、多結晶シリコンや微結晶シリコンによって得られる高い電界効果移動度と、非晶質シリコンによって得られる均一な素子特性とを併せ持ったトランジスタを作製することができる。該トランジスタは電界効果移動度が高いため、例えばこれを表示装置に用いた場合には、小さな面積のトランジスタでも十分なオン電流を得ることができ、画素の高開口率化や表示装置の低消費電力化を図ることができる。また、酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大面積基板上に半導体装置を作製する場合に好適である。大面積基板に半導体装置を作製することで、半導体装置の作製コストを低くすることができる。さらに、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
非特許文献１に示すように、トランジスタのチャネル形成領域に結晶性の酸化物半導体膜を用いた場合、非晶質の酸化物半導体膜を用いた場合と比べて、優れた電気特性及び信頼性を得ることできることが報告されている。
特許文献１では、例えば酸化亜鉛やＩｎＧａＯ３（ＺｎＯ）５等の酸化物半導体を用いて半導体素子を作製し、これを用いて集積回路や表示装置を作製することが開示されている。この酸化物半導体膜の形成には、スパッタリング法を用いることが記載されている。
また、特許文献２では、電界効果型トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であるＩｎ、Ｇａ、及びＺｎを含む非晶質酸化物半導体を用いたトランジスタが開示されている。該酸化物半導体膜の成膜方法としてはスパッタリング法が最適とされている。
特に特許文献３に示すように、ｃ軸配向し、かつａ−ｂ面、表面または界面の方向から見て六角形状の原子配列を有し、ａ−ｂ面において、ａ軸又はｂ軸の向きが異なる結晶を含む酸化物材料を酸化物半導体膜としてトランジスタに用いると、トランジスタの電気的特性が安定し、信頼性の高い半導体装置を作製することができることが知られている。この酸化物半導体膜の形成には、スパッタリング法を用いることが記載されている。
以上のような酸化物半導体膜を含む酸化物膜、すなわち金属元素を含む酸化物膜の作製は、一般的にスパッタリング用ターゲットを用いたスパッタリング法により行われる。非特許文献２に示すように、ＺｎＯ系の酸化物膜などを用いた太陽電池の電極や表示装置の画素電極等を作製するためにスパッタリング法が用いられることは広く知られている。
スパッタリング（スパッタともいう。）法は、真空中にアルゴンガス等の不活性ガスを導入しながら基板とスパッタリングターゲット間に直流高電圧を印加し、イオン化した不活性ガスをターゲットに衝突させて、弾き飛ばされたターゲット物質を基板に堆積させて成膜する技術である。その際に、酸素や窒素等の反応ガスを不活性ガスと同時に導入し、反応性スパッタにより成膜することもできる。このようなスパッタリング法により、基板への付着力の強い膜を形成することが可能である。また、スパッタリング法では、成膜時間を制御するだけで膜厚を高い精度で制御することが可能である。
特開２００７−１２３８６１号公報 特開２００６−１６５５２８号公報 米国特許公開２０１２／０１５３３６４号公報
Ｓｈｕｎｐｅｉ Ｙａｍａｚａｋｉ， Ｊｕｎ Ｋｏｙａｍａ， Ｙｏｓｈｉｔａｋａ Ｙａｍａｍｏｔｏ ａｎｄ Ｋｅｎｊｉ Ｏｋａｍｏｔｏ， "Ｒｅｓｅａｒｃｈ， Ｄｅｖｅｌｏｐｍｅｎｔ， ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ" ＳＩＤ ２０１２ ＤＩＧＥＳＴ ｐｐ１８３−１８６ 小川展弘他、「透明導電膜形成用ＺｎＯ系ターゲットの研究（２） −結晶配向ターゲットの開発−」、Ｊｏｕｒｎａｌ ｏｆ ＴＯＳＯＨ Ｒｅｓｅａｒｃｈ，１９９２， Ｖｏｌ．３６ Ｎｏ．２， ｐ．１６１−１６６
上述したような金属元素を含む酸化物膜をトランジスタのチャネル形成領域に用いる場合、該トランジスタが良好なトランジスタ特性を示し、かつ、長期間にわたる高い信頼性を有することが酸化物膜に求められる。
しかし、金属元素を含む酸化物膜は、キャリア密度の制御性が高く、比較的容易にトランジスタ特性が得られるものの、非晶質化しやすく物性が不安定であるという問題があった。従って、トランジスタの信頼性を確保することが困難であった。
また、スパッタリング法を用いて結晶性を有する酸化物膜を形成することができれば、導電率の高い導電体膜や、耐圧の高い絶縁体膜等が形成されることが期待でき、これらの膜を用いた様々な応用が可能となる。
ここで、特許文献３に開示の酸化物材料、すなわち、ｃ軸配向し、かつａ−ｂ面、表面又は界面の方向から見て六角形状の原子配列を有し、ａ−ｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む酸化物材料を酸化物半導体膜として用いることで、上記の問題を解決することができる。
しかし、非特許文献２には、ＺｎＯ系透明導電膜のスパッタリング法による形成において、被膜の結晶性をあげるためには、スパッタリングに用いるターゲットのｃ軸配向性を高める必要があることが記載されている。ターゲットのｃ軸配向性が非配向の場合には、原理的に被膜の結晶性をあげること、すなわち、ｃ軸配向し、かつａ−ｂ面、表面または界面の方向から見て六角形状の原子配列を有し、ａ−ｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む酸化物半導体膜を作製することは困難である。
このため、上記のような安定で良好なトランジスタ特性を示すトランジスタを実現するｃ軸配向し、かつａ−ｂ面、表面又は界面の方向から見て六角形状の原子配列を有し、ａ−ｂ面において、ａ軸又はｂ軸の向きが異なる結晶を含む酸化物半導体膜を作製するためには、極めてｃ軸配向性の高いスパッタリングターゲットを作製しなければならない。つまり、ｃ軸配向した単結晶のスパッタリングターゲットを作製することが理想となるが、このようなターゲットは容易に作製することが困難である。
そこで、本発明の一態様は、電気特性の安定した又は信頼性の高い、金属元素を含む結晶性の酸化物膜を成膜することが可能なスパッタリング用ターゲットを提供することを課題の一とする。
また、本発明の一態様は、当該スパッタリング用ターゲットの作製方法を提供することを課題の一とする。
また、本発明の一態様は、当該スパッタリング用ターゲットを用いたスパッタリング装置を提供することを課題の一とする。
また、本発明の一態様は、当該スパッタリング用ターゲットを用いたスパッタリング装置の使用方法を提供することを課題の一とする。
また、本発明の一態様は、電気特性の安定した又は信頼性の高い、金属元素を含む結晶性の酸化物膜を提供することを課題の一とする。
また、本発明の一態様は、当該金属元素を含む結晶性の酸化物膜の作製方法を提供することを課題の一とする。
また、本発明の一態様は、当該金属元素を含む結晶性の酸化物膜を用いた半導体装置を提供することを課題の一とする。
さらに、本発明の一態様は、当該半導体装置を具備する電気機器を提供することを課題の一とする。
特に、本発明の一態様は、上記に掲げる課題のうち少なくとも一つを解決することができる。
そこで、本発明の一態様は、ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含むスパッタリング用ターゲットを用い、複数の結晶粒から平板状のスパッタリング粒子を剥離し、ｃ軸が被成膜面と概略垂直となるようにスパッタリング粒子を被成膜面に配列して堆積させる酸化物膜の作製方法である。
また、本発明の一態様は、ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含むスパッタリング用ターゲットを用い、スパッタリング用ターゲットの表面と被成膜面とに接して、イオン化した不活性ガスを含むプラズマ空間を形成し、スパッタリング用ターゲットの表面に、イオン化した不活性ガスを衝突させて、複数の結晶粒のａ−ｂ面でなる劈開面から平板状のスパッタリング粒子を剥離し、平板状のスパッタリング粒子を、平板状の形状を概略維持しながら、プラズマ空間を介して被成膜面に輸送し、平板状のスパッタリング粒子の複数は、同一の極性に帯電し、被成膜面において、同一の極性に帯電した複数の平板状のスパッタリング粒子が互いに反発し、平板状のスパッタリング粒子が平面において隣り合い、かつ、ｃ軸が被成膜面と概略垂直となるように配列して堆積する酸化物膜の作製方法である。
また、本発明の一態様は、スパッタリング用ターゲットの使用方法であって、スパッタリング用ターゲットは、ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含み、スパッタリング用ターゲットから剥離した平板状の帯電した複数のスパッタリング粒子が、互いに反発しながら被成膜面に堆積するスパッタリング用ターゲットの使用方法である。
本発明の一態様により、電気特性の安定した又は信頼性の高い、金属元素を含む結晶性の酸化物膜を成膜することが可能なスパッタリング用ターゲットを提供することができる。
また、本発明の一態様により、当該スパッタリング用ターゲットの作製方法を提供することができる。
また、本発明の一態様により、当該スパッタリング用ターゲットを用いたスパッタリング装置を提供することができる。
また、本発明の一態様により、当該スパッタリング用ターゲットを用いたスパッタリング装置の使用方法を提供することができる。
また、本発明の一態様により、電気特性の安定した又は信頼性の高い、金属元素を含む結晶性の酸化物膜を提供することができる。
また、本発明の一態様により、当該金属元素を含む結晶性の酸化物膜の作製方法を提供することができる。
また、本発明の一態様により、当該金属元素を含む結晶性の酸化物膜を用いた半導体装置を提供することができる。
また、本発明の一態様により、当該半導体装置を具備する電気機器を提供することができる。
スパッタリング粒子の動きを示す模式図。 スパッタリング用ターゲットの一部の領域の拡大図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造を説明する図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造を説明する図。 スパッタリング用ターゲットの作製方法を説明する図。 成膜装置を説明する図。 成膜装置を説明する図。 成膜装置を説明する図。 成膜装置を説明する図。 酸化物膜を説明する図。 トランジスタの上面図及び断面図。 トランジスタの断面図。 トランジスタの上面図及び断面図。 酸化物積層膜のバンド構造を説明する図。 酸化物積層膜のバンド構造を説明する図。 トランジスタの断面図。 トランジスタの断面図。 トランジスタの作製方法を説明する断面図。 ＥＬ素子を用いた表示モジュールの画素の一部の回路図。 ＥＬ素子を用いた表示モジュールの上面図、断面図及び発光層の断面図。 ＥＬ素子を用いた表示モジュールの断面図。 液晶素子を用いた表示モジュールの画素の回路図。 液晶素子を用いた表示モジュールの断面図。 ＦＦＳモードの液晶素子を用いた表示モジュールを説明する図。 イメージセンサの回路図、断面図を示す図。 タッチ入力機能を具備した画素領域を示す図。 フォトセンサが設けられたパネルの断面図。 半導体装置の回路図。 半導体装置の回路図、断面図および電気特性を示す図。 半導体装置の回路図、電気特性を示す図および断面図。 ＣＰＵの構成を示すブロック図。 マイクロコンピュータの構成を示すブロック図。 不揮発性記憶素子の構成を示す図。 レジスタの回路構成を示す図。 マイクロコンピュータの動作を示す図。 電気機器を説明する図。 試料の反射電子像。 結晶粒マップ及び結晶粒径のヒストグラム。 ＸＲＤの測定結果。 酸化物膜のＴＥＭ像。 ＡＣスパッタリング法の放電状態を説明する図。
本発明の実施形態について、図面を用いて以下、詳細に説明する。ただし、本発明はこれらの説明に限定されず、その形態及び態様を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容に限定して解釈されるものではない。
なお、本明細書で説明する各図において、膜や層、基板などの厚さや領域の大きさ等の各構成要素の大きさは、個々に説明の明瞭化のために誇張されている場合がある。よって、必ずしも各構成要素はその大きさに限定されず、また各構成要素間での相対的な大きさに限定されない。
なお、本明細書等において、第１、第２などとして付される序数詞は、便宜上用いるものであって工程の順番や積層の順番などを示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
なお、本明細書等で説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書等において、「上」や「下」の用語は、構成要素の位置関係が「直上」又は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
＜１．第１の実施形態＞ スパッタリング方法及びそのメカニズム
本実施形態では、本発明の一態様に係るスパッタリングによる成膜についての方法、及びそのメカニズムについて説明する。
［１．１．成膜条件又は環境］
図１は、スパッタリング用ターゲット１０１を用いて、被成膜面１０２上に酸化物膜を成膜する様子を示す模式図である。
まず、酸化物膜の成膜に用いる、図１に示すスパッタリング用ターゲット１０１について説明する。
スパッタリング用ターゲット１０１の一部を拡大させた拡大部１５０に示すように、スパッタリング用ターゲット１０１は、複数の結晶粒１２０を有する多結晶酸化物を含む。このようなスパッタリング用ターゲット１０１として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む化合物を材料として用いることができる。
図１においては、スパッタリング用ターゲット１０１は円形であるが、形状はこれに限られず、矩形であってもよく、又はその他の形状であってもよい。
複数の結晶粒１２０のそれぞれの粒径及び形状は、図１に示すように異なっていてもよい。
複数の結晶粒１２０は、ｃ軸が互いに不規則に配向している。さらに、複数の結晶粒１２０のそれぞれは、六角柱状の結晶構造を含む。なお、特に断りがない限り、六角柱状の結晶構造において、六角形の面に平行な面をａ−ｂ面とし、当該六角形の面に垂直な方向をｃ軸方向とする。複数の結晶粒の配向性は、例えば電子後方散乱回折法（ＥＢＳＤ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ）によって測定することができる。
さらに、図１における拡大部１５０のうち、領域１６０の部分を拡大して図２（Ａ）に示す。
図２（Ａ）では、複数の結晶粒１２０として結晶粒１２０ａ、結晶粒１２０ｂ、結晶粒１２０ｃの一部を示している。
さらに、図２（Ｂ）では、図２（Ａ）の結晶粒１２０ａ、結晶粒１２０ｂ、結晶粒１２０ｃを点線で示す。
このとき、図２（Ｂ）に示すように、結晶粒１２０ａ乃至結晶粒１２０ｃのそれぞれは、六角柱状の結晶構造を有する。さらに、結晶粒１２０ａ乃至結晶粒１２０ｃでは、六角柱状の結晶構造では、ｃ軸が互いに不規則に配向している。
以上のように、本発明の一態様に係るスパッタリング用ターゲット１０１は、複数の結晶粒１２０のｃ軸が、互いに不規則に配向している構造である。
被成膜面１０２を含む材料が結晶構造を有する場合、被成膜面１０２に堆積するスパッタリング粒子との間で格子定数の不整合が生じ、格子歪みが発生する。また、被成膜面１０２を含む材料が結晶構造を有する場合、当該構造が有する内部応力によっても同様の歪みが発生する。このため、スパッタリング粒子の堆積により形成される酸化物膜の結晶化度が低下するおそれがある。さらに、被成膜面１０２は、微細な凹凸を有すると成膜する酸化物膜の結晶化度を低下させる。
従って、結晶化度の高い酸化物膜を成膜するためには、スパッタリング粒子を堆積させる被成膜面１０２には、非晶質構造を有する材料の表面が適している。材料が非晶質構造を有する場合には、特定の方向への内部応力が無く又は少なく、また結晶構造に起因する歪みの発生を抑制される。また、被成膜面１０２の平坦性を高めることが効果的である。
このような非晶質構造を有する材料としては、例えば非晶質構造の酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜などの絶縁膜や、非晶質構造の酸化物膜等を用いるとよい。
また、後述するが、本発明の一態様に係る酸化物を積層した多層膜としてトランジスタに用いる場合、チャネルを形成する酸化物膜の結晶性を高めるために、当該酸化物膜の下層には非晶質の酸化物膜を用いるとよい。
また、被成膜面１０２には、吸着水がないことが好ましい。成膜する酸化物膜の膜特性を向上させるためである。よって、例えば被成膜面１０２に対し、吸着水を除去する処理を行ってもよい。例えば、１００℃以上の温度で被成膜面１０２を有する基板を加熱処理することなどにより、吸着水を除去又は低減することができる。なお、被成膜面１０２を有する基板における被成膜面１０２とは、基板自体の表面に限られず、当該基板の上方に形成された膜や構造物であって、露出している最表面を含む。
さらに、被成膜面１０２は絶縁表面を有することが好ましい。堆積したスパッタリング粒子の帯電する電荷の消失をしにくくするためである。
次に、酸化物膜のスパッタリングによる成膜の様子について説明する。
図１に示すように、スパッタリング用ターゲット１０１の表面と、被成膜面１０２とに接して、イオン化した不活性ガスを含むプラズマ空間１０３を形成する。プラズマ空間１０３が被成膜面１０２と接するように形成されることで、スパッタリング粒子を効率よく被成膜面１０２に移動させることができる。
一方、成膜装置にマグネトロンを用い、磁場によりスパッタリング用ターゲット１０１の近傍のプラズマ空間１０３を高密度化してもよい。マグネトロンスパッタリングを用いた成膜装置では、例えば、スパッタリング用ターゲットの前方に磁場を形成するため、スパッタリング用ターゲットの後方に磁石組立体が配置される。当該磁場は、スパッタリング用ターゲットのスパッタリング時において、電離した電子やスパッタリングにより生じた二次電子を捉える。このようにして捕捉された電子は成膜室内の希ガス等の不活性ガスとの衝突確率を高め、その結果プラズマ密度が高まる。これにより、例えば被成膜面の温度を著しく上昇させることなく、成膜の速度を上げることができる。
イオン化した不活性ガスとしては、例えば酸素（Ｏ）を含むガス、希ガス元素を含むガス、又は酸素及び希ガス元素を含むガスを適用できる。希ガス元素として、アルゴン（Ａｒ）などを適用することが好ましい。
［１．２．スパッタリング粒子の剥離］
図１に示すように、上記のようにしてイオン化した不活性ガス中のイオン１１０を、スパッタリング用ターゲット１０１に衝突させて、結晶粒のａ−ｂ面でなる劈開面から平板状のスパッタリング粒子１１１ａを剥離する。スパッタリング粒子１１１ａは、結晶粒１２０の六角柱状の結晶構造における劈開面から剥離するため、その形状は平板状（ペレット状ともいう。）となる。ここで劈開面とは、結晶の結合が弱い箇所（劈開する面又は劈開しやすい面のこと）をいう。従って、複数の結晶粒において、当該結晶粒中のａ−ｂ面でなる劈開面から平板状のスパッタリング粒子１１１ａが同時に又は異なるタイミングでそれぞれ剥離される。なお、図１では、説明の便宜のため、イオン１１０とスパッタリング粒子１１１ａとの大きさを模式的に図示しており、実際の大きさや縮尺とは異なる。
イオン１１０としては、例えば酸素の陽イオン、希ガス元素の陽イオンを適用できる。例えば、酸素の陽イオンを用いることで、成膜時のスパッタリング用ターゲット１０１の表面へのプラズマダメージを軽減することができる。これにより、イオン１１０がスパッタリング用ターゲット１０１の表面に衝突した際に、スパッタリング用ターゲット１０１の表面における結晶性の低下や非晶質化を抑制することができる。
また、希ガス元素の陽イオンとしては、例えばアルゴンイオン（Ａｒ＋）を用いることができる。
なお、図１では、説明の便宜のため、１個のイオン１１０を衝突させて１個のスパッタリング粒子１１１ａを剥離しているが、複数個のイオン１１０が同時に又は異なるタイミングでスパッタリング用ターゲット１０１の表面に衝突し、１個のスパッタリング粒子１１１ａが剥離する場合もある。また、１個のイオン１１０がスパッタリング用ターゲット１０１の表面に衝突して、複数のスパッタリング粒子１１１ａが剥離する場合もある。スパッタリング用ターゲット１０１の表面に衝突するイオン１１０の数に対する剥離するスパッタリング粒子１１１ａの数は、例えばスパッタリング装置の電力によって変化する。
ここで、剥離したスパッタリング粒子１１１ａは、正又は負の極性に帯電していることが好ましい。このとき、スパッタリング粒子１１１ａの六角形である一対の面が帯電していることが好ましい。なお、本実施形態では、一例として、スパッタリング粒子１１１ａが正に帯電する場合について説明するが、これに限定されず、負に帯電する場合もある。また、拡大部１５１に示すように、六角形のスパッタリング粒子１１１ａは、六角形の辺に沿って帯電してもよい。スパッタリング粒子１１１ａの六角形の辺に沿って帯電することにより、対向する電荷どうしが反発し合い、プラズマ空間１０３を飛翔するスパッタリング粒子１１１ａの変形を抑制し、平板状の形状を概略維持することができる。また、帯電していたスパッタリング粒子１１１ａが、スパッタリング粒子１１１ａの電荷と逆の極性のプラズマにより中和され、その後、再度帯電する場合もある。
また、複数のスパッタリング粒子１１１ａを剥離する場合、複数のスパッタリング粒子１１１ａのそれぞれは、同一の極性に帯電していることが好ましい。
また、スパッタリング粒子１１１ａが帯電するタイミングは、特に限定されない。例えば、イオン１１０の衝突時に帯電する場合がある。また、スパッタリング粒子１１１ａがプラズマ空間１０３のプラズマに曝されることで帯電する場合がある。また、イオン１１０が平板状のスパッタリング粒子１１１ａの側面、上面または下面に結合することで帯電する場合がある。
［１．３．スパッタリング粒子の飛翔］
さらに、図１に示すように、剥離したスパッタリング粒子１１１ａを、平板状の形状を概略維持しながら、プラズマ空間１０３を介して被成膜面１０２に輸送する。このとき、スパッタリング粒子１１１ａは、帯電が維持されていることが好ましい。スパッタリング粒子１１１ａが電荷を帯びている場合、そのスパッタリング粒子１１１ａの表面における電荷分布によってスパッタリング粒子１１１ａの飛翔中の形状が維持される。このため、スパッタリング粒子１１１ａは、あたかも凧のようにスパッタリング用ターゲット１０１の表面と被成膜面１０２との間を平板状の形状を概略維持したまま移動し、平板形状を概略維持したまま被成膜面１０２に到達することができる。
なお、図１では、一例として、スパッタリング用ターゲット１０１の上方に被成膜面１０２が配置され、スパッタリング粒子１１１ａが下から上に向かって移動する。しかし、スパッタリング用ターゲット１０１と被成膜面１０２との位置関係はこれに限定されず、例えば、スパッタリング用ターゲット１０１の下方に被成膜面１０２を配置して、スパッタリング用ターゲット１０１から被成膜面１０２に向かって移動させてもよい。また、スパッタリング用ターゲット１０１と被成膜面１０２とがそれぞれ垂直になるように対向させて配置し、スパッタリング粒子１１１ａを、スパッタリング用ターゲット１０１から被成膜面１０２に向かって移動させてもよい。
被成膜面１０２に到達したスパッタリング粒子１１１ａは、ａ−ｂ面が被成膜面１０２と概略平行となるように被成膜面１０２上にあたかもハンググライダーのように堆積する。このようにして剥離したスパッタリング粒子１１１ａは、結晶粒１２０の一部を剥離することで形成されるため、高い結晶性を有する。従って、スパッタリング粒子１１１ａが被成膜面に到達することで結晶化度の高い酸化物膜を形成することができる。
［１．４．スパッタリング粒子の堆積、酸化物膜の成膜］
平板状のスパッタリング粒子１１１ａは、劈開面と被成膜面１０２とが平行になるように被成膜面に付着する割合が高い。ここで、図１に示すように、剥離したスパッタリング粒子１１１ａが帯電している場合、被成膜面１０２において、剥離したスパッタリング粒子１１１ａが被成膜面１０２上にすでに堆積したスパッタリング粒子１１１ｂと互いに反発することで、スパッタリング粒子１１１ｂが堆積していない領域に移動して堆積する。さらに、複数のスパッタリング粒子１１１ａが堆積した領域に別のスパッタリング粒子が積層して堆積してもよい。このとき、堆積したスパッタリング粒子１１１ａに帯電していた電荷が消失していてもよい。
一方、スパッタリング粒子１１１ａが帯電していない場合には、スパッタリング粒子１１１ａは被成膜面１０２に不規則に堆積する。従って、スパッタリング粒子１１１ａがすでに他のスパッタリング粒子が堆積している領域も含め、無秩序に堆積する。このため、スパッタリング粒子１１１ａが帯電していない場合には、堆積して得られる酸化物膜は厚さが均一ではなく、結晶の配向も無秩序となる。
このように、被成膜面１０２において、スパッタリング粒子１１１ｂと隣り合うように堆積することにより、例えば透過型電子顕微鏡（ＴＥＭともいう）などにより観察した場合でも粒界を確認することができない酸化物膜を形成できる。また、スパッタリング粒子１１１ａとスパッタリング粒子１１１ｂとは、ｃ軸が被成膜面１０２と概略垂直になるように配列して堆積する。従って、成膜される酸化物膜の結晶部は、一つの結晶軸に対して配向することになる。例えば、結晶粒の劈開面がａ−ｂ面に平行な面である場合、酸化物膜の結晶部はｃ軸配向する。すなわち、被成膜面の法線ベクトルと酸化物膜に含まれる結晶部のｃ軸とが平行になる。ただし、ａ軸はｃ軸を基準に回転が自在であるため、酸化物膜に含まれる複数の結晶部のａ軸方向は一様ではない。
また、このようなスパッタリングプロセスによって、スパッタリング粒子が被成膜面１０２上に規則的に配列するため、被成膜面１０２上に形成された酸化物膜の上面は、極めて平坦性が高いものとなる。酸化物膜の上面の平坦性は、これをチャネル形成領域に用いたトランジスタの電気特性の向上に寄与する。
なお、被成膜面１０２は絶縁表面を有することが好ましい。あるいは、被成膜面１０２を有する基板は、成膜装置内において電気的に浮遊状態にあることが好ましい。これにより、被成膜面１０２に堆積したスパッタリング粒子に帯電する電荷が消失しにくくなる。ただし、スパッタリング粒子の堆積速度が電荷の消失よりも遅い場合は、被成膜面１０２が導電性を有していてもよい。
このように、被成膜面１０２において、同一の極性に帯電した複数の平板状のスパッタリング粒子が互いに反発することで、剥離されたスパッタリング粒子は、他のスパッタリング粒子が堆積していない領域に移動して堆積する。また、複数の平板状のスパッタリング粒子は、平面において隣り合い、かつ、ｃ軸が被成膜面と概略垂直となるように配列して堆積する。
以上が本発明の一態様に係るスパッタリングによる成膜についての方法、及びそのメカニズムの説明である。
図１及び図２を用いて説明したように、本実施形態では、ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含むスパッタリング用ターゲットを用いて、ｃ軸が被成膜面と概略垂直となるように配列する、結晶化度の高い酸化物膜を作製することができる。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜２．第２の実施形態＞ スパッタリング用ターゲット
本実施形態では、本発明の一態様に係るスパッタリング用ターゲットについて、図３及び図４を用いて説明する。
［２．１．スパッタリング用ターゲット］
本発明の一態様に係るスパッタリング用ターゲットは、ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含む。
また、スパッタリング用ターゲットに含まれる複数の結晶粒は、劈開面を有する。劈開面は、例えばａ−ｂ面に平行な面である。
また、スパッタリング用ターゲットに含まれる複数の結晶粒が六方晶構造を有する場合、スパッタリングの際に剥離する平板状のスパッタリング粒子は、内角が１２０°である概略正六角形の上面及び下面を有する六角柱状の結晶構造を有する。
また、スパッタリング粒子は理想的には単結晶であるが、イオンの衝突の影響などによって一部が非晶質化していてもよい。
スパッタリング用ターゲットに含まれる多結晶酸化物としては、例えば、Ｉｎ、Ｍ（ＭはＧａ、Ｓｎ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）及びＺｎを含む酸化物などを適用できる。Ｉｎ、Ｍ及びＺｎを含む酸化物をＩｎ−Ｍ−Ｚｎ酸化物とも表記する。
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物において、劈開面はＭとＺｎとが混合されたａ−ｂ面と平行な面であることが多い。
なお、複数の結晶粒の平均粒径は、３μｍ以下、さらには２．５μｍ以下、さらには２μｍ以下であることが好ましい。
または、スパッタリング用ターゲットは、複数の結晶粒を有する多結晶酸化物を含み、複数の結晶粒のうち、粒径が０．４μｍ以上１μｍ以下である結晶粒の割合が８％以上、好ましくは１５％以上、さらに好ましくは２５％以上である。
複数の結晶粒の粒径が小さいことにより、スパッタリング用ターゲットにイオンを衝突させると、劈開面からスパッタリング粒子が剥離する。剥離したスパッタリング粒子は、劈開面と平行な上面及び下面を有する平板状となる。また、複数の結晶粒の粒径が小さいことにより、結晶に歪みが生じ、劈開面からの剥離が容易になる。
なお、複数の結晶粒の粒径は、例えばＥＢＳＤによって測定することができる。ここで示す結晶粒の粒径は、ＥＢＳＤにより得られる結晶粒マップから一つの結晶粒の断面積を測定し、結晶粒を正円形として粒径に換算したものである。具体的には、結晶粒の断面積がＳであるとき、結晶粒の半径をｒと置き、Ｓ＝πｒ２の関係から半径ｒを算出し、半径ｒの２倍を粒径としている。
また、スパッタリング用ターゲットは、相対密度が９０％以上、９５％以上、または９９％以上であることが好ましい。
さらに、図３（Ａ）に、スパッタリング用ターゲットに含まれる結晶粒の一例として、ａ−ｂ面と平行な方向から見たＩｎ−Ｇａ−Ｚｎ酸化物の結晶構造の一例を示す。図３（Ａ）に示すように、Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造では、インジウムを含む層、ガリウム又は亜鉛、並びに酸素を含む層がｃ軸方向に積層している。
さらに、図３（Ａ）において、一点鎖線で囲った部分を拡大し図３（Ｂ）に示す。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる結晶粒において、図３（Ｂ）に示すガリウム原子、亜鉛原子、及び酸素原子を有する第１のＧＺＯ層と、ガリウム原子、亜鉛原子、及び酸素原子を有する第２のＧＺＯ層との間の面が劈開面となる。このように、スパッタリング用ターゲットは、ａ−ｂ面に平行な平面で劈開し、Ｉｎ−Ｇａ−Ｚｎ酸化物からなるスパッタリング粒子は、ａ−ｂ面に平行な平面を有する平板状となる。よって、スパッタリング用ターゲットの複数の結晶粒のそれぞれのｃ軸が揃ってなくても、複数の結晶粒のそれぞれからａ−ｂ面に平行な平面を有する同じ形状のスパッタリング粒子を剥離することができる。このため、スパッタリング用ターゲットの複数の結晶粒において、ｃ軸を揃えなくてもよい。
図４に、結晶のａ−ｂ面と垂直に見たときのＩｎ−Ｇａ−Ｚｎ酸化物の結晶構造の一例を示す。ただし、図４では、インジウム原子及び酸素原子を有する層のみを抜き出して示す。
Ｉｎ−Ｇａ−Ｚｎ酸化物は、インジウム原子−酸素原子間の結合が弱い。すなわち、当該結合が切れた場合、酸素原子が脱離し、図４の二点鎖線に示すように連続的に酸素原子の欠損（酸素欠損ともいう。）が生じる。図４において、酸素欠損を二点鎖線で繋ぐことで、正六角形を描くことができる。このように、Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶は、インジウム原子−酸素原子間の結合が切れた場合に生じる、ａ−ｂ面に垂直な面を複数有することがわかる。
Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶は六方晶であるため、平板状のスパッタリング粒子は内角が１２０°である正六角形の面を有する六角柱状となりやすい。ただし、平板状のスパッタリング粒子は六角柱状に限定されず、内角が６０°である正三角形の面を有する三角柱状、又はその他の多角柱状の場合もある。
［２．２．スパッタリング用ターゲットの作製方法］
図５を用いて、上述したスパッタリング用ターゲットの作製方法を示す。
図５（Ａ）では、スパッタリング用ターゲットとなる、複数の金属元素を含む酸化物粉末を作製する。まずは、工程Ｓ２０１にて酸化物粉末を秤量する。
ここでは、複数の金属元素を含む酸化物粉末として、Ｉｎ、Ｍ及びＺｎを含む酸化物粉末（Ｉｎ−Ｍ−Ｚｎ酸化物粉末ともいう。）を作製する場合について説明する。具体的には、原料としてＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末及びＺｎＯＺ酸化物粉末を用意する。なお、Ｘ、Ｙ及びＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の酸化物粉末は一例であり、所望の組成とするために適宜酸化物粉末を選択すればよい。なお、Ｍは、Ｇａ、Ｓｎ、Ａｌ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ又はＬｕである。本実施形態では三種の酸化物粉末を用いた例を示すが、これに限定されない。例えば、本実施形態を四種以上の酸化物粉末を用いた場合に適用しても構わないし、一種または二種の酸化物粉末を用いた場合に適用しても構わない。
次に、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末及びＺｎＯＺ酸化物粉末を所定のｍｏｌ数比で混合する。
所定のｍｏｌ数比としては、例えば、ＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末及びＺｎＯＺ酸化物粉末が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４又は３：１：２とする。このようなｍｏｌ数比とすることで、後に結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得やすくなる。
次に、工程Ｓ２０２にて、所定のｍｏｌ数比で混合したＩｎＯＸ酸化物粉末、ＭＯＹ酸化物粉末及びＺｎＯＺ酸化物粉末に対し第１の焼成を行うことでＩｎ−Ｍ−Ｚｎ酸化物を得る。
なお、第１の焼成は、不活性雰囲気、酸化性雰囲気または減圧雰囲気で行い、温度は４００℃以上１７００℃以下、好ましくは９００℃以上１５００℃以下とする。第１の焼成の時間は、例えば３分以上２４時間以下、好ましくは３０分以上１７時間以下、さらに好ましくは３０分以上５時間以下で行えばよい。第１の焼成を前述の条件で行うことで、主たる反応以外の余分な反応を抑制でき、Ｉｎ−Ｍ−Ｚｎ酸化物粉末中に含まれる不純物濃度を低減することができる。そのため、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結晶性を高めることができる。
また、第１の焼成は、温度又は／及び雰囲気を変えて、複数回行ってもよい。例えば、第１の雰囲気にて第１の温度でＩｎ−Ｍ−Ｚｎ酸化物粉末を保持した後、第２の雰囲気にて第２の温度で保持しても構わない。具体的には、第１の雰囲気を不活性雰囲気または減圧雰囲気として、第２の雰囲気を酸化性雰囲気とすると好ましい。これは、第１の雰囲気にてＩｎ−Ｍ−Ｚｎ酸化物粉末に含まれる不純物を低減する際にＩｎ−Ｍ−Ｚｎ酸化物中に酸素欠損が生じることがあるためである。そのため、第２の雰囲気にて得られるＩｎ−Ｍ−Ｚｎ酸化物中の酸素欠損を低減することが好ましい。Ｉｎ−Ｍ−Ｚｎ酸化物中の不純物濃度を低減し、かつ酸素欠損を低減することにより、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の結晶性を高めることができる。
次に、工程Ｓ２０３にて、Ｉｎ−Ｍ−Ｚｎ酸化物を粉砕することでＩｎ−Ｍ−Ｚｎ酸化物粉末を得る。
Ｉｎ−Ｍ−Ｚｎ酸化物は、ａ−ｂ面に平行な表面構造を多く含む。そのため、得られるＩｎ−Ｍ−Ｚｎ酸化物粉末は、ａ−ｂ面に平行な上面及び下面を有する平板状の結晶粒を多く含むことになる。また、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶は六方晶となることが多いため、前述の平板状の結晶粒は内角が１２０°である概略正六角形の面を有する六角柱状であることが多い。
以上のようにして、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を得ることができる。
次に、図５（Ｂ）では、図５（Ａ）に示すフローチャートで得られたＩｎ−Ｍ−Ｚｎ酸化物粉末を用いてスパッタリング用ターゲットを作製する方法について説明する。
工程Ｓ２１１にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を型に敷き詰めて成形する。なお、工程Ｓ２１１では、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に水と、分散剤と、バインダとを混合したスラリーを成形してもよい。その後、吸引後の成形体に対し、乾燥処理を行う。乾燥処理は自然乾燥により行うと成形体にひびが入りにくいため好ましい。その後、３００℃以上７００℃以下の温度で加熱処理することで、自然乾燥では取りきれなかった残留水分などを除去する。
なお、上述の型は金属製又は酸化物製とすればよく、矩形又は丸形の上面形状を有する。
次に、工程Ｓ２１２にて、Ｉｎ−Ｍ−Ｚｎ酸化物粉末に対し第２の焼成を行う。その後、工程Ｓ２１３にて、第２の焼成が行われたＩｎ−Ｍ−Ｚｎ酸化物粉末に対し第１の加圧処理を行い、板状Ｉｎ−Ｍ−Ｚｎ酸化物を得る。第２の焼成は第１の焼成と同様の条件及び方法で行えばよい。第２の焼成を行うことで、Ｉｎ−Ｍ−Ｚｎ酸化物の結晶性を高めることができる。
なお、第１の加圧処理は、Ｉｎ−Ｍ−Ｚｎ酸化物粉末を押し固めることができればよく、例えば、型と同種で設けられたおもりなどを用いて行えばよい。または、圧縮空気などを用いて高圧で押し固めてもよい。そのほか、公知の技術を用いて第１の加圧処理を行うことができる。なお、第１の加圧処理は、第２の焼成と同時に行ってもよい。
第１の加圧処理の後に平坦化処理を行ってもよい。平坦化処理は、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを用いればよい。
こうして得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物は、結晶性の高い多結晶酸化物となる。
次に得られた板状Ｉｎ−Ｍ−Ｚｎ酸化物の厚さを確認する。板状Ｉｎ−Ｍ−Ｚｎ酸化物が所望の厚さより薄い場合は、工程Ｓ２１１に戻り、板状Ｉｎ−Ｍ−Ｚｎ酸化物上にＩｎ−Ｍ−Ｚｎ酸化物粉末を敷き詰め、成形する。
なお、上記工程をｎ回（ｎは自然数）繰り返し行ってもよい。このとき、板状Ｉｎ−Ｍ−Ｚｎ酸化物、及び板状Ｉｎ−Ｍ−Ｚｎ酸化物上のＩｎ−Ｍ−Ｚｎ酸化物粉末に対し第２の焼成と同様の条件及び方法で再度焼成を行う。その後、焼成が行われた板状Ｉｎ−Ｍ−Ｚｎ酸化物、及び板状Ｉｎ−Ｍ−Ｚｎ酸化物上のＩｎ−Ｍ−Ｚｎ酸化物粉末に対し上記加圧処理と同様の条件及び方法で加圧処理を行い、Ｉｎ−Ｍ−Ｚｎ酸化物粉末の分だけ厚さの増した板状Ｉｎ−Ｍ−Ｚｎ酸化物を得る。板状Ｉｎ−Ｍ−Ｚｎ酸化物は、板状Ｉｎ−Ｍ−Ｚｎ酸化物を種結晶として結晶成長させて得られるため、結晶性の高い多結晶酸化物となる。
この板状Ｉｎ−Ｍ−Ｚｎ酸化物を厚くする工程をｎ回繰り返すことで、例えば２ｍｍ以上２０ｍｍ以下、好ましくは３ｍｍ以上２０ｍｍ以下の板状Ｉｎ−Ｍ−Ｚｎ酸化物を得ることができる。当該板状Ｉｎ−Ｍ−Ｚｎ酸化物を以て、スパッタリング用ターゲットとする。
なお、板状のＩｎ−Ｍ−Ｚｎ酸化物を形成した後、平坦化処理を行ってもよい。
なお、得られたスパッタリング用ターゲットに対し、さらに焼成を行っても構わない。このときの焼成は第１の焼成と同様の条件及び方法で行えばよい。焼成を行うことで、さらに結晶性の高い多結晶酸化物を含むスパッタリング用ターゲットを得ることができる。
以上のようにして、ａ−ｂ面に平行な劈開面を有し、複数の結晶粒を有する多結晶酸化物を含むスパッタリング用ターゲットを作製することができる。
なお、上記作製方法を用いることにより、スパッタリング用ターゲットを高密度にすることができる。スパッタリング用ターゲットの密度が高いことで、成膜される酸化物膜の膜密度も高くすることができる。具体的には、スパッタリング用ターゲットの相対密度を９０％以上、９５％以上、又は９９％以上とすることができる。
また、本実施形態のスパッタリング用ターゲットを用いて第１の実施形態に示す酸化物膜を成膜することができる。このとき、成膜された酸化物膜は、ｃ軸が被成膜面と概略垂直となるように配列している。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜３．第３の実施形態＞ 成膜装置
本実施形態では、本発明の一態様に係る成膜装置について、図６乃至図９を用いて説明する。
なお、以下に示す成膜装置は、スパッタリング法により成膜を行う成膜室（スパッタ室）を少なくとも有するものである。ここで、スパッタリング法は、プラズマの発生方法で分類され、直流（ＤＣ）電源を用いるものを直流スパッタリング法、交流（ＡＣ）電源を用いるものを交流スパッタリング法、さらに高周波（ＲＦ）電源を用いるものを高周波スパッタリング法という。特に直流スパッタリング法は、電源設備が安価であり成膜速度が速いため、生産性や製造コストの点で工業的に優れている。本発明の一態様に係る成膜装置においては、これらのいずれの方法も用いることができ、またこれらを組み合わせて用いることもできる。
図６に示す成膜装置は、成膜室５１と、副成膜室５２と、搬送室５３とを有する。
成膜室５１は、搬送室５３及び副成膜室５２と接続される。なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、各室を独立して真空状態に保持することができる。
成膜室５１は、スパッタリング用ターゲット５４と、防着板５５と、基板ステージ５６と、を有する。
スパッタリング用ターゲット５４は、図１に示すスパッタリング用ターゲット１０１に相当する。なお、スパッタリング用ターゲット５４に直流電圧、交流電圧、又は高周波電圧を与えてもよい。このうち、後述するＣＡＡＣ−ＯＳ膜を形成するには、直流電圧を用いることが好ましい。
防着板５５は、スパッタリング用ターゲット５４から剥離するスパッタリング粒子が不要な領域に堆積するのを抑制する機能を有する。
基板ステージ５６には、基板５７が設置されている。基板５７の一平面は、図１に示す被成膜面１０２に相当する。なお、基板ステージ５６に、基板５７を保持する基板保持機構や、基板５７を裏面から加熱する裏面ヒーター等を設けてもよい。なお、基板ステージを浮遊状態としてもよい。また、基板ステージ５６を接地電位としてもよい。
また、成膜室５１は、マスフローコントローラ５８を介して精製機５９と接続される。精製機５９及びマスフローコントローラ５８は、ガス種の数だけ設けられる。図６では、一例として二つの場合について示す。
成膜室５１などに導入されるガスとしては、露点が−８０℃以下、好ましくは−１００℃以下、さらに好ましくは−１２０℃以下、であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。
副成膜室５２は、成膜室５１に対する排気の混入を防止する機能を有する。
副成膜室５２は、バルブを介して真空ポンプ６０と接続され、バルブ、アダプティブプレッシャーコントロール６１（ＡＰＣともいう）、ターボ分子ポンプ６２を介して真空ポンプ６３に接続される。
ターボ分子ポンプは、内部のタービンを高速回転させることで、サイズの大きい分子を安定して排気することができ、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。さらに、水などの比較的融点の高い分子に対する排気能力が高いクライオポンプまたは反応性の高い分子に対する排気能力が高いスパッタイオンポンプを組み合わせることが有効となる。
クライオポンプは、Ｈｅガスの膨張時の吸熱を利用してポンプ内部に極低温面を設け、残留気体を凝縮させ捕捉して溜め込む、オイルフリーのポンプである。溜め込んだ気体は定期的に排出してポンプを再生させる。
搬送室５３には、基板搬送ロボット６４が設けられており、成膜室５１とロード／アンロードロック室との基板の受け渡しを行うことができる。
搬送室５３は、バルブを介して真空ポンプ６５と接続され、バルブ、アダプティブプレッシャーコントロール６６を介してクライオポンプ６７に接続される。
なお、真空ポンプ６０、６３、６５としては、例えば、ドライポンプ及びメカニカルブースターポンプが直列に接続されたものを用いてもよい。また、排気側から成膜室５１に対するシリコンや炭素などの不純物の混入がないことが好ましい。
図７（Ａ）は、マルチチャンバーの成膜装置の上面図を模式的に示している。図７（Ａ）に示す成膜装置は、基板を収容するカセットポート７４を３つ有する大気側基板供給室７１と、ロードロック室７２ａ及びアンロードロック室７２ｂと、搬送室７３と、搬送室７３ａと、搬送室７３ｂと、基板加熱室７５と、成膜室７０ａと、成膜室７０ｂと、を有する。大気側基板供給室７１は、ロードロック室７２ａ及びアンロードロック室７２ｂと接続する。ロードロック室７２ａ及びアンロードロック室７２ｂは、搬送室７３ａ及び搬送室７３ｂを介して搬送室７３と接続する。基板加熱室７５、成膜室７０ａ、及び成膜室７０ｂは、搬送室７３とのみ接続する。
なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室７１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室７１及び搬送室７３は、一つ以上の基板搬送ロボット７６を有し、基板を搬送することができる。なお、基板加熱室７５がプラズマ処理室を兼ねることが好ましい。枚葉式マルチチャンバーの成膜装置は、処理と処理の間で大気暴露することなく基板を搬送可能なため、基板に不純物が吸着することを抑制できる。また、成膜や熱処理などの順番を自由に構築することができる。なお、搬送室、成膜室、ロードロック室、アンロードロック室及び基板加熱室の数は、上述の数に限定されるわけではなく、設置スペースやプロセスに併せて適宜決めればよい。
図７（Ｂ）は、図７（Ａ）と構成の異なるマルチチャンバーの成膜装置である。図７（Ｂ）に示す成膜装置は、カセットポート８４を有する大気側基板供給室８１と、ロード／アンロードロック室８２と、搬送室８３と、基板加熱室８５と、成膜室８０ａと、成膜室８０ｂと、成膜室８０ｃと、成膜室８０ｄと、を有する。大気側基板供給室８１、基板加熱室８５、成膜室８０ａ、成膜室８０ｂ、成膜室８０ｃ及び成膜室８０ｄは、搬送室８３を介してそれぞれ接続される。
なお、各室の接続部にはゲートバルブ（図中斜線のハッチング）が設けられており、大気側基板供給室８１を除き各室を独立して真空状態に保持することができる。また、大気側基板供給室８１及び搬送室８３は、一つ以上の基板搬送ロボット８６を有し、基板を搬送することができる。
さらに、図８を用いて図７（Ｂ）に示す成膜室（スパッタリング室）の詳細について説明する。図８（Ａ）に示す成膜室８０ｂは、スパッタリング用ターゲット８７と、防着板８８と、基板ステージ９０とを有する。
スパッタリング用ターゲット８７は、図１に示すスパッタリング用ターゲット１０１に相当する。
防着板８８は、スパッタリング用ターゲット８７から剥離するスパッタリング粒子が不要な領域に堆積するのを抑制する機能を有する。
基板ステージ９０には、基板８９が設置されている。基板８９の一平面は、図１に示す被成膜面１０２に相当する。なお、基板ステージ９０に、基板８９を保持する基板保持機構や、基板８９を裏面から加熱する裏面ヒーター等を設けてもよい。
また、図８（Ａ）に示す成膜室８０ｂは、ゲートバルブを介して、搬送室８３と接続されており、搬送室８３は、ゲートバルブを介してロード／アンロードロック室８２と接続されている。搬送室８３には、基板搬送ロボット８６が設けられており、成膜室８０ｂとロード／アンロードロック室８２との基板の受け渡しを行うことができる。また、ロード／アンロードロック室８２は、一つの真空チャンバー内で上下に分かれており、いずれか一方をロード室として用い、他方をアンロード室として用いることができる。このような構造とすることで、成膜装置の設置面積を縮小することができるので、好適である。
また、図８（Ａ）に示す成膜室８０ｂは、マスフローコントローラ９７を介して精製機９４と接続される。精製機９４及びマスフローコントローラ９７は、ガス種の数だけ設けられる。図８（Ａ）では、一例として二つの場合について示す。
成膜室８０ｂなどに導入されるガスとしては、露点が−４０℃以下、好ましくは−８０℃以下、さらに好ましくは−１００℃以下であるガスを用いる。露点の低い酸素ガス、希ガス（アルゴンガスなど）などを用いることで、成膜時に混入する水分を低減することができる。
また、図８（Ａ）に示す成膜室８０ｂは、ゲートバルブを介してクライオポンプ９５ａと接続され、搬送室８３は、ゲートバルブを介してクライオポンプ９５ｂと接続され、ロード／アンロードロック室８２は、ゲートバルブを介して真空ポンプ９６と接続される。なお、ロード／アンロードロック室８２は、ロードロック室、アンロードロック室をそれぞれ独立して真空ポンプと接続してもよい。また、成膜室８０ｂ及び搬送室８３は、それぞれバルブを介して真空ポンプ９６と接続される。
なお、真空ポンプ９６は、例えば、ドライポンプ及びメカニカルブースターポンプが直列に接続されたものとすればよい。このような構成とすることで、成膜室８０ｂ及び搬送室８３は、大気圧から低真空（０．１Ｐａ〜１０Ｐａ程度）までは真空ポンプ９６を用いて排気され、バルブを切り替えて低真空から高真空（１×１０−４Ｐａ〜５×１０−７Ｐａ）まではクライオポンプ９５ａまたはクライオポンプ９５ｂを用いて排気される。このとき、排気側から成膜室８０ｂに対するシリコンや炭素などの不純物の混入がないことが好ましい。
次に、図８（Ｂ）を用いて、図７（Ｂ）に示す成膜室の一例について、図８（Ａ）と異なる態様について説明する。
図８（Ｂ）に示す成膜室８０ｂはゲートバルブを介して、搬送室８３と接続しており、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。
図８（Ｂ）に示す成膜室８０ｂは、ガス加熱機構９８を介してマスフローコントローラ９７と接続され、ガス加熱機構９８はマスフローコントローラ９７を介して精製機９４と接続される。ガス加熱機構９８により、成膜室８０ｂに導入されるガスを４０℃以上４００℃以下、好ましくは５０℃以上５００℃以下に加熱することができる。なお、ガス加熱機構９８、精製機９４及びマスフローコントローラ９７は、ガス種の数だけ設けられる。図８（Ｂ）では、一例として、二つの場合について示す。
図８（Ｂ）に示す成膜室８０ｂは、バルブを介してターボ分子ポンプ９５ｃ及び真空ポンプ９６ｂと接続される。なお、ターボ分子ポンプ９５ｃは、補助ポンプとしてバルブを介して真空ポンプ９６ａが設けられる。真空ポンプ９６ａ及び真空ポンプ９６ｂは真空ポンプ９６と同様の構成とすればよい。
また、図８（Ｂ）に示す成膜室８０ｂは、クライオトラップ９９が設けられる。
ターボ分子ポンプ９５ｃは、大きいサイズの分子（原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低いことが知られる。そこで、水などの比較的融点の高い分子（原子）に対する排気能力が高い、クライオトラップ９９が成膜室８０ｂに接続された構成としている。クライオトラップ９９の冷凍機の温度は１００Ｋ以下、好ましくは８０Ｋ以下とする。また、クライオトラップ９９が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。
また、図８（Ｂ）に示す搬送室８３は、真空ポンプ９６ｂ、クライオポンプ９５ｄ及びクライオポンプ９５ｅとそれぞれバルブを介して接続される。クライオポンプが１台の場合、クライオポンプをリジェネしている間は排気することができないが、クライオポンプを２台以上並列に接続することで、１台がリジェネ中であっても残りのクライオポンプを使って排気することが可能となる。なお、クライオポンプのリジェネとは、クライオポンプ内にため込まれた分子（原子）を放出する処理をいう。クライオポンプは、分子（原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
また、図８（Ｂ）に示すロード／アンロードロック室８２は、クライオポンプ９５ｆ及び真空ポンプ９６ｃとそれぞれバルブを介して接続される。なお、真空ポンプ９６ｃは真空ポンプ９６と同様の構成とすればよい。
次に、図９を用いて図７（Ｂ）に示す基板加熱室８５の詳細について説明する。
図９に示す基板加熱室８５は、ゲートバルブを介して、搬送室８３と接続している。なお、搬送室８３はゲートバルブを介してロード／アンロードロック室８２と接続されている。なお、ロード／アンロードロック室８２の排気は、図８（Ａ）または図８（Ｂ）と同様の構成とすることができる。
図９に示す基板加熱室８５は、マスフローコントローラ９７を介して精製機９４と接続される。なお、精製機９４及びマスフローコントローラ９７は、ガス種の数だけ設けられる。図９では、一例として、二つの場合について示す。また、基板加熱室８５は、バルブを介して真空ポンプ９６ｂと接続される。なお、排気側から成膜室８０ｂに対するシリコンや炭素などの不純物の混入がないことが好ましい。
また、基板加熱室８５は、基板ステージ９２を有する。ただし、複数の基板を設置可能な基板ステージを有しても構わない。また、基板加熱室８５は、加熱機構９３を有する。加熱機構９３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
なお、成膜室８０ｂ及び基板加熱室８５の背圧は、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）の分圧が３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下である。
なお、成膜室８０ｂ及び基板加熱室８５は、リークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
また、成膜室８０ｂ及び基板加熱室８５は、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、真空チャンバー内の全圧及び分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧及び分圧から導出すればよい。
リークレートは、外部リーク及び内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リーク及び内部リークの両面から対策をとる必要がある。
例えば、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
成膜装置を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロム及びニッケルなどを含む合金に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減することができる。
または、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
成膜装置の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
なお、成膜ガスを導入する直前に精製機を設ける場合、精製機から成膜室までの配管の長さを１０ｍ以下、好ましくは５ｍ以下、さらに好ましくは１ｍ以下とする。配管の長さを１０ｍ以下、５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
さらに、成膜ガスの配管には、フッ化鉄、酸化アルミニウム、酸化クロムなどで内部が被覆された金属配管を用いるとよい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、不純物を含むガスの放出量が少なく、成膜ガスへの不純物の入り込みを低減できる。また、配管の継手には、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管を全て金属で構成することで、樹脂等を用いた場合と比べ、生じる放出ガス及び外部リークの影響を低減できて好ましい。
成膜室に存在する吸着物は、内壁などに吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは４００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを成膜室に導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。また、成膜する膜種によっては不活性ガスの代わりに酸素などを用いても構わない。例えば、酸化物半導体層を成膜する場合は、主成分である酸素を用いた方が好ましい場合もある。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで成膜室内の圧力を高め、一定時間経過後に再び成膜室を排気する処理を行うと好ましい。加熱したガスの導入により成膜室内の吸着物を脱離させることができ、成膜室内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上５００℃以下である不活性ガスまたは酸素などを導入することで成膜室内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、成膜室を５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
また、ダミー成膜を行うことでも吸着物の脱離速度をさらに高めることができる。ダミー成膜とは、ダミー基板に対してスパッタリング法などによる成膜を行うことで、ダミー基板及び成膜室内壁に膜を堆積させ、成膜室内の不純物及び成膜室内壁の吸着物を膜中に閉じこめることをいう。ダミー基板は、放出ガスの少ない基板が好ましく、例えば後述する基板７００と同様の基板を用いてもよい。ダミー成膜を行うことで、後に成膜される膜中の不純物濃度を低減することができる。なお、ダミー成膜はベーキングと同時に行ってもよい。
上述した成膜装置を用いて第１の実施形態に示す酸化物膜を成膜する場合、例えばスパッタリング用ターゲットの表面温度を１００℃以下、好ましくは５０℃以下、さらに好ましくは室温程度にすることが好ましい。大面積の基板に対応する成膜装置では大面積のスパッタリング用ターゲットを用いることが多い。ところが、大面積に対応した大きさのスパッタリング用ターゲットをつなぎ目なく作製することは困難である。現実には複数のスパッタリング用ターゲットをなるべく隙間の無いように並べて大きな形状としているが、どうしても僅かな隙間が生じてしまう。こうした僅かな隙間から、スパッタリング用ターゲットの表面温度が高まることでＺｎなどが揮発し、徐々に隙間が広がっていくことがある。隙間が広がると、バッキングプレートや接着に用いている金属がスパッタリングされることがあり、不純物濃度を高める要因となる。従って、スパッタリング用ターゲットは、十分に冷却されていることが好ましい。
具体的には、バッキングプレートとして、高い導電性及び高い放熱性を有する金属（具体的にはＣｕ）を用いる。また、バッキングプレート内に水路を形成し、水路に十分な量の冷却水を流すことで、効率的にスパッタリング用ターゲットを冷却できる。ここで、十分な量の冷却水は、スパッタリング用ターゲットの大きさにもよるが、例えば直径が３００ｍｍである正円形のターゲットの場合、３Ｌ／ｍｉｎ以上、５Ｌ／ｍｉｎ以上、又は１０Ｌ／ｍｉｎ以上とすればよい。
また、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下、さらに好ましくは、１５０℃以上４５０℃以下として酸化物膜を成膜することが好ましい。成膜する酸化物膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の加熱温度が高いほど、得られる酸化物膜の不純物濃度は低くなる。また、被成膜面でスパッタリング粒子のマイグレーションが起こりやすくなるため、酸化物膜中の原子配列が整い、酸化物膜の密度を高めることができる。さらに、酸素雰囲気で成膜することで、プラズマダメージが軽減され、また希ガスなどの余分な原子が含まれないため、結晶化度の高い酸化物膜が成膜されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、より好ましくは８０体積％以上、さらに好ましくは１００体積％とする。
なお、スパッタリング用ターゲットがＺｎを含む場合、酸素ガス雰囲気で成膜することにより、プラズマダメージが軽減され、Ｚｎの揮発が起こりにくい酸化物膜を得ることができる。
また、成膜圧力を０．８Ｐａ以下、好ましくは０．４Ｐａ以下とし、スパッタリング用ターゲットと基板との距離を４０ｍｍ以下、好ましくは２５ｍｍ以下として酸化物膜を成膜する。このような条件で酸化物膜を成膜することで、スパッタリング粒子と、別のスパッタリング粒子、ガス分子又はイオンとが衝突する頻度を下げることができる。すなわち、成膜圧力に応じてスパッタリング用ターゲットと基板との距離をスパッタリング粒子、ガス分子又はイオンの平均自由行程よりも小さくすることで酸化物膜中に取り込まれる不純物濃度を低減できる。なお、このとき、被成膜面１０２の表面までプラズマ空間１０３を形成されることが好ましい。
分子（原子）の直径が大きいほど、平均自由行程が短くなり、かつ酸化物膜中に取り込まれた際には、分子（原子）の直径が大きいために結晶化度を低下させる。そのため、例えばアルゴン以上の直径を有する分子（原子）は不純物になりやすいといえる。
さらに、成膜装置を用いて加熱処理を行ってもよい。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物膜中の不純物濃度を低減することができる。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物膜中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
以上の成膜装置を用いて、酸化物膜を成膜することで、酸化物膜に対する不純物の混入を抑制できる。また、結晶化度の高い酸化物膜を成膜することができる。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜４．第４の実施形態＞ 酸化物膜
本実施形態では、本発明の一態様に係るスパッタリング法により作製した酸化物膜について、図１０を用いて説明する。
［４．１．酸化物膜］
図１０（Ａ）に示す酸化物膜３１１は、単層膜である。
酸化物膜３１１は、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などである。
また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばジルコニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を低減することができる。
例えば、酸化物膜として、ＩｎｘＭｙＯ３（ＺｎＯ）ｍ（ｘ、ｙ、ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、ガリウム、ジルコニウム、ゲルマニウム、錫、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を示す。例えば、Ｍをガリウムとし、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：２：１、１：３：２、３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物としてもよい。
さらに、酸化物膜３１１は、ｃ軸が被成膜面と概略垂直となるように配列する。
［４．１．１．ＣＡＡＣ−ＯＳ］
酸化物膜３１１は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物膜の一例としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
［４．１．２．ＣＡＡＣ−ＯＳの好ましい形成条件］
ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。
例えば、不純物濃度を低減させてＣＡＡＣ−ＯＳを形成することにより、不純物による酸化物半導体の結晶状態の崩壊を抑制できる。例えば、スパッタリング装置の成膜室内に存在する不純物（水素、水、二酸化炭素、及び窒素など）を低減することが好ましい。また、成膜ガス中の不純物を低減することが好ましい。例えば、成膜ガスとして露点が−８０℃以下、さらには−１２０℃以下である成膜ガスを用いることが好ましい。
また、成膜時の基板温度を高くすることが好ましい。上記基板温度を高くすることにより、平板状のスパッタリング粒子が基板に到達したときに、スパッタリング粒子のマイグレーションが起こり、平らな面を向けてスパッタリング粒子を基板に付着させることができる。例えば、基板加熱温度を１００℃以上６００℃以下、好ましくは２００℃以上５００℃以下、さらに好ましくは１５０℃以上４５０℃以下として酸化物半導体膜を成膜することによりＣＡＡＣ−ＯＳを形成することができる。
また、成膜ガス中の酸素割合を高くし、電力を最適化して成膜時のプラズマダメージを抑制させることが好ましい。例えば、成膜ガス中の酸素割合を、３０体積％以上、好ましくは１００体積％にすることが好ましい。
また、スパッタリング用ターゲットとしてＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いる場合、例えばＩｎＯｘ粉末、ＧａＯｙ粉末、及びＺｎＯｚ粉末を２：２：１、８：４：３、３：１：１、１：１：１、４：２：３、又は３：１：２のｍｏｌ数比で混合して形成したＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることが好ましい。ｘ、ｙ、及びｚは任意の正の数である。
また、スパッタリングにより酸化物膜を成膜する場合、成膜時の基板加熱に加え、加熱処理を行うことで、酸化物膜中の不純物濃度を低減することが可能となる。
本発明の一態様に係るスパッタリング法により作製した酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、本発明の一態様に係るスパッタリング法により作製した酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、本発明の一態様に係るスパッタリング法により作製した酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、本発明の一態様に係るスパッタリング法により作製した酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
また、本発明の一態様に係るスパッタリング法により作製した酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。
［４．２．酸化物膜の積層膜（多層膜）］
また、図１０（Ｂ）及び図１０（Ｃ）に示すように、複数の酸化物膜の積層膜（多層膜ともいう）を形成してもよい。
図１０（Ｂ）に示す積層膜は、酸化物膜３２１と、酸化物膜３２２と、を有する。
酸化物膜３２１及び酸化物膜３２２としては、例えば酸化物膜３１１と同じ膜を適用できる。例えば、酸化物膜３１１と同じ膜を連続して成膜することにより、酸化物膜３２１及び酸化物膜３２２を成膜できる。
また、酸化物膜３２１と酸化物膜３２２を異なる酸化物膜にしてもよい。例えば、酸化物膜３２１及び酸化物膜３２２の一方をＣＡＡＣ−ＯＳである酸化物膜とし、他方を酸化物膜３１１に適用可能な材料の膜でＣＡＡＣ−ＯＳでない膜としてもよい。このとき、酸化物膜３２１及び酸化物膜３２２の他方は、非晶質、多結晶、又は微結晶であってもよい。
また、図１０（Ｃ）に示す積層膜は、酸化物膜３３１と、酸化物膜３３２と、酸化物膜３３３と、を有する。
酸化物膜３３１乃至酸化物膜３３３としては、例えば酸化物膜３１１と同じ膜を適用できる。例えば、酸化物膜３１１と同じ膜を連続して成膜することにより、酸化物膜３３１乃至酸化物膜３３３を成膜することができる。
また、酸化物膜３３１乃至酸化物膜３３３のうち、２以上の酸化物膜のそれぞれを異なる酸化物膜にしてもよい。例えば、酸化物膜３３１を上記に示す酸化物膜３１１に適用可能な材料の膜でＣＡＡＣ−ＯＳでない膜とし、酸化物膜３３２をＣＡＡＣ−ＯＳである酸化物膜とし、酸化物膜３３３をＣＡＡＣ−ＯＳである酸化物膜としてもよい。このとき、酸化物膜３３１は、非晶質、多結晶、又は微結晶であってもよい。
なお、図１０では、単層、２層、３層の酸化物膜について説明したが、これらに限定されず、４層以上の酸化物膜を積層してもよい。
図１０を用いて説明したように、本発明の一態様に係るスパッタリング法により、酸化物膜のｃ軸を被成膜面と概略垂直となるように配列させることができる。上記酸化物膜は、欠陥が少なく緻密であるため、例えばトランジスタに該酸化物膜を用いた場合、信頼性の高いトランジスタを作製することができる。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜５．第５の実施形態＞ トランジスタの構造
本実施形態では、酸化物膜を用いたトランジスタについて、その構造及び作製方法を図１１乃至図１７を用いて説明する。
なお、トランジスタの構造は、特に限定されず任意の構造とすることができる。トランジスタの構造として、例えば、以下に説明するボトムゲート構造のスタガ型やプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造若しくは３つ形成されるトリプルゲート構造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する構造（本明細書においては、これをデュアルゲート構造という。）でもよい。
［５．１．酸化物膜の単層膜を用いたトランジスタ］
まず、酸化物膜の単層を用いたトランジスタについて、図１１及び図１２を用いて説明する。ここで、単層の酸化物膜には、先の実施形態で説明した酸化物膜を用いることができる。
［５．１．１．ボトムゲート型トランジスタ］
図１１に、ボトムゲート型トランジスタの一種であるボトムゲートトップコンタクト構造のトランジスタ４２１の構成例を示す。図１１（Ａ）は、トランジスタ４２１の平面図であり、図１１（Ｂ）は、図１１（Ａ）中の一点鎖線Ａ１−Ａ２における断面図であり、図１１（Ｃ）は、図１１（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。
トランジスタ４２１は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極４０１と重畳する酸化物膜４０４と、酸化物膜４０４と接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、を有する。また、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、酸化物膜４０４と接するように絶縁膜４０６が設けられている。
図１１（Ａ）において、ゲート電極４０１と重畳する領域において、ソース電極４０５ａとドレイン電極４０５ｂとの間隔をチャネル長という。また、チャネル形成領域とは、酸化物膜４０４において、ゲート電極４０１と重なり、かつソース電極４０５ａ及びドレイン電極４０５ｂとに挟まれる領域をいう。また、チャネルとは、チャネル形成領域において、電流が主として流れる経路をいう。
本実施形態では、酸化物膜４０４は半導体膜であり、酸化物膜４０４中に、トランジスタのチャネルが形成される。また、酸化物膜４０４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
酸化物膜４０４は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非単結晶において、非晶質は最も欠陥準位密度が高く、ＣＡＡＣは最も欠陥準位密度が低い。
酸化物膜４０４は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。
酸化物膜４０４は、例えば微結晶を有してもよい。微結晶酸化物膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。
酸化物膜４０４は、例えば非晶質を有してもよい。非晶質酸化物膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
なお、酸化物膜４０４が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物膜４０４は、例えば、単結晶を有してもよい。
非晶質酸化物膜は、比較的容易に平坦な表面を得ることができる。よって、酸化物膜４０４として非晶質酸化物膜を用いたトランジスタでは、酸化物膜とゲート絶縁膜との界面において、界面散乱を低減できるため、比較的容易に、比較的高い電界効果移動度を得ることができる。
また、結晶性を有する酸化物膜では、よりバルク内の欠陥を低減することができる。そのため、結晶性を有する酸化物膜の表面の平坦性を高めることにより、非晶質酸化物膜を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物膜を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物膜４０４として、先の実施形態で説明したＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタの信頼性を向上させることができる。
［５．１．２．トップゲート型トランジスタ］
図１２（Ａ）に、トップゲート構造のトランジスタ４２２を示す。
トランジスタ４２２は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶縁膜４０８上に設けられた酸化物膜４０４と、酸化物膜４０４に接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、酸化物膜４０４、ソース電極４０５ａ及びドレイン電極４０５ｂ上に設けられたゲート絶縁膜４０９と、ゲート絶縁膜４０９を介して酸化物膜４０４と重畳するゲート電極４１０と、を有する。
図１２（Ａ）では、酸化物膜４０４は半導体膜であり、酸化物膜４０４に、トランジスタのチャネルが形成される。酸化物膜４０４は、先の実施形態で説明したＣＡＡＣ−ＯＳ膜であることが好ましい。なお、酸化物膜４０４は、非晶質酸化物膜、単結晶酸化物膜、多結晶酸化物膜、微結晶酸化物膜であってもよい。また、酸化物膜４０４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
［５．１．３．デュアルゲート型トランジスタ］
図１２（Ｂ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート構造のトランジスタ４２３を示す。
トランジスタ４２３は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極４０１と重畳する酸化物膜４０４と、酸化物膜４０４と接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、酸化物膜４０４と接する絶縁膜４０６と、絶縁膜４０６を介して酸化物膜４０４と重畳する電極層４０７と、を有する。
トランジスタ４２３では、絶縁膜４０６は、ゲート絶縁膜として機能し、電極層４０７は、ゲート電極として機能する。一対のゲート電極のうち、一方のゲート電極は、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、接地電位や、負の電位などの固定電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタ４２３のしきい値電圧を制御することができる。以上のように、双方のゲート電極の電位を制御することで、トランジスタのしきい値電圧の変化をさらに低減することができるため、例えばトランジスタがノーマリオンとなることを抑制することができる。
図１２（Ｂ）では、酸化物膜４０４は半導体膜であり、酸化物膜４０４に、トランジスタのチャネルが形成される。酸化物膜４０４は、先の実施形態で説明したＣＡＡＣ−ＯＳ膜であることが好ましい。なお、酸化物膜４０４は、非晶質酸化物膜、単結晶酸化物膜、多結晶酸化物膜、微結晶酸化物膜であってもよい。酸化物膜４０４の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下とする。
上記各構成において、トランジスタのチャネルが形成される酸化物膜４０４は、酸化物膜４０４中の不純物濃度が低減され、なおかつ酸素欠損が低減されることにより高純度化されたものであることが好ましい。高純度化された酸化物膜は、ｉ型（真性半導体）又はｉ型に限りなく近い。また、ｉ型に限りなく近い酸化物膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、又は１×１０１３／ｃｍ３未満である。
例えば、先の実施形態に示す通りに酸化物膜４０４を形成することで、成膜中に、水素や水などを膜中に含ませないようにすることにより、酸化物膜４０４に含まれる不純物濃度を低減する。また、酸化物膜４０４の成膜後に、加熱処理を行うことにより、酸化物膜に含まれる水素や水などを除去することによって、不純物濃度を低減してもよい。この後に、酸化物膜４０４に酸素を供給し、酸素欠損を補填することにより、酸化物膜４０４を高純度化することができる。
酸化物膜４０４において、水素、窒素、炭素、シリコン及び主成分以外の金属元素は不純物となる。酸化物膜４０４中の不純物濃度を低減するためには、近接するゲート絶縁膜４０２および絶縁膜４０６中の不純物濃度も低減することが好ましい。例えば、酸化物膜４０４中でシリコンは、不純物準位を形成してしまう。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。
よって、酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とする。
上述の酸化物膜４０４をチャネル形成領域に用いたトランジスタは、トランジスタのオフ電流（本実施形態では、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。高純度化された酸化物膜を用いたトランジスタで、チャネル長が１０μｍ、酸化物膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。また、チャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
上記各トランジスタにおいて、ゲート絶縁膜４０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成される。ゲート絶縁膜４０２を単層構造で構成する場合には、例えば、酸化シリコン又は酸化窒化シリコン膜を用いる。また、２層構造で構成する場合には、例えば、ゲート絶縁膜４０２として、酸化シリコン膜又は酸化窒化シリコン膜上に、窒化シリコン膜を設ける構成とする。
また、上記各トランジスタにおいて、絶縁膜４０６は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成される。絶縁膜４０６を単層構造で構成する場合には、例えば、酸化窒化シリコン膜を用いる。また、２層構造で構成する場合には、例えば、絶縁膜４０６として、酸化シリコン膜又は酸化窒化シリコン膜上に、窒化シリコン膜を設ける構成とする。
以上説明したように、本発明の一態様に係るトランジスタは、先の実施形態で説明した酸化物膜を有している。そのため、当該トランジスタは、電気的に安定な特性を有するトランジスタとなる。当該トランジスタを半導体装置に用いることにより、信頼性を向上させることができる。
［５．２．酸化物膜の積層膜を用いたトランジスタ］
次に、酸化物膜の積層膜（以下、酸化物積層膜という。）を用いたトランジスタについて、図１３及び図１６を用いて説明する。
［５．２．１．ボトムゲート型トランジスタ］
図１３に、ボトムゲート構造のトランジスタ４２４の構成例を示す。図１３（Ａ）は、トランジスタ４２４の平面図であり、図１３（Ｂ）は、図１３（Ａ）中の一点鎖線Ａ１−Ａ２における断面図であり、図１３（Ｃ）は、図１３（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。
トランジスタ４２４は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極４０１と重畳する酸化物積層膜４１４と、酸化物積層膜４１４と接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、を有する。また、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、酸化物積層膜４１４と接するように絶縁膜４０６が設けられている。
酸化物積層膜４１４は、複数の酸化物膜が積層され、例えば、酸化物膜４０４ａ、酸化物膜４０４ｂ、及び酸化物膜４０４ｃの３層が順に積層された構造を有する。
酸化物膜４０４ａは、酸化物膜４０４ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物膜４０４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。なお、酸化物膜４０４ｂは少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。このとき、ゲート電極４０１に電界を印加すると、酸化物積層膜４１４のうち、伝導帯下端のエネルギーが小さい酸化物膜４０４ｂにチャネルが形成される。すなわち、酸化物膜４０４ｂとゲート絶縁膜４０２との間に酸化物膜４０４ａを有することによって、トランジスタのチャネルをゲート絶縁膜４０２と接しない酸化物膜４０４ｂに形成することができる。また、酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ａが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ａとの界面において、界面散乱が起こりにくい。従って、該界面において、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
例えば、酸化物膜４０４ａは、例えば、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、又はセリウムを酸化物膜４０４ｂよりも高い原子数比で含む酸化物膜とすればよい。具体的には、酸化物膜４０４ａとして、酸化物膜４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。すなわち、酸化物膜４０４ａは酸化物膜４０４ｂよりも酸素欠損が生じにくい酸化物膜である。
または、酸化物膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜４０４ａもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物膜４０４ａおよび酸化物膜４０４ｂを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物膜４０４ａおよび酸化物膜４０４ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物膜４０４ａおよび酸化物膜４０４ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物膜４０４ａおよび酸化物膜４０４ｂを選択する。このとき、酸化物膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物膜４０４ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物膜４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物膜４０４ｃは、酸化物膜４０４ｂを構成する元素一種または二種以上から構成され、伝導帯下端のエネルギーが酸化物膜４０４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ｃが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ｃとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成されてしまい、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物膜４０４ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
例えば、酸化物膜４０４ｃは、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、又はセリウムを酸化物膜４０４ｂよりも高い原子数比で含む酸化物膜とすればよい。具体的には、酸化物膜４０４ｃとして、酸化物膜４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。すなわち、酸化物膜４０４ｃは酸化物膜４０４ｂよりも酸素欠損が生じにくい酸化物膜である。
または、酸化物膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜４０４ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ３／ｘ３がｙ２／ｘ２よりも大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。さらに好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも２倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。より好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。このとき、酸化物膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２と同じか３倍未満であると好ましい。
酸化物膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
なお、酸化物膜４０４ａ、酸化物膜４０４ｂ、および酸化物膜４０４ｃは、先の実施形態で説明したＣＡＡＣ−ＯＳ膜の他に、非晶質酸化物膜、単結晶酸化物膜、多結晶酸化物膜、及び微結晶酸化物膜で構成することもできる。トランジスタ４２４では、酸化物膜４０４ｂは、結晶部を含むＣＡＡＣ−ＯＳ膜であり、酸化物膜４０４ａ及び酸化物膜４０４ｃは、必ずしも結晶性を有していなくてもよく、非晶質酸化物膜であってもよい。例えば、酸化物膜４０４ａを非晶質酸化物膜とし、酸化物膜４０４ｂ及び酸化物膜４０４ｃをＣＡＡＣ−ＯＳ膜とする。このように、チャネルが形成される酸化物膜４０４ｂをＣＡＡＣ−ＯＳ膜とすることにより、トランジスタに安定した電気特性を付与することができる。また、酸化物膜４０４ａを非晶質酸化物膜とすることにより、酸化物膜４０４ｂの形成に対する酸化物膜４０４ａの影響を低減できるため、酸化物膜４０４ｂがＣＡＡＣ−ＯＳ膜になりやすくなる。
［５．２．２．酸化物積層膜のエネルギーバンド構造］
ここで、酸化物積層膜４１４のエネルギーバンド構造について、図１４及び図１５を用いて説明する。
まず、バンド構造を説明するための酸化物積層膜４１４の構成について説明する。酸化物膜４０４ａとして、エネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜４０４ｂとして、エネルギーギャップが２．８ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物膜４０４ｃとして、酸化物膜４０４ａと同様の物性を有する酸化物膜を用いた。また、酸化物膜４０４ａと酸化物膜４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとし、酸化物膜４０４ｃと酸化物膜４０４ｂとの界面近傍のエネルギーギャップを３ｅＶとした。エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、酸化物膜４０４ａの厚さを１０ｎｍ、酸化物膜４０４ｂの厚さを１０ｎｍ、酸化物膜４０４ｃの厚さを１０ｎｍとした。
図１４（Ａ）は、酸化物積層膜４１４を酸化物膜４０４ｃからエッチングしつつ、各層の真空準位と価電子帯上端のエネルギー差を測定し、その値をプロットした図である。真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図１４（Ｂ）は、真空準位と価電子帯上端のエネルギー差から、各層のエネルギーギャップを引くことで、真空準位と伝導帯下端のエネルギー差を算出し、プロットした図である。
図１４（Ｂ）を模式的に示したバンド構造の一部が、図１５（Ａ）である。図１５（Ａ）では、酸化物膜４０４ａおよび酸化物膜４０４ｃと接して酸化シリコン膜を設けた場合について説明する。ここで、ＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物膜４０４ａの伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物膜４０４ｂの伝導帯下端のエネルギーを示し、ＥｃＳ３は酸化物膜４０４ｃの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。
図１５（Ａ）に示すように、酸化物膜４０４ａ、酸化物膜４０４ｂ、および酸化物膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。
なお、図１５（Ａ）では酸化物膜４０４ａおよび酸化物膜４０４ｃが同様の物性を有する酸化物膜である場合について示したが、酸化物膜４０４ａおよび酸化物膜４０４ｃが異なる物性を有する酸化物膜であっても構わない。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１５（Ｂ）のように示される。また、図１５に示さないが、ＥｃＳ１よりもＥｃＳ３が高いエネルギーを有しても構わない。
図１４及び図１５より、酸化物積層膜４１４において、酸化物膜４０４ａ、酸化物膜４０４ｂ及び酸化物膜４０４ｃによって伝導帯下端のエネルギーがウェル（井戸）型となることがわかる。酸化物積層膜４１４を用いたトランジスタにおいては、チャネルが酸化物膜４０４ｂに形成される。
ここで、主成分を共通として積層された酸化物積層膜は、各膜を単に積層するのではなく、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸型構造）が形成されるように作製する。すなわち、各膜の界面に酸化物膜にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害するバリアを形成するような不純物が存在しないように積層構造を形成する。仮に酸化物積層膜の膜間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
連続接合を形成するためには、上述したロードロック室を備えたマルチチャンバー方式の成膜装置を用いて、各膜を大気に触れさせることなく、連続して積層することが必要となる。成膜装置における各チャンバーは、酸化物膜にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて、排気系からチャンバー内に炭素成分や水分等の気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物膜を得るためには、チャンバー内を高真空排気するのみならず、スパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで、酸化物膜に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング用ターゲットから剥離した粒子が被成膜面に到達するまで平板状の形状を維持し、かつ、基板に１００度以上での加熱をして、水分の被成膜面への混入を防ぐことが好ましい。
また、スパッタリング装置としては、直流（ＤＣ）電源を用いるスパッタリング装置を適用することが好ましい。ただし、スパッタリング装置の電源は、これに限定されず、例えば、高周波（ＲＦ）電源を用いるスパッタリング装置、または交流（ＡＣ）電源を用いるスパッタリング装置を適用しても良い。
ここで、交流（ＡＣ）電源を用いるスパッタリング装置について、説明する。例えば、交流（ＡＣ）電源を用いるスパッタリング装置としては、隣接するターゲットが互いにカソード電位とアノード電位を繰り返す構造がある。図４１（Ａ）に示す期間Ａでは、図４１（Ｂ１）に示すようにターゲット３０１がカソードとして機能し、ターゲット３０２がアノードとして機能する。また、図４１（Ａ）に示す期間Ｂでは、図４１（Ｂ２）に示すようにターゲット３０１がアノードとして機能し、ターゲット３０２がカソードとして機能する。期間Ａと期間Ｂとを合わせると、２０〜５０μｓｅｃであり、期間Ａと期間Ｂを一定周期で繰り返している。このように、隣接して配置される２つのターゲットのカソードとアノードを交互に入れ替えることで、放電を安定なものとすることができる。その結果、大面積の基板を用いた場合においても、均一な放電が可能となるため、大面積の基板に対しても均一な膜特性を得ることができる。また、大面積の基板を用いることができるため、量産性を向上させることができる。
スパッタリング時において、スパッタリング粒子１１１ａは、図４１（Ｃ１）に示すように、プラスに帯電して、互いに反発し合っていることにより、平板状の形状を維持している。交流（ＡＣ）電源を用いるスパッタリング装置を用いて酸化物膜を成膜する場合、一方のターゲットがアノード電位である場合に、該ターゲットの周辺領域に瞬間的に電界がかからない時間が生じる。このとき、図４１（Ｃ２）に示すように、スパッタリング粒子１１１ａに帯電していた電荷が消失して、スパッタリング粒子の構造が崩れてしまうことがある。よって、交流（ＡＣ）電源を用いるスパッタリング装置を用いて酸化物膜を成膜するよりも、直流（ＤＣ）電源を用いるスパッタリング装置を用いて酸化物膜を成膜する方がより好ましい。
なお、図１５に示すように、酸化物膜４０４ａおよび酸化物膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物膜４０４ａおよび酸化物膜４０４ｃがあることにより、酸化物膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物膜４０４ｂの電子が該エネルギーを越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため、好ましい。
［５．２．３．トップゲート型トランジスタ］
次に、酸化物膜の積層膜を用いたトランジスタの他の構成例について、図１６及び図１７に示す。
図１６（Ａ）に、酸化物積層膜４１４において、酸化物膜４０４ｂが、２層構造を有するトランジスタ４２５を示す。酸化物膜４０４ｂ１及び酸化物膜４０４ｂ２は、上述の第１の酸化物膜４０４ａとの原子数比の関係と、酸化物膜４０４ｃの原子数比の関係とを満たす材料であればよい。なお、酸化物積層膜４１４（図１３の酸化物積層膜４１４に相当）以外の構成については、図１３に示すトランジスタ４２４と同様である。
図１６（Ｂ）に、トップゲート構造のトランジスタ４２６を示す。
トランジスタ４２６は、絶縁表面を有する基板４００上に設けられた絶縁膜４０８と、絶縁膜４０８上に設けられた酸化物積層膜４１４と、酸化物積層膜４１４に接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、酸化物積層膜４１４、ソース電極４０５ａ及びドレイン電極４０５ｂ上に設けられたゲート絶縁膜４０９と、ゲート絶縁膜４０９を介して酸化物積層膜４１４と重畳するゲート電極４１０と、を有する。
なお、図１６（Ｂ）に示す酸化物積層膜４１４は、図１３に示す酸化物積層膜４１４と同様の構成を有する。
［５．２．４．デュアルゲート型トランジスタ］
図１６（Ｃ）に、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する、デュアルゲート構造のトランジスタ４２７を示す。
トランジスタ４２７は、絶縁表面を有する基板４００上に設けられたゲート電極４０１と、ゲート電極４０１上に設けられたゲート絶縁膜４０２と、ゲート絶縁膜４０２を介してゲート電極４０１と重畳する酸化物積層膜４１４と、酸化物積層膜４１４と接して設けられたソース電極４０５ａ及びドレイン電極４０５ｂと、ソース電極４０５ａ及びドレイン電極４０５ｂを覆い、酸化物積層膜４１４と接する絶縁膜４０６と、絶縁膜４０６を介して酸化物積層膜４１４と重畳する電極層４０７と、を有する。
トランジスタ４２７では、絶縁膜４０６は、ゲート絶縁膜として機能し、電極層４０７は、ゲート電極として機能する。一対のゲート電極のうち、一方のゲート電極は、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、接地電位や、負の電位などの固定電位が与えられていてもよい。他方のゲート電極に与える電位の高さを制御することで、トランジスタ４２７のしきい値電圧を制御することができる。以上のように、双方のゲート電極の電位を制御することで、トランジスタのしきい値電圧の変化をさらに低減することができるため、信頼性を向上させることができる。
なお、図１６（Ｃ）に示す酸化物積層膜４１４は、図１３に示す酸化物積層膜４１４と同様の構成を有する。
［５．２．５．酸化物膜を二層の積層膜として用いたトランジスタ］
次に、酸化物積層膜を２層で構成したトランジスタについて図１７に示す。
図１７（Ａ）に、ボトムゲート構造のトランジスタ４２８を示す。トランジスタ４２８は、酸化物積層膜４３４が２層構造で構成されている。
酸化物膜４０４ｃは、酸化物膜４０４ｂを構成する金属元素一種以上から構成され、伝導帯下端のエネルギーが酸化物膜４０４ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近い酸化物膜である。酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ｃが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ｃとの界面に界面準位を形成しにくい。該界面が界面準位を有すると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成されてしまい、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物膜４０４ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
例えば、酸化物膜４０４ｃは、アルミニウム、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、又はセリウムを酸化物膜４０４ｂよりも高い原子数比で含む酸化物膜とすればよい。具体的には、酸化物膜４０４ｃとして、酸化物膜４０４ｂよりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いる。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。すなわち、酸化物膜４０４ｃは酸化物膜４０４ｂよりも酸素欠損が生じにくい酸化物膜である。
または、酸化物膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物膜４０４ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ３／ｘ３がｙ２／ｘ２よりも大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。さらに好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも２倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。より好ましくは、ｙ３／ｘ３がｙ２／ｘ２よりも３倍以上大きくなる酸化物膜４０４ｂおよび酸化物膜４０４ｃを選択する。このとき、酸化物膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２と同じか３倍未満であると好ましい。
酸化物膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
なお、酸化物膜４０４ｂ、および酸化物膜４０４ｃは、非晶質酸化物膜、単結晶酸化物膜、多結晶酸化物膜、及び微結晶酸化物膜の他に、先の実施形態で説明したＣＡＡＣ−ＯＳ膜で構成されていることが好ましい。トランジスタ４２８では、酸化物膜４０４ｂ及び酸化物膜４０４ｃは、結晶部を含むＣＡＡＣ−ＯＳ膜である場合について説明する。このように、酸化物膜４０４ｂ及び酸化物膜４０４ｃをＣＡＡＣ−ＯＳとすることにより、トランジスタに安定した電気特性を付与することができる。
また、酸化物積層膜４３４を有するトランジスタとして、図１７（Ｂ）に示すトップゲート構造のトランジスタ、図１７（Ｃ）に示すデュアルゲート構造のトランジスタなどが挙げられる。
また、トランジスタのチャネルが形成される酸化物積層膜４１４及び酸化物積層膜４３４において、少なくとも酸化物膜４０４ｂは、酸化物膜４０４ｂ中の不純物濃度が低減され、なおかつ酸素欠損が低減されることにより高純度化されたものであることが好ましい。高純度化された酸化物膜４０４ｂは、ｉ型（真性半導体）又はｉ型に限りなく近い。また、ｉ型に限りなく近い酸化物膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。
例えば、先の実施形態に示す通りに酸化物膜を形成することで、成膜中に、水素や水などを膜中に含ませないようにすることにより、酸化物膜に含まれる不純物濃度を低減する。また、酸化物膜の成膜後に、加熱処理を行うことにより、酸化物膜に含まれる水素や水などを除去することによって、不純物濃度を低減してもよい。この後に、酸化物膜に酸素を供給し、酸素欠損を補填することにより、酸化物膜を高純度化することができる。
酸化物積層膜４１４及び酸化物積層膜４３４において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物積層膜４１４中の不純物濃度を低減するためには、近接するゲート絶縁膜４０２および絶縁膜４０６中の不純物濃度も低減することが好ましい。例えば、酸化物積層膜４１４中でシリコンは、不純物準位を形成してしまう。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。
よって、各酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とする。
上述の酸化物膜をチャネル形成領域に用いたトランジスタは、トランジスタのオフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。高純度化された酸化物膜を用いたトランジスタで、チャネル長が１０μｍ、酸化物膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。チャネル幅あたりのトランジスタのオフ電流を上記に示す値にすることにより、該トランジスタのオン・オフ比を、１５桁（１×１０１５）〜５０桁（１×１０５０）、好ましくは、２０桁（１×１０２０）〜５０桁（１×１０５０）にすることができる。
以上説明したように、本発明の一態様に係るトランジスタは、電気的に安定な特性を有するトランジスタである。そのため、当該トランジスタを半導体装置に用いることにより、信頼性を向上させることができる。
［５．３．トランジスタの製造方法］
次に、図１３に示すトランジスタ４２４の作製方法について、図１８を参照して説明する。
まず、基板４００上に、ゲート電極４０１を形成する（図１８（Ａ）参照）。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などの電子工業用に使われる各種ガラス基板を用いることができる。なお、基板４００としては、歪み点が６５０℃以上７５０℃以下（好ましくは、７００℃以上７４０℃以下）である基板を用いることが好ましい。
例えば、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１７００ｍｍ）、第６世代（１７００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２７００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板の縮みによって、微細な加工が困難になる場合がある。そのため、前述したような大型ガラス基板を基板として用いる場合、縮みの少ないものを用いることが好ましい。例えば、基板として、好ましくは４５０℃、好ましくは７００℃の温度で１時間加熱処理を行った後の縮み量が２０ｐｐｍ以下、好ましくは１０ｐｐｍ以下、さらに好ましくは５ｐｐｍ以下である大型ガラス基板を用いればよい。
または、基板４００として、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。これらの基板上に半導体素子が設けられたものを用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物積層膜４１４を含むトランジスタ４２４を直接作製してもよいし、他の作製基板に酸化物積層膜４１４を含むトランジスタ４２４を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物積層膜を含むトランジスタ４２４との間に剥離層を設けるとよい。
ゲート電極４０１は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極４０１は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート電極４０１として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化物膜（ＩｎＮ、ＳｎＮなど）を用いることができる。
ゲート絶縁膜４０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、または酸化窒化アルミニウム膜を用いて形成することができる。
また、ゲート絶縁膜４０２は酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。
なお、ゲート絶縁膜４０２において、後に形成される酸化物膜４０４ａと接する領域は、酸化物絶縁層であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域（酸素過剰領域）を有することがより好ましい。ゲート絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁膜４０２を形成すればよい。又は、成膜後のゲート絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
ゲート絶縁膜４０２に酸素過剰領域を設けることにより、酸化物積層膜４１４を形成した後、加熱処理を行うことで、ゲート絶縁膜４０２から酸化物積層膜４１４に、酸素を供給することができる。これにより、酸化物積層膜４１４に含まれる酸素欠損を低減することができる。
本実施形態では、ゲート絶縁膜４０２として窒化シリコン膜と、酸化シリコン膜とを形成する。
次いで、ゲート絶縁膜４０２上に、酸化物積層膜を構成する酸化物膜４０３ａ、酸化物膜４０３ｂ及び酸化物膜４０３ｃを順に成膜する（図１８（Ｂ）参照）。
図１８（Ｂ）では、酸化物膜４０３ａを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物であるスパッタリング用ターゲットを用いて成膜し、酸化物膜４０３ｂを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物であるスパッタリング用ターゲットを用いて成膜し、酸化物膜４０３ｃを、原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の酸化物であるスパッタリング用ターゲットを用いて成膜する場合について説明する。酸化物膜４０３ａ乃至酸化物膜４０３ｃの成膜条件等は、先の実施形態を参酌できるため、詳細な説明は省略する。
トランジスタ４２４では、少なくとも酸化物膜４０３ｂは、結晶部を含むＣＡＡＣ−ＯＳ膜であり、酸化物膜４０３ａ及び酸化物膜４０３ｃは、必ずしも結晶部を含んでいなくともよい。また、成膜後の酸化物膜４０３ｃは、必ずしも結晶部を含んでいなくともよく、この場合、成膜後のいずれかの工程において、非晶質酸化物膜に熱処理を加えることで、結晶部を含む酸化物膜４０３ｃとしてもよい。非晶質酸化物半導体を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、さらに好ましくは５５０℃以上とする。当該熱処理は、作製工程における他の熱処理と兼ねることも可能である。また、結晶化の熱処理には、レーザ照射装置を用いてもよい。
なお、酸化物膜４０３ａ乃至酸化物膜４０３ｃは、大気開放せずに連続的に成膜することが好ましい。酸化物膜の成膜を大気開放せずに連続的に行うことで、酸化物膜表面への水素又は水素化合物の付着（例えば、吸着水など）を防止することができるため、不純物の混入を抑制することができる。また、ゲート絶縁膜４０２から酸化物積層膜４１４（酸化物膜４０３ｃ）まで大気開放せずに連続的に成膜することが好ましい。
次に、酸化物膜４０３ａ乃至酸化物膜４０３ｃに対して、膜中に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化ともいう）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物である水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物膜４０３ａ乃至４０３ｃの成膜後であればトランジスタの作製工程においてどのタイミングで行ってもよい。例えば、酸化物積層膜４０３を島状に加工した後に行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。熱処理には、レーザ照射装置を適用してもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（すなわち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物積層膜を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（すなわち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の除去工程によって同時に減少してしまった酸化物積層膜を構成する主成分材料である酸素を供給することによって、酸化物積層膜を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物積層膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物積層膜に、酸素を導入して膜中に酸素を供給することによって、酸化物積層膜を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物積層膜を有するトランジスタは、電気特性の変動が抑制されており、電気的に安定である。
脱水化又は脱水素化処理を行った後、酸素導入工程を行う場合、酸化物膜に直接導入してもよいし、後に形成される絶縁膜を通過して酸化物膜へ導入してもよい。また、酸素導入工程は、酸化物膜４０３ａの成膜後、酸化物膜４０３ｂの成膜後、酸化物膜４０３ｃの成膜後のいずれか一または複数行ってもよい。例えば、酸化物膜４０３ａの成膜後に行ってもよい。
酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸素導入工程を行うことにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃに含まれる酸素が、酸化物膜４０３ａ乃至酸化物膜４０３ｃ中で相互拡散することにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃの酸素欠損を補填することができる。これにより、酸化物膜４０３ａ乃至酸化物膜４０３ｃに含まれる酸素欠損を低減することができる。
例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
次いで、酸化物膜４０３ａ乃至酸化物膜４０３ｃを、フォトリソグラフィ法を用いたエッチング処理によって島状の酸化物膜４０４ａ乃至酸化物膜４０４ｃに加工して、酸化物積層膜４１４を形成する（図１８（Ｃ）参照）。
なお、本実施形態においては、酸化物膜４０４ａ乃至酸化物膜４０４ｃを一度のエッチング処理によって島状に加工することで、酸化物積層膜４１４に含まれる各酸化物膜の端部は一致する。なお、本明細書等において、一致とは、概略一致も含むものとする。例えば、同じマスクを用いてエッチングした積層構造の層Ａの端部と層Ｂの端部とは一致しているとみなす。
次いで、酸化物積層膜４１４上に導電膜を形成し、これを加工してソース電極４０５ａ及びドレイン電極４０５ｂ（これと同じ層で形成される配線を含む）を形成する。
ソース電極４０５ａ、及びドレイン電極４０５ｂは、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極４０５ａ、及びドレイン電極４０５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
また、ソース電極４０５ａとドレイン電極４０５ｂの間隔は、トランジスタのチャネル長Ｌとなる。チャネル長Ｌを５０ｎｍ未満とする場合には、レジストを電子ビームを用いて露光し、現像したマスクをエッチングマスクとして用いることが好ましい。そして、当該エッチングマスクを用いて、導電膜をエッチングすることにより、ソース電極４０５ａとドレイン電極４０５ｂを形成することができる。電子ビームを用いて精密に露光、現像を行うことで精細なパターンを実現し、ソース電極４０５ａとドレイン電極４０５ｂとの間隔、すなわちチャネル長を５０ｎｍ未満、例えば３０ｎｍや、２０ｎｍとすることができる。また、電子ビームは、加速電圧が高いほど微細パターンを得ることができる。なお、チャネル長Ｌを決定する領域以外は、電子ビームを用いてレジストを露光し、現像したマスクを用いなくともよい。
絶縁膜４０６は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。
絶縁膜４０６としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜などの単層又は積層を用いることができる。
本実施形態では、絶縁膜４０６として、酸化シリコン膜を成膜する。
ここで、絶縁膜４０６に酸素過剰領域を形成するために、酸素導入工程を行ってもよい。絶縁膜４０６に酸素導入工程を行う場合は、ゲート絶縁膜４０２に行う場合と同様に行うことができる。
また、トランジスタ上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
以上の工程で、本発明に係る半導体装置を作製することができる（図１８（Ｅ）参照）。
酸化物積層膜４１４に接する絶縁膜として、酸化物絶縁膜を用い、又は絶縁膜に酸素過剰領域を形成し、加熱処理などによって、絶縁膜に含まれる過剰な酸素を酸化物積層膜４１４に供給することができる。これにより、酸化物積層膜４１４に含まれる酸素欠損を低減することができる。
なお、本作製方法においては、酸化物膜が積層の場合について説明したが、酸化物膜が単層の場合も同様にしてトランジスタを作製することができる。
酸化物積層膜４１４の少なくとも一、好ましくは酸化物膜４０４ｂとして、先の実施の形態で説明したＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタの信頼性を向上させることができる。
トランジスタにおいて、酸化物膜４０４ａ及び酸化物膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。しかし、酸化物膜４０４ａ及び酸化物膜４０４ｃがあることにより、チャネルが形成される酸化物膜４０４ｂと、当該トラップ準位とを遠ざけることができる。
また、酸化物膜４０４ｂを構成する金属元素一種以上から酸化物膜４０４ａ及び酸化物膜４０４ｃが構成されるため、酸化物膜４０４ｂと酸化物膜４０４ａとの界面、及び酸化物膜４０４ｂと酸化物膜４０４ｃとの界面において、界面散乱が起こりにくくなる。これにより、キャリアの動きが阻害されないため、トランジスタの電界効果移動度を高くすることができる。
また、トランジスタのチャネルが形成される酸化物積層膜４１４において、少なくとも酸化物膜４０４ｂは、酸化物膜４０４ｂ中の不純物濃度が低減され、なおかつ酸素欠損が低減されることにより高純度化されたものであることが好ましい。高純度化された酸化物膜は、ｉ型（真性半導体）又はｉ型に限りなく近い。また、ｉ型に限りなく近い酸化物膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。
例えば、先の実施形態に示す通りに酸化物膜を形成することで、成膜中に、水素や水などを膜中に含ませないようにすることにより、酸化物膜に含まれる不純物濃度を低減する。また、酸化物膜の成膜後に、加熱処理を行うことにより、酸化物膜に含まれる水素や水などを除去することによって、不純物濃度を低減してもよい。この後に、酸化物膜に酸素を供給し、酸素欠損を補填することにより、酸化物膜を高純度化することができる。
よって、各酸化物膜中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、各酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とする。
酸化物積層膜４１４において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。酸化物積層膜４１４中の不純物濃度を低減するためには、近接するゲート絶縁膜４０２および絶縁膜４０６中の不純物濃度も低減することが好ましい。例えば、酸化物積層膜４１４中でシリコンは、不純物準位を形成してしまう。また、該不純物準位がトラップとなり、トランジスタの電気特性を劣化させることがある。
上述の酸化物膜をチャネル形成領域に用いたトランジスタは、トランジスタのオフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。高純度化された酸化物膜を用いたトランジスタで、チャネル長が１０μｍ、酸化物膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜６．第６の実施形態＞ 半導体装置
本実施形態では、先の実施形態で示したトランジスタを用いた半導体装置について説明する。なお、本発明の一態様に係る半導体装置は、マイクロプロセッサ、画像処理回路、表示モジュール用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様に係る半導体装置は、表示モジュールや、上記半導体集積回路を用いたＲＦタグなどの各種装置も、その範疇に含む。
［６．１．表示モジュール］
ここでは、先の実施形態で示したトランジスタを適用した表示モジュールについて説明する。
表示モジュールに設けられる表示素子としては、発光素子（発光表示素子ともいう。）、液晶素子（液晶表示素子ともいう。）等を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等を含む。また、電子インク等、電気的作用によりコントラストが変化する電子ペーパーや、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等の表示モジュールにも適用することができる。本実施形態では、表示モジュールの一例としてＥＬ素子を用いた表示モジュール及び液晶素子を用いた表示モジュールについて説明する。
なお、本実施形態における表示モジュールは、表示素子が基板や樹脂材料等により封止された状態にあるパネルや、該パネルに走査線駆動回路や信号線駆動回路を内蔵したＩＣを実装したパネル、その他、コントローラ等の演算装置やＲ（抵抗）、Ｃ（コンデンサ）、Ｌ（コイル）素子などを実装したプリント基板、偏光板等の光学的機能フィルム、冷陰極管（ＣＣＦＬ：Ｃｏｌｄ Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ）やＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源（照明装置含む）、抵抗被膜方式や静電容量方式などのタッチセンサ等の入力デバイス、冷却装置、該パネルを保護するベゼル（枠）等を有するパネルが含まれる。
上記のＩＣは、例えば、ＴＡＢテープ、ＴＣＰ、ＣＯＦ等のコネクタに実装してもよく、パネルにＣＯＧ方式により直接実装してもよい。
［６．１．１．ＥＬ素子を用いた表示モジュール］
図１９は、ＥＬ素子を用いた表示モジュールの画素の回路図の一例である。
図１９に示す表示モジュールは、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
トランジスタ７４１のゲートはスイッチ素子７４３の一端及びキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、ＶＤＤの電源電位が与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位（ＧＮＤ）又はそれより小さい電位とする。
なお、トランジスタ７４１は、先の実施形態で示した酸化物膜を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位の高い表示モジュールとすることができる。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示モジュールとすることができる。また、スイッチ素子７４３として、先の実施形態で示した酸化物膜を用いたトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示モジュールの生産性を高めることができる。
図２０（Ａ）は、ＥＬ素子を用いた表示モジュールの上面図である。ＥＬ素子を有する表示モジュールは、基板７０１と、基板７００と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素領域７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素領域７３７、駆動回路７３５及び駆動回路７３６を囲むように基板７０１と基板７００との間に設けられる。なお、駆動回路７３５又は／及び駆動回路７３６をシール材７３４の外側に設けても構わない。
本発明の一態様に係る酸化物膜を用いたトランジスタやＥＬ素子は、水等の水分の侵入により素子の破壊や動作不良を招来する。そこで、半導体装置の信頼性を維持・向上させるためにシール材７３４による十分な封止が必要である。
シール材７３４には、例えばエポキシ樹脂、アクリル樹脂、ウレタン樹脂などの樹脂材料を用いることができる。これらの樹脂材料には、熱硬化型、光硬化型又はその両方のいずれを用いてもよい。また、シール材７３４として、アクリル系樹脂とエポキシ系樹脂とを混合するような、異なる種類の樹脂を混合した樹脂を用いてもよい。これらの樹脂に、ＵＶ開始剤、熱硬化剤、カップリング剤など適宜混合して用いる。
シール材７３４には、上記の樹脂の他に、低融点ガラスを含むフリットガラス（ガラスフリットを用いたガラス材料）を用いることができる。シール材７３４としてフリットガラスを用いた場合、樹脂を用いた場合に比べて高い気密性を得ることができる。
また、図２０（Ａ）において、シール材７３４は画素領域７３７を囲んで設けられているが、信頼性を向上させるために画素領域７３７を二重以上の多重に取り囲んでもよく、さらにシール材７３４を基板７００や７０１の側面に配置してもよい。
図２０（Ｂ）は、図２０（Ａ）の一点鎖線Ｍ−Ｎに対応するＥＬ素子を用いた表示モジュールの断面図である。ＦＰＣ７３２は、端子７３１を介して配線７３３ａと電気的に接続される。なお、配線７３３ａは、ゲート電極７０２と同一層である。
なお、図２０（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜及びソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示モジュールの作製工程を短縮化し、生産性を高めることができる。
図２０（Ｂ）では、トランジスタ７４１として、先の実施形態に示したトランジスタ構造のうち、ボトムゲート構造のトランジスタを適用した例を示す。すなわち、基板７０１上にゲート電極７０２が設けられ、ゲート電極７０２上にゲート絶縁膜７０５を介して酸化物膜７０６が設けられている。トランジスタ７４１の詳細については、先の実施形態の説明を参照する。
トランジスタ７４１及びキャパシタ７４２上には、絶縁膜７２０が設けられる。
ここで、絶縁膜７２０及び保護絶縁膜７０３には、トランジスタ７４１のソース電極７０４ａに達する開口部が設けられる。
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０及び保護絶縁膜７０３に設けられた開口部を介してトランジスタ７４１のソース電極７０４ａと接する。
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
発光層７８２上には、電極７８３が設けられる。
電極７８１、発光層７８２及び電極７８３の重畳する領域が、発光素子７１９となる。
なお、絶縁膜７２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜から選択して、単層又は積層で用いればよい。また、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いることもできる。
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図２０（Ｃ）に示すような構造とすればよい。図２０（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃ及び中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂ及び発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
発光層を複数種積層して設けることで、白色光を得てもよい。図２０（Ｂ）には示さないが、着色層を介して白色光を取り出す構造としても構わない。
ここでは発光層を３層及び中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数及び中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ及び中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃ及び中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
また、中間層は、正孔注入層、正孔輸送層、電子輸送層、及び電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜、及びＳｎ酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量に添加されていてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
なお、電極７８１及び電極７８３を図２０（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜を陽極に用いることができる。
隔壁７８４は、保護絶縁膜７０３を参照する。また、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いることもできる。
発光素子７１９と接続するトランジスタ７４１は、安定した電気特性を有する。そのため、表示品位の高い表示モジュールを提供することができる。
図２１（Ａ）及び図２１（Ｂ）は、図２０（Ｂ）と一部が異なるＥＬ素子を用いた表示モジュールの断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図２１（Ａ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極７０４ａ及びドレイン電極７０４ｂと同一層である。図２１（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃとが電気的に接続している。配線７３３ｃは、電極７８１と同一層である。
［６．１．２．液晶素子を用いた表示モジュール］
次に、液晶素子を用いた表示モジュール（以下、液晶表示モジュールという）について説明する。
図２２は、液晶表示モジュールの画素の構成例を示す回路図である。図２２に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
トランジスタ７５１では、ソース及びドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
キャパシタ７５２では、一方の電極がトランジスタ７５１のソース及びドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース及びドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示モジュールも、上面図はＥＬ素子を用いた表示モジュールと概略同様である。図２０（Ａ）の一点鎖線Ｍ−Ｎに対応する液晶表示モジュールの断面図を図２３（Ａ）に示す。図２３（Ａ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと電気的に接続される。なお、配線７３３ａは、ゲート電極７０２と同一層である。
図２３（Ａ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜及びソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示モジュールの作製工程を短縮化し、生産性を高めることができる。
トランジスタ７５１としては、先の実施形態で示したトランジスタを適用することができる。図２３（Ａ）においては、第５の実施形態で示したトランジスタのうち、ボトムゲート構造のトランジスタを適用した例を示す。すなわち、基板７０１上にゲート電極７０２が設けられ、ゲート電極７０２上にゲート絶縁膜７０５を介して酸化物膜７０６が設けられている。トランジスタ７５１の詳細については、先の実施形態の説明を参照する。
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電極が不要となり、消費電力の小さい表示モジュールとすることができる。
トランジスタ７５１及びキャパシタ７５２上には、絶縁膜７２１が設けられる。
ここで、絶縁膜７２１及び保護絶縁膜７０３には、トランジスタ７５１のソース電極７０４ａに達する開口部が設けられる。
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１及び保護絶縁膜７０３に設けられた開口部を介してトランジスタ７５１のドレイン電極７０４ｂと接する。
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
絶縁膜７９２上には、液晶層７９３が設けられ、液晶層７９３上には配向膜として機能する絶縁膜７９４が設けられる。
絶縁膜７９４上には、スペーサ７９５が設けられる。
スペーサ７９５及び絶縁膜７９４上には電極７９６が設けられ、電極７９６上には基板７９７が設けられる。
なお、絶縁膜７２１は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜から選択して、単層又は積層で用いればよい。また、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いることもできる。
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いることができる。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２及び絶縁膜７９４を設けない構成とすることができる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の表示パネルの不良や破損を軽減することができる。よって表示パネルの生産性を向上させることが可能となる。よって液晶表示モジュールの生産性を向上させることが可能となる。酸化物膜を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱するおそれがある。よって酸化物を用いるトランジスタを有する液晶表示モジュールにブルー相を発現する液晶組成物を用いることはより効果的である。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示モジュールに設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化物膜を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
本明細書に開示する酸化物膜を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物膜を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表示モジュールに用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバートランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示モジュール、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示モジュールとしてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
電極７９１は、可視光透過性を有する導電膜を用いればよい。
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜、及びＳｎ酸化物膜などの酸化物膜を用いればよい。また、これらの酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
なお、電極７９１及び電極７９６を図２３（Ａ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
絶縁膜７９２及び絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
スペーサ７９５は、アクリル樹脂等の有機化合物、又はシリカ等の無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々な形状とすることができる。
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４及び電極７９６の重畳する領域が、液晶素子７５３となる。
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可撓性を有してもよい。
また、図示しないが、基板７９７上にはブラックマトリクス（遮光層）やＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色それぞれのカラーフィルタを設けることができる。
また、基板７０１及び基板７９７の液晶層７９３に面する側とは反対の側に、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けるとよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢの三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本実施形態はカラー表示の表示パネルに限定されるものではなく、モノクロ表示の液晶表示モジュールに適用することもできる。
図２３（Ｂ）及び図２３（Ｃ）は、図２３（Ａ）と一部が異なる液晶表示モジュールの断面図の一例である。具体的には、ＦＰＣ７３２と接続する配線が異なる。図２３（Ｂ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｂが接続している。配線７３３ｂは、ソース電極７０４ａ及びドレイン電極７０４ｂと同一層である。図２３（Ｃ）では、端子７３１を介してＦＰＣ７３２と配線７３３ｃが接続している。配線７３３ｃは、電極７９１と同一層である。
液晶素子７５３と接続するトランジスタ７５１は、安定した電気特性を有する。そのため、表示品位の高い表示モジュールを提供することができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい液晶表示モジュールを提供することができる。
ここで、上述した液晶素子を用いた表示モジュールにおける表示モードの例として、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードの液晶素子を用いた表示モジュールについて、図２４を用いて説明する。
図２４（Ａ）に液晶素子を用いた表示モジュールの平面図を示す。図２４（Ａ）において、基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基板４００６とによって、液晶素子と共に封止されている。図２４（Ａ）においては、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、ＩＣチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。信号線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８から供給されている。
また図２４（Ａ）においては、信号線駆動回路４００３を別途形成し、基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ワイヤボンディング法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）法などを用いることができる。図２４（Ａ）は、ＣＯＧ法により信号線駆動回路４００３を実装する例である。
また、基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、先の実施形態に示したトランジスタを適用することができる。
ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを用いた画素部４００２の画素構成の一例を、図２４（Ｂ）に示す。ＦＦＳとは、基板上の共通電極（以下では第１の電極と記す）と画素電極（以下では第２の電極と記す）とを平行に重ねて形成したフリンジ電界により、液晶分子を配向させる表示モードである。液晶表示モジュールの開口率の向上や広視野角化を実現することができる。
画素には、トランジスタ４０１０のゲート電極と電気的に接続する配線４０５０と、トランジスタ４０１０のソース電極又はドレイン電極の一方と電気的に接続する配線４０５２の交差部を有する。配線４０５０はゲート信号線（走査線）として、配線４０５２はソース信号線としての機能を有する。また、画素には画素ごとに分離された又は各画素で共通の第１の電極４０３４と、画素ごとに分離された、トランジスタ４０１０のソース電極又はドレイン電極の他方と電気的に接続する第２の電極４０３１とを有する。第２の電極４０３１は、第１の電極４０３４と重なって設けられ、またスリットを形成するように複数の開口部が設けられている。
図２４（Ｃ）は、図２４（Ａ）のＭ−Ｎにおける断面図に相当する。液晶素子を用いた表示モジュールは、画素部４００２に設けられたトランジスタ４０１０が液晶素子と電気的に接続して構成される。
図２４（Ａ）及び図２４（Ｃ）に示すように、液晶素子を用いた表示モジュールは接続端子電極４０１５及び端子電極４０１６を有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極４０３４と同じ導電層から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１のゲート電極と同じ導電層で形成されている。端子電極４０１６、トランジスタ４０１０、４０１１のゲート電極としては、例えば図１１に示すゲート電極４０１に適用可能な材料を用いることができる。
また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有している。図２４（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示しており、トランジスタ４０１０、４０１１上には絶縁膜４０３２ａ、４０３２ｂが設けられている。絶縁膜４０３２ａ及び絶縁膜４０３２ｂとしては、例えば図１１に示す絶縁膜４０６に適用可能な材料を用いることができる。
また、図２４（Ｃ）では、絶縁膜４０３２ｂ上に平坦化絶縁膜４０４０が設けられ、第１の電極４０３４と第２の電極４０３１との間に絶縁膜４０４２が設けられている。
平坦化絶縁膜４０４０としては、アクリル、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の有機樹脂を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂等を用いることができる。
絶縁膜４０４２としては、例えば図１１に示す絶縁膜４０６に適用可能な材料を用いることができる。
トランジスタ４０１０、４０１１としては、先の実施形態に示す酸化物膜を用いたトランジスタを適用することができる。トランジスタ４０１０、４０１１は、ボトムゲート構造のトランジスタである。
トランジスタ４０１０、４０１１に含まれるゲート絶縁膜は、単層構造又は積層構造とすることができる。本実施形態では、ゲート絶縁膜４０２０ａ、４０２０ｂの積層構造を含む。また、図２４（Ｃ）においては、ゲート絶縁膜４０２０ａと、絶縁膜４０３２ｂとが、接続端子電極４０１５端部を覆うように、シール材４００５下に延在しており、絶縁膜４０３２ｂは、ゲート絶縁膜４０２０ｂ及び絶縁膜４０３２ａの側面を覆っている。ゲート絶縁膜４０２０ａ、４０２０ｂとしては、例えば図１１に示すゲート絶縁膜４０２に適用可能な材料を用いることができる。
また、駆動回路用のトランジスタ４０１１の酸化物膜と重なる位置にさらに導電層を設けてもよい。導電層を酸化物膜と重なる位置に設けることによって、トランジスタ４０１１のしきい値電圧を制御することができる。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
図２４（Ｃ）において、液晶素子４０１３は、第１の電極４０３４、第２の電極４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁膜４０３８、４０３３が設けられている。液晶層４００８としては、図２３に示す液晶層７９３に適用可能な材料の層を設けてもよい。
また、液晶素子４０１３は、液晶層４００８の下方に開口パターンを有する第２の電極４０３１を有し、絶縁膜４０４２を介して第２の電極４０３１のさらに下方に、平板状の第１の電極４０３４を有する。開口パターンを有する第２の電極４０３１は、屈曲部や枝分かれした櫛歯状を含む形状である。第２の電極４０３１に開口パターンを設けることにより、第１の電極４０３４及び第２の電極４０３１はその電極間にフリンジ電界を形成することができる。なお、平坦化絶縁膜４０４０上に接して平板上の第２の電極４０３１を形成し、絶縁膜４０４２を介して第２の電極４０３１上に、画素電極として機能し、開口パターンを有する第１の電極４０３４を有する構成としてもよい。
第１の電極４０３４、第２の電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極４０３４、第２の電極４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極４０３４、第２の電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。
またスペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていてもよい。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよい。この場合、液晶層４００８と、第１の電極４０３４及び第２の電極４０３１とは接する構造となる。
なお、図２４（Ｃ）に示す絶縁膜４０４２は、一部に開口を有しており、当該開口から平坦化絶縁膜４０４０に含まれる水分を脱離することができる。但し、平坦化絶縁膜４０４０上に設けられる絶縁膜４０４２の膜質によっては、開口を設けなくともよい。
液晶素子を用いた表示モジュールに設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。先の実施形態に示す酸化物膜を有するトランジスタを用いることにより、保持容量の大きさを縮小することができる。よって、各画素における開口率を向上させることができる。
図２４（Ｂ）及び図２４（Ｃ）に示すように、画素に保持容量としての容量素子を設けない構成とし、第１の電極４０３４と第２の電極４０３１の間に生じる寄生容量を保持容量として用いてもよい。このように、容量素子を設けない構成とすることにより、画素の開口率をさらに向上させることができる。
先の実施形態に示す酸化物膜を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、先の実施形態に示す酸化物膜を用いたトランジスタは、高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを、液晶素子を用いた表示モジュールに用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するトランジスタを同一基板上に形成することができる。また、画素部においても、このようなトランジスタを用いることで、高画質な画像を提供することができる。
また、液晶素子を用いた表示モジュールにおいて、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光板及び位相差板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部４００２と重ねてタッチセンサを設けてもよい。タッチセンサを設けることにより、直感的な操作が可能になる。
［６．１．３．電気泳動素子を用いた表示モジュール］
また、表示モジュールとして、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）ともよばれており、紙と同じ読みやすさ、他の表示モジュールに比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
電気泳動素子を用いた表示モジュールは、様々な形態が考えられ得るが、例えば、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
このように、電気泳動素子を用いた表示モジュールは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものは電子インクとよばれ、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示モジュールも適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
以上のような電気泳動素子を駆動するために、酸化物膜を用いたトランジスタにより電気泳動素子に印加する電界を制御することができる。当該駆動の方式については、液晶素子を用いた表示モジュールに準ずる。
［６．２．センサ］
［６．２．１．イメージセンサ］
先の実施形態に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサを作製することができる。
図２５（Ａ）に、イメージセンサの一例を示す。図２５（Ａ）はフォトセンサの等価回路であり、図２５（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード９０２は、一方の電極がフォトダイオードリセット信号線９５８に、他方の電極がトランジスタ９４０のゲートに電気的に接続されている。トランジスタ９４０は、ソース又はドレインの一方がフォトセンサ基準信号線９７２に、ソース又はドレインの他方がトランジスタ９５６のソース又はドレインの一方に電気的に接続されている。トランジスタ９５６は、ゲートがゲート信号線９５９に、ソース又はドレインの他方がフォトセンサ出力信号線９７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体膜を用いるトランジスタと明確に判明できるように、酸化物半導体膜を用いるトランジスタの記号には「ＯＳ」と記載している。図２５（Ａ）において、トランジスタ９４０、トランジスタ９５６は第５の実施形態に示したトランジスタが適用でき、酸化物半導体膜を用いるトランジスタである。本実施形態では、第５の実施形態で示したトランジスタのうち、ボトムゲート構造のトランジスタを適用する例を示す。
図２５（Ｂ）は、フォトセンサにおけるフォトダイオード９０２及びトランジスタ９４０に示す断面図であり、絶縁表面を有する基板９０１（素子基板）上に、センサとして機能するフォトダイオード９０２及びトランジスタ９４０が設けられている。フォトダイオード９０２、トランジスタ９４０の上には接着層９０８を用いて基板９１３が設けられている。
トランジスタ９４０上には絶縁膜９３２、平坦化膜９３３、平坦化膜９３４が設けられている。フォトダイオード９０２は、平坦化膜９３３上に形成された電極９４１ｂと、電極９４１ｂ上に順に積層された第１の半導体膜９０６ａ、第２の半導体膜９０６ｂ、及び第３の半導体膜９０６ｃと、平坦化膜９３４上に設けられ、第１乃至第３の半導体膜を介して電極９４１ｂと電気的に接続する電極９４２と、電極９４１ｂと同じ層に設けられ、電極９４２と電気的に接続する電極９４１ａと、を有している。
電極９４１ｂは、平坦化膜９３４に形成された導電膜９４３と電気的に接続し、電極９４２は電極９４１ａを介して導電膜９４５と電気的に接続している。導電膜９４５は、トランジスタ９４０のゲート電極と電気的に接続しており、フォトダイオード９０２はトランジスタ９４０と電気的に接続している。
ここでは、第１の半導体膜９０６ａとしてｐ型の導電型を有する半導体膜と、第２の半導体膜９０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３の半導体膜９０６ｃとしてｎ型の導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１の半導体膜９０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルファスシリコン膜により形成することができる。第１の半導体膜９０６ａの形成には１３族の不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第１の半導体膜９０６ａの膜厚は１０ｎｍ以上５０ｎｍ以下となるよう形成することが好ましい。
第２の半導体膜９０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン膜により形成する。第２の半導体膜９０６ｂの形成には、半導体材料ガスを用いて、アモルファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。第２の半導体膜９０６ｂの形成は、ＬＰＣＶＤ法、気相成長法、スパッタリング法等により行ってもよい。第２の半導体膜９０６ｂの膜厚は２００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３の半導体膜９０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモルファスシリコン膜により形成する。第３の半導体膜９０６ｃの形成には、１５族の不純物元素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッタリング法等を用いればよい。第３の半導体膜９０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成することが好ましい。
また、第１の半導体膜９０６ａ、第２の半導体膜９０６ｂ、及び第３の半導体膜９０６ｃは、アモルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半導体を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型のフォトダイオードはｐ型の半導体膜側を受光面とする方が良好な特性を示す。ここでは、ｐｉｎ型のフォトダイオードが形成されている基板９０１の面からフォトダイオード９０２が受ける光９２２を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電型を有する半導体膜側からの光は外乱光となるため、電極は遮光性を有する導電膜を用いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
絶縁膜９３２、平坦化膜９３３、平坦化膜９３４としては、絶縁性材料を用いて、その材料に応じて、スパッタリング法、プラズマＣＶＤ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等を用いて形成することができる。
平坦化膜９３３、９３４としては、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等の単層、又は積層を用いることができる。
フォトダイオード９０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いることができる。
［６．２．２．タッチパネル］
ここでは、画素領域内にセンサを設けることでタッチ入力機能を具備した、ＥＬ素子を用いた表示モジュールについて説明する。
画素１０００と、フォトセンサ１００２と、隣の画素１００１の回路図について、図２６を用いて説明する。発光素子１００３を有する画素１０００は、走査線１００４を介して走査線駆動回路に、信号線１００７を介して信号線駆動回路に電気的に接続されている。
隣の発光素子１００５を有する画素１００１は、走査線１００６を介して走査線駆動回路に、信号線１００７を介して、信号線駆動回路に電気的に接続されている。また、発光素子１００３と、隣の発光素子１００５はどちらも発光色は白色であり、共通の電源供給線１００８に接続されている。そして、隣の発光素子１００５に重なるカラーフィルタの着色層（赤色、青色、あるいは緑色）を通過させることによって人の眼に赤色や、青色や、緑色のいずれか一を認識させる。
画素１０００及び隣の画素１００１に挟まれたフォトセンサ１００２は、センサ素子１００９、トランジスタ１０１０、トランジスタ１０１１、トランジスタ１０１２、及び、トランジスタ１０１３を有する。トランジスタ１０１０、トランジスタ１０１１、トランジスタ１０１２、及び、トランジスタ１０１３のそれぞれは、チャネル形成領域に酸化物半導体膜を有するトランジスタであり、オフ状態でのリーク電流（「オフ電流」ともいう）が極めて小さいという利点を有する。これにより、オフ状態においてノードに蓄積された電荷（電位）を長時間保持可能であるという利点を有する。
センサ素子１００９は、一方の端子が電源線１０１４（ＶＤＤ）に、他方の端子がトランジスタ１０１２のソース又はドレインの一方に電気的に接続されている。
また、図２７にフォトセンサが設けられたパネルの断面図の一例を示す。図２７に示すように、同一の基板１０２８上に発光素子１０３３と、発光素子を駆動するための酸化物の多層膜１０１５を用いたトランジスタ１０１６と、センサ素子１００９を駆動するための酸化物の多層膜１０１５を用いたトランジスタ１０１２と、アモルファスシリコン層１０１７を用いたセンサ素子１００９を設けている。トランジスタ１０１２とトランジスタ１０１６は、基板１０２８上のゲート電極１０２９と、ゲート電極１０２９上のゲート絶縁膜１０３０と、ゲート絶縁膜１０３０上の多層膜１０１５とを有する。多層膜１０１５は、例えば酸化物１０１５ａ、１０１５ｂ、１０１５ｃの３層積層でなるがこの構造に限られない。また、これらのトランジスタは、絶縁膜１０３１、絶縁膜１０３２に覆われている。
センサ素子１００９は、図２７に示すように、一対の電極１０１８、１０１９に接して接続された一層のアモルファスシリコン層１０１７により構成されている。
また、図２７においては、電極１０４９は、反射電極であり、配線１０２０を介してトランジスタ１０１６のドレイン電極１０２１ｂと電気的に接続している。配線１０２０、及び一対の電極１０１８、１０１９は、層間絶縁膜１０２２で覆われ、層間絶縁膜１０２２上に電極１０４９が設けられている。
トランジスタ１０１６と電気的に接続する発光素子１０３３と、発光素子１０３３を隔離する第１の隔壁１０３９及び第２の隔壁１０３８と、を有する。さらに、基板１０２８とシール材などで固定される封止基板１０３４を有する。封止基板１０３４には、下地層１０３６、ブラックマトリクス１０３７、赤色カラーフィルタ（図示せず）、緑色カラーフィルタ（図示せず）、及び青色カラーフィルタ１０３５と、が形成されている。発光素子１０３３は、陽極として機能する電極１０４９と、発光層１０４０と、陰極１０４１と、を有する。
トランジスタ１０１２は、ゲートが信号線１０２３（ＴＸ）、ソース又はドレインの一方がセンサ素子１００９の他方の端子、ソース又はドレインの他方がトランジスタ１０１３のソース又はドレインの一方及びトランジスタ１０１０のゲートに電気的に接続されている。なお、トランジスタ１０１２のソース又はドレインの他方、トランジスタ１０１３のソース又はドレインの一方、及びトランジスタ１０１０のゲートをノードＦＤとする。
トランジスタ１０１３は、ゲートがリセット線１０２４（ＲＳ）、ソース又はドレインの一方がトランジスタ１０１２のソース又はドレインの他方、及びトランジスタ１０１０のゲートに電気的に接続されている。またトランジスタ１０１３は、ソース又はドレインの他方がグランド線１０２５（ＧＮＤ）に電気的に接続されている。
トランジスタ１０１０は、ソース又はドレインの一方が電源線１０１４（ＶＤＤ）に、ソース又はドレインの他方がトランジスタ１０１１のソース又はドレインの一方に電気的に接続されている。
トランジスタ１０１１は、ゲートが選択線１０２６（ＳＥ）に、ソース又はドレインの他方がフォトセンサ出力信号線１０２７（ＯＵＴ）に電気的に接続されている。フォトセンサ出力信号線１０２７（ＯＵＴ）は、フォトセンサ読み出し回路に電気的に接続されている。
なお電源線１０１４（ＶＤＤ）及びグランド線１０２５（ＧＮＤ）には、それぞれ、高レベル電源電位（ＶＤＤ）及び低レベル電源電位（ＶＳＳ）として、接地電位（ＧＮＤ（０Ｖ））が入力される。なお、低レベル電源電位（ＶＳＳ）として接地電位（ＧＮＤ（０Ｖ））が用いられるが、これに限定されない。高レベル電源電位（ＶＤＤ）より低い電位であれば、低レベル電源電位（ＶＳＳ）として用いることができる。なお、高レベル電源電位（ＶＤＤ）は高レベル電位ＶＨ以上であり、低レベル電位ＶＬは接地電位（ＧＮＤ）以上であり、高レベル電位ＶＨは低レベル電位ＶＬよりも高いものとする。
本実施形態では、パネル内にタッチ入力機能を設けたが、アナログ抵抗膜方式のタッチパネルを用いる場合、タッチパネルをパネルに貼り合わせられた構成とすればよい。また、表面型静電容量方式のタッチパネルを用いる場合も、タッチパネルをパネルに貼り合わせられた構成とすればよい。また、投影型静電容量方式（相互容量型）のタッチパネルを用いる場合も、タッチパネルをパネルに貼り合わせられた構成とすればよい。
本実施形態では、フォトセンサを用いるタッチ入力機能を例について説明した。フォトセンサは、トランジスタを形成する基板と同一基板上に形成することができるため、部品点数を削減することができる。
また、本実施形態では、ＥＬ素子を用いた表示モジュールにタッチ入力機能を設ける例を示したが、液晶素子を用いた表示モジュールにタッチ入力機能を設けることもできる。
［６．３．ＬＳＩ］
本発明の一態様に係る酸化物膜を用いたトランジスタの応用として、表示モジュールとセンサを示したが、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の演算処理装置やメモリなどの、ＬＳＩにも応用が可能である。以下に、ＬＳＩの代表例として、メモリ、ＣＰＵ、マイコンについての一例を説明する。
［６．３．１．メモリ］
ここでは、インバータの回路を応用したフリップフロップで構成するメモリである、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について説明する。
［６．３．１．１．回路構成及び動作］
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用いないため、高速動作の求められる用途に好適である。
図２８は、本発明の一態様に係るＳＲＡＭのメモリセルに対応する回路図である。なお、図２８には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセルアレイに適用しても構わない。
図２８に示すメモリセルは、トランジスタＴｒ１ｅと、トランジスタＴｒ２ｅと、トランジスタＴｒ３ｅと、トランジスタＴｒ４ｅと、トランジスタＴｒ５ｅと、トランジスタＴｒ６ｅと、を有する。トランジスタＴｒ１ｅ及びトランジスタＴｒ２ｅはｐチャネル型トランジスタであり、トランジスタＴｒ３ｅ及びトランジスタＴｒ４ｅはｎチャネル型トランジスタである。トランジスタＴｒ１ｅのゲートは、トランジスタＴｒ２ｅのドレイン、トランジスタＴｒ３ｅのゲート、トランジスタＴｒ４ｅのドレイン、並びにトランジスタＴｒ６ｅのソース及びドレインの一方と電気的に接続される。トランジスタＴｒ１ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ１ｅのドレインは、トランジスタＴｒ２ｅのゲート、トランジスタＴｒ３ｅのドレイン及びトランジスタＴｒ５ｅのソース及びドレインの一方と電気的に接続される。トランジスタＴｒ２ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ３ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ３ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ４ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ４ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ５ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ５ｅのソース及びドレインの他方はビット線ＢＬＢに電気的に接続される。トランジスタＴｒ６ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ６ｅのソース及びドレインの他方はビット線ＢＬに電気的に接続される。
なお、本実施形態では、トランジスタＴｒ５ｅ及びトランジスタＴｒ６ｅとしてｎチャネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５ｅ及びトランジスタＴｒ６ｅは、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタを適用することもできる。その場合、後に示す書き込み、保持及び読み出しの方法も適宜変更すればよい。
このように、トランジスタＴｒ１ｅ及びトランジスタＴｒ３ｅを有するインバータと、トランジスタＴｒ２ｅ及びトランジスタＴｒ４ｅを有するインバータとをリング接続することで、フリップフロップが構成される。
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すればよい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定されない。また、ｎチャネル型トランジスタとしては、先の実施形態で示した酸化物膜を用いたトランジスタを用いればよい。
本実施形態では、トランジスタＴｒ３ｅ及びトランジスタＴｒ４ｅとして、先の実施形態で示した酸化物膜を用いたトランジスタを適用する。当該トランジスタは、オフ電流が極めて小さいため、貫通電流も極めて小さくなる。
なお、トランジスタＴｒ１ｅ及びトランジスタＴｒ２ｅとして、ｐチャネル型トランジスタに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１ｅ及びトランジスタＴｒ２ｅとしてｎチャネル型トランジスタを用いる場合、デプレッション型トランジスタを適用すればよい。
図２８に示したメモリセルの書き込み、保持及び読み出しについて以下に説明する。
書き込み時は、まずビット線ＢＬ及びビット線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
例えば、データ１を書き込みたい場合、ビット線ＢＬをＶＤＤ、ビット線ＢＬＢをＧＮＤとする。次に、ワード線ＷＬにトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲＡＭを構成するトランジスタの一部に先の実施形態で示した酸化物膜を用いたトランジスタを適用することにより、当該トランジスタのオフ電流は極めて小さいため、すなわち当該トランジスタに起因したリーク電流は極めて小さいため、データ保持のための待機電力を小さくすることができる。
読み出し時は、あらかじめビット線ＢＬ及びビット線ＢＬＢをＶＤＤとする。次に、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬはＶＤＤのまま変化しないが、ビット線ＢＬＢはトランジスタＴｒ５ｅ及びトランジスタＴｒ３ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
なお、データ０を書き込みたい場合は、ビット線ＢＬをＧＮＤ、ビット線ＢＬＢをＶＤＤとし、その後にワード線ＷＬにＶＨを印加すればよい。次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめビット線ＢＬ及びビット線ＢＬＢをＶＤＤとし、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬＢはＶＤＤのまま変化しないが、ビット線ＢＬはトランジスタＴｒ６ｅ及びトランジスタＴｒ４ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
以上の態様により、待機電力の小さいＳＲＡＭを提供することができる。
［６．３．１．２．積層構造］
本発明の一態様に係る酸化物膜を用いたトランジスタは、オフ電流を極めて小さくすることができる。すなわち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有すると比べ、機能的に優れた記憶素子を有するメモリについて説明する。
まず、メモリについて、図２９を用いて具体的に示す。ここで、図２９（Ａ）はメモリのメモリセルアレイを示す回路図である。図２９（Ｂ）はメモリセルの回路図である。また、図２９（Ｃ）は、図２９（Ｂ）に示すメモリセルに相当する断面構造の一例である。また、図２９（Ｄ）は図２９（Ｂ）に示すメモリセルの電気特性を示す図である。
図２９（Ａ）に示すメモリセルアレイは、メモリセル１０５０と、ビット線１０５１と、ワード線１０５２と、容量線１０５３と、センスアンプ１０５４と、をそれぞれ複数有する。
なお、ビット線１０５１及びワード線１０５２がグリッド状に設けられ、各メモリセル１０５０はビット線１０５１及びワード線１０５２の交点に付き一つずつ配置される。ビット線１０５１はセンスアンプ１０５４と接続され、ビット線１０５１の電位をデータとして読み出す機能を有する。
図２９（Ｂ）より、メモリセル１０５０は、下地絶縁膜１０６６を介して基板１０６７上に設けられたトランジスタ１０５５と、キャパシタ１０５６と、を有する。また、トランジスタ１０５５のゲートはワード線１０５２と電気的に接続される。トランジスタ１０５５のソースはビット線１０５１と電気的に接続される。トランジスタ１０５５のドレインはキャパシタ１０５６の一端と電気的に接続される。キャパシタ１０５６の他端は容量線１０５３に電気的に接続される。
図２９（Ｃ）は、メモリセルの断面構造の一例である。メモリセルは、トランジスタ１０５５と、トランジスタ１０５５に接続される配線１０５７ａ及び配線１０５７ｂと、トランジスタ１０５５、配線１０５７ａ及び配線１０５７ｂ上に設けられた絶縁膜１０５８と、絶縁膜１０５８上に設けられたキャパシタ１０５６とを有する。
なお、図２９（Ｃ）では、トランジスタ１０５５にトップゲート構造のトランジスタを適用している。
絶縁膜１０５８、層間絶縁膜１０５９は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜から選択して、単層又は積層で用いればよい。また、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いることもできる。
キャパシタ１０５６は、配線１０５７ｂと接する電極１０６０と、電極１０６０と重畳する電極１０６１と、電極１０６０及び電極１０６１に挟まれた絶縁膜１０６２と、を有する。
電極１０６０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル及びタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。
電極１０６１は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル及びタングステンを一種以上含む、単体、窒化物、酸化物または合金を、単層で又は積層で用いればよい。
絶縁膜１０６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を選択して、単層で又は積層で用いればよい。
なお、図２９（Ｃ）では、トランジスタ１０５５とキャパシタ１０５６とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ１０５５及びキャパシタ１０５６を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、メモリの集積度を高めることができる。
ここで、図２９（Ｃ）における配線１０５７ａは図２９（Ｂ）におけるビット線１０５１と電気的に接続される。また、図２９（Ｃ）において、ゲート絶縁膜１０６４を介して酸化物膜１０６５上のゲート電極１０６３は図２９（Ｂ）におけるワード線１０５２と電気的に接続される。また、図２９（Ｃ）における電極１０６１は図２９（Ｂ）における容量線１０５３と電気的に接続される。
図２９（Ｄ）に示すように、キャパシタ１０５６に保持された電圧は、トランジスタ１０５５のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。すなわち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
例えば、トランジスタ１０５５のオフ電流が十分小さくない場合、キャパシタ１０５６に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、メモリの消費電力が高まってしまう。
本実施形態では、トランジスタ１０５５のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。すなわち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ１０５５でメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得ることができる。
次に、図２９とは異なるメモリについて、図３０を用いて説明する。なお、図３０（Ａ）はメモリを構成するメモリセル及び配線を含む回路図である。また、図３０（Ｂ）は図３０（Ａ）に示すメモリセルの電気特性を示す図である。また、図３０（Ｃ）は、図３０（Ａ）に示すメモリセルに相当する断面図の一例である。
図３０（Ａ）より、メモリセルは、トランジスタ１０７１と、トランジスタ１０７２と、キャパシタ１０７３とを有する。ここで、トランジスタ１０７１のゲートはワード線１０７６と電気的に接続される。トランジスタ１０７１のソースはソース線１０７４と電気的に接続される。トランジスタ１０７１のドレインはトランジスタ１０７２のゲート及びキャパシタ１０７３の一端と電気的に接続され、この部分をノード１０７９とする。トランジスタ１０７２のソースはソース線１０７５と電気的に接続される。トランジスタ１０７２のドレインはドレイン線１０７７と電気的に接続される。キャパシタ１０７３の他端は容量線１０７８と電気的に接続される。
なお、図３０に示すメモリは、ノード１０７９の電位に応じて、トランジスタ１０７２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図３０（Ｂ）は容量線１０７８の電圧ＶＣＬと、トランジスタ１０７２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
なお、トランジスタ１０７１を介してノード１０７９の電位を調整することができる。例えば、ソース線１０７４の電位を電源電位（ＶＤＤ）とする。このとき、ワード線１０７６の電位をトランジスタ１０７１のしきい値電圧Ｖｔｈに電源電位（ＶＤＤ）を加えた電位以上とすることで、ノード１０７９の電位をＨＩＧＨにすることができる。また、ワード線１０７６の電位をトランジスタ１０７１のしきい値電圧Ｖｔｈ以下とすることで、ノード１０７９の電位をＬＯＷにすることができる。
そのため、トランジスタ１０７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。すなわち、ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
図３０（Ｃ）は、メモリセルの断面構造の一例である。図３０（Ｃ）は、トランジスタ１０７２と、絶縁膜等を介してトランジスタ１０７２上に設けられたトランジスタ１０７１と、キャパシタ１０７３と、を有するメモリセルの断面図である。
本実施形態では、下部のトランジスタ１０７２には半導体材料を用い、上部のトランジスタ１０７１には本発明の一態様に係る酸化物膜を用い、当該半導体材料として半導体基板を用いた構造の半導体装置を示す。
図３０（Ｃ）は、下部に半導体材料を用いたトランジスタを有し、上部に本発明の一態様に係る酸化物膜を用いたトランジスタを有する半導体装置の断面構成を示す一例である。ここで、半導体材料と本発明の一態様に係る酸化物膜とは異なる材料を用いる。例えば、半導体材料を酸化物又は酸化物半導体以外の半導体材料とすることができる。酸化物又は酸化物半導体以外の材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化物膜を用いたトランジスタは、オフ電流が数ｙＡ／μｍ〜数ｚＡ／μｍ程度と十分低い特性を利用した回路に用いることができる。これらのことから、図３０（Ｃ）に示す半導体装置を用いて、例えば低消費電力の論理回路を構成することもできる。半導体材料としてその他に、有機半導体材料などを用いてもよい。
また、図示しないが、上述した半導体基板の替わりに、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
ＳＯＩ基板（ＳＯＩウェハともいう）は、半導体基板と、半導体基板上の埋め込み酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層ともいう）と、埋め込み酸化膜上の半導体膜（以下ＳＯＩ層という）とからなる。該ＳＯＩ基板は、シリコン基板の所定の深さに酸素イオンを注入して高温処理によってＢＯＸ層とＳＯＩ層を形成したＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｇｅｎ：ＳＵＭＣＯ ＴＥＣＨＸＩＶ株式会社の登録商標）基板や、陽極化成による多孔質シリコン層を用いたＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ ＴＲＡＮｓｆｅｒ：キヤノン株式会社の登録商標）基板、熱酸化膜を形成した基板（デバイスウェハ）に水素イオンを注入して脆弱層を形成し、他のシリコン基板（ハンドルウェハ）と貼り合わせ後に熱処理により脆弱層からハンドルウェハを剥離してＳＯＩ層を形成したＵＮＩＢＯＮＤ（ＳＯＩＴＥＣ社の登録商標）基板等を適宜用いることができる。
なお、一般的にはＳＯＩ基板はシリコン基板上にＢＯＸ層を介してシリコン薄膜からなるＳＯＩ層が設けられたものを指すが、シリコンに限られず、他の単結晶半導体材料を用いてもよい。また、ＳＯＩ基板にはガラス基板等の絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体基板の替わりに、ＳＯＩ基板を用いた場合には、下部のトランジスタのチャネル領域に上記のＳＯＩ層を用いる。ＳＯＩ基板を用いたトランジスタを用いることで、バルクシリコン基板を用いた場合と比較して、ＢＯＸ層の存在により寄生容量が小さい、α線等の入射によるソフトエラーの確率が低い、寄生トランジスタの形成によるラッチアップが生じない、素子が容易に絶縁分離できる等の多くの利点を有する。
また、ＳＯＩ層は単結晶シリコン等の単結晶半導体からなる。従って、下部のトランジスタにＳＯＩ層を用いることで、半導体装置の動作を高速化することができる。
図３０（Ｃ）において、トランジスタ１０７２は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図３０（Ｃ）に示す例においては、トランジスタ１０７２は、ＳＴＩ１０８５（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって共通の島として他の素子と絶縁分離されている。ＳＴＩ１０８５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ１０８５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。なお、トランジスタ１０７２のしきい値を制御するため、ＳＴＩ１０８５間にはウェル１０８１が形成される。
図３０（Ｃ）におけるトランジスタ１０７２は、基板１０８０中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域１１１２（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜１１１３、１１１４と、ゲート絶縁膜１１１３、１１１４上にチャネル形成領域と重畳するように設けられたゲート電極１１１６、１１１８とを有する。ゲート電極は加工精度を高めるための第１の材料からなるゲート電極１１１６と、配線として低抵抗化を目的とした第２の材料からなるゲート電極１１１８を積層した構造とすることができるが、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上このような状態を含めてトランジスタとよぶ場合がある。
また、基板１０８０中に設けられた不純物領域１１１２には、図示しないが、コンタクトプラグが接続されている。ここでコンタクトプラグは、トランジスタ１０７２等のソース電極やドレイン電極としても機能する。また、不純物領域１１１２とチャネル形成領域との間には、不純物領域１１１２と異なる不純物領域１１１１が設けられている。不純物領域１１１１は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極１１１６、１１１８の側壁には絶縁膜１１１７を介してサイドウォール絶縁膜１１１５を有する。絶縁膜１１１７やサイドウォール絶縁膜１１１５を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
また、トランジスタ１０７２は、層間絶縁膜１０８８により被覆されている。層間絶縁膜１０８８には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、層間絶縁膜１０８８をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、層間絶縁膜１０８８に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの移動度を向上させることができる。
なお、図３０（Ｃ）に示すトランジスタ１０７２を、フィン型構造（トライゲート構造、Ωゲート構造ともいう）のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極を設けた構造である。ゲート電極は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。トランジスタ１０７２をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
キャパシタ１０７３は、間に誘電体膜として機能する絶縁膜１０８３を介して、基板１０８０中に設けられた不純物領域１０８２と、電極１０８４及び電極１０８７との積層により構成される。ここで、絶縁膜１０８３は、トランジスタ１０７２のゲート絶縁膜１１１３、１１１４と同一の材料で形成され、電極１０８４及び電極１０８７は、トランジスタ１０７２のゲート電極１１１６、１１１８と同一の材料で形成される。また、不純物領域１０８２は、トランジスタ１０７２が有する不純物領域１１１２と同一のタイミングで形成することができる。
図３０（Ｃ）におけるトランジスタ１０７１は、下地絶縁膜１１０１上に設けられた酸化物膜を有する。トランジスタ１０７１には、先の実施形態で示したトランジスタを適宜用いることができる。
本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１は、必要な回路構成に応じて下層のトランジスタ１０７２等の半導体材料を用いたトランジスタと電気的に接続する。図３０（Ｃ）においては、一例としてトランジスタ１０７１のソース又はドレインがトランジスタ１０７２のゲートと電気的に接続している構成を示している。
本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１のソース又はドレインの一方は、トランジスタ１０７１上に設けられた絶縁膜１１０２、層間絶縁膜１１０４、層間絶縁膜１１０５を貫通するコンタクトプラグ１１０３ｂを介して、トランジスタ１０７１よりも上方に形成された配線１１０７ａと接続する。
ここで、コンタクトプラグ（接続用導体部、埋め込みプラグ、あるいは単にプラグともいう）１０８６ａ、１０８６ｂ、１１０３ａ、１１０３ｂ、１１０３ｃ等は、それぞれ柱状又は壁状の形状を有している。コンタクトプラグは層間絶縁膜に設けられた開口（ビア）内に導電材料を埋め込むことで形成される。導電材料として、タングステン、ポリシリコン等の埋め込み性の高い導電性材料で形成することができる。また、図示しないが、当該材料の側面及び底面を、チタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）で覆うことができる。この場合、バリア膜も含めてコンタクトプラグという。
コンタクトプラグの底部は、例えばコンタクトプラグ１１０３ｂ、１１０３ｃにおいては酸化物膜の上面と接続している。しかし、コンタクトプラグ１１０３ｂ、１１０３ｃと酸化物膜との接続はこの接続構造に限らない。例えば、コンタクトプラグ１１０３ｂ、１１０３ｃが酸化物膜を貫通して、コンタクトプラグ１１０３ｂ、１１０３ｃの底面が下地絶縁膜１１０１の上面と接していてもよい。この場合、コンタクトプラグ１１０３ｂ、１１０３ｃと酸化物膜とは、コンタクトプラグ１１０３ｂ、１１０３ｃの側面で接続する。これにより、酸化物膜とコンタクトプラグ１１０３ｂ、１１０３ｃとの電気的な接触性が向上する。また、コンタクトプラグ１１０３ｂ、１１０３ｃはさらに下地絶縁膜１１０１の内部まで設けられていてもよい。
なお、図３０（Ｃ）においては、酸化物膜と配線１１０７ａ、１１０７ｂとの電気的な接続に、一つのコンタクトプラグを用いている。しかし、コンタクトプラグと酸化物膜又は配線との接触抵抗の低減を図る場合には、複数のコンタクトプラグを並べて用いても良く、または径の大きいコンタクトプラグを用いても良い。
コンタクトプラグは、マスクを用いて形成するため任意の位置に自由に形成することが可能である。また、加工ばらつきによりトランジスタの上部にコンタクトプラグが形成された場合であっても、トランジスタ１０７１に設けたサイドウォール絶縁膜１１１９に接触する限りは、トランジスタの機能を損なうことなく半導体装置を形成することができる。あるいは、サイドウォール絶縁膜１１１９に接するようにコンタクトプラグを設けることで、素子の微細化を図ることも可能である。
配線１０９４、１０９８、１１０７ａ、１１０７ｂは、それぞれ層間絶縁膜１０９１、１０９６、１１０８中に埋め込まれている。配線１０９４、１０９８、１１０７ａ、１１０７ｂは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性材料を用いることで、配線１０９４、１０９８、１１０７ａ、１１０７ｂを伝播する信号のＲＣ遅延を低減することができる。配線１０９４、１０９８、１１０７ａ、１１０７ｂに銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜１０９３、１０９７、１１０６を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜１０９３、１０９７、１１０６は配線１０９４、１０９８、１１０７ａ、１１０７ｂとは別個の層として形成しても良く、バリア膜となる材料を配線材料中に含有させ、加熱処理によって層間絶縁膜１０９１、１０９６、１１０８に設けられた開口の内壁に析出させて形成しても良い。
層間絶縁膜１０９１、１０９６、１１０８には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該層間絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、層間絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。層間絶縁膜１０９１、１０９６、１１０８は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
層間絶縁膜１０９１、１０９６、１１０８上には、層間絶縁膜１０９２、１１００、１１０９を設けても良い。層間絶縁膜１０９２、１１００、１１０９は、配線材料を層間絶縁膜１０９１、１０９６、１１０８中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能する。
配線１０９４、１０９８、１１０７ａ、１１０７ｂ上には、バリア膜１０９５、１０９９、１１１０が設けられている。銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜１０９５、１０９９、１１１０は、配線１０９４、１０９８、１１０７ａ、１１０７ｂの上面のみに限らず、層間絶縁膜１０９１、１０９６、１１０８上に形成してもよい。バリア膜１０９５、１０９９、１１１０は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜１０９５、１０９９、１１１０の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。
配線１０９８は上部の配線部分と、下部のビアホール部分から構成される。下部のビアホール部分は下層の配線１０９４と接続する。該構造の配線１０９８はいわゆるデュアルダマシン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシン法によらず、コンタクトプラグを用いて接続してもよい。
図３０（Ｃ）に示すトランジスタ１０７１は、先の実施形態で示した酸化物膜を用いたトランジスタを適宜用いることができる。また、トランジスタ１０７１においてチャネル長は短く、５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。トランジスタ１０７１は、酸化物膜をチャネル領域に用いているため、短チャネル効果を有さない、または極めて少なく、かつスイッチング素子としての良好な電気特性を示すトランジスタである。
トランジスタ１０７１は、オフ電流が小さいため、当該トランジスタを用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１０７２及びキャパシタ１０７３の上方には、配線１０９４が設けられている。容量素子の上部電極にあたる電極１０８４、１０８７は、層間絶縁膜１０８８、１０８９、１０９０を貫くコンタクトプラグ１０８６ａを介して配線１０９４と電気的に接続する。また、トランジスタ１０７２のゲート電極は、層間絶縁膜１０８８、１０８９、１０９０を貫くコンタクトプラグ１０８６ｂを介して配線１０９４と電気的に接続する。他方、酸化物膜をチャネルに用いたトランジスタ１０７１のソース又はドレインの一方は、絶縁膜、層間絶縁膜を貫くコンタクトプラグ１１０３ｂを介して一旦上層の配線１１０７ａと電気的に接続され、該配線１１０７ａは、絶縁膜、層間絶縁膜及び下地絶縁膜１１０１を貫くコンタクトプラグ１１０３ａを介して配線１０９８と電気的に接続する。さらに配線１０９８は、下層の配線１０９４と電気的に接続する。これにより、トランジスタ１０７１のソース又はドレインの一方は、キャパシタ１０７３の上部電極及びトランジスタ１０７２のゲート電極と電気的に接続する。
なお、コンタクトプラグを用いた配線どうしの電気的接続は、図３０（Ｃ）に示す配線１０９８と配線１１０７ａとの接続のように複数本のコンタクトプラグを用いた接続でも良く、また、電極１０８４、１０８７と配線１０９４との接続のように壁状のコンタクトプラグを用いて接続しても良い。
上記の電気的接続の態様は一例であって、上記した配線とは異なる配線を用いて各素子の接続を行っても良い。例えば図３０（Ｃ）で示す態様においては、トランジスタ１０７１とトランジスタ１０７２及びキャパシタ１０７３との間には、配線を二層設けているが、一層でも良いし、三層以上設けてもよい。あるいは、配線を介さずに複数のプラグを上下に接続して、直接素子どうしを電気的に接続してもよい。また、図３０（Ｃ）で示す態様においては、配線１０９４、配線１０９８はダマシン法で形成しているが（配線１０９８は、いわゆるデュアルダマシン法による。）、他の手法により形成した配線であってもよい。
なお、容量が不要の場合には、キャパシタ１０７３を設けない構成とすることもできる。また、キャパシタ１０７３は、別途、トランジスタ１０７２の上方やトランジスタ１０７１の上方に設けてもよい。
また、図示しないが、配線１０９８の不純物拡散防止膜として機能するバリア膜１０９９と、下地絶縁膜１１０１との間に、酸素、水素、水等のブロッキング効果を有する酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化膜を設けることが好ましい。
図３０（Ｃ）において、トランジスタ１０７１と、トランジスタ１０７２とは、少なくとも一部が重畳するように設けられており、トランジスタ１０７１のソース領域またはドレイン領域と酸化物膜の一部が重畳するように設けられているのが好ましい。また、トランジスタ１０７１が、キャパシタ１０７３と重畳するように設けられていてもよい。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、図３０（Ｃ）では、トランジスタ１０７１とキャパシタ１０７３とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ１０７１及びキャパシタ１０７３を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
以上のように、半導体装置の下部に設けられた半導体材料を用いたトランジスタ１０７２は、複数のコンタクトプラグ及び複数の配線を介して、上部に設けられた本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１と電気的に接続する。半導体装置を以上のような構成とすることで、高速動作性能を有する半導体材料を用いたトランジスタと、オフ電流が極めて小さい本発明の一態様に係る酸化物膜を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有する半導体装置を作製することができる。
また、長期間に渡ってデータを保持することができ、さらにフラッシュメモリと比較して書き込み時に高い電圧が不要であるため、消費電力が小さく、動作速度が速い記憶回路を有する半導体装置を作製することができる。
このような半導体装置は、上記の構成に限らず、発明の趣旨を逸脱しない範囲において、任意に変更が可能である。例えば、説明においては半導体材料を用いたトランジスタと、本発明の一態様に係る酸化物膜を用いたトランジスタの間の配線層は２層として説明したが、これを１層あるいは３層以上とすることもでき、また配線を用いることなく、コンタクトプラグのみによって両トランジスタを直接接続することもできる。この場合、例えばシリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）技術を用いることもできる。また、配線は銅等の材料を層間絶縁膜中に埋め込むことで形成する場合について説明したが、例えばバリア膜＼配線材料層＼バリア膜の三層構造としてフォトリソグラフィ工程により配線パターンに加工したものを用いてもよい。
特に、半導体材料を用いたトランジスタ１０７２と本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１との間の階層に銅配線を形成する場合には、本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１の製造工程において付加する熱処理の影響を十分考慮する必要がある。換言すれば、本発明の一態様に係る酸化物膜を用いたトランジスタ１０７１の製造工程において付加する熱処理の温度を配線材料の性質に適合するように留意する必要がある。例えば、トランジスタ１０７１の構成部材に対して高温で熱処理を行った場合、銅配線では熱応力が発生し、これに起因したストレスマイグレーションなどの不都合が生じるためである。
ここで、トランジスタ１０７１として、先の実施形態で示した酸化物膜を用いたトランジスタを適用すると、当該トランジスタはオフ電流を極めて小さいため、ノード１０７９に蓄積された電荷がトランジスタ１０７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得ることができる。
なお、以上のメモリはＣＰＵ等の演算処理装置等のその他のＬＳＩにおいて、機能の一つとして設けられていてもよい。
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さいメモリを得ることができる。
なお、以上のメモリはＣＰＵ等の演算処理装置等のその他のＬＳＩにおいて、機能の一つとして設けられていてもよい。
［６．３．２．ＣＰＵ］
先の実施形態に示した酸化物膜を用いたトランジスタ又は記憶素子を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図３１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図３１（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図３１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施形態に示した記憶素子を用いることができる。
図３１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。すなわち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図３１（Ｂ）または図３１（Ｃ）に示すように、記憶素子群と、電源電位（ＶＤＤ）または電源電位（ＶＳＳ）の与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図３１（Ｂ）及び図３１（Ｃ）の回路の説明を行う。
図３１（Ｂ）及び図３１（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施形態で示した酸化物膜を用いたトランジスタを用いた構成の一例を示す。
図３１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施形態で示した記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位（ＶＤＤ）が与えられている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位（ＶＳＳ）の電位が与えられている。
図３１（Ｂ）では、スイッチング素子１１４１として、先の実施形態で示した酸化物膜を用いたトランジスタを用いている。当該トランジスタはオフ電流を極めて小さくすることができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図３１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図３１（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位（ＶＳＳ）が与えられている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位（ＶＳＳ）の供給を制御することができる。
記憶素子群と、電源電位（ＶＤＤ）又は電源電位（ＶＳＳ）の与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、カスタムＬＳＩ、あるいはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）ＦＰＡＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｎａｌｏｇ Ａｒｒａｙ）といったＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのＬＳＩにも応用可能である。
［６．３．３．マイクロコンピュータ］
本実施形態では、マイクロコンピュータの一例として、センサにより検出した信号を演算し、演算結果を出力するマイクロコンピュータの構成及び動作について、図３２乃至図３５を用いて説明する。
開示する発明の一態様に係る、マイクロコンピュータの構成を図３２のブロック図に示す。
マイクロコンピュータ２０００は、高電位電源線（ＶＤＤ）と電気的に接続されたパワーゲートコントローラ２００１と、高電位電源線（ＶＤＤ）及びパワーゲートコントローラ２００１と電気的に接続されたパワーゲート２００２と、パワーゲート２００２と電気的に接続されたＣＰＵ２００３と、パワーゲート２００２及びＣＰＵ２００３と電気的に接続された検出部２００４と、が設けられる。また、ＣＰＵ２００３には、揮発性記憶部２００５と不揮発性記憶部２００６と、が含まれる。
また、ＣＰＵ２００３は、インターフェース２００７を介してバスライン２００８と電気的に接続されている。インターフェース２００７もＣＰＵ２００３と同様にパワーゲート２００２と電気的に接続されている。インターフェース２００７のバス規格としては、例えば、Ｉ２Ｃバスなどを用いることができる。
パワーゲートコントローラ２００１はタイマーを有し、当該タイマーに従ってパワーゲート２００２を制御する。パワーゲート２００２は、パワーゲートコントローラ２００１の制御に従って、ＣＰＵ２００３、検出部２００４及びインターフェース２００７に高電位電源線（ＶＤＤ）から供給される電源を供給または遮断する。ここで、パワーゲート２００２としては、例えば、トランジスタなどのスイッチング素子を用いることができる。
このようなパワーゲートコントローラ２００１及びパワーゲート２００２を用いることにより、センサにより検出する期間に検出部２００４、ＣＰＵ２００３及びインターフェース２００７への電源供給を行い、上記期間の合間には検出部２００４、ＣＰＵ２００３及びインターフェース２００７への電源供給を遮断することができる。このようにマイクロコンピュータを動作させることにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができる。
また、パワーゲート２００２としてトランジスタを用いる場合、不揮発性記憶部２００６に用いられる、酸化物膜を用いた極めてオフ電流の低いトランジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲート２００２で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができる。
本実施形態に示すマイクロコンピュータ２０００に直流電源２００９を設け、直流電源２００９から高電位電源線（ＶＤＤ）に電源を供給してもよい。直流電源２００９の高電位側の電極は、高電位電源線（ＶＤＤ）と電気的に接続され、直流電源２００９の低電位側の電極は、低電位電源線（ＶＳＳ）と電気的に接続される。低電位電源線（ＶＳＳ）はマイクロコンピュータ２０００に電気的に接続される。ここで、高電位電源線（ＶＤＤ）は、高電位Ｈが与えられている。また、低電位電源線（ＶＳＳ）は、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
なお、本実施形態に示すマイクロコンピュータは、必ずしも直流電源２００９を設ける必要はなく、例えば、当該マイクロコンピュータの外部に設けられた交流電源から配線を介して電源を供給する構成としても良い。
また、電源して、例えば、リチウムイオン二次電池やリチウムイオンポリマー二次電池等の二次電池を用いることもできる。また、当該二次電池を充電できるように太陽電池を設けてもよい。太陽電池としては、単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコン又はこれらの積層からなるシリコン系の太陽電池や、ＩｎＧａＡｓ系、ＧａＡｓ系、ＣＩＳ系、Ｃｕ２ＺｎＳｎＳ４、ＣｄＴｅ−ＣｄＳ系の太陽電池、有機色素を用いた色素増感太陽電池、導電性ポリマーやフラーレン等を用いた有機薄膜太陽電池、ＰＩＮ構造におけるＩ層中にシリコン等による量子ドット構造を形成した量子ドット型太陽電池等を用いることができる。
検出部２００４は、物理量を計測して計測値をＣＰＵ２００３に送信する。
検出部２００４は、パワーゲート２００２と電気的に接続されたセンサ２０１０と、パワーゲート２００２と電気的に接続されたアンプ２０１１と、パワーゲート２００２及びＣＰＵ２００３と電気的に接続されたＡＤコンバータ２０１２と、を有する。検出部２００４に設けられたセンサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２は、パワーゲート２００２が検出部２００４に電源を供給したときに動作する。
ここで、センサ２０１０は、マイクロコンピュータの目的に応じて機械的、電磁気的、熱的、音響的、化学的手段を応用した様々なセンサを用いることができる。例えば力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を有する各種センサ等が挙げられる。
ここで、マイクロコンピュータ２０００がどのように信号を検知するか説明する。
対象となる物理量の生成、消滅又は変動によって、マイクロコンピュータ２０００に設けられたセンサ２０１０にその物理量に応じた信号が入力される。センサ２０１０に信号が入力されると、入力された信号に応じた電位がアンプ２０１１に入力され、アンプ２０１１で増幅された電位がＡＤコンバータ２０１２に入力され、ＡＤコンバータ２０１２でアナログ信号からデジタル信号へ変換された電位が、ＣＰＵ２００３に送信される。このようにして、センサ２０１０を有するマイクロコンピュータは、物理量の生成、消滅又は変動を検出する。
このような検出部２００４を有するマイクロコンピュータ２０００を用いることで、例えば、火災報知器、ガス警報装置、盗難警報装置、防犯警報装置などの警報装置を作製することができる。
ＣＰＵ２００３は、計測値を演算処理し、当該演算結果に基づく信号を発信する。ＣＰＵ２００３から発信された信号はインターフェース２００７を介してバスライン２００８へと出力される。
また、信号の送信は必ずしも有線で行われる必要はなく、無線で行われる構成としてもよい。例えば、本実施形態のマイクロコンピュータ２０００とともに、電子機器に無線チップを設けるような構成としてもよい。
また、ＣＰＵ２００３には、揮発性記憶部２００５と不揮発性記憶部２００６と、が含まれ、パワーゲート２００２が電源を遮断する前に、揮発性記憶部２００５のデータを不揮発性記憶部２００６に退避させ、パワーゲート２００２が電源を供給すると、不揮発性記憶部２００６のデータを揮発性記憶部２００５に復帰させる。
揮発性記憶部２００５は、複数の揮発性記憶素子を含んでおり、当該複数の揮発性記憶素子の制御関連の回路なども含む。なお、揮発性記憶部２００５に含まれる揮発性記憶素子は、少なくとも不揮発性記憶部２００６に含まれる不揮発性記憶素子よりアクセス速度が速いものとする。
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、不揮発性記憶素子に用いるオフ電流が低減されたトランジスタに用いる半導体材料とは異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
不揮発性記憶部２００６は、複数の不揮発性記憶素子を含んでおり、当該複数の不揮発性記憶素子の制御関連の回路なども含む。不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶部２００６に含まれる不揮発性記憶素子は、少なくとも電源が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。
ここで、不揮発性記憶部２００６に設けられる不揮発性記憶素子の構成例について、図３３（Ａ）乃至図３３（Ｃ）に示す回路図を用いて説明する。
図３３（Ａ）に示す不揮発性記憶部３１０７は、トランジスタ３１４０と、容量素子３１４１と、を有しており、トランジスタ３１４０を介して揮発性記憶部３１０６と電気的に接続されている。なお本実施形態において、トランジスタ３１４０は、ｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよく、その場合は適宜ゲート電極に与える電位を入れ替えて用いればよい。
具体的には、トランジスタ３１４０のソース電極（またはドレイン電極）と、揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されている。また、トランジスタ３１４０のドレイン電極（またはソース電極）と、容量素子３１４１の一方の電極と、が電気的に接続されている（以下、当該ノードをノードＭ１とよぶ場合がある）。また、トランジスタ３１４０のゲート電極には、書き込み制御信号ＷＥが与えられており、トランジスタ３１４０は書き込み制御信号ＷＥの電位に応じてオン状態またはオフ状態となる。また、容量素子３１４１の他方の電極には、所定の電位が与えられている。ここで、所定の電位とは、例えば接地電位（ＧＮＤ）などである。このように、容量素子３１４１を設けることにより、ノードＭ１に多くの電荷を保持することができ、データの保持特性を向上させることができる。
トランジスタ３１４０としては、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコンよりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流を低くすることもできるので、アモルファスシリコンや微結晶シリコンなどをトランジスタ３１４０に用いる構成としても良い。
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のオフ時の抵抗率は、シリコンと比較して１８桁も大きいことになる。
このようなワイドバンドギャップ半導体をトランジスタ３１４０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
例えば、トランジスタ３１４０の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下である場合には、１０４秒以上のデータ保持を行うことも可能である。なお、当該保持時間が、トランジスタ特性や当該トランジスタの電極に設けられた容量などの容量値によって変動することはいうまでもない。
本実施形態において、トランジスタ３１４０に用いるオフ電流の極めて低いトランジスタとしては、本発明の一態様に係る酸化物膜を含むトランジスタを用いるとよい。
揮発性記憶部３１０６からデータの退避を行う際は、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、揮発性記憶部３１０６のデータに対応する電荷が保持されたノードの電位が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥの電位として低電位Ｌを与えてトランジスタ３１４０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。ここで、トランジスタ３１４０のオフ電流は極めて低いので、ノードＭ１の電荷は長時間にわたって保持される。
また、揮発性記憶部３１０６にデータの復帰を行う際は、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、ノードＭ１の電位が、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えられる。
このように、ワイドバンドギャップ半導体などをトランジスタ３１４０に用いることにより、トランジスタ３１４０におけるオフ電流を極めて小さくすることができる。よって、トランジスタ３１４０をオフ状態とすることで、ノードＭ１の電位を極めて長時間にわたって保持することが可能である。このような構成とすることにより、不揮発性記憶部３１０７を電源の供給なしでデータを保持することができる不揮発型の記憶素子として用いることができる。
また不揮発性記憶部３１０７は図３３（Ｂ）に示すように、図３３（Ａ）に示す構成に加えて、さらにトランジスタ３１４２を設けた構成としても良い。トランジスタ３１４２は、ゲート電極とノードＭ１とが電気的に接続されており、ドレイン電極（またはソース電極）と揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）に所定の電位が与えられている。
図３３（Ｂ）に示す不揮発性記憶部３１０７では、上記データの退避でノードＭ１に保持された電位に応じてトランジスタ３１４２の状態が異なる。すなわち、上記データの退避で高電位Ｈが与えられた場合には、トランジスタ３１４２が「オン状態」となり、低電位Ｌが与えられた場合には、トランジスタ３１４２が「オフ状態」となる。
データの復帰においては、トランジスタ３１４２のドレイン電極の電位が、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えられる。すなわち、上記データの退避でノードＭ１に高電位Ｈが与えられた場合には、トランジスタ３１４２が「オン状態」となっておりトランジスタ３１４２のソース電極の電位が揮発性記憶部３１０６に与えられる。また、上記データの退避でノードＭ１に低電位Ｌが与えられた場合には、トランジスタ３１４２が「オフ状態」となっておりトランジスタ３１４２のソース電極の電位は揮発性記憶部３１０６に与えられない。
また、トランジスタ３１４２は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、トランジスタ３１４２のソース電極と容量素子３１４１の他方の電極とは、同じ電位としても良いし、異なる電位としても良い。トランジスタ３１４２のソース電極と容量素子３１４１の他方の電極とが電気的に接続されている構成としても良い。また、容量素子３１４１は必ずしも設ける必要はなく、例えば、トランジスタ３１４２の寄生容量が大きい場合は、当該寄生容量で容量素子３１４１の代替とすることができる。
ここで、トランジスタ３１４０のドレイン電極及びトランジスタ３１４２のゲート電極、すなわちノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ３１４０のオン・オフで直接的にデータの書き換えを行うことができるので、高電圧を用いてのフローティングゲート内への電荷の注入及びフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶部３１０７では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施形態に記載の不揮発性記憶部３１０７を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶部３１０７の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、本実施形態に記載の不揮発性記憶部３１０７は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部３１０７は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
また不揮発性記憶部３１０７は図３３（Ｃ）に示すように、図３３（Ｂ）に示す構成に加えて、さらにトランジスタ３１４３を設けた構成としても良い。トランジスタ３１４３は、ゲート電極に読み出し制御信号ＲＤが与えられており、ドレイン電極（またはソース電極）と揮発性記憶部３１０６のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）とトランジスタ３１４２のドレイン電極とが電気的に接続されている。
ここで読み出し制御信号ＲＤは、上記データの復帰を行う際にトランジスタ３１４３のゲート電極に高電位Ｈを与える信号であり、このときにトランジスタ３１４３をオン状態とすることができる。これにより、データの復帰を行う際にトランジスタ３１４２のオン状態またはオフ状態に応じた電位を、揮発性記憶部３１０６のデータに対応する電荷が保持されるノードに与えることができる。
なお、トランジスタ３１４３は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
図３４に、図３３（Ｃ）に示す不揮発性記憶部３１０７の構成を用いた、１ビットのデータを保持可能な、不揮発性を有するレジスタの回路構成の一例を示す。なお、図３４において、図３３（Ｃ）に示す構成と対応するものについては、同符号を用いる。
図３４に示すレジスタの回路構成は、フリップフロップ３１４８と、不揮発性記憶部３１０７と、セレクタ３１４５と、を含む。なお、図３４に示すレジスタは、図３３（Ｃ）に示す揮発性記憶部３１０６をフリップフロップ３１４８としたものである。
フリップフロップ３１４８には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号が与えられる。フリップフロップ３１４８は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。
不揮発性記憶部３１０７には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号Ｄが与えられる。
不揮発性記憶部３１０７は、書き込み制御信号ＷＥに従って、入力されるデータ信号Ｄのデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号Ｄとして出力する機能を有する。
セレクタ３１４５は、読み出し制御信号ＲＤに従って、データ信号Ｄまたは不揮発性記憶部３１０７から出力されるデータ信号を選択して、フリップフロップ３１４８に入力する。
また図３４に示すように不揮発性記憶部３１０７には、トランジスタ３１４０及び容量素子３１４１が設けられている。
トランジスタ３１４０は、ｎチャネル型トランジスタである。トランジスタ３１４０のソース電極及びドレイン電極の一方は、フリップフロップ３１４８の出力端子に電気的に接続されている。トランジスタ３１４０は、書き込み制御信号ＷＥに従ってフリップフロップ３１４８から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ３１４０としては、図３３（Ｃ）に示す構成と同様にオフ電流の低い、酸化物膜を有するトランジスタを用いることができる。
容量素子３１４１の一対の電極の一方はトランジスタ３１４０のソース電極及びドレイン電極の他方に電気的に接続されている（以下、当該ノードをノードＭ１とよぶ場合がある）。また、容量素子３１４１の一対の電極の他方には低電位Ｌが与えられる。容量素子３１４１は、記憶するデータ信号Ｄのデータに基づく電荷をノードＭ１に保持する機能を有する。トランジスタ３１４０のオフ電流が非常に低いため、電源電圧の供給が停止してもノードＭ１の電荷は保持され、データが保持される。
トランジスタ３１４４は、ｐチャネル型トランジスタである。トランジスタ３１４４のソース電極及びドレイン電極の一方には高電位Ｈが与えられ、ゲート電極には、読み出し制御信号ＲＤが入力される。高電位Ｈと低電位Ｌの差が電源電圧となる。
トランジスタ３１４３は、ｎチャネル型トランジスタである。トランジスタ３１４３のソース電極及びドレイン電極の一方は、トランジスタ３１４４のソース電極及びドレイン電極の他方に電気的に接続されている（以下、当該ノードをノードＭ２とよぶ場合がある）。また、トランジスタ３１４３のゲート電極には、読み出し制御信号ＲＤが入力される。
トランジスタ３１４２は、ｎチャネル型トランジスタである。トランジスタ３１４２のソース電極及びドレイン電極の一方は、トランジスタ３１４３のソース電極及びドレイン電極の他方に電気的に接続されており、ソース電極及びドレイン電極の他方には、低電位Ｌが与えられる。
インバータ３１４６の入力端子は、トランジスタ３１４４のソース電極及びドレイン電極の他方に電気的に接続されている。また、インバータ３１４６の出力端子は、セレクタ３１４５の入力端子に電気的に接続される。
容量素子３１４７の一対の電極の一方はインバータ３１４６の入力端子に電気的に接続され、他方には低電位Ｌが与えられる。容量素子３１４７は、インバータ３１４６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
以上のような構成を有する図３４に示すレジスタは、フリップフロップ３１４８からデータの退避を行う際に、書き込み制御信号ＷＥとして高電位Ｈを与えてトランジスタ３１４０をオン状態とすることにより、フリップフロップ３１４８のデータ信号Ｄのデータに基づく電荷が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥの電位として低電位Ｌを与えてトランジスタ３１４０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。また、読み出し制御信号ＲＤの電位として低電位Ｌが与えられている間は、トランジスタ３１４３がオフ状態、トランジスタ３１４４がオン状態となり、ノードＭ２の電位は高電位Ｈになる。
フリップフロップ３１４８にデータの復帰を行う際は、読み出し制御信号ＲＤとして高電位Ｈを与えてトランジスタ３１４４がオフ状態、トランジスタ３１４３がオン状態となり、ノードＭ１に保持された電荷に応じた電位がノードＭ２に与えられる。ノードＭ１にデータ信号Ｄの高電位Ｈに対応する電荷が保持されている場合、トランジスタ３１４２がオン状態であり、ノードＭ２に低電位Ｌが与えられ、インバータ３１４６を介して高電位Ｈがフリップフロップ３１４８に戻される。また、ノードＭ１にデータ信号Ｄの低電位Ｌに対応する電荷が保持されている場合、トランジスタ３１４２がオフ状態であり、読み出し制御信号ＲＤの電位として低電位Ｌが与えられていたときのノードＭ２の高電位Ｈが保持されており、インバータ３１４６を介して低電位Ｌがフリップフロップ３１４８に戻される。
上述のように、ＣＰＵ２００３に揮発性記憶部３１０６と不揮発性記憶部３１０７を設けることにより、ＣＰＵ２００３への電源供給が遮断される前に、揮発性記憶部３１０６から不揮発性記憶部３１０７にデータを退避させることができ、ＣＰＵ２００３への電源供給が再開されたときに、不揮発性記憶部３１０７から揮発性記憶部３１０６にデータを素早く復帰させることができる。
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびに揮発性記憶部３１０６が初期化された状態からＣＰＵ２００３を起動し直す必要がなくなるので、電源供給の再開後、ＣＰＵ２００３は速やかに測定に係る演算処理を開始することができる。
なお、上記において不揮発性記憶部３１０７は、図３３（Ａ）乃至図３３（Ｃ）及び図３４に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどを用いることができる。
また、揮発性記憶部３１０６に含まれる複数の揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することができる。また、揮発性記憶部３１０６にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これらのレジスタやキャッシュメモリは上記不揮発性記憶部３１０７にデータを退避させることができる。
次に、本実施形態に係るマイクロコンピュータ２０００の動作について図３５を用いて説明する。図３５は、電源供給期間Ｔｏｎ及び電源遮断期間Ｔｏｆｆにおける、パワーゲート２００２の状態と、マイクロコンピュータ２０００の動作を示す図である。
マイクロコンピュータ２０００の動作は、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆとの動作に区分される。電源供給期間Ｔｏｎは、パワーゲート２００２がオン状態であり、ＣＰＵ２００３、検出部２００４及びインターフェース２００７へと電源が供給されている期間である。また、電源遮断期間Ｔｏｆｆは、パワーゲート２００２がオフ状態であり、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給が遮断されている期間である。
パワーゲート２００２がオン状態の電源供給期間Ｔｏｎにおけるマイクロコンピュータ２０００の動作について説明する。まず、パワーゲートコントローラ２００１の制御によりパワーゲート２００２がオン状態となり、電源立ち上げが行われる。このとき、パワーゲート２００２を介して、高電位電源線（ＶＤＤ）から、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給が開始される。検出部２００４においては、センサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２への電源供給も開始される。
なお、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源供給は必ずしも同時に行われる必要はない。例えば、ＣＰＵ２００３、検出部２００４、インターフェース２００７を使用するタイミングに合わせて、異なるタイミングで電源を供給することもできる。
次に、ＣＰＵ２００３において、不揮発性記憶部２００６から揮発性記憶部２００５へのデータ復帰が行われる。データ復帰の詳細に関しては、上記図３３（Ａ）乃至図３３（Ｃ）及び図３４に関する記載を参酌することができる。このようにＣＰＵ２００３において、データ復帰が行われることにより、電源供給期間Ｔｏｎになるたびに揮発性記憶部２００５が初期化された状態からＣＰＵ２００３を起動し直す必要がなくなるので、電源供給の再開後、ＣＰＵ２００３は速やかに演算処理を開始することができる。
次に、検出部２００４において、物理量の計測が行われる。センサ２０１０に入力された物理量に応じて、電位がアンプ２０１１に入力され、アンプ２０１１で増幅された電位がＡＤコンバータ２０１２に入力される。ＡＤコンバータ２０１２でアナログ信号からデジタル信号へ変換された電位が、検出部２００４における計測値としてＣＰＵ２００３に送信される。
次に、ＣＰＵ２００３において、検出部２００４から送信された計測値の演算処理が行われる。例えば、当該演算処理においては、検出部２００４から送信された計測値から出力のための演算処理が行われ、処理結果に応じて信号が発信される。当該処理結果に基づく信号はインターフェース２００７を介してバスライン２００８へと発信される。
また、当該処理結果に基づく信号は、バスライン２００８の代わりにＣＰＵ２００３と電気的に接続された他の電子デバイスに直接発信してもよい。
次に、ＣＰＵ２００３において、揮発性記憶部２００５から不揮発性記憶部２００６へのデータ退避が行われる。データ退避の詳細に関しては、上記図３３（Ａ）乃至図３３（Ｃ）及び図３４に関する記載を参酌することができる。
次に、パワーゲートコントローラ２００１の制御によりパワーゲート２００２がオフ状態となり、電源立ち下げが行われる。このとき、パワーゲート２００２を介して、高電位電源線（ＶＤＤ）から、ＣＰＵ２００３、検出部２００４及びインターフェース２００７へ供給されていた電源が遮断される。検出部２００４においては、センサ２０１０、アンプ２０１１及びＡＤコンバータ２０１２への電源も遮断される。
なお、ＣＰＵ２００３、検出部２００４及びインターフェース２００７への電源の遮断は必ずしも同時に行われる必要はない。例えば、ＣＰＵ２００３、検出部２００４、インターフェース２００７の使用が終了したタイミングに合わせて、異なるタイミングで電源を遮断することもできる。
以上のようにして電源供給期間Ｔｏｎが終了すると、電源遮断期間Ｔｏｆｆが開始される。ここで、パワーゲートコントローラ２００１は、パワーゲート２００２をオフ状態とすると、内部のタイマーを動作させ、時間の計測を開始する。タイマーで一定時間の経過を計測すると、パワーゲートコントローラ２００１は、再びパワーゲート２００２をオン状態とし、電源供給期間Ｔｏｎが再開される。なお、上記タイマーの計測期間はソフトで変更できるようにしてもよい。
このように、パワーゲートコントローラ２００１及びパワーゲート２００２を用いて、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆに分けてマイクロコンピュータ２０００を動作させることにより、常時電源供給を行う場合と比較して消費電力の低減を図ることができる。電源遮断期間Ｔｏｆｆは、電源供給期間Ｔｏｎと比較して十分長くとることができるので、消費電力の低減を十分図ることができる。
さらに、ＣＰＵ２００３に揮発性記憶部２００５と不揮発性記憶部２００６を設けることにより、ＣＰＵ２００３への電源供給が遮断される前に、揮発性記憶部２００５から不揮発性記憶部２００６にデータを退避させることができ、ＣＰＵ２００３への電源供給が再開されたときに、不揮発性記憶部２００６から揮発性記憶部２００５にデータを素早く復帰させることができる。これにより電源供給後、ＣＰＵ２００３は速やかに測定に係る演算処理を開始することができる。
このように、データの退避及び復帰を行うことができる揮発性記憶部２００５と不揮発性記憶部２００６を設けることにより、電源供給期間Ｔｏｎと電源遮断期間Ｔｏｆｆに分けてＣＰＵ２００３の消費電力の低減を図っても、ＣＰＵ２００３の起動に必要な時間を大幅に増やすことなく、マイクロコンピュータ２０００を動作させることができる。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
＜７．第７の実施形態＞ 電気機器
本実施形態では、先の実施形態で示した半導体装置を構成部品として適用した電気機器について説明する。
［７．１．電気機器の範疇］
電気機器とは、電気の力によって作用する部分を含む工業製品をいう。電気機器は、家電等の民生用に限られず、業務用、産業用、軍事用等、種々の用途のものを広くその範疇とする。
電気機器としては、例えば、テレビやモニタ等の表示装置、照明装置、デスクトップ型やノート型等のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）プレーヤやデジタルオーディオプレーヤ等の携帯型又は据置型の音響再生機器、携帯型又は据置型のラジオ受信機、テープレコーダやＩＣレコーダ（ボイスレコーダ）等の録音再生機器、ヘッドホンステレオ、ステレオ、リモートコントローラ、置き時計や壁掛け時計等の時計、コードレス電話子機、トランシーバ、携帯電話機、自動車電話、携帯型又は据置型のゲーム機、歩数計、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、マイクロフォン等の音声入力機器、スチルカメラやビデオカメラ等の写真機、玩具、電気シェーバ、電動歯ブラシ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、加湿器や除湿器やエアコンディショナ等の空気調和設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、電動工具、煙感知器、ガス警報装置や防犯警報装置等の警報装置、補聴器、心臓ペースメーカ、Ｘ線撮影装置、放射線測定器、電気マッサージ器や透析装置等の健康機器や医療機器などが挙げられる。さらに、誘導灯、信号機、ガスメータや水道メータ等の計量器、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、無線用中継局、携帯電話の基地局、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、農業機械、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、電動カート、小型又は大型船舶、潜水艦、固定翼機や回転翼機等の航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などの移動体も電気機器の範疇に含まれるものとする。
［７．２．電気機器の具体例］
これらの電気機器の具体例を、図３６（Ａ）乃至（Ｄ）に示す。
例えば、図３６（Ａ）は携帯型情報端末である。図３６（Ａ）に示す携帯型情報端末は、筐体９０００と、ボタン９００１と、マイクロフォン９００２と、表示部９００３と、スピーカ９００４と、カメラ９００５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に本発明の一形態を適用することができる。また、本発明の一態様は表示部９００３に適用することができる。
図３６（Ｂ）は、ディスプレイである。図３６（Ｂ）に示すディスプレイは、筐体９０１０と、表示部９０１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０１１に適用することができる。
図３６（Ｃ）は、デジタルスチルカメラである。図３６（Ｃ）に示すデジタルスチルカメラは、筐体９０２０と、ボタン９０２１と、マイクロフォン９０２２と、表示部９０２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０２３に適用することができる。
図３６（Ｄ）は折りたたみ式の携帯情報端末である。図３６（Ｄ）に示す折りたたみ式の携帯情報端末は、筐体９０３０、表示部９０３１ａ、表示部９０３１ｂ、留め具９０３２、操作スイッチ９０３３、を有する。本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０３１ａ及び表示部９０３１ｂに適用することができる。
なお、表示部９０３１ａ又は／及び表示部９０３１ｂは、一部又は全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
図３６（Ｅ）及び図３６（Ｆ）に示す電気機器は、曲面を有する表示モジュールを表示部に用いた携帯型情報端末の一例である。
図３６（Ｅ）に示す携帯情報端末は、筐体９０４０に設けられた表示部９０４１の他、操作ボタン９０４２、スピーカ９０４３、マイクロフォン９０４４、その他図示しないステレオヘッドフォンジャック、メモリカード挿入口、カメラ、ＵＳＢコネクタなどの外部接続ポート等を備えている。
本発明の一形態は、本体内部にある演算装置、無線回路又は記憶回路に適用することができる。また、本発明の一態様は表示部９０４１に適用することができる。表示素子の支持基板として、曲面を有する基板を適用することで、曲面を有するパネルを具備する携帯型情報端末とすることができる。表示部９０４１は凸型に湾曲した曲面を有する例である。
図３６（Ｆ）に示す携帯情報端末は、図３６（Ｅ）に示した携帯情報端末と同様の構成を有し、筐体９０４０の側面に沿うように湾曲した表示部９０４５を具備する例である。図３６（Ｆ）に示す携帯情報端末は、図３６（Ｅ）に示した携帯情報端末と同様の構成を有し、凹型に湾曲した表示部９０４５を具備する例である。
図３６（Ａ）乃至図３６（Ｆ）に示した電気機器等が有する表示部は、イメージセンサとして機能させることもできる。例えば、表示部に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。このような機能を実現するために、本発明の一態様に係る半導体装置を用いることができる。
また当該電気機器等は、機器に付属のボタンや表示部に設けられたタッチパネルを用いて当該機器の操作を行うことができる他、機器に付属のカメラや搭載されたセンサ等を用いて使用者の動作（ジェスチャー）を認識させて操作を行うこともできる（ジェスチャー入力という）。あるいは、使用者の音声を認識させて操作を行うこともできる（音声入力とういう）。このような操作を実現するために、本発明の一態様に係る半導体装置を用いることができる。
また当該電気機器等は、ネットワークに接続できる。当該電気機器等はインターネット上の情報を表示できる他、ネットワークに接続された他の機器を遠隔から操作する端末として用いることができる。このような機能を実現するために、本発明の一態様に係る半導体装置を用いることができる。
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電気機器を提供することができる。
本実施形態は、他の実施形態と適宜組み合わせて実施することが可能である。
本実施例では、多結晶酸化物を含むスパッタリング用ターゲットおよび酸化物膜の結晶状態を評価した。
［スパッタリング用ターゲットの評価］
スパッタリング用ターゲットは、Ｉｎ２Ｏ３酸化物粉末、Ｇａ２Ｏ３酸化物粉末およびＺｎＯ酸化物粉末を混合、粉砕し、スラリー化したものを成形し、乾燥、脱脂後に酸素雰囲気にて１４００℃の温度で焼成したものである。ここで、Ｉｎ２Ｏ３酸化物粉末、Ｇａ２Ｏ３酸化物粉末およびＺｎＯ酸化物粉末の混合割合が１：１：１［ｍｏｌ数比］とした。
まずは、ＥＢＳＤによる評価を行った。試料１の反射電子像を図３７に示す。図３７より、試料１は、複数の結晶粒を有する多結晶であり、結晶粒界を有することがわかる。
次に、試料１の結晶粒マップを図３８（Ａ）に、結晶粒径のヒストグラムを図３８（Ｂ）に、それぞれ示す。なお、測定した領域は８０μｍ×８０μｍの四角形で、ステップは０．３μｍとした。当該条件においては、結晶粒の粒径が０．４μｍ未満程度は結晶粒として数えることができない。従って、１μｍ以下として測定される結晶粒は、具体的には０．４μｍ以上１μ以下の結晶粒である。
図３８（Ａ）において、結晶粒の色の違いは、結晶方位が異なることを示している。このことから、試料中の複数の結晶粒は、結晶方位が不規則であることがわかる。また、図３８（Ｂ）から試料中に異なる粒径の複数の結晶粒があることがわかる。なお、試料中の平均粒径は、４．３８μｍであった。
［酸化物膜の評価］
次に、上記組成及び作製方法により作製したスパッタリング用ターゲットを用いて、酸化物膜を成膜した。
酸化物膜は、ガラス基板上に３００ｎｍの厚さで成膜した。成膜には、ＤＣマグネトロンスパッタリング法を用いた。そのほかの成膜条件は、基板加熱温度を４００℃とし、ＤＣ電力を０．５ｋＷとし、アルゴンガスを３０ｓｃｃｍ及び酸素ガスを１５ｓｃｃｍとし、圧力を０．４Ｐａとし、基板とターゲット間距離を６０ｍｍとした。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、成膜した酸化物膜の結晶状態を評価した。測定は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法による２θ／ωスキャン及びＩｎ−ｐｌａｎｅ法による２θ／ωスキャンにて行った。結果を図３９に示す。
図３９（Ａ）に示すように、成膜した酸化物膜は、Ｏｕｔ−ｏｆ−ｐｌａｎｅ法による２θ／ωスキャンにより、ＩｎＧａＺｎＯ４の（００９）面の回折に相当するピーク１０が検出された。
また、図３９（Ｂ）に示すように、成膜した酸化物膜は、Ｉｎ−ｐｌａｎｅ法による２θ／ωスキャンにより、ＩｎＧａＺｎＯ４の（００１）面の回折に相当するピーク１１及びピーク１２が検出された。
図３９（Ａ）及び図３９（Ｂ）の結果から、成膜した酸化物膜が、ｃ軸に配向した膜であることがわかる。
次に、ＴＥＭによる上記酸化物膜の観察像を図４０に示す。
図４０から、酸化物膜は、結晶領域を有することがわかる。また、酸化物膜において、明確な結晶粒界が見られないことがわかる。
図３７乃至図４０を用いて説明したように、本発明の一態様に係るスパッタリングを用いることにより、ｃ軸が不規則な複数の結晶粒を有するスパッタリング用ターゲットを用いた場合であっても、ｃ軸が配向した酸化物膜を成膜することができる。
１０ ピーク
１１ ピーク
１２ ピーク
５１ 成膜室
５２ 副成膜室
５３ 搬送室
５４ スパッタリング用ターゲット
５５ 防着板
５６ 基板ステージ
５７ 基板
５８ マスフローコントローラ
５９ 精製機
６０ 真空ポンプ
６１ アダプティブプレッシャーコントロール
６２ ターボ分子ポンプ
６３ 真空ポンプ
６４ 基板搬送ロボット
６５ 真空ポンプ
６６ アダプティブプレッシャーコントロール
６７ クライオポンプ
７１ 大気側基板供給室
７３ 搬送室
７４ カセットポート
７５ 基板加熱室
７６ 基板搬送ロボット
８１ 大気側基板供給室
８２ ロード／アンロードロック室
８３ 搬送室
８４ カセットポート
８５ 基板加熱室
８６ 基板搬送ロボット
８７ スパッタリング用ターゲット
８８ 防着板
８９ 基板
９０ 基板ステージ
９２ 基板ステージ
９３ 加熱機構
９４ 精製機
９６ 真空ポンプ
９７ マスフローコントローラ
９８ ガス加熱機構
９９ クライオトラップ
１０１ スパッタリング用ターゲット
１０２ 被成膜面
１０３ プラズマ空間
１１０ イオン
１２０ 結晶粒
１５０ 拡大部
１５１ 拡大部
１６０ 領域
３１１ 酸化物膜
３２１ 酸化物膜
３２２ 酸化物膜
３３１ 酸化物膜
３３２ 酸化物膜
３３３ 酸化物膜
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物積層膜
４０４ 酸化物膜
４０６ 絶縁膜
４０７ 電極層
４０８ 絶縁膜
４０９ ゲート絶縁膜
４１０ ゲート電極
４１４ 酸化物積層膜
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４２４ トランジスタ
４２５ トランジスタ
４２６ トランジスタ
４２７ トランジスタ
４２８ トランジスタ
４３４ 酸化物積層膜
７００ 基板
７０１ 基板
７０２ ゲート電極
７０３ 保護絶縁膜
７０５ ゲート絶縁膜
７０６ 酸化物膜
７１９ 発光素子
７２０ 絶縁膜
７２１ 絶縁膜
７３１ 端子
７３２ ＦＰＣ
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素領域
７４１ トランジスタ
７４２ キャパシタ
７４３ スイッチ素子
７４４ 信号線
７５０ 画素
７５１ トランジスタ
７５２ キャパシタ
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 電極
７８２ 発光層
７８３ 電極
７８４ 隔壁
７９１ 電極
７９２ 絶縁膜
７９３ 液晶層
７９４ 絶縁膜
７９５ スペーサ
７９６ 電極
７９７ 基板
９０１ 基板
９０２ フォトダイオード
９０８ 接着層
９１３ 基板
９３２ 絶縁膜
９３３ 平坦化膜
９３４ 平坦化膜
９４０ トランジスタ
９４２ 電極
９４３ 導電膜
９４５ 導電膜
９５６ トランジスタ
９５８ フォトダイオードリセット信号線
９５９ ゲート信号線
９７１ フォトセンサ出力信号線
９７２ フォトセンサ基準信号線
１０００ 画素
１００１ 画素
１００２ フォトセンサ
１００３ 発光素子
１００４ 走査線
１００５ 発光素子
１００６ 走査線
１００７ 信号線
１００８ 電源供給線
１００９ センサ素子
１０１０ トランジスタ
１０１１ トランジスタ
１０１２ トランジスタ
１０１３ トランジスタ
１０１４ 電源線
１０１５ 多層膜
１０１６ トランジスタ
１０１７ アモルファスシリコン層
１０１８ 電極
１０１９ 電極
１０２０ 配線
１０２２ 層間絶縁膜
１０２３ 信号線
１０２４ リセット線
１０２５ グランド線
１０２６ 選択線
１０２７ フォトセンサ出力信号線
１０２８ 基板
１０２９ ゲート電極
１０３０ ゲート絶縁膜
１０３１ 絶縁膜
１０３２ 絶縁膜
１０３３ 発光素子
１０３４ 封止基板
１０３５ 青色カラーフィルタ
１０３６ 下地層
１０３７ ブラックマトリクス
１０３８ 隔壁
１０３９ 隔壁
１０４０ 発光層
１０４１ 陰極
１０４９ 電極
１０５０ メモリセル
１０５１ ビット線
１０５２ ワード線
１０５３ 容量線
１０５４ センスアンプ
１０５５ トランジスタ
１０５６ キャパシタ
１０５８ 絶縁膜
１０５９ 層間絶縁膜
１０６０ 電極
１０６１ 電極
１０６２ 絶縁膜
１０６３ ゲート電極
１０６４ ゲート絶縁膜
１０６５ 酸化物膜
１０６６ 下地絶縁膜
１０６７ 基板
１０７１ トランジスタ
１０７２ トランジスタ
１０７３ キャパシタ
１０７４ ソース線
１０７５ ソース線
１０７６ ワード線
１０７７ ドレイン線
１０７８ 容量線
１０７９ ノード
１０８０ 基板
１０８１ ウェル
１０８２ 不純物領域
１０８３ 絶縁膜
１０８４ 電極
１０８５ ＳＴＩ
１０８７ 電極
１０８８ 層間絶縁膜
１０８９ 層間絶縁膜
１０９０ 層間絶縁膜
１０９１ 層間絶縁膜
１０９２ 層間絶縁膜
１０９３ バリア膜
１０９４ 配線
１０９５ バリア膜
１０９６ 層間絶縁膜
１０９７ バリア膜
１０９８ 配線
１０９９ バリア膜
１１００ 層間絶縁膜
１１０１ 下地絶縁膜
１１０２ 絶縁膜
１１０４ 層間絶縁膜
１１０５ 層間絶縁膜
１１０６ バリア膜
１１０８ 層間絶縁膜
１１０９ 層間絶縁膜
１１１０ バリア膜
１１１１ 不純物領域
１１１２ 不純物領域
１１１３ ゲート絶縁膜
１１１４ ゲート絶縁膜
１１１５ サイドウォール絶縁膜
１１１６ ゲート電極
１１１７ 絶縁膜
１１１８ ゲート電極
１１１９ サイドウォール絶縁膜
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ マイクロコンピュータ
２００１ パワーゲートコントローラ
２００２ パワーゲート
２００３ ＣＰＵ
２００４ 検出部
２００５ 揮発性記憶部
２００６ 不揮発性記憶部
２００７ インターフェース
２００８ バスライン
２００９ 直流電源
２０１０ センサ
２０１１ アンプ
２０１２ ＡＤコンバータ
３１０６ 揮発性記憶部
３１０７ 不揮発性記憶部
３１４０ トランジスタ
３１４１ 容量素子
３１４２ トランジスタ
３１４３ トランジスタ
３１４４ トランジスタ
３１４５ セレクタ
３１４６ インバータ
３１４７ 容量素子
３１４８ フリップフロップ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０３１ 電極
４０３３ 絶縁膜
４０３４ 電極
４０３５ スペーサ
４０３８ 絶縁膜
４０４０ 平坦化絶縁膜
４０４２ 絶縁膜
４０５０ 配線
４０５２ 配線
９０００ 筐体
９００１ ボタン
９００２ マイクロフォン
９００３ 表示部
９００４ スピーカ
９００５ カメラ
９０１０ 筐体
９０１１ 表示部
９０２０ 筐体
９０２１ ボタン
９０２２ マイクロフォン
９０２３ 表示部
９０３０ 筐体
９０３２ 留め具
９０３３ 操作スイッチ
９０４０ 筐体
９０４１ 表示部
９０４２ 操作ボタン
９０４３ スピーカ
９０４４ マイクロフォン
９０４５ 表示部
１０１５ａ 酸化物
１０１５ｂ 酸化物
１０１５ｃ 酸化物
１０２１ｂ ドレイン電極
１０５７ａ 配線
１０５７ｂ 配線
１０８６ａ コンタクトプラグ
１０８６ｂ コンタクトプラグ
１１０３ａ コンタクトプラグ
１１０３ｂ コンタクトプラグ
１１０３ｃ コンタクトプラグ
１１０７ａ 配線
１１０７ｂ 配線
１１１ａ スパッタリング粒子
１１１ｂ スパッタリング粒子
１２０ａ 結晶粒
１２０ｂ 結晶粒
１２０ｃ 結晶粒
４０２０ａ ゲート絶縁膜
４０２０ｂ ゲート絶縁膜
４０３２ａ 絶縁膜
４０３２ｂ 絶縁膜
４０３ａ 酸化物膜
４０３ｂ 酸化物膜
４０３ｃ 酸化物膜
４０４ａ 酸化物膜
４０４ｂ 酸化物膜
４０４ｂ１ 酸化物膜
４０４ｂ２ 酸化物膜
４０４ｃ 酸化物膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
７０４ａ ソース電極
７０４ｂ ドレイン電極
７０ａ 成膜室
７０ｂ 成膜室
７２ａ ロードロック室
７２ｂ アンロードロック室
７３３ａ 配線
７３３ｂ 配線
７３３ｃ 配線
７３ａ 搬送室
７３ｂ 搬送室
７８５ａ 中間層
７８５ｂ 中間層
７８５ｃ 中間層
７８５ｄ 中間層
７８６ａ 発光層
７８６ｂ 発光層
７８６ｃ 発光層
８０ａ 成膜室
８０ｂ 成膜室
８０ｃ 成膜室
８０ｄ 成膜室
９０３１ａ 表示部
９０３１ｂ 表示部
９０６ａ 半導体膜
９０６ｂ 半導体膜
９０６ｃ 半導体膜
９４１ａ 電極
９４１ｂ 電極
９５ａ クライオポンプ
９５ｂ クライオポンプ
９５ｃ ターボ分子ポンプ
９５ｄ クライオポンプ
９５ｅ クライオポンプ
９５ｆ クライオポンプ
９６ａ 真空ポンプ
９６ｂ 真空ポンプ
９６ｃ 真空ポンプ
ＢＬ ビット線
ＢＬＢ ビット線
ＦＤ ノード
Ｍ１ ノード
Ｍ２ ノード
Ｔｒ１ｅ トランジスタ
Ｔｒ２ｅ トランジスタ
Ｔｒ３ｅ トランジスタ
Ｔｒ４ｅ トランジスタ
Ｔｒ５ｅ トランジスタ
Ｔｒ６ｅ トランジスタ
ＷＬ ワード線

Claims (5)

  1. ｃ軸が互いに不規則に配向した複数の結晶粒を有する多結晶酸化物を含むスパッタリング用ターゲットを用いて、前記スパッタリング用ターゲットの表面と被成膜面とに接して、イオン化した不活性ガスを含むプラズマ空間を形成し、
    前記スパッタリング用ターゲットの表面に、前記イオン化した不活性ガスを衝突させて、前記複数の結晶粒のａ−ｂ面でなる劈開面から複数の平板状のスパッタリング粒子を剥離し、
    前記複数の平板状のスパッタリング粒子の各々は、前記平板状の形状を概略維持しながら、前記プラズマ空間を介して前記被成膜面に輸送され、
    前記複数の平板状のスパッタリング粒子は、同一の極性に帯電し、
    前記被成膜面において、同一の極性に帯電した前記複数の平板状のスパッタリング粒子が互いに反発して平面において隣り合い、かつ、ｃ軸が前記被成膜面と概略垂直となるように配列して堆積し、
    前記多結晶酸化物は、インジウム、ガリウム、及び亜鉛を含み、
    前記劈開面は、インジウムを含まないことを特徴とする酸化物膜の作製方法。
  2. 請求項１において、
    前記被成膜面を有する基板は、１００℃以上６００℃以下の温度で加熱されていることを特徴とする酸化物膜の作製方法。
  3. 請求項１又は２において、
    前記剥離前に、前記被成膜面の吸着水を除去することを特徴とする酸化物膜の作製方法。
  4. 請求項１乃至３のいずれか一項において、
    前記結晶粒は、六角柱状の結晶構造を有することを特徴とする酸化物膜の作製方法。
  5. 請求項１乃至４のいずれか一項において、
    前記被成膜面は、非晶質構造を有する材料の表面であることを特徴とする酸化物膜の作製方法。
JP2013210745A 2012-10-17 2013-10-08 酸化物膜の作製方法 Active JP6325229B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013210745A JP6325229B2 (ja) 2012-10-17 2013-10-08 酸化物膜の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012230158 2012-10-17
JP2012230158 2012-10-17
JP2012263340 2012-11-30
JP2012263340 2012-11-30
JP2013210745A JP6325229B2 (ja) 2012-10-17 2013-10-08 酸化物膜の作製方法

Publications (2)

Publication Number Publication Date
JP2014129590A JP2014129590A (ja) 2014-07-10
JP6325229B2 true JP6325229B2 (ja) 2018-05-16

Family

ID=50474413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013210745A Active JP6325229B2 (ja) 2012-10-17 2013-10-08 酸化物膜の作製方法

Country Status (2)

Country Link
US (1) US20140102877A1 (ja)
JP (1) JP6325229B2 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012168974A1 (ja) * 2011-06-08 2012-12-13 パナソニック株式会社 発光パネル、発光パネルの製造方法、および成膜システム
US10557192B2 (en) * 2012-08-07 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Method for using sputtering target and method for forming oxide film
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) * 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
WO2015125042A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
KR20150105527A (ko) * 2014-03-06 2015-09-17 삼성디스플레이 주식회사 산화물 스퍼터링 타겟 및 이를 이용한 박막 트랜지스터
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
WO2016046685A1 (en) * 2014-09-26 2016-03-31 Semiconductor Energy Laboratory Co., Ltd. Imaging device
KR20210068638A (ko) 2014-10-28 2021-06-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
TWI652362B (zh) * 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
US9761730B2 (en) * 2014-10-29 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置
JP6647841B2 (ja) * 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
JP6685675B2 (ja) 2015-09-07 2020-04-22 株式会社Ｊｏｌｅｄ 有機ｅｌ素子、それを用いた有機ｅｌ表示パネル、及び有機ｅｌ表示パネルの製造方法
JP2017152656A (ja) * 2016-02-26 2017-08-31 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサおよびその製造方法
JP6673731B2 (ja) 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2018013765A (ja) * 2016-04-28 2018-01-25 株式会社半導体エネルギー研究所 電子デバイス
US10461197B2 (en) 2016-06-03 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor
US10224224B2 (en) 2017-03-10 2019-03-05 Micromaterials, LLC High pressure wafer processing systems and related methods
WO2018204320A1 (en) * 2017-05-01 2018-11-08 The Johns Hopkins University Method of depositing nanotwinned nickel-molybdenum-tungsten alloys
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10388533B2 (en) * 2017-06-16 2019-08-20 Applied Materials, Inc. Process integration method to tune resistivity of nickel silicide
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
JP6947914B2 (ja) 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
KR102585074B1 (ko) 2017-11-11 2023-10-04 마이크로머티어리얼즈 엘엘씨 고압 프로세싱 챔버를 위한 가스 전달 시스템
JP2021503714A (ja) 2017-11-17 2021-02-12 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧処理システムのためのコンデンサシステム
CN111902929B (zh) 2018-03-09 2025-09-19 应用材料公司 用于含金属材料的高压退火处理
US10916433B2 (en) 2018-04-06 2021-02-09 Applied Materials, Inc. Methods of forming metal silicide layers and metal silicide layers formed therefrom
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
CN109618305B (zh) * 2018-11-19 2021-10-12 武汉卡比特信息有限公司 移动终端与车载终端的同步语音识别系统及方法
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US12205892B2 (en) 2018-12-27 2025-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US12005391B2 (en) 2019-12-11 2024-06-11 Brookhaven Science Associates, Llc Method for trapping noble gas atoms and molecules in oxide nanocages
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
CN111321372B (zh) * 2020-03-05 2022-04-08 中国医科大学附属口腔医院 一种牙齿矫正用金属美学弓丝及其制备方法
CN112349792B (zh) * 2020-11-06 2023-01-31 浙江师范大学 一种单晶硅钝化接触结构及其制备方法
KR102712378B1 (ko) * 2021-12-02 2024-10-04 인하대학교 산학협력단 실리콘계 물질의 단결정 성장방법
CN116397198B (zh) * 2023-04-06 2025-04-11 安徽赛福电子有限公司 一种thb抗氧化金属化薄膜及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4723363A (en) * 1986-12-29 1988-02-09 Motorola Inc. Process for removal of water
KR101024177B1 (ko) * 2001-08-02 2011-03-22 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명 전도막 및 이들의 제조방법
JP2009130229A (ja) * 2007-11-27 2009-06-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP2014129590A (ja) 2014-07-10
US20140102877A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
JP6325229B2 (ja) 酸化物膜の作製方法
JP7646898B2 (ja) 半導体装置
JP7417668B2 (ja) 半導体装置、電子機器
JP7059423B2 (ja) 半導体装置
JP7559181B2 (ja) 半導体装置
JP6887243B2 (ja) トランジスタ、半導体装置、電子機器及び半導ウエハ
JP2017112374A (ja) トランジスタ、半導体装置、および電子機器
JP2016167590A (ja) トランジスタ、トランジスタの作製方法、半導体装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180412

R150 Certificate of patent or registration of utility model

Ref document number: 6325229

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150