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JP6326544B2 - 同じ基板上でトランジスタと共に光検出器を製作するためのモノリシック集積技法 - Google Patents
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JP6326544B2 - 同じ基板上でトランジスタと共に光検出器を製作するためのモノリシック集積技法 - Google Patents

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Description

優先権主張
本出願は、２０１４年１１月２４日に出願された米国仮特許出願第６２／０８３，３２１号、２０１５年２月５日に出願された米国仮特許出願第６２／１１２，６１５号、２０１５年７月１６日に出願された米国仮特許出願第６２／１９３，１２９号、及び２０１５年７月２６日に出願された米国仮特許出願第６２／１９７，０９８号に対する優先権を主張し、これら全ては、その全体が参照により本明細書に組み込まれる。
技術分野
本開示の実施形態は、半導体デバイス設計に関し、より詳細には、半導体光検出器及びトランジスタのモノリシック集積に関する。
ビッグデータ、クラウドコンピューティング、ならびに他のコンピュータネットワーク及び電気通信アプリケーションに支えられて、高速電気通信手段に対する需要がかつてないほどに増加している。２５Ｇｂｐｓの伝送速度を超えることができる高速光送信機及び受信機（または本明細書において「送受信機」と総称する）は、世間の注目を引きつけている。
光送受信機は、評判を得ているが、半導体光検出器（ＰＤ）製造技術は、多くの場合様々であり、ときには他の種類の半導体デバイス製造技術、例えば、金属酸化物半導体（ＭＯＳ）トランジスタに対するものなどと互換性がないことさえある。このため、従来のＰＤデバイスは、他の関連する集積回路（例えば、トランスインピーダンス増幅器（ＴＩＡ）チップ）とは別々に製造されパッケージ化される。この分離が残念ながら、高周波通信に関するボトルネックになっている。この制限を克服するためには、同じチップ上でＰＤデバイス及びＴＩＡを製造することが好ましく、それはＰＤ及びＴＩＡの「モノリシック集積」として既知である。しかしながら、多種多様な問題がこのようなモノリシック集積に付随する。
本開示の１つ以上の実施形態は、添付の図面の図において、例として限定することなく例証され、これらの図面において、同様の参照は類似の要素を示す。これらの図面は、必ずしも縮尺通りに描かれていない。
垂直入射光検出器（ＰＤ）及び相捕型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）を有する従来のモノリシック集積半導体構造の断面図である。 １つ以上の本開示技法の態様を組み込むモノリシック集積半導体構造の断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図２の半導体構造を製造するための種々のプロセスステップを示す断面図である。 １つ以上の本開示技法の態様を組み込む別のモノリシック集積半導体構造の断面図である。 図４Ａに示される構造の変形であるモノリシック集積半導体構造の断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 １つ以上の本開示技法の態様を組み込むさらに別のモノリシック集積半導体構造の断面図である。 図６Ａに示される構造の異種であるモノリシック集積半導体構造の断面図である。 図６Ａに示される構造の異種であるモノリシック集積半導体構造の断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。 ＰＤ及びトランジスタのための異なるサイズの充填形状を含むモノリシック集積半導体構造の上面図及び断面図である。 ＰＤ及びトランジスタのための異なるサイズの充填形状を含むモノリシック集積半導体構造の上面図及び断面図である。 本明細書で導入される１つ以上のモノリシック集積技法の態様が適用され得る、追加の光検出器形成方法論の断面図である。 本明細書で導入される１つ以上のモノリシック集積技法の態様が適用され得る、追加の光検出器形成方法論の断面図である。
光送受信機に対する上述した高周波ボトルネックについての１つの主因が光デバイス（例えば、光検出器（ＰＤ）またはセンサ）と他の回路（例えば、トランスインピーダンス増幅器（ＴＩＡ）、他の増幅器、またはアナログ−デジタル変換器（ＡＤＣ））との間の物理的な分離であることが観察される。光信号を受信するための典型的な光デバイスは、反対の電気極性（すなわち、１つが「ｐ型」及び１つが「ｎ型」）を有する２つの高濃度ドープ半導体層、ならびにその２つの層の間に挟まれた光子吸収層（すなわち、「真性」）を含む、Ｐ−Ｉ−Ｎダイオードであり得る。他方、増幅器は、典型的に、トランジスタ（例えば、相補型金属酸化物半導体（ＣＭＯＳ）またはバイポーラとＣＭＯＳ技術との組み合わせ（ＢｉＣＭＯＳ））の群を含む。Ｐ−Ｉ−Ｎ ＰＤの文脈において、「高濃度ドープ」という用語は、典型的に、１０18ｃｍ-3超のドーピング濃度を有するとして理解されてよく、「真性」という用語は、典型的に、１０17ｃｍ-3未満のドーピング濃度を有するとして理解されてよい。
上で導入されたように、この制限を克服するために、同じチップ上でＰＤデバイス及びトランジスタ（例えば、ＴＩＡ）を製造することが好ましく、それはＰＤ及びトランジスタの「モノリシック集積」として既知である。しかしながら、多種多様な問題がこのようなモノリシック集積に付随する。とりわけ、モノリシック集積についての１つの重要な問題は、ＰＤデバイス（典型的に、５００ｎｍ〜３μｍの範囲の高さを有する）とＣＭＯＳトランジスタ（典型的に、約１００ｎｍの高さを有する）との間のステップ高さの差が大きいことである。２つのタイプのデバイス間のそのままのステップ高さの差がこれだけ大きい状態で、コンタクトプラグを形成するための標準的なミドルオブライン（ＭＯＬ）製造プロセスが両方のデバイスに適用されるとき、トランジスタのＭＯＬコンタクトプラグ高さは、ＰＤの高さに合わせるために、大幅に高くする必要がある。これを、図１に例証する。
図１は、垂直入射ＰＤデバイス１１０及びＣＭＯＳ電界効果トランジスタ（ＦＥＴ）（ＭＯＳＦＥＴ）デバイス１２０を有する従来のモノリシック集積半導体構造１００の断面図である。デバイス１１０及び１２０の両方は、典型的にシリコン系の基板１０２上に製作される。また、ＰＤ１１０及びトランジスタ１２０を分離するシャロートレンチアイソレーション（ＳＴＩ）フィーチャ１０８を図１に示す。ＳＴＩは、隣接する半導体デバイス構成要素間の電流リークを防止または低減する集積回路フィーチャである。ＳＴＩフィーチャ１０８は、典型的に、半導体デバイス製作プロセス中の初期に形成され、その後トランジスタが形成される。ＳＴＩプロセスの例示的なキーステップは、シリコン基板１０２の上面上にトレンチのパターンをエッチングすることと、１つ以上の誘電体材料（例えば、二酸化ケイ素）を堆積させてトレンチを充填することと、過剰な誘電体を除去することとを含む。ＳＴＩフィーチャが基板１０２上に形成された後、次に、メサ（例えば、メサ１０４（１）及びメサ１０４（２））と呼ばれるこうした絶縁された「アイランド」上にデバイスを形成することができる。
集積回路（ＩＣ）チップ製作産業において、半導体ウェハを製作するプロセスは、ステップの様々なステージまたはグループに分割される。これらのステージは、一般に、フロントエンドオブライン（ＦＥＯＬ）、ミドルオブライン（ＭＯＬ）、及びバックエンドオブライン（ＢＥＯＬ）として既知である。ＦＥＯＬステージは、一般に、半導体ウェハ上または半導体ウェハ内にデバイス（例えば、トランジスタ）を形成する、例えば、ドープ領域、有効エリアなどを形成するためのステージを指す。ＭＯＬステージは、導電構造がＦＥＯＬデバイスに接続されるステージである。ＢＥＯＬステージは、有効領域が外部回路に接続される最終的なウェハ処理のためのステージである。本明細書で導入される技法の１つ以上の態様は、モノリシック集積中に光検出器を製作するためのＦＥＯＬと、ＭＯＬと、ＢＥＯＬとの間の慣習的な境界（及びそれに関連する制限）を壊す効果を有し、このため、本開示の目的のために、トランジスタデバイスが形成されるときに、ＦＥＯＬステージを終了し（すなわち、それらのコンタクトプラグなしで）、ＢＥＯＬステージは、第１の相互接続金属層（Ｍ１）の堆積で開始し、全てが光検出器デバイスの製作進行に関係ないことに留意されたい。
具体的には、典型的なＩＣチップビルドにおいて、ＭＯＬステージは、ＢＥＯＬステージにＦＥＯＬステージをブリッジする。上記のように、ＦＥＯＬステージは、半導体デバイスを形成し、ＢＥＯＬステージは、相互接続部及び配線を形成する。ＭＯＬステージは、典型的に、ＢＥＯＬ金属のＦＥＯＬデバイスへの拡散を防止する相互接続材料を使用することによって、ＦＥＯＬとＢＥＯＬとを接続する。具体的には、ＦＥＯＬトランジスタデバイスは、典型的に、単結晶及び／または多結晶シリコンを使用して加工される。ＢＥＯＬ相互接続部は、典型的に、複数の低電気抵抗率金属から作製され、導電体の大部分は、銅またはアルミニウムである。銅またはアルミニウムがＦＥＯＬシリコン系デバイスへ拡散すると、その後、トランジスタの特性劣化を引き起こすことがある。これがＭＯＬ接続についての主な理由である。この接続は、通常、タングステンなどの耐火性金属、ならびに窒化チタン（ＴｉＮ）及びチタンタングステン（ＴｉＷ）などのおそらくいくつかのバリア層から作製される。タングステンは、他の金属と比較してより高い抵抗率を有するが、それでも、十分な導電性を維持しながら、銅拡散を防止するその能力は望ましい。さらに、耐火性金属は、典型的に、銅またはアルミニウムよりも非常に高いエレクトロマイグレーション耐性を有し、それによって、高い電気応力下でより良好なデバイス信頼性を提供する。
図１で例証したように、ＰＤ１１０とトランジスタ１２０との間のステップ高さの差が大きいことにより、トランジスタのＭＯＬコンタクトプラグ１３０の高さは、ＰＤの高さに合わせるために大幅に高くする必要がある。しかしながら、金属相互接続層間のビアと類似のデバイスのためのコンタクトプラグは、一般に、指向性ドライエッチングを使用することによって、創出または開口され、それは、電気接続のためのトランジスタソース／ドレインエリアに向けてテーパ形状を固有に提供する。このテーパ性によって、かつ特定の半導体技術のためのソースエリアとドレインエリアとの間の距離が典型的に固定されると仮定すれば、コンタクトプラグの高さが大き過ぎる場合、図１のエリア１３２によって例証されるように、トランジスタ１２０のソース及びドレインのためのコンタクトプラグは、互いに近くなり過ぎるか、またはさらに互いに重複するようになり得る。これは、エリア１３２がトランジスタ１２０のソースエリアとドレインエリアとの間の電気短絡を容易に引き起こし得るため、重大な信頼性の課題を提示する。
信頼性の問題に加えて、特定の半導体製造技術を所与として、トランジスタの性能がそのコンタクトプラグの高さを含む、その物理的寸法に密接につながることが典型的である。したがって、著しく高い金属コンタクトプラグを有することによって、ＣＭＯＳトランジスタに対して設計より高い寄生抵抗をもたらし、それはトランジスタ１２０の性能に悪影響を与えることがある。
なお、さらに別の問題は、それらがＰＤデバイスと並行して製作されるとき、ＣＭＯＳ ＦＥＴデバイス上に載置され、ＦＥＴデバイスをＰＤ関連のプロセスに曝す余分な熱要件である。より具体的には、高速ＰＤは、典型的に、感光性材料、例えばＧｅ、ＧａＡｓ、及びＩｎＧａＡｓから作製され、それらは、ある特定のＣＭＯＳ ＦＥＴのＦＥＯＬプロセス温度で安定的ではない。他方、ＰＤ感光性材料のエピタキシャル温度は、一般に、ＢＥＯＬ金属の許容温度よりも高い。
シリサイド形成のための材料選択などの他の理由のなかで、上述した温度制約及びステップ高さの制限は、モノリシック集積プロセス中の感光性材料のための適切な挿入ポイントを選択することを非常に困難にしている。これらの問題は、技術がより高速なＰＤ（例えば、伝送速度＞２５Ｇｂｐｓ）及びより高度なＣＭＯＳ技術ノード（例えば、技術ノード＜９０ｎｍ）に向けて進展するときに悪化するが、これは、例えば、トランジスタゲート長がより短くなると、ソース及びドレインが互いにより一層近くなり、それによって、長いコンタクトプラグについての設計の困難性及び信頼性の問題が生じるためである。
したがって、ＰＤ及びトランジスタのモノリシック集積に付随するこれらの課題を軽減または解決する種々の技法が本明細書で導入される。本明細書で導入される種々の技法の例としては、シャロートレンチアイソレーション（ＳＴＩ）形成中のメサ高さ調整手法（または、単に修正ＳＴＩ手法と呼ばれる）、第１の手法によるトランジスタ、及び複数の吸収層手法が挙げられるが、これらに限定されない。さらに後述するように、本明細書で導入される技法は、同じ基板上にＰＤ及びトランジスタを製造することに伴う１つ以上の従来の制限、例えば、上述した信頼性、性能、及びプロセス温度問題を個々にかつ／または集合的に解決もしくは緩和することができる多様な態様を含む。導入された技法により、２つのデバイス間のステップ高さの差のために、トランジスタの性能及び信頼性を犠牲にするか、またはＰＤの性能を犠牲にする慣習的なジレンマを伴わず、トランジスタの設計性能を維持して、さらに良好な性能を有するのに十分な厚さのＰＤを実装することが可能である。
以下の説明では、単なる例証目的のために、ＰＤとＣＭＯＳトランジスタとの間のモノリシック集積の例を使用して、同じ基板上にＰＤ及びトランジスタを製造するために実装することができる種々の技法を説明する。しかしながら、本明細書で導入される技法が任意の特定の種類のＰＤ及び／またはトランジスタに対する適用性においても限定されないことに留意されたい。例えば、本明細書で導入される技法の少なくともいくつかが、ＢｉＣＭＯＳトランジスタ及び／または導波路ベースのＰＤのために使用され得る。
さらに、以下の説明では、本開示の完全な理解を提供するために、多数の具体的な詳細を記載する。本明細書で導入される技法がこれらの具体的な詳細なしでも実施され得ることが当業者には明らかであろう。他の例において、具体的な製作技法などの周知の特徴は、不必要に本開示を不明瞭にしないために詳述しない。この説明における「実施形態」、「一実施形態」等に対する言及は、記載されている特定の特徴、構造、材料、または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。このように、本明細書におけるこのような語句の出現の全てが、必ずしも同じ実施形態を指すわけではない。他方、このような言及が、必ずしも相互排除的であるというわけではない。さらに、特定の特徴、構造、材料、または特性は、１つ以上の実施形態において、任意の好適な様式で組み合わされてもよい。また、図に示される種々の例示的な実施形態は、単なる例証の表現だけであり、必ずしも縮尺通りに描かれているわけではないことを理解すべきである。
「結合された」、及び「接続された」という用語は、それらの派生物と共に、構成要素間の構造関係を記載するために、本明細書において使用され得る。これらの用語は、互いに同義語として意図されないことを理解すべきである。それよりも、特定の実施形態において、「接続された」は、２つ以上の要素が互いに直接物理的にまたは電気的に接触していることを示すために使用され得る。「結合された」は、２つ以上の要素が互いに直接もしくは間接（他の介在要素がそれらの間にある）物理的にもしくは電気的に接触していることを示し、かつ／または２つ以上の要素が互いに協働もしくは相互作用する（例えば、原因と効果との関係のように）ことを示すために使用され得る。
本明細書で使用する場合、「の上」、「の下」、「間」、及び「上」という用語は、他の材料層に対する１つの材料層の相対的な位置を指す。このように、例えば、一方の層「の上」または「の下」に配置されたもう一方の層は、他の層と直接接触してもよく、または１つ以上の介在層を有してもよい。さらに、２つの層の「間」に配置された１つの層は、２つの層と直接接触してもよく、または１つ以上の介在層を有してもよい。対照的に、第２の層「上」の第１の層は、その第２の層と接触している。加えて、動作が基板の絶対方位を考慮することなく基板に対して実行されると仮定すると、一方の層に対する他方の層の相対的な位置が提供される。「上部に」という用語は、「の上部上」を意味する。
同様に、「より上」及び「より下」という用語は、一般に、異なるデバイス、層、区分、部分などの相対する物理的な場所を記載するために、本明細書において使用され、半導体基板に対するそれらの最短距離に関するものである。例えば、第２の層「より上」の第１の層は、同じ水平レベルで基板から測定されるとき、基板からの距離において第１の層が第２の層よりも遠くに離れていることを意味する。反対に、第２の層「より下」の第１の層は、同じ水平レベルで基板から測定されるとき、基板からの距離において第１の層が第２の層よりも近いことを意味する。本明細書で使用する場合、「水平な」は、基板の平面、例えば図１に例証される水平軸１０１と平行であることを意味する。
「すぐ近くに」または「直接に」という用語は、「物理的接触において」と解釈することができ、同様に、文脈によって、明らかになるが、例えば、文脈に矛盾しない限り、第２の層「よりすぐ上」または「より直接上」の第１の層は、第１の層が第２の層より上にあり、かつ第２の層と物理的に接触していることを意味する。
本明細書において使用する場合、デバイスのための「コンタクトプラグ」、「コンタクトビア」、または単に「コンタクト」は、デバイスのためのドープ領域とデバイスのための第１の相互接続層との間の実質的に垂直な任意の配線を指す。「相互接続」という用語は、デバイス間の信号伝送／通信のためのデバイス間のあらゆる実質的に水平な配線を指す。「第１の」相互接続層は、最も低い相互接続層を指す。とりわけ、本明細書で導入される技法により、第１の相互接続層は、特定のデバイスであり、すなわち、いくつかの実施形態において、１つのデバイスのための第１の相互接続は、両方のデバイスが同じウェハ上に製作される場合であっても別のデバイスのための相互接続と異なっていてもよい。
シャロートレンチアイソレーション形成中のメサ高さ調整手法
図２は、本開示技法の１つ以上の態様を組み込むモノリシック集積半導体構造２００の断面図である。構造２００は、ＰＤデバイス２１０及びトランジスタデバイス２２０を含む。デバイス２１０及び２２０の両方は、基板２０２上に製作される。また、シャロートレンチアイソレーション（ＳＴＩ）フィーチャ２０８を図２に示すが、それは、デバイス２１０及び２２０が製作される前に、エッチングを実行し、デバイス２１０及び２２０を形成することができるメサ（例えば、メサ２０４（１）及びメサ２０４（２））を残すことによって、基板２０２上に形成される。
上述したように、ＰＤ及びトランジスタの従来のモノリシック集積と関連する１つの問題は、ＰＤとトランジスタとの間のステップ高さの差が大きいことである。したがって、本明細書で導入される技法の一態様は、ステップ高さの差を低減するための修正ＳＴＩ手法を含む。より具体的には、半導体基板２０２上にＳＴＩフィーチャ２０８（及びその相対物のメサ）を形成後、ステップ高さの差を補償するために、追加のステップが実行されて、光検出器２１０のためのメサ（例えば、メサ２０４（１））とトランジスタ２２０のためのメサ（例えば、メサ２０４（２））との間の相対的な高さを調整する。これは、光検出器２１０のためのメサ２０４（１）の高さを（例えば、メサ２０４（１）をエッチングすることによって）低減することによって、またはトランジスタ２２０のためのメサ２０４（２）の高さを（例えば、メサ２０４（２）上で追加の基板材料を成長させることによって）増大することによって、実行することができる。光検出器２１０のためのメサ２０４（１）の上面が高さ補償についてトランジスタ２２０のためのメサ２０４（２）の上面よりも低くなるまで、調整を実行することができる。
さらに、好ましい実施形態において、調整後、メサ２０４（１）はそれでも、アイソレーショントレンチＳＴＩ２０８の底面より高いままである。フィールドアプリケーションに応じて、これは、メサ２０４（１）がＳＴＩ２０８の底部より高くないよりも好ましくなり得るが、この好ましい実施形態の例示的な利益としては、（１）このような構造は、特にＰＤデバイスにより良好なデバイスアイソレーションを提供する、（２）このような構造は、ＰＤデバイスの高さのよりフレキシビリティな制御を提供する、及び（３）このような構造は、ＳＴＩ化学的機械的研磨（ＣＭＰ）中のＳＴＩ誘電体のディッシングを低減することを挙げることができる。
上記のメサ高さの調整後、トランジスタ２２０及びＰＤ２１０は、それぞれのメサ２０４（２）及び２０４（１）上に製作することができる。本明細書で導入される修正ＳＴＩ手法により、ＰＤとトランジスタとの間のステップ高さの差の問題は、低減し得る。
図３Ａ〜３Ｒは、いくつかの実施形態に従って図２の半導体構造２００を製造するための種々のプロセスステップを示す断面図である。これらのプロセスステップは、具体的な順序において実行するように記載かつ／または示されるが、これらのステップは、より多くのまたはより少ないステップを含んでもよく、それらは直列にまたは並列に実行されてもよい。また、２つ以上のステップの順序を変化させてもよく、２つ以上のステップの性能をオーバーラップさせてもよく、２つ以上のステップを組み合わせて単一のステップにしてもよい。加えて、本明細書で導入されるステップは、具体的な実施形態（図２、４Ａ、及び６Ａに示される構造など）を製作するためのある特定の詳細を含んでもよく、これらのステップの１つ以上を修正して、実施形態の異なる変形（図４Ｂ、６Ｂで示される構造、またはここで他の部分に記載される構造など）を創出してもよい。本明細書で導入されるそれらの変形の実施形態を創出するためのステップに対するあらゆる明らかな修正は、簡略化のために省略される。例えば、１つの変形において、ＰＤデバイス２１０のメサ２０４（１）についての高さは、ＳＴＩフィーチャ２０８の底部と同じ高さに低減され、このような変形を製作するために本明細書で導入されるステップを加え、排除し、かつ／または修正の方法は、当業者に既知である。周知のステップまたは詳細は、簡略化のために省略されてもよい。
図３Ａ〜３Ｒを参照すると、半導体構造２００を製造するための例示的なプロセスステップが導入される。ステップ３０１（図３Ａ）において、停止層２０１は、基板２０２上にＳＴＩトレンチを形成するために基板２０２上に堆積させる。停止層２０１は、ＳＴＩフィーチャ（及びさらに相補的なメサフィーチャ）を画定するパターンを有する。その後、トランジスタ及び光検出器の有効エリア（それぞれメサ構造２０４（２）及び２０４（１））は、パターン化されて、画定される（例えば、エッチングを使用することによって）。
ステップ３０２（図３Ｂ）において、アイソレーション材料（例えば、酸化物）２０３を堆積させて、ＣＭＰによって停止層表面に至るまで研磨し、それによって、ＳＴＩを形成する。ステップ３０３（図３Ｃ）において、酸化物の薄層をウェハの上に堆積させ、トランジスタ有効エリア（例えば、メサ２０４（２））を保護する。その後、光検出器有効エリアの上部上の酸化物は、リソグラフィによって画定され、除去される。ステップ３０４（図３Ｄ）において、光検出器の停止層が除去され、ＰＤ基板メサ（例えば、メサ２０４（１）についての高さが低減される。例えば、湿式化学エッチまたはドライエッチ（例えば、基板材料に対して高いエッチング選択性を有する化学物質を使用して）によって、高さ低減プロセスを行うことができる。高さ低減の量は、設計におけるトランジスタと光検出器との間の高さの差に基づいて決定することができる。代替的な実装において、エピタキシャル成長は、メサ２０４（２）上で実行され、その高さを上昇させることができる。要するに、メサ２０４（１）とメサ２０４（２）との間の相対的な高さが調整される。
ステップ３０５（図３Ｅ）において、光検出器有効エリア上でイオン注入が実行され、ウェルスラブ２１１を画定する。ステップ３０６（図３Ｆ）において、酸化物２０５をウェハの上に堆積させて、光検出器エリアを保護し、トランジスタの停止層で終了するＣＭＰ平坦化プロセスが続く。ステップ３０７（図３Ｇ）において、トランジスタ（例えば、トランジスタ２２０）は、それぞれのメサ有効エリア（例えば、メサ２０４（２））の上部上に形成される。ステップ３０７がＦＥＯＬステージの終了を表すことに留意されたい。ステップ３０８（図３Ｈ）において、ミドルオブライン酸化物２０７は、トランジスタの上をカバーするために堆積され、その後、平坦化される。ステップ３０９（図３Ｉ）において、光検出器有効エリアの上部上の酸化物層は、光検出器メサ（例えば、メサ２０４（１））を露出させるために、除去される。
ステップ３１０（図３Ｊ）において、感光性材料２１３は、それが光検出器有効エリア上にのみ堆積するように、選択的に堆積させる。いくつかの実装において、感光性材料２１３は、ゲルマニウムを含み、ファセットは、メサ２０４（１）の側壁付近でエピタキシープロセス中に形成することができる。いくつかの実施形態において、感光性材料２１３を堆積する前にバッファ化材料２１２を堆積させる。バッファ化材料２１２は、典型的に、基板材料に類似しているかまたは同等の材料である。ステップ３１１（図３Ｋ）において、パッシベーション層２１５は、ブランケットパッシベーション層をまず堆積させて、続いて上部コンタクト注入し、感光層２１３の上側領域２１４をドープ基板層２１１と反対の極性にドーピングすることによって、形成することができる。この例では、層２１４は、パッシベーション層形成後に形成され、その結果、パッシベーション層２１５の一部がドープされ、層２１４を少なくとも部分的に形成することになる。その後、ステップ３１２（図３Ｌ）において、パッシベーション層２１５は、リソグラフィ及びドライエッチングプロセスによって、パターン化され、このパッシベーション層２１５は感光性材料２１３より上のみが残る。あるいは、ステップ３１１において、感光層２１３の上側領域２１４は、まずドープ基板層２１１と反対の極性にドープされ、その後、ステップ３１２において、パッシベーション層２１５は、それが感光性材料２１３上にのみ堆積するように、選択的に堆積させる。ドープ上側領域２１４は、エピタキシープロセス中のイオン注入によって、またはｉｎ−ｓｉｔｕド−ピンングによって画定されてもよい。その後、ウェハ全体の上に光検出器ハードマスク層２０９を堆積させる。ハードマスク層２０９は、光検出器メサをパターニングするため、ならびに層間誘電体層平坦化ステージでのＣＭＰまたはエッチバックストッパのために使用することができる。
ステップ３１３（図３Ｍ）において、光検出器メサは、典型的なリソグラフィ及びドライエッチングプロセスによってパターン化される。１つ以上の実施形態において、図３Ｍに示すように、このパターニング方式を使用するとき、酸化物側壁付近に残される感光性材料のリング２１６が存在する。さらに、いくつかの実施形態において、リング２１６を除去してもよいが、除去プロセスは、リング２１６が光検出器２１０と類似の構造及び材料を共有するために、コスト及び技術的な困難性を増大させ得ることに留意されたい。その後、ステップ３１４（図３Ｎ）において、パッシベーションスペーサ２１７は、光検出器メサ２０４（１）の側壁で形成される。このプロセス方式のいくつかの実装に従って、側壁スペーサ２１７は、同様に酸化物の縁部付近の感光性リング２１６の隣に形成することができる。ステップ３１５（図３Ｏ）において、光検出器メサと当初の酸化物との間のギャップを充填するために、層間誘電体２９１を堆積させる。その後、エッチバックまたはＣＭＰによって平坦化が適用される。いくつかの変形において、ハードマスク２０９が平坦化停止層として使用され、いくつかの例において、別の誘電体層をウェハの上部上に堆積させて、その後、光学的目的のためにウェハ全体の光検出器メサより上の誘電体厚を一様に確保することができる。いくつかの実装において、ステップ３１３からステップ３１５は、スキップすることができ、ステップ３１６は、上部パッシベーション層形成（ステップ３１１）直後に実行することができる。
ステップ３１６（図３Ｐ）において、光検出器及びトランジスタの両方のコンタクトビアのための開口２３１が形成される。２種類のデバイス間の種々のコンタクト深さのために、別々のコンタクトオープンプロセスが必要となり得ることに留意されたい。加えて、シリサイド形成は、接触抵抗を向上させるために形成による接触中、または接触前に実行することができ、これによりデバイス性能を向上させる。その後、ステップ３１７（図３Ｑ）において、トランジスタコンタクトビア２３０及びＰＤコンタクトビア２４０の両方のための金属形成は、金属堆積及びＣＭＰによって実行される。ステップ３１８（図３Ｒ）において、標準的なバックエンドオブライン金属相互接続部２５０が形成される。これらの２つのタイプのデバイス（例えば、ＰＤ２１０及びトランジスタ２２０）間の通信は、１つ以上の実施形態に従って、第１の金属層（すなわち、Ｍ１）または上記の任意の層によって実現することができる。
１つ以上の実装において、フォト感光性材料２１３は、ゲルマニウム（Ｇｅ）である、またはゲルマニウム（Ｇｅ）を含む。基板２０２のための例示的な材料は、シリコン（Ｓｉ）またはシリコンオンインシュレータ（ＳＯＩ）であり得る。パッシベーション層２１５は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体、二酸化ケイ素（ＳｉＯ2）、またはそれらの任意の組み合わせであり得る。いくつかの例において、パッシベーションスペーサ２１７は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体、二酸化ケイ素（ＳｉＯ2）、またはそれらの任意の組み合わせであり得る。光検出器ハードマスク層２０９のための材料は、窒化物であり得、層間誘電体２９１のための材料は、ＳｉＯ2であり得る。トレンチアイソレーション酸化物２０３は、ＳｉＯ2であり得、トランジスタ（例えば、トランジスタ２２０）は、シリコン系トランジスタであり得る。光検出器（例えば、ＰＤ２１０）は、光信号が誘電体層４９３を通じて上部から、または基板４０２を通じて底部から入射することができる垂直入射型のものであり得る。
いくつかの代替的な実施形態において、Ｐ−Ｉ−Ｎ構造において使用される半導体材料の少なくとも一部は、半導体基板材料と異なっていてもよく、例えば、高濃度ドープＰ領域及び真性領域は、ゲルマニウム系であり得、高濃度ドープＮ領域は、シリコン系であり得る（例えば、シリコン基板上に画定されているＮ領域）。さらに、いくつかの実施形態において、ＰＤ２１０の真性の感光性領域は、真性の感光性領域内の材料よりも小さい誘電率を有する基板半導体材料を含む半導体材料の積層体を含む。これらの実施形態において、複合された真性の感光性領域において、基板半導体材料と他の半導体材料との間の厚み比は、より高い動作速度のために実効キャパシタンスを低減することができるように、１対５を超え得る。言い換えれば、その感光性領域において半導体材料の積層体を有するこれらの実施形態のいくつかにおいて、積層体におけるシリコン層の厚みは、高帯域光検出器を形成するために、積層体におけるゲルマニウム層の１／５よりも薄いことはない。１つの例において、ゲルマニウム層は、５００ｎｍであり、シリコン層は１００ｎｍよりも厚い。
代替的な実施形態において、光検出器メサは、ＳＴＩトレンチの底部と同じレベルであり、それによって、光検出器とトランジスタとの間のステップ高さの差を補償する潜在性を最大限に利用する。しかしながら、このような変形例において、デバイスアイソレーション（特に、ＰＤデバイスについて）は、図２で示す実施形態ほど良好でなくてもよく、ＳＴＩ ＣＭＰプロセス中のより多くの酸化物誘電体ディッシングの課題を有し得る。
第１の手法によるトランジスタ
図４Ａは、本開示技法の１つ以上の態様を組み込む別のモノリシック集積半導体構造４００の断面図である。構造４００は、ＰＤデバイス４１０及びトランジスタデバイス４２０を含む。デバイス４１０及び４２０の両方は、基板４０２上に製作される。また、シャロートレンチアイソレーション（ＳＴＩ）フィーチャ４０８を図４Ａに示すが、それは、デバイス４１０及び４２０が製作される前に、エッチングを実行し、デバイス４１０及び４２０を形成することができるメサ（例えば、メサ４０４（１）及びメサ４０４（２））を残すことによって、基板４０２上に形成される。構造４００は、トランジスタのために具体的に形成される一方のセットのメサ上に配置されるトランジスタ（例えば、トランジスタ４２０）、及びもう一方のセットのメサ上に配置されるＰＤを有してもよい。他の実装において、ＰＤメサ４０４（２）は、修正ＳＴＩ手法に関して上述するように、ＰＤ４２０とトランジスタ４１０との間のステップ高さの差をさらに補償するために、任意選択的にトランジスタメサ４０４（１）よりも低い高さを有してもよい。
上述したように、ＰＤ及びトランジスタの従来のモノリシック集積と関連する１つの問題は、ＰＤとトランジスタとの間のステップ高さの差が大きいことである。信頼性の理由により、デバイスのためのコンタクトプラグを形成するために、標準的なＭＯＬプロセス（例えば、タングステン形成）が、典型的に、使用されることが本開示においてさらに観察される。具体的には、トランジスタは、順バイアスデバイスであるため、その作動原理は、通過するために比較的多量の電流を必要とする。トランジスタのためのコンタクトプラグがＢＥＯＬ金属、例えば銅またはアルミニウムから作製される場合、大電流によってエレクトロマイグレーションを引き起こすことがあり、デバイスの動作不良かつ／またはデバイス寿命をより短くすることになる。さらに、このＢＥＯＬ金属のエレクトロマイグレーションは、トランジスタの特性劣化を引き起こすことがある。このため、ＭＯＬプロセスは、耐火性材料（例えば、タングステン）を使用して、トランジスタのためのコンタクトプラグを形成する。しかしながら、トランジスタとは異なり光検出器は、逆バイアスデバイスであり、これは、その作動原理がそれを通過するために大量の電流を必要としないことを意味する。
したがって、本明細書で導入される技法の一態様は、修正コンタクトビア手法を含む。この特定の手法において、トランジスタのためのコンタクトビアは、それらが、（１）性能目的のための（典型的に特定の製造業者である）対応する製造技術のために最適化された寸法（例えば、高さ）を有し、（２）従来の耐火性金属（例えば、タングステン）を信頼性目的のためにコンタクト金属として採用するように製作される。対照的に、この手法におけるＰＤのためのコンタクトビアは、バックエンドオブライン（ＢＥＯＬ）プロセス中に製作され、いくつかの実施形態では、ＢＥＯＬ相互接続金属、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）を使用して、ＰＤコンタクトプラグの少なくとも一部を形成する。具体的には、いくつかの実施形態において、トランジスタはまず、そのＭＯＬコンタクトビア（例えば、コンタクトビア４３０）が形成されるプロセスまで製作される。その後、ＰＤの主本体が製作される。その後、ＰＤコンタクトビア（例えば、コンタクトビア４４０）は、ＢＥＯＬ相互接続金属層（例えば、Ｍ１層）の形成中に形成される。すなわち、図５Ａ〜５Ｑに関してさらに後述するように、トランジスタはまず、フロントエンドオブライン（ＦＥＯＬ）製作ステージ中に半導体基板上に形成される。その後、ミドルオブライン（ＭＯＬ）製作ステージ中、かつ光検出器が半導体基板上に形成される前に、耐火性材料を使用することによって、トランジスタのためのコンタクトプラグが形成される。次に、半導体基板上に光検出器が形成される。その後、光検出器のためのコンタクトプラグは、バックエンドオブライン（ＢＥＯＬ）製作ステージ中に形成される。
本明細書で導入されるこの構造４００は、図１に関して上述されるように、ステップ高さの問題を解決する方法をさらに提供する。有利には、この修正ビア形成手法は、同じＭＯＬ金属層を有する両タイプのデバイスに接触する必要性を取り除き、それによって、このような要件に関連する全ての課題を取り除く。本明細書において観察されるように、ＰＤは、非常に低い出力電流による逆バイアス下で動作されるので、この修正コンタクトビア手法を使用するエレクトロマイグレーションの懸念はほとんどまたは全く存在しない。また、図２に関して上述されるメサ調整技法は、この修正コンタクトビア手法と任意選択的に組み合わせることができる。メサ調整技法を組み合わせることに由来する利益としては、例えば、トランジスタ製作プロセス中の誘電体によるＰＤ有効エリア上のより完全な保護を提供すること、及び２種類のデバイスのための追加のステップ高さの補償を提供することを含む。
図４Ｂは、図４Ａに示される構造４００の変形であるモノリシック集積半導体構造４０１の断面図である。構造４０１は、構造４００と類似の設計概念を共有するが、異なるＰＤ金属コンタクト形成を有する。第１のＢＥＯＬ金属層（すなわち、Ｍ１）を使用して、ＰＤのための上部及び底部コンタクトの両方を形成する代わりに、この構造４０１は、第１のＢＥＯＬ金属層（Ｍ１）を使用して、底部電極と上記の別の金属層（例えば、第２のＢＥＯＬ金属層（Ｍ２））とを接触させ、上部電極に接触するコンタクトビア４４２を形成するコンタクトビア４４１を形成する。高さ補償のために第１のＢＥＯＬ金属層のみを使用するのに、ＰＤとトランジスタとの間のステップ高さの差が大き過ぎる状況に対してこの変形を採用することができる。
図５Ａ〜５Ｑは、いくつかの実施形態に従って図４Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。これらのプロセスステップは、具体的な順序において実行するように記載かつ／または示されるが、これらのステップは、より多くのまたはより少ないステップを含んでもよく、それらは直列にまたは並列に実行されてもよい。また、２つ以上のステップの順序を変化させてもよく、２つ以上のステップの性能をオーバーラップさせてもよく、２つ以上のステップを組み合わせて単一のステップにしてもよい。これらのステップのうちの１つ以上を修正して、実施形態の異なる変形を創出してもよい。周知のステップまたは詳細は、簡略化のために省略されてもよい。
図５Ａ〜５Ｑを参照して、半導体構造４００を製造するための例示的なプロセスステップが導入される。ステップ５０１（図５Ａ）において、トランジスタ有効エリア（例えば、メサ４０４（２））及びＰＤ有効エリア（例えば、メサ４０４（１））は、標準的なシャロートレンチアイソレーション（ＳＴＩ）プロセスによって、基板４０２上で画定され、パターン化される。ステップ５０２（図５Ｂ）において、ＰＤ有効エリア（例えば、メサ４０４（１））は、開口され、任意選択的に、嵌め込まれてもよい（例えば、ステップ高さの補償のために）。その後、メサ４０４（１）の上側領域は、イオン注入によって１つの電気極性にドープされ、それによって、ＰＤ４１０のための底部ドープ層４１１を形成する。ステップ５０３（図５Ｃ）において、誘電体材料４０５（例えば、酸化物）をウェハ上に堆積させて、デバイスをカバーし、その後、ウェハが平坦化される（例えば、化学的機械的研磨（ＣＭＰ）プロセスを使用することによって）。好ましくは、研磨プロセスは、比較的より高いトランジスタメサ（例えば、メサ４０４（２））で停止しなければならず、以下のトランジスタ製作ステージ中に誘電体４０５によって保護されたままであるＰＤ有効エリア（例えば、メサ４０４（１））を残す。
ステップ５０４（図５Ｄ）において、フロントエンドオブライン（ＦＥＯＬ）トランジスタ（例えば、トランジスタ４２０）のための構成要素は、それぞれのメサ有効エリア（例えば、メサ４０４（２））の上部上に形成される。ステップ５０５（図５Ｅ）において、ウェハ上のトランジスタをカバーするようにＭＯＬ誘電体４０７を堆積させ、その後、ウェハが平坦化される。ステップ５０６（図５Ｆ）において、トランジスタコンタクトビア４３０は、標準的なＭＯＬ耐火性金属（例えば、タングステン）によって形成される。
ステップ５０７（図５Ｇ）において、誘電体材料４０９は、ＭＯＬ金属を完全にカバーし、保護するように堆積させる。ステップ５０８（図５Ｈ）において、ＰＤ有効エリア（例えば、メサ４０４（１））の上部上の誘電体層を除去して、ＰＤ有効エリアの少なくとも一部を露出させる（または「開口する」）。いくつかの実装において、開口によって創出されるエリアは、開口（例えば、図９Ｂによって示されるファセット９６０など）の側壁付近で１つ以上のファセットエリアを除去しながら、ＰＤの上部上に比較的平坦な表面を得るために、最終的なＰＤエリアより大きくてもよい。後述されるように、このようなファセットエリアは、選択的なエピタキシャル成長プロセス中に形成することができる。ステップ５０９（図５Ｉ）において、感光性材料４１３は、それがＰＤ有効エリア上にのみ、またはＰＤ有効エリア上の少なくとも大部分に堆積するように、選択的に堆積させる。任意選択的に、バッファ化材料４１２は、感光性材料を堆積する前にまず堆積させる。バッファ化材料４１２は、基板材料に類似または等しい材料であり得る。ステップ５１０（図５Ｊ）において、感光層の上側領域は、ドープ基板層と反対の極性にドープされ、上部ドープ領域４１４を形成し、それによって、Ｐ−Ｉ−Ｎ光検出器構造４１０を全体的に形成する。この上部ドープ領域４１４は、例えば、エピタキシープロセス中のイオン注入またはｉｎ−ｓｉｔｕド−ピングによって画定されてもよい。
ステップ５１１（図５Ｋ）において、パッシベーション層４１５は、それが感光性材料４１３上にのみ堆積するように、選択的に堆積させる。他の実装において、まずブランケットパッシベーション層を堆積させて、その後リソグラフィ及びドライエッチングプロセスによってパターン化することによって、層４１５を形成することができ、感光性材料４１３より上にのみこのパッシベーション層４１５が残る。さらに別の実装において、層４１４は、パッシベーション層形成後に形成することができる。その後、ＰＤハードマスク層４０９をウェハの上に堆積させる。ハードマスク層４０９は、光検出器メサをパターニングするため、ならびに層間誘電体層平坦化ステージでのＣＭＰまたはエッチバックストッパのために使用することができる。
ステップ５１２（図５Ｌ）において、光検出器メサは、典型的なリソグラフィ及びドライエッチングプロセスによってパターン化される。いくつかの実施形態において、図５Ｌに示すように、このパターニング方式を使用するときに、酸化物側壁付近に残り、リング４１６を形成する、残留感光性材料が存在してもよい。ステップ５１３（図５Ｍ）において、その後、ＰＤメサ４０４（１）の側壁でパッシベーションスペーサ４１７が形成される。このプロセス方式のいくつかの実装により、側壁スペーサ４１７は、同様に酸化物の縁部付近の感光性リング４１７の隣に形成することができる。ステップ５１４（図５Ｎ）において、層間誘電体４９１は、以前のエッチングプロセスによって形成された凹部エリアを充填するために堆積させる。その後、平坦化は、エッチバックまたはＣＭＰによって適用され、それは、ＰＤハードマスク４０９で停止することになる。ステップ５１５（図５Ｏ）において、別の誘電体層４９３をウェハの上部上に堆積させ、その後、光学的目的のためにウェハ全体のＰＤメサより上の誘電体厚を一様に確保することができる。いくつかの実装において、ステップ５１２からステップ５１４のうちの１つ以上の部分は、スキップすることができ、ステップ５１５は、上部パッシベーション層形成（ステップ５１２）直後に実行することができる。
ステップ５１６（図５Ｐ）において、開口４３１は、第１のバックエンドオブライン金属層（Ｍ１）コンタクトビアを構築するために、開口される。具体的には、ＰＤエリアにおける開口は、ＰＤのコンタクトビア４４０を形成することである。とりわけ、トランジスタエリアにおける開口は、すでに形成されたＭＯＬコンタクトビア４３０を接続し、かつ／またはトランジスタ間の信号転送のための局所的な相互接続部として機能する追加のコンタクトビアを形成することができる。１つ以上の例において、２種類のデバイスのための種々のコンタクト深さを創出するために、ＰＤのための開口は、トランジスタのための開口とは別々にパターン化される。その後、開口４３１は、ステップ５１７（図５Ｑ）において、金属堆積によって、ＢＥＯＬ金属（例えば、銅）で充填され、その後ＣＭＰされる。いくつかの実装において、接触抵抗を向上させるために、ＰＤコンタクト形成（例えば、ステップ５１６）中またはＰＤコンタクト形成前のＰＤ製作においてシリサイド形成を実行することができ、それによって、デバイス性能を向上させる。ＰＤシリサイド形成プロセス及び使用される材料は、トランジスタシリサイド形成プロセスとは異なってもよい。
簡略化のために図５Ｐに例証されないが、ＢＥＯＬ金属堆積前に１つ以上のライナを開口４３１の上に堆積させてもよい。これらのライナは、ＢＥＯＬ金属、例えば銅またはアルミニウムのための拡散バリアとして機能する。ライナのための典型的な材料は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等を含むことができる。ライナの厚みは、製作技術に依存するが、典型的に非常に薄く、例えば、６５ｎｍ技術ノードの場合、コンタクトプラグのためのライナは、約２〜１０ｎｍ厚であってもよい。本明細書において考察する目的のために、特にコンタクトプラグのために使用される材料に関して、これらのライナは、コンタクトプラグのいかなる部分ともみなされないことに留意する。
１つ以上の実装において、感光性材料４１３は、Ｇｅであり得る。基板４０２のための例示的な材料は、ＳｉまたはＳＯＩであり得る。パッシベーション層４１５は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体、二酸化ケイ素（ＳｉＯ2）、またはそれらの任意の組み合わせであり得る。パッシベーション層４１７は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体、ＳｉＯ2、またはそれらの任意の組み合わせであり得る。ＰＤハードマスク層４０９のための材料は、窒化物であり得、層間誘電体４９１のための材料は、ＳｉＯ2であり得る。トレンチアイソレーション誘電体は、ＳｉＯ2であり得、トランジスタ（例えば、トランジスタ４２０）は、シリコン系トランジスタであり得る。光検出器（例えば、ＰＤ４１０）は、垂直入射型のものであり得る。垂直入射型ＰＤのための光信号は、上部から誘電体層４９３を通じての入射、または底部から基板４０２を通じての入射であり得る。
複数の吸収層手法
図６Ａは、本開示技法の１つ以上の態様を組み込むさらに別のモノリシック集積半導体構造６００の断面図である。構造６００は、ＰＤデバイス６１０及びトランジスタデバイス６２０を含む。デバイス６１０及び６２０の両方は、基板６０２上に製作される。また、シャロートレンチアイソレーション（ＳＴＩ）フィーチャ６０８を図６Ａに示すが、それは、デバイス６１０及び６２０が製作される前に、エッチングを実行し、デバイス６１０及び６２０を形成することができるメサ（例えば、メサ６０４（１）及びメサ６０４（２））を残すことによって、基板６０２上に形成される。例えば、バイポーラ接合アイソレーションを含むアイソレーション技法の他の形態が使用されてもよい（例えば、トランジスタとＰＤとの境界において反対のタイプのドーパントを注入することによって）ことに留意されたい。
ＰＤ及びトランジスタのモノリシック集積と関連する問題のなかで、１つの問題は、それらがＰＤデバイスと並行して製作されるときに、ＣＭＯＳ ＦＥＴデバイス上に載置され、ＦＥＴデバイスをＰＤ関連のプロセスに曝す余分な熱要件であることを思い出されたい。より具体的には、高速ＰＤは、典型的に、感光性材料、例えばＧｅ、ＧａＡｓ、及びＩｎＧａＡｓから作製され、それらは、ある特定のＣＭＯＳ ＦＥＴのＦＥＯＬプロセス温度で安定的ではない。他方、ＰＤ感光性材料のエピタキシャル温度は、一般に、ＢＥＯＬ金属の許容温度よりも高い。これらの温度制約及びステップ高さの制限は、モノリシック集積プロセス中の感光性材料のための適切な挿入ポイントを選択することを非常に困難にしている。
したがって、本明細書で導入される技法の一態様は、温度制約及びステップ高さの制限の問題を同時に解決または低減する修正された感光性材料形成手法を含む。この特定の手法は、典型的なワンステップ感光性材料のヘテロエピタキシープロセスを複数の別々のエピタキシャルステップに分割することによって、これを実現する。おそらくより重要なことには、ホモエピタキシャル感光性材料成長プロセスを実行することは、ヘテロエピタキシャル感光性材料成長プロセスを実行することよりも制御可能であり得ることが観察される。より具体的には、ホモエピタキシャルプロセスにおいて、格子の不整合が一般的に存在しないため、このようなプロセスに伴う結晶核生成は、より容易になり、結果として表面はより平滑になり、結晶質を改善するためのアニーリングプロセスをあまり必要としない。その結果、ホモエピタキシャル感光性材料成長プロセスを実行するためのサーマルバジェットは、ヘテロエピタキシャル感光性材料成長プロセスを実行するためのものより低くなり得る。また、感光性材料は、基板材料の融点よりも低い融点を有し、それは、シリコン系基板上で感光性材料を成長させるヘテロエピタキシャルプロセスを引き起こすその設計を制限する別のプロセス制約を提起することになるのも事実であり得る。感光性材料エピタキシープロセスを複数のステップに分離した後、第１のエピタキシーステップのみをヘテロエピタキシャルにしてもよく、また全ての後続のステップがホモエピタキシャルになり得、その結果、このときトランジスタを製作するためのプロセスの少なくとも一部は、感光性材料を成長させるための複数の別々のエピタキシャルステップ間において実行することができる。この技法は、従来の固有の高さ及び／またはＢＥＯＬ相互接続金属層によって提起される熱制限を取り除く。本明細書において考察する目的のために、シリコン−ゲルマニウム（ＳｉＧｅ）合金上でゲルマニウム（Ｇｅ）を成長させるなどの実質的にホモエピタキシャルなプロセスは、ホモエピタキシャルプロセスとして扱われることに留意されたい。これは、このような成長プロセスにおいて、別のものの上部上の実質的に同じ材料もやはり、本明細書で導入されるホモエピタキシャルプロセスと類似の利益（例えば、より低い処理温度）をもたらすことができるためである。
少なくともいくつかの実施形態において、光検出器の感光性材料の第１の層（本明細書において、「シード層」とも呼ばれる）は、半導体基板上の光検出器が形成されることになるエリアの上で、エピタキシャル成長させることができる。感光性材料の該シード層が成長した後にトランジスタのための金属コンタクトプラグの少なくとも１つの層を形成することができる。その後、トランジスタのための該金属コンタクトプラグが形成された後に感光性材料の後続の層を形成して、光検出器の光吸収領域の製作を完了することができる。感光性材料の後続の層は、シード層の上部上に形成することができ、それにより、感光性材料の層は、光検出器のための光吸収領域を形成することができる。感光性材料のためのシングルステップのエピタキシープロセスを回避することによって、この手法は、ステップ高さの差ならびにＰＤ及びトランジスタデバイスのモノリシック集積中の追加のサーマルバジェットの問題を有利に低減または最小化することができる。
図６Ａに例証したように、感光性領域６１３は、２つの層６１３（１）及び６１３（２）に分離される。２つの層６１３（２）及び６１３（２）は、製造プロセス中に分離されたステージにおいてエピタキシャル成長するが、連続する感光性領域を共同して形成する。第１の層６１３（１）は、エピタキシャル成長前に高温表面洗浄プロセス（例えば、摂氏７５０〜８５０度、「プリベーク」としても既知である）を一般に必要とする比較的薄い、シード層である。このシード層６１３（１）は、プロセスの比較的初期のステージで挿入することができる。シード層６１３（１）は、非常に薄くなり得る（例えば、１０ｎｍ）ので、このシード層の成長は、上述のようにステップ高さの問題に直面しない。図７Ａ〜７Ｊに関して詳細に後述されるように、その後、シード層６１３（１）は、誘電体によってカバーされ得、製作プロセスはＦＥＴ構築を継続する。感光性材料の残り６１３（２）は、非常に柔軟な挿入ポイントを伴う後続のエピタキシーステップで成長させる。上で導入されるように、この後続の成長は、同質のエピタキシーであるため、後続の成長で高温表面洗浄を必要としない。プロセス温度は、第１の成長よりも非常に低くなり得、その結果、後続の成長ステップは、ＦＥＴ製作プロセスの後期の部で挿入することができる。ＰＤの最終的な高さは、初期成長ではなく後続の成長の挿入ポイントによってのみ制限される。このようにして、光検出器の光吸収領域の上面は、トランジスタのための金属相互接続層の底部よりも高くなることができ、それは慣習的なシングルステージのエピタキシープロセスにおいては不可能となり得る。
図６Ａ〜６Ｃは、異なる挿入ポイントのシナリオが、どのように異なるＰＤの高さをもたらすかを実証する。図６Ａにおいて、バックエンドオブライン（ＢＥＯＬ）金属１（Ｍ１）誘電体層が形成された後に挿入ポイントが設定され、これにより、構造６００において、ＰＤの高さは、Ｍ１誘電体層の上面と同じ程度の高さになることができる。比較として、図６Ｂにおいて、ミドルオブライン誘電（ＭＯＬ）層が形成された後に挿入ポイントが設定され、その結果、構造６０１ａにおいて、ＰＤの高さは、ＭＯＬ誘電体層と同じ程度の高さであってもよい。図６Ｃにおいて、ＭＯＬ弁証法層が形成される前に、挿入ポイントが設定され、その結果、構造６０１ｂにおいて、ＰＤの高さは、ＭＯＬ誘電体層よりも短い。
この特定の技法は、２つ以上の異なるステージで感光性領域を形成するために、技法は別々のリソグラフィ及びパターニングプロセスを本質的に必要とすることに留意されたい。その結果、その後さらなる処理がない場合、第１のシード層と後続の成長層との間の界面の側壁は、両方の層が、同じ横方向のパターンをターゲットにするにもかかわらず、少なくともいくつかの物理的不連続性を有するものと思われる。この不連続性は、実際の実施におけるリソグラフィ整合の不完全性によるものである。すなわち、光検出器の光吸収領域は、同じ感光性材料を成長させる２つ以上の別々の材料形成プロセスの現れである、側壁の不整合（または不連続な側壁）を有する物理的構造を呈してもよい。
追加的にまたは代替的に、感光性材料は、多重ステップの堆積後にパターン化され得、いくつかの実施形態において、別のパッシベーション層でカバーされ得る。この余分なパターニングステップにより、第１のシード層と第２のエピタキシャル層との間の上述した物理的不連続性を取り除いてもよい。
いくつかの実施形態において、感光層形成プロセスは、２つ以上のステップに分離することができる。また、エピタキシャル成長及び以下の高濃度ドープ層形成プロセスの最終ステップが許容できるＢＥＯＬであると仮定すると、導入された技法を使用して、ＰＤの高さが少なくともＭ１よりも高くなることができるように、最後のエピタキシャル挿入ポイントを設定することができる。
類似の手法は、ＣＭＯＳ ＦＥＴと統合される導波路ベースのバルク結合されたＰＤに適用することもできる。このシナリオがステップ高さの差及びサーマルバジェットにより敏感である傾向のため、高度技術ノードのＣＭＯＳ ＦＥＴと統合されている導波路ベースのＰＤに適用されるときに、この手法は特に有益である。統合された構成要素がシリコン導波路を含むことができるために、シリコンオンインシュレータ（ＳＯＩ）基板は、この適用シナリオに好適であり得ることに留意されたい。
この技法により、ＰＤの高さは、ＦＥＴ性能のペナルティを引き起こすことなく、従来の方法によって制限される高さよりも高くなり得る。このように、この複数のステップのエピタキシー手法は、ステップ高さの差の問題を解決または緩和することができる。
図７Ａ〜７Ｊは、いくつかの実施形態に従って図６Ａの半導体構造を製造するための種々のプロセスステップを示す断面図である。これらのプロセスステップは、具体的な順序において実行するように記載かつ／または示されるが、これらのステップは、より多くのまたはより少ないステップを含んでもよく、それらは直列にまたは並列に実行されてもよい。また、２つ以上のステップの順序を変化させてもよく、２つ以上のステップの性能をオーバーラップさせてもよく、２つ以上のステップを組み合わせて単一のステップにしてもよい。これらのステップのうちの１つ以上を修正して、実施形態の異なる変形を創出してもよい。周知のステップまたは詳細は、簡略化のために省略されてもよい。
図７Ａ〜７Ｊを参照して、半導体構造６００を製造するための例示的なプロセスステップが導入される。ステップ７０１（図７Ａ）において、ＦＥＴ有効エリア６０４（２）及びＰＤ有効エリア６０４（１）は、例えば、標準的なシャロートレンチアイソレーション（ＳＴＩ）プロセスを使用することによって、基板６０２上に画定され、パターン化される。このようなプロセスは、アイソレーション材料６０３（例えば、酸化物）をトレンチに充填して、ＳＴＩフィーチャ６０８を形成する。ステップ７０２（図７Ｂ）において、ＰＤ有効エリア６０４（１）がまず開口され、その後、イオン注入によって１つの電気極性にドープされ、それによって、ＰＤ６１０のための底部ドープ層６１１を形成する。その後、エリア６０４（１）は、誘電体材料６０５で再びカバーされる。
ステップ７０３（図７Ｃ）において、ＰＤ有効エリア６０４（１）を誘電体層によってカバーしながら、フロントエンドオブライン（ＦＥＯＬ）トランジスタ構成要素６２０は、トランジスタ有効エリア６０４（２）の上部上に形成される。ステップ７０４（図７Ｄ）において、ＰＤ有効エリア６０４（１）は、再び開口され、感光性材料のシード層６１３（１）は、ＰＤ有効エリア上でヘテロエピタキシャル成長させる。シード層６１３（１）の厚みは、集積されているＦＥＴノードの技術に応じて、５ｎｍ〜５００ｎｍの範囲であり得る。ステップ７０５（図７Ｅ）において、標準的なＭＯＬ誘電体６０７をウェハの上に堆積させて、両方のタイプのデバイスをカバーする。その後、ウェハが平坦化され、ＦＥＴコンタクト金属形成が続きＦＥＴコンタクトビア６３０を形成する。その後、ＢＥＯＬ Ｍ１誘電体層６９３をＭＯＬ層の上に堆積させる。
ステップ７０６（図７Ｆ）において、ＰＤ有効エリア６０４（１）の上部上の誘電体層が開口され、後続の感光性材料のエピタキシャル成長が実行され、第２の感光層６１３（２）を形成する。その後、感光層６１３の上側領域は、イオン注入またはｉｎ−ｓｉｔｕドーピングによって、ドープ基板層と反対の極性にドープされ、上部ドープ層６１４を形成し、それによって、Ｐ−Ｉ−Ｎ光検出器構造６１０を全体的に形成する。次に、上部パッシベーション層６１５を感光性材料６１３上に選択的に堆積させ、その後、ハードマスク層６０９をウェハの上に堆積させる。他の実装において、まずブランケットパッシベーション層を堆積させて、その後リソグラフィ及びドライエッチングプロセスによってパターン化することによって、層６１５を形成することができ、感光性材料６１３より上にのみこのパッシベーション層６１５が残る。さらに別の実装において、層６１４は、パッシベーション層形成後に形成することができる。
ステップ７０７（図７Ｇ）において、ＰＤメサ６０４（１）は、パターン化され、その後、側壁上のパッシベーションスペーサ６１７でカバーされる。ステップ７０８（図７Ｈ）において、ＰＤメサ６０４（１）と誘電体層との間のギャップ（以前のパターニングから生じる）は、別の誘電体堆積６９１によって充填される。その後、ＰＤハードマスク６０９で停止する平坦化プロセスが実行される。ステップ７０９（図７Ｉ）において、ＰＤ底部金属コンタクト６４０が形成され、Ｍ１金属相互接続形成６５０が続く。ステップ７１０において、Ｍ２誘電体層６９３を堆積し、ＰＤ上部金属コンタクト形成６４１及びＭ２金属相互接続形成６６０が続く。設計に応じて、追加のコンタクトビアのために、及び／またはデバイス間の通信のために、相互接続金属形成を使用することができる。いくつかの実装において、ステップ７０６からステップ７０８の部分は、スキップすることができ、ステップ７０９は、上部パッシベーション層形成（ステップ７０６）直後に実行することができる。いくつかの実装において、ＰＤ底部コンタクト形成（ステップ７０９）及び上部コンタクト形成（ステップ７１０）は、同じＢＥＯＬ誘電体層上で実行することができるが、それらの終点が異なるため別々のパターニングプロセスにおいて実行することができる。いくつかの実装において、シリサイド形成は、コンタクト抵抗を改善させるために、ＰＤコンタクト形成（例えば、ステップ７０９及び７１０）中またはＰＤコンタクト形成前のＰＤ製作において導入され、それによって、デバイス性能を改善させることができる。
１つ以上の実装において、感光性材料６１３は、Ｇｅであり得る。基板６０２のための例示的な材料は、ＳｉまたはＳＯＩであり得る。パッシベーション層６１５は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体（例えば、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2））、ＳｉＯ2、またはそれらの任意の組み合わせであり得る。パッシベーション層６１７は、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体（例えば、Ａｌ2Ｏ3、ＨｆＯ2）、ＳｉＯ2、またはそれらの任意の組み合わせであり得る。ＰＤハードマスク層６０９のための材料は、窒化物であり得、層間誘電体６９１のための材料は、ＳｉＯ2であり得る。トレンチアイソレーション誘電体６０３は、ＳｉＯ2であり得、トランジスタ（例えば、トランジスタ６２０）は、シリコン系トランジスタであり得る。光検出器（例えば、ＰＤ６１０）は、光信号が誘電体層６９３を通じて上部から、または基板６０２を通じて底部から入射することができる垂直入射型のものであり得る。
図７Ａ〜７Ｊに関して上に導入される複数の吸収層手法の代替的な説明をここで記載する。この代替的な説明は、さらなる完全性を提供するため、かつこのような手法を実施する際に種々の利益の理解をさらに可能にするためのものである。
複数の吸収層手法のいくつかの実施形態は、基板の上面としてシリコンを有する、同じ半導体基板上で光検出器及びトランジスタを製作するための方法を含む。本方法は、一般に５つのステップを含む。ステップ（１）：トランジスタの少なくとも一部をそのコンタクトビア形成前に形成すること。ステップ（２）：基板の上部上の第１の選択されたエリア上に光検出器の第１の光吸収層を形成すること。ステップ（３）：第１の光吸収層の上部上にアイソレーション層を形成すること。ステップ（４）：アイソレーション層の一部を除去して、第１の光吸収層の第２の選択されたエリアを露出させること。第２の選択されたエリアは、第１の選択されたエリアと少なくとも部分的にオーバーラップしている。及び、ステップ（５）：露出させた第１の光吸収層の上部上に第２の光吸収層を直接形成すること。第２の光吸収層は、２つの層が光検出器のための単一の光吸収領域を形成するように、形成することができる。このため、光検出器は、慣習的な製作プロセス中のステップ高さ及び熱制約によって制限されることなく、より高い量子効率及びより高い帯域幅のためのより厚い複合吸収層によって形成することができる。任意選択的に、ステップ（３）、ステップ（４）、及びステップ（５）を繰り返すことによって、ステップ（５）の後に、追加の光吸収層を形成することができる。
単一の光吸収領域は、第１の選択されたエリアと第２の選択されたエリアとの間に側壁の不整合を有し得る。側壁の不整合は、別々のリソグラフィ及びエッチングステップの意図的または意図的ではない結果であり得る。また、上記の手法の結果として、いくつかの実施形態において、第２の光吸収層の上面は、トランジスタのためのコンタクトビアの上面よりも高い。
１つ以上の実装によれば、第１の光吸収層及び第２の光吸収層は共に、ゲルマニウムを含む。第１のプリベークは、異質の界面をクリーンアップするために、ステップ（２）の前に実行することができる。同様に、第２のプリベークは、同質の界面をクリーンアップするために、ステップ（５）の前に実行することができる。第１のプリベークがいかなるＭＯＬ及びＢＥＯＬプロセスも伴うことなく実行されるので、第２のプリベークよりも第１のプリベーク中により高い温度を使用してもよい。とりわけ、より高いプリベーク温度は、同質に成長させるＧｅ（例えば、Ｇｅ上）よりも異質に成長させるＧｅ（例えば、Ｓｉ上）のために好ましくなり得、これは、製作プロセス中にＳｉ面上で自然に形成されたパッシベーション層は、Ｇｅ面上で自然に形成されたパッシベーション層（例えば、ＧｅＯまたはＧｅＯ2）を除去するよりも高い除去温度を必要とし得るためである。
いくつかの実施形態において、第１の光吸収層は、ゲルマニウムを含み、ゲルマニウムとシリコンとの間の界面をクリーンアップするために、ステップ（２）の前に摂氏７００度超のプリベーク温度が実行される。いくつかの実施形態において、第２の光吸収層は、ゲルマニウムを含み、同質な界面をクリーンアップするために、ステップ（５）の前に摂氏７００度未満のプリベーク温度が実行される。
加えて、あらゆる製作欠陥を第１の選択されたエリアにおいて少なくとも部分的に限定することができるように、第１の選択されたエリアは、第２の選択されたエリアよりも小さくなり得る。欠陥が主要な懸念ではない他の実施形態において、第１の選択されたエリアは、第２の選択されたエリアよりも小さくない。
多くの例において、光検出器有効エリアの上面とトランジスタ有効エリアの上面との間の相対的な高さの差は、ステップ（１）の前に形成される。１つ以上の実施形態は、光検出器及びトランジスタが基板上の少なくとも１つのド−ピング領域を共有することを提供する。さらに、いくつかの例において、光吸収領域（多層から）の複合的な高さは、トランジスタのための第１の金属相互接続層の底面よりも高い。
変形において、ステップ（２）の前に、第１の吸収層の側壁がスペーサによってパッシベートされ得るように、スペーサは、第１の選択されたエリアの側壁上に形成することができる。スペーサは、真性の非晶質シリコン、ドープされた非晶質シリコン、酸化物、窒化物、及び／またはｈｉｇｈ−ｋ誘電体材料であり得、それにより、スペーサの代わりに露出させた第１の選択されたエリア上にのみ主に成長させた層を有するように、ステップ（２）中に選択的なエピタキシャル成長を使用することができる。
追加的にまたは代替的に、ステップ（５）の前に、第２の吸収層の側壁がスペーサによってパッシベートされ得るように、スペーサは、第２の選択されたエリアの側壁上に形成することができる。スペーサはまた、真性の非晶質シリコン、ドープされた非晶質シリコン、酸化物、窒化物、及び／またはｈｉｇｈ−ｋ誘電体材料であり得、それにより、スペーサまたはパッシベーション層の代わりに露出させた第２の選択されたエリア上にのみ主に成長させた層を有するように、ステップ（５）中に選択的なエピタキシャル成長を使用することができる。
いくつかの態様によれば、トランジスタの残りの有効エリアは、ステップ（４）の前に形成され、ステップ（４）の後に形成されることになる光検出器のためのコンタクトビアが残る。例えば、光検出器のためのビアコンタクト形成は、金属相互接続層の形成中に実行することができる。場合によって、光検出器のコンタクトビアは、金属相互接続層からの非耐火性材料（例えば、アルミニウムまたは銅などのＢＥＯＬ金属）から全体が作製される。
充填形状
図８Ａ〜８Ｂは、ＰＤ及びトランジスタのための異なるサイズの充填形状、より具体的には、およそＰＤのサイズの充填形状８１０及びおよそトランジスタのサイズの充填形状８２０を含むモノリシック集積半導体構造の上面図及び断面図である。
特に、ＰＤ及びトランジスタのモノリシック集積により、サイズにおいて大きく異なる２種類のデバイス（例えば、ＰＤのサイズの半分未満であるトランジスタ）が同じウェハ上で製作されることが観察される。さらに、ウェハが製造されるとき、材料成長（例えば、感光性材料エピタキシー）及び材料除去（例えば、ＣＭＰ平坦化または反応性イオンエッチング）を伴う多くの製作プロセスが存在し、その理想的な状況は、ウェハ上で一様な負荷を及ぼさなければならない。しかしながら、実際には、これらのプロセスの結果は、ウェハ上にすでに製作されたパターンの影響を受ける。ＰＤ及びトランジスタのサイズが異なるために、ウェハのいくつかの部分上の負荷は、いくつかの他の部分よりも大きくなり得、それは収率に悪影響を与えることがある。
したがって、本開示の一態様において、光検出器及びトランジスタ有効エリアの他に、レイアウトが、少なくとも２種類の異なる充填形状−光検出器充填形状８１０及びトランジスタ充填形状８２０を含むことができるように、デバイスレイアウトが画定される。図８Ｂで例証するように、充填形状の各タイプは、いかなる他のデバイスにも電気的に接続されていないことを除いて、その対応する有効デバイスと同じプロセスフローをもち、それによって、ダミーデバイスとして作用する。
ウェハ上の２つの異なる充填形状を挿入する主な目的は、両タイプのデバイスに対するウェハ全体の一様なプロセス負荷を促進することである。このため、少なくともいくつかの実施形態によれば、負荷を一様にする目的を実現するために、充填形状の各タイプは、それぞれの有効デバイス同じ高さに実質的に達しなければならない。例えば、例示的な充填形状８１０及び８２０は、図２に関して上述の製作プロセスフローに基づき、それはＰＤ及びトランジスタのための異なるメサ高さを有する。このような例において、トランジスタ充填形状８２０は、他の「実際の」トランジスタと同じ高さである表面（例えば、メサ４０４（２））上に形成されなければならない。同様に、このような例において、光検出器充填形状８１０は、他の「実際の」光検出器と同じ高さである表面（例えば、メサ４０４（１）上に形成されなければならない。実施形態に応じて、形状のサイズ及び密度は、異なり得る。いくつかの例において、光検出器充填形状は、より大きくなり、より密でなくなり得る。
適用可能な光検出器形成方法論
図９Ａ及び９Ｂは、本明細書で導入されるモノリシック集積技法の１つ以上の態様が適用され得る、追加の光検出器（ＰＤ）形成方法論の断面図である。一般に上で導入される例示的なＰＤ形成方法論は、選択的なエピタキシーを伴い、ＰＤ有効エリアパターニング（例えば、リソグラフィ及びドライエッチによって）が続く。それにもかかわらず、本明細書で導入されるモノリシック集積技法は、同様に他のタイプのＰＤ形成方法論に好適であり得る。少なくとも２つの追加のＰＤ形成方法論が適用可能であり、それは図９Ａ及び図９Ｂにそれぞれ示される。
図９Ａにおいて、選択成長エリアは、ＰＤ有効エリアとして直接使用され、その結果、選択的なエピタキシープロセス後に追加のＰＤ有効エリアのパターニングを必要としない。代わりに、ＣＭＰプロセスを実行して、表面を平坦化することができる。その後、感光性材料の上面をカバーするために、パッシベーション層を感光性材料の上部上に堆積させる。この形成方法論の利益のうちの１つは、ＰＤ有効エリアのパターニング及び以下のギャップ充填／平坦化ステップに関連するプロセスの複雑性を低減することである。
別の適用可能なＰＤ形成方法論は、図９Ｂに示される。この形成方法論において、選択成長エリアは、ＰＤ有効エリアとしても直接使用される。図９Ａにおける方法論と図９Ｂにおける方法論との差は、ポストエピタキシーＣＭＰプロセスにある。図９Ｂにおいて、図９ＡのＣＭＰプロセスはスキップされ、感光性材料は、それでもそのファセット側壁を保持する。この方法論の利益は、特に、表面ディッシングがＣＭＰプロセス中に形をなし得る比較的大きいエリアのＰＤ（例えば、１０μｍ超の直径）に対して、このようなＣＭＰプロセスが実行されるとき、図９Ａの方法論に存在し得るＣＭＰディッシング問題を回避することである。このＣＭＰレス形成プロセスのいくつかの例において、選択成長エリアはまた、ＰＤ有効エリアより大きくてもよく、図５Ｌに示されるものと類似のエッチングプロセスを実行して、側面上のファセットを除去することができることに留意されたい。
結論
物理的可能性に反していない限り、（ｉ）上記の方法／ステップは、任意のシーケンスにおいて、かつ／または任意の組み合わせにおいて実行することができ、（ｉｉ）それぞれの実施形態の構成要素は、任意の様式において組み合わせ得ることが想定される。
別の方法として、上述され得る限り、または任意のこのような実施形態が機能及び／もしくは構造において相互排除になる可能性がある限りを除いて、上記の実施形態のいずれか及び全てを互いに組み合わせることができることに留意されたい。
本開示は、特定の例示的実施形態に関して記載しているが、本発明が記載された実施形態に限定されるものではなく、添付の特許請求の範囲の趣旨及び範囲内で修正及び変更を伴って実施することができることが認識される。例えば、２つのコンタクトビアが、本開示における１つ以上の構造のドープエリアごとに示されているが、ドープエリアが光吸収領域から光生成キャリアを抽出するために、単一の連続するコンタクトビアまたはリング／拍車形状のビアを形成することができる。したがって、明細書及び図面は、制限的な意味ではなく例証的な意味とみなされるべきである。
ある特定の実施形態の例
したがって、要約すると、本明細書で導入される開示技法のいくつかの例示的な実装は、以下の番号付けられた付記において列挙したとおりである。
（Ａ）ＳＴＩ形成中のメサ高さ調整手法について、
１．同じ半導体基板上で光検出器及びトランジスタを製作する方法であって、
半導体基板上で、トランジスタのための１つのメサ及び光検出器のための１つのメサである２つのメサを有する構造を形成することであって、２つのメサの間のメサ溝が、アイソレーショントレンチを形成し、２つのメサが、同じ高さである、形成することと、
光検出器のためのメサとトランジスタのためのメサとの間の相対的な高さを調整することと、
トランジスタ及び光検出器をそれぞれのメサ上に形成することと、を含む、方法。
２．相対的な高さの該調整が、
光検出器のためのメサの上面が、トランジスタのためのメサの上面よりも低いが、アイソレーショントレンチの底面よりも高くなるまで、光検出器のためのメサの高さを低減することを含む、付記１に記載の方法。
３．光検出器のためのメサの高さの該低減が、
エッチングに対する保護のためにトランジスタのためのメサの上に保護層を堆積させることと、
光検出器のためのメサの高さを低減するために、半導体基板をエッチングして、光検出器のためのメサ内の基板材料を除去することと、を含む、付記２に記載の方法。
４．相対的な高さの該調整が、
エピタキシャル成長によってトランジスタのためのメサの高さを増大させることを含む、付記１に記載の方法。
５．２つのメサを有する構造の該形成が、
２つのメサを画定するパターンによって、半導体基板の上に停止層を堆積させることと、
半導体基板をエッチングして、２つのメサを有する構造を創出することと、を含む、付記１に記載の方法。
６．メサ溝内にアイソレーション酸化物を堆積させて、アイソレーショントレンチを形成することをさらに含む、付記１に記載の方法。
７．アイソレーション誘電体材料が、酸化ケイ素もしくは窒化ケイ素、またはそれらの組み合わせを含む、付記６に記載の方法。
８．半導体基板上で、後続のエピタキシャル成長または後続の材料除去プロセス中に、ウェハ全体のプロセス負荷を一様にするための好適な場所で少なくとも２つのサイズのダミー充填形状を形成することをさらに含み、ダミー充填形状の一方のサイズが、トランジスタ専用であり、ダミー充填形状のもう一方のサイズが、光検出器専用である、付記１に記載の方法。
９．後続の材料除去プロセスが、化学的機械的研磨プロセスまたは反応性イオンエッチングプロセスのうちの少なくとも１つを含む、付記８に記載の方法。
１０．光検出器が、シリコン系ゲルマニウム光検出器であり、トランジスタが、シリコン系金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、付記１に記載の方法。
１１．光検出器が、垂直入射型である、付記１に記載の方法。
１２．デバイスであって、
第１の表面、第２の表面、及び第３の表面を含む半導体基板と、
第１の表面よりも高い第２の表面上に形成された半導体トランジスタと、
第１の表面よりも高いが第２の表面よりも低い第３の表面上に形成された半導体光検出器と、を備え、第２及び第３の表面の両方よりも低い第１の表面が、半導体光検出器と半導体トランジスタとの間にアイソレーショントレンチを形成する、デバイス。
１３．得られる半導体光検出器の高さが、半導体トランジスタのための金属相互接続部の最下層の底面よりも低い、付記１２に記載のデバイス。
１４．半導体光検出器が、該半導体基板上の半導体トランジスタと異なる水平な場所で形成される、付記１２に記載のデバイス。
１５．半導体光検出器及び半導体トランジスタが、トランジスタのための１つのメサ及び光検出器のための１つのメサである２つの別々のメサ上に形成され、２つのメサの間のメサ溝が、アイソレーショントレンチを形成する、付記１２に記載のデバイス。
１６．アイソレーショントレンチが、酸化物系誘電体材料または窒化物系誘電体材料のうちの少なくとも１つ以上によって充填される、付記１５に記載のデバイス。
１７．光検出器が、高濃度ドープｐ型半導体領域、高濃度ドープｎ型半導体領域、及び該ｐ型半導体領域と該ｎ型半導体領域との間に配置される真性の感光性半導体領域を有する、Ｐ−Ｉ−Ｎ構造を含む、付記１２に記載のデバイス。
１８．Ｐ−Ｉ−Ｎ構造の少なくとも一部において使用される半導体材料が、半導体基板材料とは異なる、付記１７に記載のデバイス。
１９．真性の感光性半導体領域が、第１の誘電率を有する基板半導体材料及び第２の誘電率を有する感光性材料を含む、半導体材料の積層体であって、第２の誘電率が、第１の誘電率よりも高い、半導体材料の積層体を備える、付記１７に記載のデバイス。
２０．複合された真性の感光性半導体領域における基板半導体材料と他の半導体材料との間の厚み比が、１対５を超える、付記１９に記載のデバイス。
２１．第２の表面と同じ高さである表面上に形成される、およそトランジスタのサイズである、選択された数のダミー充填形状をさらに備える、付記１２に記載のデバイス。
２２．第３の表面と同じ高さである表面上に形成される、およそ光検出器のサイズの、選択された数のダミー充填形状をさらに備える、付記１２に記載のデバイス。
２３．光検出器が、シリコン系ゲルマニウム光検出器であり、トランジスタが、シリコン系金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、付記１２に記載のデバイス。
２４．光検出器が、光検出器の光吸収領域の厚みを低減するためのミラー構造を含む、付記１２に記載のデバイス。
（Ｂ）第１の手法によるトランジスタについて、
１．同じ半導体基板上で光検出器及びトランジスタを製作する方法であって、
（１）フロントエンドオブライン（ＦＥＯＬ）製作ステージ中に、半導体基板上にトランジスタを形成することと、
（２）ミドルオブライン（ＭＯＬ）製作ステージ中、かつ光検出器が半導体基板上に形成される前に、耐火性材料を使用することによって、トランジスタのためのコンタクトプラグを形成することと、
（３）半導体基板上に光検出器を形成することと、
（４）バックエンドオブライン（ＢＥＯＬ）製作ステージ中にのみ、光検出器のためのコンタクトプラグを形成することと、を含む、方法。
２．光検出器のための該コンタクトプラグが、非耐火性材料を使用することによって形成される、付記１に記載の方法。
３．該ＢＥＯＬ製作ステージ中に、トランジスタのための該コンタクトプラグ上に追加のコンタクトプラグを形成することをさらに含み、トランジスタのための追加のコンタクトプラグが、（ａ）形成されたトランジスタのための該コンタクトプラグに電気的に接続され、（ｂ）光検出器のためのコンタクトプラグと同じ高さに達する、付記１に記載の方法。
４．追加のコンタクトプラグの一部が、デバイス間信号転送をトランジスタに提供する相互接続部として構成される、付記３に記載の方法。
５．光検出器のためのコンタクトプラグの該形成が、
ＢＥＯＬ製作ステージ中の第１のステップにおいて、第１の金属材料を使用することによって、光検出器のための第１のセットのコンタクトプラグを形成することと、
ＢＥＯＬ製作ステージ中の後続のステップにおいて、第２の金属材料を使用することによって、光検出器のための第２のセットのコンタクトプラグを形成することと、を含み、
第１及び第２のセットのコンタクトプラグが、光検出器の異なるドープ領域に関する、付記１に記載の方法。
６．トランジスタの該形成前に、トランジスタのためのメサ及び光検出器のためのメサを有する構造を形成することと、
光検出器のためのメサの上面が、トランジスタのためのメサの上面よりも低くなるまで、光検出器のためのメサとトランジスタのためのメサとの間の相対的な高さを調整することと、をさらに含む、付記１に記載の方法。
７．トランジスタのための該コンタクトプラグが、形成されたトランジスタに直接接触する第１の金属であり、トランジスタのための該コンタクトプラグが、ピラーまたはバーの配列において形成される、付記１に記載の方法。
８．該ＭＯＬステージが、トランジスタをカバーする第１の誘電体層である誘電体層を堆積させることをさらに含む、付記１に記載の方法。
９．トランジスタのための該コンタクトプラグが、トランジスタのための第１の相互接続層の底面よりも全体的に下になるように形成され、トランジスタのゲートエリア、トランジスタのソースエリア、またはトランジスタのドレインエリアのうちの少なくとも１つと電気的に結合されるように位置付けられる、付記１に記載の方法。
１０．光検出器のための該コンタクトプラグの第１の群が、光検出器のための第１の相互接続層の底面よりも全体的に下になるように形成されて、光検出器の第１のドープ領域と電気的に結合されるように位置付けられる、付記９に記載の方法。
１１．光検出器のための該コンタクトプラグの第２の群が、トランジスタのための第１の相互接続層の底面よりも少なくとも部分的に上になるように形成されて、光検出器の第２のドープ領域と電気的に結合されるように位置付けられ、第２のドープ領域が、第１のドープ領域と異なる極性を有する、付記１０に記載の方法。
１２．該ＢＥＯＬステージが、ＭＯＬステージ中に形成された層より上に多くの相互接続層を順次形成することをさらに含む、付記１に記載の方法。
１３．光検出器のためのコンタクトプラグの該形成が、
ＢＥＯＬステージ中に異なるＢＥＯＬ金属を使用することによって、光検出器のＰ及びＮ領域のためのコンタクトプラグを形成することを含む、付記１に記載の方法。
１４．トランジスタのための該コンタクトプラグを形成するために使用される材料が、タングステン、チタン、または窒化チタンのうちの少なくとも１つを含む、付記１に記載の方法。
１５．光検出器のための該コンタクトプラグを形成するために使用される材料が、銅またはアルミニウムのうちの少なくとも１つを含む相互接続金属を含む、付記１に記載の方法。
１６．半導体デバイスであって、
半導体基板と、
該半導体基板上に形成されたトランジスタと、
該半導体基板上に形成された光検出器と、
トランジスタのためのコンタクトプラグであって、トランジスタのための該コンタクトプラグが、別々の半導体材料形成プロセスから形成される少なくとも２つの部分を有し、トランジスタのための該コンタクトプラグの側壁が、該別々の半導体材料形成プロセスの現れである、物理的な不整合を含む、トランジスタのためのコンタクトプラグと、
単一の半導体材料形成プロセスから形成される、光検出器のためのコンタクトプラグと、を備える、半導体デバイス。
１７．光検出器のための該コンタクトプラグの上面が、トランジスタのための該コンタクトプラグの側壁上の物理的な不整合よりも高い、付記１６に記載のデバイス。
１８．トランジスタのためのコンタクトプラグが、ミドルオブライン（ＭＯＬ）製作ステージ中に形成された耐火性材料を含む、付記１６に記載のデバイス
１９．光検出器のためのコンタクトプラグが、ミドルオブラインＭＯＬ製作ステージからの耐火性材料のいずれも使用せずに、バックエンドオブライン（ＢＥＯＬ）製作ステージ中に形成された金属相互接続層からの非耐火性材料から全体が作製される、付記１６に記載のデバイス。
２０．トランジスタ及び光検出器が、該半導体基板上で異なる高さで形成される、付記１６に記載のデバイス。
２１．半導体基板から測定するとき、トランジスタが形成される第２の表面よりも半導体基板に近い第１の表面上で、光検出器が形成される、付記１６に記載のデバイス。
２２．トランジスタのための該コンタクトプラグのうちの少なくとも２つの部分のより低い部分が、トランジスタのための第１の相互接続層の底面より全体的に下になるように形成され、トランジスタのゲートエリア、トランジスタのソースエリア、またはトランジスタのドレインエリアのうちの少なくとも１つと電気的に結合され、かつ直接物理的に接触するように位置付けられる、付記１６に記載のデバイス。
２３．光検出器のための該コンタクトプラグの第１の群が、光検出器のための第１の相互接続層の底面より全体的に下になるように形成されて、光検出器の第１のドープ領域と電気的に結合され、かつ直接物理的に接触するように位置付けられる、付記２２に記載のデバイス。
２４．光検出器のための該コンタクトプラグの第２の群が、トランジスタのための第１の相互接続層の底面よりも少なくとも部分的に上になるように形成されて、光検出器の第２のドープ領域と電気的に結合され、かつ直接物理的に接触するように位置付けられ、第２のドープ領域が、第１のドープ領域と異なる極性を有する、付記２３に記載のデバイス。
２５．光検出器のＰ及びＮ領域のための該コンタクトプラグが、異なるＢＥＯＬ金属レベルと異なる材料のものである、付記１６に記載のデバイス。
２６．トランジスタのための該コンタクトプラグが、タングステン、チタン、または窒化チタンのうちの少なくとも１つを含む材料から作製される、付記１６に記載のデバイス。
２７．光検出器のための該コンタクトプラグが、銅またはアルミニウムのうちの少なくとも１つを含む相互接続金属を含む、材料から作製される、付記１６に記載のデバイス。
２８．光検出器が、高濃度ドープｐ型半導体領域、高濃度ドープｎ型半導体領域、及びｐ型半導体領域とｎ型半導体領域との間に配置される真性の感光性半導体領域を有する、Ｐ−Ｉ−Ｎ構造を含み、
真性の感光性半導体領域が、第１の誘電率を有する基板半導体材料及び第２の誘電率を有する感光性材料を含む、半導体材料の積層体を備え、第２の誘電率が、第１の誘電率よりも高い、付記１６に記載のデバイス。
２９．複合された真性の感光性半導体領域における基板半導体材料と他の半導体材料との間の厚み比が、１対５を超える、付記２８に記載のデバイス。
３０．トランジスタと同じ高さで形成される、およそトランジスタのサイズの、選択された数のダミー充填形状と、
光検出器と同じ高さで形成される、およそ光検出器のサイズの、選択された数のダミー充填形状と、をさらに備える、付記１６に記載のデバイス。
３１．光検出器の光吸収材料の上面が、トランジスタのための金属相互接続部の最下層の底面よりも高い、付記１６に記載のデバイス。
３２．光検出器が、実質的に同じ材料を成長させる２つ以上の別々の材料形成プロセスから生じる、側壁の不整合を有する物理的構造を備える光吸収領域を含む、付記１６に記載のデバイス。
３３．光検出器が、光検出器の光吸収領域の厚みを低減するためのミラー構造を含む、付記１６に記載のデバイス。
３４．半導体デバイスであって、
半導体基板と、
該半導体基板上に形成されたトランジスタと、
該半導体基板上に形成された光検出器と、
光検出器のためのコンタクトプラグと、を備え、
光検出器のための該コンタクトプラグの少なくとも一部が、トランジスタのための第１の相互接続層と同じ水平レベルである、半導体デバイス。
（Ｃ）複数の吸収層手法について、
１．同じ半導体基板上に光検出器及びトランジスタを製作する方法であって、
（１）半導体基板上で、光検出器が形成されることになるエリアの上に光検出器の光吸収材料の第１層をエピタキシャル成長させることと、
（２）光吸収材料の第１の層の該成長後に、トランジスタのための金属コンタクトプラグの少なくとも１つの層を形成することと、
（３）金属コンタクトプラグの少なくとも１つの層の該形成後に、光検出器の光吸収材料の第２層を形成することとであって、光吸収材料の第２の層が、光吸収材料の第１の層の上に形成され、その結果、光吸収材料の２つの層が、実質的に同じ材料を有して、光検出器のための単一の光吸収領域を形成することと、を含む方法。
２．光吸収材料の第１の層のエピタキシャル成長が、光検出器の光吸収材料が異質の表面上でエピタキシャル成長するのに好適な温度で実行される、付記１に記載の方法。
３．光吸収材料の第２の層の形成が、光検出器の光吸収材料が同質の表面上でエピタキシャル成長するのに好適な温度で実行される、付記１に記載の方法。
４．光吸収材料の第２の層の形成が、光吸収材料の第１の層のエピタキシャル成長よりも低い温度で実行される、付記１に記載の方法。
５．光吸収材料の第２の層の形成が、トランジスタのための形成された金属コンタクトプラグの許容度温度よりも低い温度で実行される、付記１に記載の方法。
６．光吸収材料の第１の層のエピタキシャル成長が、トランジスタのための形成された金属コンタクトプラグの許容度温度よりも高い温度で実行される、付記１に記載の方法。
７．光吸収材料の第１の層のエピタキシャル成長が、
トランジスタのための形成された金属コンタクトプラグの許容度温度よりも高い温度で表面洗浄プロセスを実行することを含む、付記１に記載の方法。
８．光吸収材料の第２の層の上面が、トランジスタのための金属相互接続部の最下層の底面よりも高い、付記１に記載の方法。
９．光吸収材料の第２の層の形成が、
先行するプロセスから光検出器の上に堆積された材料を除去して、光吸収材料の第１の層を露出させることを含む、付記１に記載の方法。
１０．光吸収材料の第２の層の形成が、単一の光吸収領域の高さが、
トランジスタのための金属コンタクトプラグのうちの少なくとも１つの層より少なくとも高くなるまで、光吸収材料の第１の層の上に光吸収材料の第２の層をエピタキシャル成長させることをさらに含む、付記９に記載の方法。
１１．光吸収材料の第１の層及び第２の層が、別々のリソグラフィプロセスを使用することによって形成される、付記１に記載の方法。
１２．別々のリソグラフィプロセスが、単一の光吸収領域を構成する構造上に側壁の不整合を残す、付記１１に記載の方法
１３．開口がない光吸収材料の第２の層の形成前に、デバイス暗電流を低減するために、開口の側壁にパッシベーションスペーサを形成して、光吸収材料の第２の層をパッシベートすることをさらに含む、付記１に記載の方法。
１４．光吸収材料の第１または第２の層上で、基板材料を有するパッシベーション層を成長させることと、
パッシベーション層を指向性エッチングして、光吸収材料の第１または第２の層上にパッシベーションスペーサを形成することと、をさらに含む、付記１に記載の方法。
１５．デバイスであって、
半導体基板と、
半導体基板上に形成された半導体トランジスタと、
半導体基板上に形成された半導体光検出器と、を備え、
半導体光検出器の光吸収材料の上面が、半導体トランジスタのための金属相互接続部の最下層の底面よりも高い、デバイス。
１６．光吸収材料上の第１または第２の層上にパッシベーションスペーサをさらに備える、付記１５に記載のデバイス。
１７．半導体光検出器の側壁上にパッシベーションスペーサをさらに備え、パッシベーションスペーサが、デバイス暗電流を低減する、付記１５に記載のデバイス。
１８．ミドルオブライン（ＭＯＬ）製作ステージ中に形成された耐火性材料から作製される、トランジスタのためのコンタクトプラグと、
ＭＯＬ製作ステージからの耐火性材料のいずれも使用せずに、バックエンドオブライン（ＢＥＯＬ）製作ステージ中に形成された金属相互接続層からの非耐火性材料から全体が作製される、光検出器のためのコンタクトプラグと、をさらに備える、付記１５に記載のデバイス。
１９．Ｔ光検出器が、高濃度ドープｐ型半導体領域、高濃度ドープｎ型半導体領域、及びｐ型半導体領域とｎ型半導体領域との間に配置される真性の感光性半導体領域を有する、Ｐ−Ｉ−Ｎ構造を含み、
真性の感光性半導体領域が、第１の誘電率を有する基板半導体材料及び第２の誘電率を有する感光性材料を含む、半導体材料の積層体を備え、第２の誘電率が、第１の誘電率よりも高い、付記１５に記載のデバイス。
２０．複合された真性の感光性半導体領域における基板半導体材料と他の半導体材料との間の厚み比が、１対５を超える、付記１９に記載のデバイス。
２１．トランジスタと同じ高さで形成される、およそトランジスタのサイズの、選択された数のダミー充填形状と、
光検出器と同じ高さで形成される、およそ光検出器のサイズの、選択された数のダミー充填形状と、をさらに備える、付記１５に記載のデバイス。
２２．光検出器が、光吸収領域の厚みを低減するためのミラー構造を含む、付記１５に記載のデバイス。
２３．デバイスであって、
半導体基板と、
半導体基板上に形成された半導体トランジスタと、
半導体基板上に形成された半導体光検出器と、を備え、
半導体光検出器が、実質的に同じ材料を成長させる２つ以上の別々の材料形成プロセスの現れである、側壁の不整合を有する物理的構造を備える光吸収領域を含む、デバイス。
２４．トランジスタまたは光検出器のための金属コンタクトプラグの少なくとも１つのセットが、２つ以上の別々の材料形成プロセス間で形成される、付記２３に記載のデバイス。
２５．２つ以上の別々の材料形成プロセスのうちの少なくとも１つが、ミドルオブライン（ＭＯＬ）製作ステージ中またはミドルオブライン（ＭＯＬ）製作ステージ後に実行される、付記２４に記載のデバイス。
２６．該実質的に同じ材料が、半導体光検出器の光吸収領域のための光吸収材料である、付記２３に記載のデバイス。
２７．該実質的に同じ材料が、ゲルマニウムを含む、付記２３に記載のデバイス。
２８．デバイス暗電流を低減するために、吸収領域上のパッシベーションスペーサをさらに備え、パッシベーションスペーサ材料が、非晶質Ｓｉ、多結晶Ｓｉ、窒化物、ｈｉｇｈ−ｋ誘電体、二酸化ケイ素（ＳｉＯ2）、またはそれらの任意の組み合わせを含む、付記２３に記載のデバイス。
２９．ミドルオブライン（ＭＯＬ）製作ステージ中に形成された耐火性材料から作製される、トランジスタのためのコンタクトプラグと、
ＭＯＬ製作ステージからの耐火性材料のいずれも使用せずに、バックエンドオブライン（ＢＥＯＬ）製作ステージ中に形成された金属相互接続層からの非耐火性材料から全体が作製される、光検出器のためのコンタクトプラグと、をさらに備える、付記２３に記載のデバイス。
３０．光検出器が、高濃度ドープｐ型半導体領域、高濃度ドープｎ型半導体領域、及びｐ型半導体領域とｎ型半導体領域との間に配置される真性の感光性半導体領域を有する、Ｐ−Ｉ−Ｎ構造を含み、
真性の感光性半導体領域が、第１の誘電率を有する基板半導体材料及び第２の誘電率を有する感光性材料を含む、半導体材料の積層体を備え、第２の誘電率が、第１の誘電率よりも高い、付記２３に記載のデバイス。
３１．複合された真性の感光性半導体領域における基板半導体材料と他の半導体材料との間の厚み比が、１対５を超える、請求項３０に記載のデバイス。
３２．トランジスタと同じ高さで形成される、およそトランジスタのサイズの、選択された数のダミー充填形状と、
光検出器と同じ高さで形成される、およそ光検出器のサイズの、選択された数のダミー充填形状と、をさらに備える、付記２３に記載のデバイス。
３３．光検出器が、光吸収領域の厚みを低減するためのミラー構造を含む、付記２３に記載のデバイス。

Claims (14)

  1. 同じ半導体基板上で光検出器及びトランジスタを製作する方法であって、
    （１）フロントエンドオブライン（ＦＥＯＬ）製作ステージ中に、半導体基板上に前記トランジスタを形成することと、
    （２）ミドルオブライン（ＭＯＬ）製作ステージ中、かつ前記光検出器が前記半導体基板上に形成される前に、耐火性材料を使用することによって、前記トランジスタのためのコンタクトプラグを形成することと、
    （３）前記半導体基板上に前記光検出器を形成することと、
    （４）バックエンドオブライン（ＢＥＯＬ）製作ステージ中にのみ、前記光検出器のためのコンタクトプラグを形成することと、を含み、
    前記トランジスタの前記形成前に、前記トランジスタのためのメサ及び前記光検出器のためのメサを有する構造を形成することと、
    前記光検出器のための前記メサの上面が、前記トランジスタのための前記メサの上面よりも低くなるまで、前記光検出器のための前記メサと前記トランジスタのための前記メサとの間の相対的な高さを調整することと、をさらに含む、方法。
  2. 前記光検出器のための前記コンタクトプラグが、非耐火性材料を使用することによって形成される、請求項１に記載の方法。
  3. 前記ＢＥＯＬ製作ステージ中に、前記トランジスタのための前記コンタクトプラグ上に追加のコンタクトプラグを形成することをさらに含み、前記トランジスタのための前記追加のコンタクトプラグが、（ａ）形成された前記トランジスタのための前記コンタクトプラグに電気的に接続され、（ｂ）前記光検出器のための前記コンタクトプラグと同じ高さに達する、請求項１に記載の方法。
  4. 前記追加のコンタクトプラグの一部が、デバイス間信号転送を前記トランジスタに提供する相互接続部として構成される、請求項３に記載の方法。
  5. 前記光検出器のためのコンタクトプラグの前記形成が、
    前記ＢＥＯＬ製作ステージ中の第１のステップにおいて、第１の金属材料を使用することによって、前記光検出器のための第１のセットのコンタクトプラグを形成することと、
    前記ＢＥＯＬ製作ステージ中の後続のステップにおいて、第２の金属材料を使用することによって、前記光検出器のための第２のセットのコンタクトプラグを形成することと、を含み、
    前記第１及び第２のセットのコンタクトプラグが、前記光検出器の異なるドープ領域に関する、請求項１に記載の方法。
  6. 前記トランジスタのための前記コンタクトプラグが、形成された前記トランジスタに直接接触する第１の金属であり、前記トランジスタのための前記コンタクトプラグが、ピラーまたはバーの配列において形成される、請求項１に記載の方法。
  7. 前記ＭＯＬステージが、前記トランジスタをカバーする第１の誘電体層である誘電体層を堆積させることをさらに含む、請求項１に記載の方法。
  8. 前記トランジスタのための前記コンタクトプラグが、前記トランジスタのための第１の相互接続層の底面よりも全体的に下になるように形成され、前記トランジスタのゲートエリア、前記トランジスタのソースエリア、または前記トランジスタのドレインエリアのうちの少なくとも１つと電気的に結合されるように位置付けられる、請求項１に記載の方法。
  9. 前記光検出器のための前記コンタクトプラグの第１の群が、前記光検出器のための第１の相互接続層の底面よりも全体的に下になるように形成され、前記光検出器の第１のドープ領域と電気的に結合されるように位置付けられる、請求項８に記載の方法。
  10. 前記光検出器のための前記コンタクトプラグの第２の群が、前記トランジスタのための前記第１の相互接続層の前記底面よりも少なくとも部分的に上になるように形成され、前記光検出器の第２のドープ領域と電気的に結合されるように位置付けられ、前記第２のドープ領域が、前記第１のドープ領域と異なる極性を有する、請求項９に記載の方法。
  11. 前記ＢＥＯＬステージが、前記ＭＯＬステージ中に形成された層より上に多くの相互接続層を順次形成することをさらに含む、請求項１に記載の方法。
  12. 前記光検出器のためのコンタクトプラグの前記形成が、
    前記ＢＥＯＬステージ中に異なるＢＥＯＬ金属を使用することによって、前記光検出器のＰ及びＮ領域のためのコンタクトプラグを形成することを含む、請求項１に記載の方法。
  13. 前記トランジスタのための前記コンタクトプラグを形成するために使用される材料が、タングステン、チタン、または窒化チタンのうちの少なくとも１つを含む、請求項１に記載の方法。
  14. 前記光検出器のための前記コンタクトプラグを形成するために使用される材料が、銅またはアルミニウムのうちの少なくとも１つを含む相互接続金属を含む、請求項１に記載の方法。
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