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JP6328909B2 - 半導体集積回路装置 - Google Patents
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JP6328909B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に関し、例えば、半導体基板に形成された半導体素子を備える半導体集積回路装置に好適に利用できるものである。
ＬＳＩ（Large Scale Integrated circuit）などの半導体集積回路装置に含まれる半導体素子の微細化に伴って、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の電界効果トランジスタの閾値電圧など、半導体素子の特性のばらつきが増大している。このような半導体素子の特性のばらつきを補償するための技術として、半導体基板に基板バイアスを印加する技術がある。ＭＩＳＦＥＴが形成された半導体基板に基板バイアスを印加することで、ＭＩＳＦＥＴの閾値電圧を制御し、閾値電圧のばらつきを補償することができる。
特開２００１−１５６２６１号公報（特許文献１）には、ＭＩＳＦＥＴで構成される主回路に対して、速度モニタ回路および基板バイアス制御回路が備えられ、動作速度に対応して設定された速度信号と、動作速度に対応した速度検出信号とが一致するように、基板バイアスを生成する技術が開示されている。
特開平８−２７４６２０号公報（特許文献２）には、基板バイアス依存型の発振回路の基板バイアスを、主回路の基板バイアスと共通化し、主回路を構成するＭＩＳＦＥＴの閾値電圧を動作モードに応じて制御する技術が開示されている。
特開２００９−４４２２０号公報（特許文献３）には、ＭＩＳＦＥＴのバックゲートに基板バイアスを印加することで、閾値電圧を制御し、ＭＩＳＦＥＴの閾値電圧のばらつきを補償する技術が開示されている。
特開２００９−６４８６０号公報（特許文献４）には、ＳＯＩ（Silicon On Insulator）基板の主面にＭＩＳＦＥＴが形成され、ＭＩＳＦＥＴ下の支持基板に基板バイアスが印加されることで、閾値電圧を制御する技術が開示されている。
特開２００１−１５６２６１号公報 特開平８−２７４６２０号公報 特開２００９−４４２２０号公報 特開２００９−６４８６０号公報
ＭＩＳＦＥＴの閾値電圧のばらつきを補償する方法として、半導体集積回路装置内に形成されたレプリカ回路の遅延時間が目標時間になるように、レプリカ回路に印加する基板バイアスの電圧値を決定し、この電圧値に設定された基板バイアスを主回路に印加して閾値電圧を制御する方法が考えられる。しかしながら、半導体集積回路装置内にレプリカ回路を形成することは、レプリカ回路を形成する面積の分だけ、半導体集積回路装置の面積が増加することになるため、半導体集積回路装置を小型化する観点からは、欠点となる。
一方、閾値電圧のばらつきを補償する方法として、半導体集積回路装置内に、例えばリングオシレータ回路などの遅延回路を形成し、形成された遅延回路の遅延時間が目標時間になるように、遅延回路に印加する基板バイアスの電圧値を決定し、この電圧値に設定された基板バイアスを主回路に印加して閾値電圧を制御する方法が考えられる。
しかしながら、遅延回路が、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）インバータ回路を複数備えたリングオシレータ回路など、単純な回路を備えた遅延回路である場合には、遅延回路の遅延時間が目標時間になるように決定された電圧値に設定された基板バイアスを主回路に印加したとしても、主回路の遅延時間は目標時間にはならない。そのため、遅延回路の遅延時間が目標時間になるように決定された基板バイアスの電圧値を印加することで、主回路の遅延時間が目標時間になるように制御することは困難である。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができず、半導体集積回路装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体集積回路装置は、速度モニタ回路に加え、電流モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された回路を有する。他方のチャネル型のＭＩＳＦＥＴを含む速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。次に、当該電圧値に設定された基板バイアスを電流モニタ回路に含まれる当該他方のチャネル型のＭＩＳＦＥＴに印加し、電流モニタ回路に含まれる当該一方のチャネル型のＭＩＳＦＥＴに基板バイアスを印加する。そして、このように基板バイアスが印加された状態で、それぞれのチャネル型のＭＩＳＦＥＴを流れる電流に基づいて、当該一方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。
また、他の実施の形態によれば、半導体集積回路装置は、速度モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続されたインバータ回路を備えた回路を有する。また、この半導体集積回路装置は、速度モニタ回路として、主回路と同様に、他方のチャネル型のＭＩＳＦＥＴを含むインバータ回路を備えた回路を有する。当該他方のチャネル型のＭＩＳＦＥＴを含む速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。また、当該一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該一方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。
また、他の実施の形態によれば、半導体集積回路装置は、ＳＯＩ基板の支持基板の表面側に形成され、支持基板の表面内で、第１方向にそれぞれ延在し、かつ、第１方向と交差する第２方向に配列された４つの半導体領域を有する。４つの半導体領域として、ｐ型の第１半導体領域、ｎ型の第２半導体領域、ｐ型の第３半導体領域およびｎ型の第４半導体領域が、この順に配列されている。第１半導体領域、第２半導体領域、第３半導体領域および第４半導体領域の各々の上には、ＢＯＸ層を介してＳＯＩ層が形成されている。第２半導体領域上のＳＯＩ層には、ｐチャネル型のＭＩＳＦＥＴが形成され、第１半導体領域上または第３半導体領域上のＳＯＩ層には、ｎチャネル型のＭＩＳＦＥＴが形成されている。
さらに、他の実施の形態によれば、半導体集積回路装置は、第１速度モニタ回路および電流モニタ回路に加え、第２速度モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された回路を有する。他方のチャネル型のＭＩＳＦＥＴに第１基板バイアスが印加された状態で電流モニタ回路に流れる電流に基づいて、第１基板バイアスを仮決定する。当該一方のチャネル型のＭＩＳＦＥＴに第２基板バイアスが印加された状態で電流モニタ回路に流れる電流に基づいて、第２基板バイアスを仮決定する。仮決定された第１基板バイアスが当該他方のチャネル型のＭＩＳＦＥＴに印加され、仮決定された第２基板バイアスが当該一方のチャネル型のＭＩＳＦＥＴに印加された状態における第１速度モニタ回路の第１遅延時間に基づいて、第１基板バイアスおよび第２基板バイアスを決定する。また、決定された第１基板バイアスが当該他方のチャネル型のＭＩＳＦＥＴに印加され、決定された第２基板バイアスが当該一方のチャネル型の２つのＭＩＳＦＥＴのうち１番目のＭＩＳＦＥＴに印加された状態における第２速度モニタ回路の第２遅延時間を取得する。そして、取得された第２遅延時間に基づいて、当該一方のチャネル型の２つのＭＩＳＦＥＴのうち２番目のＭＩＳＦＥＴに印加される第３基板バイアスの電圧値を決定する。
一実施の形態によれば、半導体集積回路装置の性能を向上させることができる。
実施の形態１の半導体集積回路装置の構成を示すブロック図である。 実施の形態１の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における主回路の一例としてのＮＯＲ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 実施の形態１の半導体集積回路装置における速度モニタ回路の一部の構成を示す回路図である。 図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。 図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 実施の形態１の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 遅延時間が目標時間に等しくなるように基板バイアスの電圧値が決定されることを説明するための図である。 実施の形態１の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 遅延時間が目標時間に等しくなるように基板バイアスの電圧値が決定されることを説明するための図である。 実施の形態１の変形例の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 基板バイアスの電圧値と、電流モニタ回路を流れる電流との関係を模式的に示すグラフである。 互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数と、基板バイアスの電圧値との関係を模式的に示すグラフである。 実施の形態２の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。 実施の形態２の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態２の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 実施の形態２の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。 速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。 速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 実施の形態３の半導体集積回路装置の構成を示すブロック図である。 実施の形態３の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態３の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態３の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態３の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態３の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 実施の形態５の半導体集積回路装置の構成を示すブロック図である。 実施の形態５の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。 実施の形態５の半導体集積回路装置における主回路の一例としてのＮＯＲ回路の構成を示す回路図である。 実施の形態５の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態５の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態５の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。 実施の形態５におけるＳＯＩ基板の構成を模式的に示す平面図である。 実施の形態５におけるＳＯＩ基板の構成を模式的に示す平面図である。 実施の形態５におけるＳＯＩ基板の構成を模式的に示す断面図である。 実施の形態５におけるＳＯＩ基板の構成を模式的に示す断面図である。 図３６に示すＮＡＮＤ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。 図３６に示すＮＡＮＤ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図３６に示すＮＡＮＤ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図３７に示すＮＯＲ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。 図３７に示すＮＯＲ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図３７に示すＮＯＲ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 インバータ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。 図３８に示すインバータ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 図３８に示すインバータ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。 実施の形態５の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 実施の形態５の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 実施の形態５の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。 比較例におけるＳＯＩ基板の構成を模式的に示す平面図である。 比較例におけるＳＯＩ基板の構成を模式的に示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体集積回路装置の構成＞
初めに、本実施の形態１の半導体集積回路装置の構成について説明する。
図１は、実施の形態１の半導体集積回路装置の構成を示すブロック図である。図２は、実施の形態１の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。図３は、実施の形態１の半導体集積回路装置における主回路の一例としてのＮＯＲ回路の構成を示す回路図である。なお、図１では、基板バイアスＶｂｐおよび基板バイアスＶｂｎを基板バイアスＶｂと表示し、電流Ｉｄｓｐおよび電流Ｉｄｓｎを電流Ｉｄｓと表示している（後述する図２７においても同様）。
図１に示すように、本実施の形態１の半導体集積回路装置は、主回路ＭＣ１と、基板バイアス制御回路ＣＣ１とを有する。主回路ＭＣ１および基板バイアス制御回路ＣＣ１の各々は、複数のＭＩＳＦＥＴからなる回路である。
図２に示すように、本実施の形態１の半導体集積回路装置における主回路ＭＣ１がＮＡＮＤ回路を有するときは、主回路ＭＣ１は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、主回路ＭＣ１は、ｐチャネル型のＭＩＳＦＥＴＱＰ１、ｐチャネル型のＭＩＳＦＥＴＱＰ２、ｐチャネル型と異なるｎチャネル型のＭＩＳＦＥＴＱＮ１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２を含む。
なお、本願明細書において、基準電位を明記せずに「電圧」というときは、「電圧」とは、接地電位（０Ｖ）に対する電位を意味するものとする。また、以下では、接地電位（０Ｖ）を接地電位ＧＮＤにより表す。
ｐチャネル型のＭＩＳＦＥＴＱＰ１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、接地電位ＧＮＤに対して電源電圧Ｖｄｄと等しい電位となる電源線、すなわち電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに並列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ１のソース電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ１のドレイン電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ１のドレイン電極は、ノードｎ１に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ１のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ２のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ２のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
なお、２つのＭＩＳＦＥＴが直列に接続されているとは、それぞれのＭＩＳＦＥＴのソース・ドレイン経路が直列に接続されていることを意味する。
ｐチャネル型のＭＩＳＦＥＴＱＰ１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２には、基板バイアス電圧として基板バイアスＶｂｐが印加される。ｎチャネル型のＭＩＳＦＥＴＱＮ１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
一方、図３に示すように、本実施の形態１の半導体集積回路装置における主回路ＭＣ１がＮＯＲ回路を有するときは、主回路ＭＣ１は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、主回路ＭＣ１は、ｐチャネル型のＭＩＳＦＥＴＱＰ３、ｐチャネル型のＭＩＳＦＥＴＱＰ４、ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４を含む。
ｐチャネル型のＭＩＳＦＥＴＱＰ３、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４は、電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに直列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ３のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ３のドレイン電極は、ｐチャネル型のＭＩＳＦＥＴＱＰ４のソース電極に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに並列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ３のドレイン電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のドレイン電極は、ノードｎ１に接続されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ３のソース電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ３のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ３のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ４のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ３、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４には、基板バイアス電圧として基板バイアスＶｂｐが印加される。ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
つまり、本実施の形態１では、主回路は、ｐチャネル型およびｎチャネル型のうち一方のチャネル型の少なくとも２つのＭＩＳＦＥＴが互いに直列に接続された回路を有する。
図１に示すように、本実施の形態１の半導体集積回路装置における基板バイアス制御回路ＣＣ１は、遅延回路としての速度モニタ回路ＤＣ１と、電流をモニタする電流モニタ回路ＣＭ１と、電圧発生回路としての基板バイアス発生回路ＧＣ１とを有する。
図４は、実施の形態１の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。
図４に示すように、速度モニタ回路ＤＣ１は、電圧Ｖｉｎが入力される入力ノード、および、電圧Ｖｏｕｔが出力される出力ノードを有する遅延回路である。速度モニタ回路ＤＣ１は、互いに直列に接続された複数のインバータ回路ＤＣ１１を備えた遅延回路である。複数のインバータ回路ＤＣ１１の各々は、例えばｐチャネル型のＭＩＳＦＥＴＱＰ５およびｎチャネル型のＭＩＳＦＥＴＱＮ５からなるＣＭＩＳインバータ回路である。図４では、速度モニタ回路ＤＣ１が、５つのインバータ回路ＤＣ１１を備えた例を示している。
なお、実施の形態４で後述するように、インバータ回路として、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴのうち一方のみからなるインバータ回路を用いることもできる。
複数のインバータ回路ＤＣ１１の各々において、ｐチャネル型のＭＩＳＦＥＴＱＰ５は、電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ２との間に、接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ５のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、ｐチャネル型のＭＩＳＦＥＴＱＰ５のドレイン電極は、ノードｎ２に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ５は、ノードｎ２と、接地電位ＧＮＤとなる接地線との間に、接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ５のドレイン電極は、ノードｎ２に接続されており、ｎチャネル型のＭＩＳＦＥＴＱＮ５のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。
速度モニタ回路ＤＣ１においては、このようなインバータ回路ＤＣ１１が、複数、例えばＮを２以上の整数としたときにＮ個配列されている。ここで、インバータ回路ＤＣ１１の入力側を、ｐチャネル型のＭＩＳＦＥＴＱＰ５のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ５のゲート電極とし、インバータ回路ＤＣ１１の出力側を、ノードｎ２、すなわちｐチャネル型のＭＩＳＦＥＴＱＰ５のドレイン電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ５のドレイン電極とする。このとき、１番目からＮ−１番目に配列されたインバータ回路ＤＣ１１の各々の出力側は、次に配列されたインバータ回路ＤＣ１１の入力側に接続されている。このようにして、複数のインバータ回路ＤＣ１１が、入力ノードと出力ノードとの間に、互いに直列に接続されることで、各々のインバータ回路ＤＣ１１の遅延時間が遅延時間Ｔｐｄである遅延回路を形成することができる。
なお、Ｎを３以上の奇数とし、出力ノードを入力ノードと接続して帰還回路を構成することで、速度モニタ回路ＤＣ１をリングオシレータ回路とすることもできる。これにより、リングオシレータ回路の周波数をｆとするとき、各々のインバータ回路ＤＣ１１の遅延時間Ｔｐｄを、例えば１／（２Ｎｆ）など周波数ｆに基づいて容易に求めることができるので、遅延時間Ｔｐｄをより精度よく測定することができる。
あるいは、入力ノードにおける電圧Ｖｉｎ、および、出力ノードにおける電圧Ｖｏｕｔの各々の時間依存性を測定して遅延時間Ｔｐｄを測定することができればよく、速度モニタ回路として、１つのインバータ回路ＤＣ１１からなる回路を用いることもできる。
複数のインバータ回路ＤＣ１１の各々において、ｐチャネル型のＭＩＳＦＥＴＱＰ５には、基板バイアス電圧として基板バイアスＶｂｐが印加される。ｎチャネル型のＭＩＳＦＥＴＱＮ５には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
好適には、主回路ＭＣ１が図２を用いて説明したＮＡＮＤ回路を有する場合には、インバータ回路ＤＣ１１を構成するＭＩＳＦＥＴＱＰ５は、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２と同種のＭＩＳＦＥＴである。すなわちＭＩＳＦＥＴＱＰ５の閾値電圧は、ＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２の閾値電圧と等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２に印加する基板バイアスＶｂｐを、精度よく制御することができる。
好適には、主回路ＭＣ１が図３を用いて説明したＮＯＲ回路を有する場合には、インバータ回路ＤＣ１１を構成するＭＩＳＦＥＴＱＮ５は、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４と同種のＭＩＳＦＥＴである。すなわちＭＩＳＦＥＴＱＮ５の閾値電圧は、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４の閾値電圧と等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４に印加する基板バイアスＶｂｎを、精度よく制御することができる。
図５〜図８は、実施の形態１の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。
本実施の形態１では、電流モニタ回路ＣＭ１として、図５に示す電流モニタ回路ＣＭ１１、図６に示す電流モニタ回路ＣＭ１２、図７に示す電流モニタ回路ＣＭ１３、および、図８に示す電流モニタ回路ＣＭ１４の４つの電流モニタ回路を有する。
図５に示すように、電流モニタ回路ＣＭ１１は、ｐチャネル型のＭＩＳＦＥＴＱＰ６を有する。ｐチャネル型のＭＩＳＦＥＴＱＰ６は、電源電圧Ｖｄｄが印加されている電源線と、接地電位ＧＮＤとなる接地線との間に、接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ６のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、ｐチャネル型のＭＩＳＦＥＴＱＰ６のドレイン電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｐチャネル型のＭＩＳＦＥＴＱＰ６のゲート電極は、電圧Ｖｇが入力される入力ノードに接続されている。そして、ｐチャネル型のＭＩＳＦＥＴＱＰ６には、基板バイアス電圧として基板バイアスＶｂｐが印加される。
図６に示すように、電流モニタ回路ＣＭ１２は、ｎチャネル型のＭＩＳＦＥＴＱＮ６を有する。ｎチャネル型のＭＩＳＦＥＴＱＮ６は、電源電圧Ｖｄｄが印加されている電源線と、接地電位ＧＮＤとなる接地線との間に、接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ６のドレイン電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、ｎチャネル型のＭＩＳＦＥＴＱＮ６のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｎチャネル型のＭＩＳＦＥＴＱＮ６のゲート電極は、電圧Ｖｇが入力される入力ノードに接続されている。そして、ｎチャネル型のＭＩＳＦＥＴＱＮ６には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
図７に示すように、電流モニタ回路ＣＭ１３は、ｐチャネル型のＭＩＳＦＥＴＱＰ７、および、ｐチャネル型のＭＩＳＦＥＴＱＰ８を有する。ｐチャネル型のＭＩＳＦＥＴＱＰ７、および、ｐチャネル型のＭＩＳＦＥＴＱＰ８は、電源電圧Ｖｄｄが印加されている電源線と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ７のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ７のドレイン電極は、ｐチャネル型のＭＩＳＦＥＴＱＰ８のソース電極に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ８のドレイン電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｐチャネル型のＭＩＳＦＥＴＱＰ７のゲート電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ８のゲート電極は、電圧Ｖｇが入力される入力ノードに接続されている。そして、ｐチャネル型のＭＩＳＦＥＴＱＰ７、および、ｐチャネル型のＭＩＳＦＥＴＱＰ８には、基板バイアス電圧として基板バイアスＶｂｐが印加される。
図８に示すように、電流モニタ回路ＣＭ１４は、ｎチャネル型のＭＩＳＦＥＴＱＮ７、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８を有する。ｎチャネル型のＭＩＳＦＥＴＱＮ７、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８は、電源電圧Ｖｄｄが印加されている電源線と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ７のドレイン電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ７のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ８のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ８のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｎチャネル型のＭＩＳＦＥＴＱＮ７のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８のゲート電極は、電圧Ｖｇが入力される入力ノードに接続されている。そして、ｎチャネル型のＭＩＳＦＥＴＱＮ７、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
主回路が例えばＮＡＮＤ回路である場合には、図５および図８に示す電流モニタ回路ＣＭ１１および電流モニタ回路ＣＭ１４が用いられる。また、主回路が例えばＮＯＲ回路である場合には、図６および図７に示す電流モニタ回路ＣＭ１２および電流モニタ回路ＣＭ１３が用いられる。さらに、主回路が例えばＮＡＮＤ回路およびＮＯＲ回路からなる回路である場合には、図５〜図８に示す電流モニタ回路ＣＭ１１〜電流モニタ回路ＣＭ１４が用いられる。
好適には、電流モニタ回路ＣＭ１１および電流モニタ回路ＣＭ１３を構成するＭＩＳＦＥＴＱＰ６〜ＭＩＳＦＥＴＱＰ８は、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ４と同種のＭＩＳＦＥＴである。すなわちＭＩＳＦＥＴＱＰ６〜ＭＩＳＦＥＴＱＰ８の閾値電圧は、ＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ４の閾値電圧と等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ４に印加する基板バイアスＶｂｐを、精度よく制御することができる。
好適には、電流モニタ回路ＣＭ１２および電流モニタ回路ＣＭ１４を構成するＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ８は、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４と同種のＭＩＳＦＥＴである。すなわちＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ８の閾値電圧は、ＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４の閾値電圧と等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４に印加する基板バイアスＶｂｎを、精度よく制御することができる。
図１に示すように、基板バイアス発生回路ＧＣ１は、基板バイアスＶｂｐと基板バイアスＶｂｎとを発生させる。
図９は、実施の形態１の半導体集積回路装置における速度モニタ回路の一部の構成を示す回路図である。図９では、速度モニタ回路ＤＣ１が、２つのインバータ回路ＤＣ１１を備えた例を示している。
また、図１０は、図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。図１１〜図１３は、図９に示す速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。図１１は、図１０のＡ−Ａ線に沿った断面図であり、図１２は、図１０のＢ−Ｂ線に沿った断面図であり、図１３は、図１０のＣ−Ｃ線に沿った断面図である。なお、図１０では、層間絶縁膜１３、シリサイド層１２およびサイドウォールスペーサ１１を除去して透視した状態を示している。また、図１０〜図１３では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。
本実施の形態１の半導体集積回路装置は、好適には、支持基板上に形成された埋め込み酸化膜であるＢＯＸ（Buried Oxide）層と、ＢＯＸ層上に形成された半導体層であるＳＯＩ層とからなるＳＯＩ基板に形成されている。
図１０〜図１３に示すように、半導体集積回路装置は、支持基板１の表面１ａ側の領域ＡＲＰと、支持基板１の表面１ａ側の領域ＡＲＮとを有する。領域ＡＲＰおよび領域ＡＲＮは、平面視において、図１０のＸ軸方向にそれぞれ延在し、かつ、図１０のＹ軸方向に隣り合うように、配置されている。領域ＡＲＰでは、支持基板１上にｐチャネル型のＭＩＳＦＥＴＱＰ５が形成されており、領域ＡＲＮでは、支持基板１上にｎチャネル型のＭＩＳＦＥＴＱＮ５が形成されている。
図１１〜図１３に示すように、本実施の形態１の半導体集積回路装置は、支持基板１と、領域ＡＲＰで、支持基板１上に形成された絶縁層としてのＢＯＸ層２ａと、領域ＡＲＮで、支持基板１上に形成された絶縁層としてのＢＯＸ層２ｂとを有する。また、本実施の形態１の半導体集積回路装置は、ＢＯＸ層２ａ上に形成された半導体層としてのＳＯＩ層３ａと、ＢＯＸ層２ｂ上に形成された半導体層としてのＳＯＩ層３ｂとを有する。
支持基板１は、例えば面方位が（１００）であり、抵抗率が５Ωｃｍ程度であるｐ型単結晶シリコンからなる。ＢＯＸ層２ａおよびＢＯＸ層２ｂは、例えば厚さが１０ｎｍ程度である酸化シリコン膜からなる。好適には、ＢＯＸ層２ｂは、ＢＯＸ層２ａと同層の絶縁層である。ＳＯＩ層３ａおよびＳＯＩ層３ｂは、例えば面方位が（１００）であり、例えば厚さが３０ｎｍ程度である単結晶シリコンからなる。好適には、ＳＯＩ層３ｂは、ＳＯＩ層３ａと同層の半導体層である。支持基板１には、公知のＳＴＩ（Shallow Trench Isolation）技術により、ＳＯＩ層３ａおよびＳＯＩ層３ｂの表面から支持基板１に達する、例えば深さが３００ｎｍ程度である素子分離溝４が形成されている。素子分離溝４の内部には、例えば酸化シリコンなどの絶縁膜が埋め込まれている。したがって、ＳＯＩ層３ａおよびＳＯＩ層３ｂは、素子分離溝４により区画されることになる。
図１０および図１１に示すように、領域ＡＲＰでは、支持基板１の表面１ａ側に、ｎ型の半導体領域としてのｎ型ウェル５が形成されている。また、図１０および図１２に示すように、領域ＡＲＮでは、支持基板１の表面１ａ側に、ｎ型と異なるｐ型の半導体領域としてのｐ型ウェル６が形成されている。ｎ型ウェル５におけるｎ型の不純物濃度を１０１８ｃｍ−３程度とすることができ、ｐ型ウェル６におけるｐ型の不純物濃度を１０１８ｃｍ−３程度とすることができる。また、ＢＯＸ層２ａは、領域ＡＲＰで、ｎ型ウェル５上に形成されており、ＢＯＸ層２ｂは、領域ＡＲＮで、ｐ型ウェル６上に形成されている。
なお、ｎ型ウェル５と電気的に接続されたプラグを形成する領域では、ＳＯＩ層３ａが形成されておらず、ｎ型ウェル５が露出している。また、ｐ型ウェル６と電気的に接続されたプラグを形成する領域では、ＳＯＩ層３ｂが形成されておらず、ｐ型ウェル６が露出している。
図１１〜図１３に示すように、領域ＡＲＰおよび領域ＡＲＮでは、ＳＯＩ層３ａおよびＳＯＩ層３ｂ上にゲート絶縁膜７を介してゲート電極８ａが形成されている。ゲート絶縁膜７は、例えばＳＯＩ層３ａの表面、および、ＳＯＩ層３ｂの表面を熱酸化することで、形成されている。ゲート電極８ａは、ＳＯＩ層３ａ上、および、ＳＯＩ層３ｂ上に、ゲート絶縁膜７を介して多結晶シリコン膜を堆積し、堆積した多結晶シリコン膜をドライエッチングすることで、形成されている。なお、図１１〜図１３に示すように、領域ＡＲＰおよび領域ＡＲＮでは、ＳＯＩ層３ａおよびＳＯＩ層３ｂ上にゲート絶縁膜７を介してダミーゲート電極８ｂが形成されている。ダミーゲート電極８ｂは、ＭＩＳＦＥＴのゲート電極として機能するものではなく、例えばＳＯＩ層３ａの電位、および、ＳＯＩ層３ｂの電位を調整する機能を有するものである。
図１１に示すように、領域ＡＲＰでは、ゲート電極８ａの両側のＳＯＩ層３ａ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ａには、ｐ型半導体領域９が形成されている。ｐ型半導体領域９は、ゲート電極８ａの両側のＳＯＩ層３ａ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ａに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成されている。
図１２に示すように、領域ＡＲＮでは、ゲート電極８ａの両側のＳＯＩ層３ｂ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｂには、ｎ型半導体領域１０が形成されている。ｎ型半導体領域１０は、ゲート電極８ａの両側のＳＯＩ層３ｂ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｂに、例えば砒素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより、形成されている。
図１０に示すように、ゲート電極８ａおよびダミーゲート電極８ｂは、平面視において、図１０のＹ軸方向にそれぞれ延在し、かつ、図１０のＸ軸方向に間隔を空けて配置されている。
図１１〜図１３に示すように、領域ＡＲＰおよび領域ＡＲＮでは、ゲート電極８ａの側壁、および、ダミーゲート電極８ｂの側壁に、サイドウォールスペーサ１１が形成されている。サイドウォールスペーサ１１は、例えばＣＶＤ（Chemical Vapor Deposition）法によりゲート電極８ａおよびダミーゲート電極８ｂの表面に堆積した酸化シリコン膜を異方性エッチングによりエッチバックすることで、形成されている。
なお、サイドウォールスペーサ１１を形成した後、領域ＡＲＰで、ｐ型半導体領域９の表面に、シリコンエピタキシャル層を成長させ、ｐ型の不純物を導入することで、図１１に示すように、ｐ型半導体領域９の上面がサイドウォールスペーサ１１の下面よりも上側に位置するようにすることができる。また、サイドウォールスペーサ１１を形成した後、領域ＡＲＮで、ｎ型半導体領域１０の表面に、シリコンエピタキシャル層を成長させ、ｎ型の不純物を導入することで、図１２に示すように、ｎ型半導体領域１０の上面がサイドウォールスペーサ１１の下面よりも上側に位置するようにすることができる。
図１１〜図１３に示すように、領域ＡＲＰおよび領域ＡＲＮでは、ゲート電極８ａ、ダミーゲート電極８ｂ、ｐ型半導体領域９およびｎ型半導体領域１０の表面に、シリサイド層１２が形成されている。シリサイド層１２は、ニッケル（Ｎｉ）シリサイドまたはコバルト（Ｃｏ）シリサイドなどからなる。また、ｎ型ウェル５のうち露出した部分の表面にも、シリサイド層１２が形成されており、ｐ型ウェル６のうち露出した部分の表面にも、シリサイド層１２が形成されている。
ゲート電極８ａ、ダミーゲート電極８ｂ、サイドウォールスペーサ１１、ｐ型半導体領域９およびｎ型半導体領域１０の表面を含めて支持基板１上には、層間絶縁膜１３が形成されている。層間絶縁膜１３には、層間絶縁膜１３を貫通してｎ型ウェル５、ｐ型ウェル６、ゲート電極８ａ、ｐ型半導体領域９およびｎ型半導体領域１０のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、コンタクトホール１４の内部に埋め込まれた例えばタングステン（Ｗ）膜などの導電膜からなるプラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｎ型ウェル５、ｐ型ウェル６、ゲート電極８ａ、ｐ型半導体領域９およびｎ型半導体領域１０のいずれかとシリサイド層１２を介して電気的に接続されている。
層間絶縁膜１３上には、例えばアルミニウム（Ａｌ）合金膜などからなり、プラグ１５と電気的に接続された第１層配線１６が形成されている。また、図示は省略するが、第１層配線１６上に、複数層の配線を形成することができる。
このようにして、領域ＡＲＰで、ＳＯＩ層３ａ、ゲート絶縁膜７、ゲート電極８ａおよびｐ型半導体領域９からなるｐチャネル型のＭＩＳＦＥＴＱＰ５が形成されている。また、領域ＡＲＮで、ＳＯＩ層３ｂ、ゲート絶縁膜７、ゲート電極８ａおよびｎ型半導体領域１０からなるｎチャネル型のＭＩＳＦＥＴＱＮ５が形成されている。領域ＡＲＰでは、ＳＯＩ層３ａに、Ｘ軸方向に間隔を空けて、２つのｐチャネル型のＭＩＳＦＥＴＱＰ５が配置されており、領域ＡＲＮでは、ＳＯＩ層３ｂに、Ｘ軸方向に間隔を空けて、２つのｎチャネル型のＭＩＳＦＥＴＱＮ５が配置されている。また、プラグ１５を介してｎ型ウェル５と電気的に接続された第１層配線１６により、ｎ型ウェル５に基板バイアスＶｂｐが印加され、プラグ１５を介してｐ型ウェル６と電気的に接続された第１層配線１６により、ｐ型ウェル６に基板バイアスＶｂｎが印加される。さらに、図１０および図１３には、ゲート電極８ａに電圧Ｖｉｎを入力するための第１層配線１６が示されており、図１０には、ｐ型半導体領域９およびｎ型半導体領域１０から電圧Ｖｏｕｔを出力するための第１層配線１６が示されている。
なお、図示は省略するが、ｐチャネル型のＭＩＳＦＥＴＱＰ５と同様に、ｐチャネル型のＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ４、および、ｐチャネル型のＭＩＳＦＥＴＱＰ６〜ＭＩＳＦＥＴＱＰ８は、領域ＡＲＰで、ＳＯＩ層３ａに形成されている。また、図示は省略するが、ｎチャネル型のＭＩＳＦＥＴＱＮ５と同様に、ｎチャネル型のＭＩＳＦＥＴＱＮ１〜ＭＩＳＦＥＴＱＮ４、および、ｎチャネル型のＭＩＳＦＥＴＱＮ６〜ＭＩＳＦＥＴＱＮ８は、領域ＡＲＮで、ＳＯＩ層３ｂに形成されている。
これにより、ＳＯＩ層３ａと電気的に絶縁されたｎ型ウェル５に基板バイアスＶｂｐを印加し、ＳＯＩ層３ｂと電気的に絶縁されたｐ型ウェル６に基板バイアスＶｂｎを印加することができるので、基板バイアスＶｂｐおよび基板バイアスＶｂｎの電圧値を広範囲で調整することができる。したがって、主回路ＭＣ１を構成するＭＩＳＦＥＴに印加する基板バイアスを、精度よく制御することができる。
さらに、好適には、領域ＡＲＰにおける各ＭＩＳＦＥＴの閾値電圧が互いに等しく、領域ＡＲＮにおける各ＭＩＳＦＥＴの閾値電圧が互いに等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴに印加する基板バイアスを、より精度よく制御することができる。
＜ＮＡＮＤ回路についての基板バイアスの制御方法＞
次に、本実施の形態１の半導体集積回路装置における基板バイアスの制御方法について説明する。
初めに、主回路がＮＡＮＤ回路である例について、説明する。図１４は、実施の形態１の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。図１５は、遅延時間が目標時間に等しくなるように基板バイアスの電圧値が決定されることを説明するための図である。図１５の横軸は、基板バイアスＶｂｐおよび基板バイアスＶｂｎの電圧値を示し、図１５の縦軸は、遅延時間Ｔｐｄを示す。
まず、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１（図４参照）に基板バイアスＶｂｐを印加し（図１４のステップＳ１１）、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する（図１４のステップＳ１２）。
ステップＳ１１では、基板バイアス制御回路ＣＣ１（図１参照）は、基板バイアスＶｂｐを基板バイアス発生回路ＧＣ１（図１参照）により発生させて速度モニタ回路ＤＣ１（図４参照）のｐチャネル型のＭＩＳＦＥＴＱＰ５に印加する。ステップＳ１２では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｐが速度モニタ回路ＤＣ１のｐチャネル型のＭＩＳＦＥＴＱＰ５に印加された状態における速度モニタ回路ＤＣ１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
好適には、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄが、主回路ＭＣ１の遅延時間の目標時間Ｔｐｄ１よりも小さい目標時間Ｔｐｄ２になるように、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
図１５において、例えば遅延時間Ｔｐｄの基板バイアスＶｂｐ依存性を示す直線ＬＮ１により表されるように、ｐチャネル型のＭＩＳＦＥＴＱＰ５に印加される基板バイアスＶｂｐが低下するのに伴って、インバータ回路ＤＣ１１（図４参照）の遅延時間Ｔｐｄは小さくなる。すなわち、基板バイアスＶｂｐの低下に伴って、遅延回路としての速度モニタ回路の速度が速くなる。一方、図１５において、例えば遅延時間Ｔｐｄの基板バイアスＶｂｎ依存性を示す直線ＬＮ２により表されるように、ｎチャネル型のＭＩＳＦＥＴＱＮ５に印加される基板バイアスＶｂｎが低下するのに伴って、インバータ回路ＤＣ１１の遅延時間Ｔｐｄは大きくなる。すなわち、基板バイアスＶｂｎの低下に伴って、遅延回路としての速度モニタ回路の速度が遅くなる。
また、ステップＳ１１およびステップＳ１２を行う前、すなわち基板バイアスＶｂｐおよび基板バイアスＶｂｎのいずれも０である最初の状態を、図１５の点ＰＮＴ０により表す。点ＰＮＴ０における遅延時間Ｔｐｄを初期時間Ｔｐｄ０とする。図１５では、一例として、初期時間Ｔｐｄ０が遅延時間Ｔｐｄの目標時間Ｔｐｄ１よりも小さい例を示すが、初期時間Ｔｐｄ０が目標時間Ｔｐｄ１よりも大きい場合もあり得る。
そして、ステップＳ１１およびステップＳ１２を行った後、すなわち基板バイアスＶｂｎは０のままであるが、基板バイアスＶｂｐが電圧値Ｖｂｐ１に設定されている状態を、図１５の点ＰＮＴ１により表す。点ＰＮＴ１における遅延時間Ｔｐｄは、遅延時間Ｔｐｄの目標時間Ｔｐｄ１よりも小さい目標時間Ｔｐｄ２になっている。
具体的には、基板バイアスＶｂｐの電圧値を０から負側に低下させながら基板バイアスＶｂｐの印加および遅延時間Ｔｐｄの取得を繰り返す。そして、遅延時間Ｔｐｄが初期時間Ｔｐｄ０から減少して目標時間Ｔｐｄ２になるときに、そのときの基板バイアスＶｂｐを電圧値Ｖｂｐ１として決定することができる。このとき、点ＰＮＴ１は、基板バイアスＶｂｐが負である範囲において、遅延時間Ｔｐｄの基板バイアスＶｂｐ依存性を示す直線ＬＮ１上にある。
あるいは、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄが、主回路ＭＣ１の遅延時間の目標時間Ｔｐｄ１よりも大きい目標時間Ｔｐｄ３になるように、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定することもできる。
次に、基板バイアス制御回路ＣＣ１は、電流モニタ回路ＣＭ１１（図５参照）のｐチャネル型のＭＩＳＦＥＴＱＰ６に基板バイアスＶｂｐ１を印加し（図１４のステップＳ１３）、電流Ｉｄｓｐを取得する（図１４のステップＳ１４）。また、基板バイアス制御回路ＣＣ１は、電流モニタ回路ＣＭ１４（図８参照）のｎチャネル型のＭＩＳＦＥＴＱＮ７およびｎチャネル型のＭＩＳＦＥＴＱＮ８に基板バイアスＶｂｎを印加し（図１４のステップＳ１５）、電流Ｉｄｓｎを取得する（図１４のステップＳ１６）。そして、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する（図１４のステップＳ１７）。
ステップＳ１３では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１１のｐチャネル型のＭＩＳＦＥＴＱＰ６に印加する。ステップＳ１４では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｐ１が印加された状態でｐチャネル型のＭＩＳＦＥＴＱＰ６を流れる電流Ｉｄｓｐを、電流モニタ回路ＣＭ１１により取得する。
一方、ステップＳ１５では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｎを基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１４のｎチャネル型のＭＩＳＦＥＴＱＮ７およびｎチャネル型のＭＩＳＦＥＴＱＮ８に印加する。ステップＳ１６では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｎが印加された状態でｎチャネル型のＭＩＳＦＥＴＱＮ７およびｎチャネル型のＭＩＳＦＥＴＱＮ８を流れる電流Ｉｄｓｎを、電流モニタ回路ＣＭ１４により取得する。そして、ステップＳ１７では、基板バイアス制御回路ＣＣ１は、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓｎに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。このとき、電流Ｉｄｓｐの絶対値と電流Ｉｄｓｎの絶対値とが等しくなるように、基板バイアスＶｂｎおよび基板バイアスＶｂｐを決定することが望ましい。
好適には、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓｎの各々の逆数の和により算出される算出値が、遅延時間Ｔｐｄの目標時間Ｔｐｄ１に応じて設定された設定値Ｒｔ１になるように、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
具体的には、基板バイアスＶｂｎを０から負側に低下させながらステップＳ１５およびステップＳ１６を繰り返す。そして、ステップＳ１４で取得された電流Ｉｄｓｐと、ステップＳ１６で取得された電流Ｉｄｓｎとが、下記式（１）
（１／Ｉｄｓｐ）＋（１／Ｉｄｓｎ）＝Ｒｔ１ （１）
を満たすときに、ステップＳ１７として、そのときの基板バイアスＶｂｎを電圧値Ｖｂｎ１として決定することができる。
好適には、設定値Ｒｔ１は、主回路ＭＣ１において、ＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２に基板バイアスＶｂｐが印加され、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２に基板バイアスＶｂｎが印加された状態における主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ１になるように、定められている。主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ１になるときに、ｐチャネル型のＭＩＳＦＥＴＱＰ１に流れる電流Ｉｄｓｐを電流Ｉｄｓｐ１とし、ｎチャネル型のＭＩＳＦＥＴＱＮ１およびｎチャネル型のＭＩＳＦＥＴＱＮ２を流れる電流Ｉｄｓｎを電流Ｉｄｓｎ１とする。このとき、設定値Ｒｔ１は、下記式（２）
Ｒｔ１＝（１／Ｉｄｓｐ１）＋（１／Ｉｄｓｎ１） （２）
を満たす。
具体的には、基板バイアスＶｂｎを０から負側に低下させながらステップＳ１５およびステップＳ１６を繰り返す。そして、主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ２から増加して目標時間Ｔｐｄ１になるときに、ステップＳ１７として、そのときの基板バイアスＶｂｎを電圧値Ｖｂｎ１として決定することになる。
このステップＳ１５〜ステップＳ１７を行った後、すなわち基板バイアスＶｂｐが電圧値Ｖｂｐ１に設定され、かつ、基板バイアスＶｂｎが電圧値Ｖｂｎ１に設定されている状態を、図１５の点ＰＮＴ２により表す。点ＰＮＴ２における遅延時間Ｔｐｄは、主回路ＭＣ１の遅延時間Ｔｐｄの目標時間Ｔｐｄ１になっている。また、点ＰＮＴ１と点ＰＮＴ２とを結ぶ直線の傾きは、基板バイアスＶｂｎが負である範囲において、遅延時間Ｔｐｄの基板バイアスＶｂｎ依存性を示す直線ＬＮ２の傾きと等しくなっている。
なお、ステップＳ１５〜ステップＳ１７は、ステップＳ１３およびステップＳ１４と並行して行うこともできる。ただし、ステップＳ１５〜ステップＳ１７を行う前に、ステップＳ１３およびステップＳ１４を行って、電流Ｉｄｓｐを取得しておいた方が、ステップＳ１５〜ステップＳ１７を容易に行うことができる。
次に、主回路ＭＣ１に基板バイアスＶｂｐ１および基板バイアスＶｂｎ１を印加する（図１４のステップＳ１８）。このとき、ステップＳ１８では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ１により発生させて主回路ＭＣ１のｐチャネル型のＭＩＳＦＥＴＱＰ１およびｐチャネル型のＭＩＳＦＥＴＱＰ２に印加するように、制御する。また、ステップＳ１８では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ１により発生させて主回路ＭＣ１のｎチャネル型のＭＩＳＦＥＴＱＮ１およびｎチャネル型のＭＩＳＦＥＴＱＮ２に印加するように、制御する。
このような制御方法では、主回路ＭＣ１において、領域ＡＲＰでｎ型ウェル５に印加される基板バイアスＶｂｐ１は負であり、かつ、領域ＡＲＮでｐ型ウェル６に印加される基板バイアスＶｂｎ１は負である。したがって、ｎ型ウェル５とｐ型ウェル６との界面、すなわち図１３において破線で囲まれた部分ＢＰに相当する部分で、ｎ型ウェル５とｐ型ウェル６との間の電位差を小さくすることができるので、ｎ型ウェル５とｐ型ウェル６との間で流れるリーク電流を低減することができる。
＜ＮＯＲ回路についての基板バイアスの制御方法＞
次に、主回路がＮＯＲ回路である例について、説明する。図１６は、実施の形態１の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。図１７は、遅延時間が目標時間に等しくなるように基板バイアスの電圧値が決定されることを説明するための図である。図１７の横軸は、基板バイアスＶｂｐおよび基板バイアスＶｂｎの電圧値を示し、図１７の縦軸は、遅延時間Ｔｐｄを示す。
まず、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１に基板バイアスＶｂｎを印加し（図１６のステップＳ２１）、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する（図１６のステップＳ２２）。
ステップＳ２１では、基板バイアス制御回路ＣＣ１（図１参照）は、基板バイアスＶｂｎを基板バイアス発生回路ＧＣ１（図１参照）により発生させて速度モニタ回路ＤＣ１（図４参照）のｎチャネル型のＭＩＳＦＥＴＱＮ５に印加する。ステップＳ２２では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｎが速度モニタ回路ＤＣ１のｎチャネル型のＭＩＳＦＥＴＱＮ５に印加された状態における速度モニタ回路ＤＣ１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
好適には、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄが、主回路ＭＣ１の遅延時間の目標時間Ｔｐｄ１よりも小さい目標時間Ｔｐｄ２になるように、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
図１７において、例えば遅延時間Ｔｐｄの基板バイアスＶｂｎ依存性を示す直線ＬＮ３により表されるように、ｎチャネル型のＭＩＳＦＥＴＱＮ５に印加される基板バイアスＶｂｎが上昇するのに伴って、インバータ回路ＤＣ１１（図４参照）の遅延時間Ｔｐｄは小さくなる。一方、図１７において、例えば遅延時間Ｔｐｄの基板バイアスＶｂｐ依存性を示す直線ＬＮ４により表されるように、ｐチャネル型のＭＩＳＦＥＴＱＰ５に印加される基板バイアスＶｂｐが上昇するのに伴って、インバータ回路ＤＣ１１の遅延時間Ｔｐｄは大きくなる。
また、ステップＳ２１およびステップＳ２２を行う前、すなわち基板バイアスＶｂｐおよび基板バイアスＶｂｎのいずれも０である最初の状態を、図１７の点ＰＮＴ０により表す。点ＰＮＴ０における遅延時間Ｔｐｄを初期時間Ｔｐｄ０とする。図１７では、一例として、初期時間Ｔｐｄ０が遅延時間の目標時間Ｔｐｄ１よりも小さい例を示すが、初期時間Ｔｐｄ０が目標時間Ｔｐｄ１よりも大きい場合もあり得る。
そして、ステップＳ２１およびステップＳ２２を行った後、すなわち基板バイアスＶｂｐは０のままであるが、基板バイアスＶｂｎが電圧値Ｖｂｎ１に設定されている状態を、図１７の点ＰＮＴ１により表す。点ＰＮＴ１における遅延時間Ｔｐｄは、目標時間Ｔｐｄ１よりも小さい目標時間Ｔｐｄ２になっている。
具体的には、基板バイアスＶｂｎの電圧値を０から正側に上昇させながら基板バイアスＶｂｎの印加および遅延時間Ｔｐｄの取得を繰り返す。そして、遅延時間Ｔｐｄが初期時間Ｔｐｄ０から減少して目標時間Ｔｐｄ２になるときに、そのときの基板バイアスＶｂｎを電圧値Ｖｂｎ１として決定することができる。このとき、点ＰＮＴ１は、基板バイアスＶｂｎが正である範囲において、遅延時間Ｔｐｄの基板バイアスＶｂｎ依存性を示す直線ＬＮ３上にある。
あるいは、基板バイアス制御回路ＣＣ１は、速度モニタ回路ＤＣ１の遅延時間Ｔｐｄが、主回路ＭＣ１の遅延時間の目標時間Ｔｐｄ１よりも大きい目標時間Ｔｐｄ３になるように、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定することもできる。
次に、基板バイアス制御回路ＣＣ１は、電流モニタ回路ＣＭ１２（図６参照）のｎチャネル型のＭＩＳＦＥＴＱＮ６に基板バイアスＶｂｎ１を印加し（図１６のステップＳ２３）、電流Ｉｄｓｎを取得する（図１６のステップＳ２４）。また、基板バイアス制御回路ＣＣ１は、電流モニタ回路ＣＭ１３（図７参照）のｐチャネル型のＭＩＳＦＥＴＱＰ７およびｐチャネル型のＭＩＳＦＥＴＱＰ８に基板バイアスＶｂｐを印加し（図１６のステップＳ２５）、電流Ｉｄｓｐを取得する（図１６のステップＳ２６）。そして、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する（図１６のステップＳ２７）。
ステップＳ２３では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１２のｎチャネル型のＭＩＳＦＥＴＱＮ６に印加する。ステップＳ２４では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｎ１が印加された状態でｎチャネル型のＭＩＳＦＥＴＱＮ６を流れる電流Ｉｄｓｎを、電流モニタ回路ＣＭ１２により取得する。
一方、ステップＳ２５では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｐを基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１３のｐチャネル型のＭＩＳＦＥＴＱＰ７およびｐチャネル型のＭＩＳＦＥＴＱＰ８に印加する。また、ステップＳ２６では、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｐが印加された状態でｐチャネル型のＭＩＳＦＥＴＱＰ７およびｐチャネル型のＭＩＳＦＥＴＱＰ８を流れる電流Ｉｄｓｐを、電流モニタ回路ＣＭ１３により取得する。そして、ステップＳ２７では、基板バイアス制御回路ＣＣ１は、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓｎに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
好適には、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓｎの各々の逆数の和により算出される算出値が、遅延時間Ｔｐｄの目標時間Ｔｐｄ１に応じて設定された設定値Ｒｔ１になるように、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
具体的には、基板バイアスＶｂｐを０から正側に上昇させながらステップＳ２５およびステップＳ２６を繰り返す。そして、ステップＳ２４で取得された電流Ｉｄｓｎと、ステップＳ２６で取得された電流Ｉｄｓｐとが、上記式（１）を満たすときに、ステップＳ２７として、そのときの基板バイアスＶｂｐを電圧値Ｖｂｐ１として決定することができる。
好適には、設定値Ｒｔ１は、主回路ＭＣ１において、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４に基板バイアスＶｂｎが印加され、ＭＩＳＦＥＴＱＰ３およびＭＩＳＦＥＴＱＰ４に基板バイアスＶｂｐが印加された状態における主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ１になるように、定められている。主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ１になるときに、ｐチャネル型のＭＩＳＦＥＴＱＰ３およびｐチャネル型のＭＩＳＦＥＴＱＰ４を流れる電流Ｉｄｓｐを電流Ｉｄｓｐ１とし、ｎチャネル型のＭＩＳＦＥＴＱＮ３を流れる電流Ｉｄｓｎを電流Ｉｄｓｎ１とする。このとき、設定値Ｒｔ１は、上記式（２）を満たす。
具体的には、基板バイアスＶｂｐを０から正側に上昇させながらステップＳ２５およびステップＳ２６を繰り返す。そして、主回路ＭＣ１の遅延時間Ｔｐｄが目標時間Ｔｐｄ２から増加して目標時間Ｔｐｄ１になるときに、ステップＳ２７として、そのときの基板バイアスＶｂｐを電圧値Ｖｂｐ１として決定することになる。
このステップＳ２５〜ステップＳ２７を行った後、すなわち基板バイアスＶｂｐが電圧値Ｖｂｐ１に設定され、かつ、基板バイアスＶｂｎが電圧値Ｖｂｎ１に設定されている状態を、図１７の点ＰＮＴ２により表す。点ＰＮＴ２における遅延時間Ｔｐｄは、主回路ＭＣ１の遅延時間Ｔｐｄの目標時間Ｔｐｄ１になっている。また、点ＰＮＴ１と点ＰＮＴ２とを結ぶ直線の傾きは、基板バイアスＶｂｐが正である範囲において、遅延時間Ｔｐｄの基板バイアスＶｂｐ依存性を示す直線ＬＮ４の傾きと等しくなっている。
なお、ステップＳ２５〜ステップＳ２７の工程は、ステップＳ２３およびステップＳ２４の工程と並行して行うこともできる。ただし、ステップＳ２５〜ステップＳ２７の工程を行う前に、ステップＳ２３およびステップＳ２４の工程を行って、電流Ｉｄｓｎを取得しておいた方が、ステップＳ２５〜ステップＳ２７の工程を容易に行うことができる。
次に、主回路ＭＣ１に基板バイアスＶｂｐ１および基板バイアスＶｂｎ１を印加する（図１６のステップＳ２８）。このとき、ステップＳ２８では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ１により発生させて主回路ＭＣ１のｐチャネル型のＭＩＳＦＥＴＱＰ３およびｐチャネル型のＭＩＳＦＥＴＱＰ４に印加するように、制御する。また、ステップＳ２８では、基板バイアス制御回路ＣＣ１は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ１により発生させて主回路ＭＣ１のｎチャネル型のＭＩＳＦＥＴＱＮ３およびｎチャネル型のＭＩＳＦＥＴＱＮ４に印加するように、制御する。
このような制御方法では、主回路ＭＣ１において、領域ＡＲＰでｎ型ウェル５に印加される基板バイアスＶｂｐ１は正であり、かつ、領域ＡＲＮでｐ型ウェル６に印加される基板バイアスＶｂｎ１は正である。したがって、ｎ型ウェル５とｐ型ウェル６との界面、すなわち図１３において破線で囲まれた部分ＢＰに相当する部分で、ｎ型ウェル５とｐ型ウェル６との間の電位差を小さくすることができるので、ｎ型ウェル５とｐ型ウェル６と間で流れるリーク電流を低減することができる。
＜電流モニタ回路の変形例＞
次に、電流モニタ回路ＣＭ１の変形例について説明する。図１８は、実施の形態１の変形例の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。図１９は、基板バイアスＶｂｎの電圧値Ｖｂｎ１と、電流モニタ回路を流れる電流Ｉｄｓｎとの関係を模式的に示すグラフである。図２０は、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数Ｎｍと、基板バイアスＶｂｎの電圧値Ｖｂｎ１との関係を模式的に示すグラフである。
本変形例では、ｎチャネル型のＭＩＳＦＥＴを備えた電流モニタ回路として、図６に示した電流モニタ回路ＣＭ１２、図８に示した電流モニタ回路ＣＭ１４、および、図１８に示す電流モニタ回路ＣＭ１５を有する。また、電流モニタ回路ＣＭ１２において、ｎチャネル型のＭＩＳＦＥＴＱＮ６に印加される基板バイアスＶｂｎを、基板バイアスＶｂ１ｎとする。さらに、電流モニタ回路ＣＭ１４において、ｎチャネル型のＭＩＳＦＥＴＱＮ７およびｎチャネル型のＭＩＳＦＥＴＱＮ８に印加される基板バイアスＶｂｎを、基板バイアスＶｂ２ｎとする。
図１８に示すように、電流モニタ回路ＣＭ１５は、ｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１を有する。ｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１は、電源電圧Ｖｄｄが印加されている電源線と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ９のドレイン電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ９のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ１０のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ１０のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ１１のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ１１のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。そして、ｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１には、基板バイアス電圧として基板バイアスＶｂｎが印加される。電流モニタ回路ＣＭ１５において、ｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１に印加される基板バイアスＶｂｎを、基板バイアスＶｂ３ｎとする。
例えばＮＡＮＤ回路において、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数は、目的とする回路動作に応じて、様々な値を取り得る。したがって、ｎチャネル型のＭＩＳＦＥＴを備えた電流モニタ回路として、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数Ｎｍが１、２、３となるように、複数の電流モニタ回路を有することが好ましい。このとき、図１９に示すように、ｎチャネル型のＭＩＳＦＥＴの数Ｎｍが１、２および３の各々である場合において、基板バイアスＶｂ１ｎ、基板バイアスＶｂ２ｎおよび基板バイアスＶｂ３ｎのそれぞれの増加に伴って、電流モニタ回路のｎチャネル型のＭＩＳＦＥＴを流れる電流Ｉｄｓｎは増加する。
しかし、基板バイアスＶｂ１ｎ、基板バイアスＶｂ２ｎおよび基板バイアスＶｂ３ｎとして同一の電圧値を印加した場合には、ｎチャネル型のＭＩＳＦＥＴの数Ｎｍが大きいほど、電流Ｉｄｓｎは小さくなる。すなわち、基板バイアスＶｂｎと電流Ｉｄｓｎとの関係を示す直線は、ｎチャネル型のＭＩＳＦＥＴの数Ｎｍが大きくなるほど、下方に位置する。
ここで、図１９に示すように、電流Ｉｄｓｎが上記式（１）を満たすときの電流Ｉｄｓｎを目標電流Ｉｄｓｎ２とする。また、電流Ｉｄｓｎが目標電流Ｉｄｓｎ２になるときの基板バイアスＶｂ１ｎ、基板バイアスＶｂ２ｎおよび基板バイアスＶｂ３ｎの各々の電圧値を、電圧値Ｖｂ１ｎ１、電圧値Ｖｂ２ｎ１および電圧値Ｖｂ３ｎ１とする。このとき、図１９および図２０に示すように、電圧値Ｖｂ１ｎ１、電圧値Ｖｂ２ｎ１および電圧値Ｖｂ３ｎ１は、この順に上昇する。すなわち、基板バイアスＶｂｎの電圧値Ｖｂｎ１として決定される電圧値は、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数Ｎｍの増加に伴って、上昇する。
したがって、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数Ｎｍが１、２および３となるような、複数の電流モニタ回路を有することで、それぞれの数Ｎｍに応じて最適な基板バイアスＶｂｎの電圧値Ｖｂｎ１を容易に決定することができる。あるいは、互いに直列に接続されたｎチャネル型のＭＩＳＦＥＴの数Ｎｍに対する基板バイアスＶｂｎの電圧値Ｖｂｎ１の変化率を求めることができるので、基板バイアスＶｂｎの電圧値Ｖｂｎ１をさらに精度よく決定することができる。
例えば、図１４のステップＳ１４を行った後、図１４のステップＳ１５を行う際に、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂ１ｎを基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１２（図６参照）のｎチャネル型のＭＩＳＦＥＴＱＮ６に印加する。また、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂ３ｎを基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１５（図１８参照）のｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１に印加する。なお、基板バイアス制御回路ＣＣ１が、基板バイアスＶｂ２ｎを基板バイアス発生回路ＧＣ１により発生させて電流モニタ回路ＣＭ１４（図８参照）のｎチャネル型のＭＩＳＦＥＴＱＮ７およびｎチャネル型のＭＩＳＦＥＴＱＮ８に印加するのは、実施の形態１と同様である。
そして、ステップＳ１６を行う際に、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂ１ｎが印加された状態でｎチャネル型のＭＩＳＦＥＴＱＮ６を流れる電流Ｉｄｓｎ（以後、電流Ｉｄｓ１ｎと称する）を、電流モニタ回路ＣＭ１２により取得する。また、基板バイアスＶｂ３ｎが印加された状態でｎチャネル型のＭＩＳＦＥＴＱＮ９、ｎチャネル型のＭＩＳＦＥＴＱＮ１０、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１１を流れる電流Ｉｄｓｎ（以後、電流Ｉｄｓ３ｎと称する）を、電流モニタ回路ＣＭ１５により取得する。なお、基板バイアスＶｂ２ｎが印加された状態でＭＩＳＦＥＴＱＮ７およびＭＩＳＦＥＴＱＮ８を流れる電流Ｉｄｓｎ（以後、電流Ｉｄｓ２ｎと称する）を、電流モニタ回路ＣＭ１４により取得するのは、実施の形態１と同様である。
さらに、ステップＳ１８を行う際に、基板バイアス制御回路ＣＣ１は、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓ１ｎに基づいて、基板バイアスＶｂ１ｎの電圧値Ｖｂ１ｎ１を決定する。また、基板バイアス制御回路ＣＣ１は、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓ３ｎに基づいて、基板バイアスＶｂ３ｎの電圧値Ｖｂ３ｎ１を決定する。なお、基板バイアス制御回路ＣＣ１が、取得された電流Ｉｄｓｐ、および、取得された電流Ｉｄｓ２ｎに基づいて、基板バイアスＶｂ２ｎの電圧値Ｖｂ２ｎ１を決定するのは、実施の形態１と同様である。また、具体的に電圧値Ｖｂ１ｎ１および電圧値Ｖｂ３ｎ１を決定する方法は、電圧値Ｖｂ２ｎ１を決定する方法と同様にすることができる。
好適には、電流モニタ回路ＣＭ１５を構成するＭＩＳＦＥＴＱＮ９〜ＭＩＳＦＥＴＱＮ１１は、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２と同種のＭＩＳＦＥＴである。すなわちＭＩＳＦＥＴＱＮ９〜ＭＩＳＦＥＴＱＮ１１の閾値電圧は、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２の閾値電圧と等しい。これにより、主回路ＭＣ１を構成するＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２に印加する基板バイアスＶｂｎを、精度よく制御することができる。
なお、上記の説明では、主回路がＮＡＮＤ回路であり、互いに直列に接続されたＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴである場合について説明した。しかし、主回路がＮＯＲ回路であり、互いに直列に接続されたＭＩＳＦＥＴがｐチャネル型のＭＩＳＦＥＴである場合でも、同様に、互いに直列に接続されたｐチャネル型のＭＩＳＦＥＴの数Ｎｍが１、２および３となるような、複数の電流モニタ回路を有することができる。これにより、それぞれの数Ｎｍに応じて最適な基板バイアスＶｂｐの電圧値Ｖｂｐ１を容易に決定することができる。あるいは、互いに直列に接続されたｐチャネル型のＭＩＳＦＥＴの数Ｎｍに対する基板バイアスＶｂｐの電圧値Ｖｂｐ１の変化率を求めることができるので、基板バイアスＶｂｐの電圧値Ｖｂｐ１をさらに精度よく決定することができる。
＜閾値電圧のばらつきを補償する他の方法について＞
閾値電圧のばらつきを補償する他の方法として、半導体集積回路装置内に形成されたレプリカ回路の遅延時間が目標時間になるように、レプリカ回路に印加する基板バイアスの電圧値を決定し、この電圧値に設定された基板バイアスを主回路に印加して閾値電圧を制御する方法が考えられる。しかしながら、半導体集積回路装置内にレプリカ回路を形成することは、レプリカ回路を形成する面積の分だけ、半導体集積回路装置の面積が増加することになるため、半導体集積回路装置を小型化する観点からは、欠点となる。
一方、閾値電圧のばらつきを補償するさらに他の方法として、半導体集積回路装置内に、例えばリングオシレータ回路などの遅延回路を形成し、形成された遅延回路の遅延時間が目標時間になるように、遅延回路に印加する基板バイアスの電圧値を決定し、この電圧値に設定された基板バイアスを主回路に印加して閾値電圧を制御する方法が考えられる。
しかしながら、遅延回路が、例えばＣＭＩＳインバータ回路を複数備えたリングオシレータ回路など、単純な回路を備えた遅延回路である場合には、遅延回路の遅延時間が目標時間になるように決定された電圧値に設定された基板バイアスを主回路に印加したとしても、主回路の遅延時間は目標時間にはならない。これは、主回路が例えばＮＡＮＤ回路またはＮＯＲ回路などの回路である場合には、主回路内に互いに直列に接続されたｎチャネル型またはｐチャネル型のＭＩＳＦＥＴが含まれるため、同一の電圧値に設定された基板バイアスを印加した場合でも、主回路の遅延時間が単純な遅延回路の遅延時間と異なるためである。そのため、遅延回路の遅延時間が目標時間になるように決定された基板バイアスの電圧値を印加することで、主回路の遅延時間が目標時間になるように制御することは困難である。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができず、半導体集積回路装置の性能が低下する。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体集積回路装置は、速度モニタ回路に加え、電流モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された回路を有する。速度モニタ回路に含まれるインバータ回路を構成するＭＩＳＦＥＴのうち他方のチャネル型のＭＩＳＦＥＴに基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。次に、当該電圧値に設定された基板バイアスを当該他方のチャネル型のＭＩＳＦＥＴに印加し、当該一方のチャネル型のＭＩＳＦＥＴに基板バイアスを印加する。そして、このように基板バイアスが印加された状態で、それぞれのチャネル型のＭＩＳＦＥＴを流れる電流に基づいて、当該一方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。
このような電流モニタ回路を速度モニタ回路と併用することにより、主回路として、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された回路を有する場合でも、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。また、主回路と同一の回路、すなわちレプリカ回路を形成しなくても、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができるので、半導体集積回路装置の性能を向上させることができる。
前述したＭＩＳＦＥＴの閾値電圧などの特性のばらつきが、個片化されたチップ内での閾値電圧のばらつき、すなわちいわゆるローカルばらつきではなく、例えば半導体集積回路装置の製造工程のばらつきに起因したチップ間での閾値電圧のばらつき、すなわちいわゆるグローバルばらつきである場合を考える。このような場合、チップ内で複数のＭＩＳＦＥＴに等しい基板バイアスを印加することで、閾値電圧を容易に制御することができるので、閾値電圧のばらつきを補償する効果がより大きくなる。
（実施の形態２）
実施の形態１の半導体集積回路装置では、好適には、主回路および基板バイアス制御回路を構成するＭＩＳＦＥＴのうち、ｐチャネル型のＭＩＳＦＥＴの間で閾値電圧が等しく、ｎチャネル型のＭＩＳＦＥＴの間で閾値電圧が等しかった。それに対して、実施の形態２の半導体集積回路装置では、主回路および基板バイアス制御回路は、それぞれの領域の間でｐチャネル型のＭＩＳＦＥＴの閾値電圧が異なり、かつ、ｎチャネル型のＭＩＳＦＥＴの閾値電圧が異なる複数の回路領域の各々に形成されている。
なお、以下では、主回路および基板バイアス制御回路が、ＭＩＳＦＥＴの閾値電圧が互いに異なる２つの領域の各々に形成されている場合について説明する。しかし、実施の形態２の半導体集積回路装置は、主回路および基板バイアス制御回路が、ＭＩＳＦＥＴの閾値電圧が互いに異なる３つ以上の複数の領域の各々に形成されているものであってもよい。
＜半導体集積回路装置の構成＞
本実施の形態２の半導体集積回路装置では、主回路および基板バイアス制御回路を構成するＭＩＳＦＥＴは、それぞれの領域の間でｐチャネル型のＭＩＳＦＥＴの閾値電圧が異なり、かつ、ｎチャネル型のＭＩＳＦＥＴの閾値電圧が異なる２つの回路領域ＨＶＴおよび回路領域ＬＶＴに形成されている。
回路領域ＨＶＴに形成されているｐチャネル型のＭＩＳＦＥＴの各々の閾値電圧の絶対値は、回路領域ＬＶＴに形成されているｐチャネル型のＭＩＳＦＥＴのいずれの閾値電圧の絶対値よりも大きい。
回路領域ＨＶＴに形成されているｎチャネル型のＭＩＳＦＥＴの各々の閾値電圧の絶対値は、回路領域ＬＶＴに形成されているｎチャネル型のＭＩＳＦＥＴのいずれの閾値電圧の絶対値よりも大きい。
以下では、一例として、主回路がＮＡＮＤ回路である場合について説明する。しかし、主回路がＮＯＲ回路である場合も、チャネル型および導電型を全て反対にし、電源電圧Ｖｄｄへの接続と接地電位ＧＮＤとの接続とを反対にすれば、主回路がＮＡＮＤ回路である場合と同様にすることができる。
図２１は、実施の形態２の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。図２２は、実施の形態２の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。図２３および図２４は、実施の形態２の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。
図２１に示すように、回路領域ＨＶＴで、主回路ＭＣ１Ｈは、電圧Ｖｉｎ１および電圧Ｖｉｎ２を２入力とし、電圧Ｖｏｕｔを１出力とするものである。また、回路領域ＨＶＴで、主回路ＭＣ１Ｈは、ｐチャネル型のＭＩＳＦＥＴＱＰ１Ｈ、ｐチャネル型のＭＩＳＦＥＴＱＰ２Ｈ、ｎチャネル型のＭＩＳＦＥＴＱＮ１Ｈ、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２Ｈを含む。
一方、図２１に示すように、回路領域ＬＶＴで、主回路ＭＣ１Ｌは、電圧Ｖｉｎ１および電圧Ｖｉｎ２を２入力とし、電圧Ｖｏｕｔを１出力とするものである。また、回路領域ＬＶＴで、主回路ＭＣ１Ｌは、ｐチャネル型のＭＩＳＦＥＴＱＰ１Ｌ、ｐチャネル型のＭＩＳＦＥＴＱＰ２Ｌ、ｎチャネル型のＭＩＳＦＥＴＱＮ１Ｌ、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２Ｌを含む。
図２１に示すように、回路領域ＨＶＴにおける主回路ＭＣ１Ｈ、および、回路領域ＬＶＴにおける主回路ＭＣ１Ｌの各々は、それぞれを構成する同一のチャネル型のＭＩＳＦＥＴの閾値電圧が互いに異なる点を除き、実施の形態１で図２を用いて説明した主回路ＭＣ１と同様の構成とすることができる。
図２２に示すように、回路領域ＨＶＴで、遅延回路としての速度モニタ回路ＤＣ１Ｈは、インバータ回路ＤＣ１１Ｈを複数備えている。そして、インバータ回路ＤＣ１１Ｈは、例えばｐチャネル型のＭＩＳＦＥＴＱＰ５Ｈおよびｎチャネル型のＭＩＳＦＥＴＱＮ５Ｈを含む。一方、回路領域ＬＶＴで、遅延回路としての速度モニタ回路ＤＣ１Ｌは、インバータ回路ＤＣ１１Ｌを複数備えており、インバータ回路ＤＣ１１Ｌは、例えばｐチャネル型のＭＩＳＦＥＴＱＰ５Ｌおよびｎチャネル型のＭＩＳＦＥＴＱＮ５Ｌを含む。
図２２に示すように、回路領域ＨＶＴにおける速度モニタ回路ＤＣ１Ｈ、および、回路領域ＬＶＴにおける速度モニタ回路ＤＣ１Ｌの各々は、それぞれを構成する同一のチャネル型のＭＩＳＦＥＴの閾値電圧が互いに異なる点を除き、実施の形態１で図４を用いて説明した速度モニタ回路ＤＣ１と同様の構成とすることができる。
図２３に示すように、回路領域ＨＶＴで、電流モニタ回路ＣＭ１１Ｈは、ｐチャネル型のＭＩＳＦＥＴＱＰ６Ｈを有する。一方、回路領域ＬＶＴで、電流モニタ回路ＣＭ１１Ｌは、ｐチャネル型のＭＩＳＦＥＴＱＰ６Ｌを有する。
図２３に示すように、回路領域ＨＶＴにおける電流モニタ回路ＣＭ１１Ｈ、および、回路領域ＬＶＴにおける電流モニタ回路ＣＭ１１Ｌの各々は、それぞれを構成する同一のチャネル型のＭＩＳＦＥＴの閾値電圧が互いに異なる点を除き、実施の形態１で図５を用いて説明した電流モニタ回路ＣＭ１１と同様の構成とすることができる。
図２４に示すように、回路領域ＨＶＴで、電流モニタ回路ＣＭ１４Ｈは、ｎチャネル型のＭＩＳＦＥＴＱＮ７Ｈ、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８Ｈを有する。一方、回路領域ＬＶＴで、電流モニタ回路ＣＭ１４Ｌは、ｎチャネル型のＭＩＳＦＥＴＱＮ７Ｌ、および、ｎチャネル型のＭＩＳＦＥＴＱＮ８Ｌを有する。
図２４に示すように、回路領域ＨＶＴにおける電流モニタ回路ＣＭ１４Ｈ、および、電流モニタ回路ＣＭ１４Ｌの各々は、それぞれを構成する同一のチャネル型のＭＩＳＦＥＴの閾値電圧が互いに異なる点を除き、実施の形態１で図８を用いて説明した電流モニタ回路ＣＭ１４と同様の構成とすることができる。
次に、回路領域ＨＶＴおよび回路領域ＬＶＴと、領域ＡＲＰおよび領域ＡＲＮとの関係について説明する。以下では、半導体集積回路装置を構成する回路のうち、速度モニタ回路を例にして説明する。しかし、半導体集積回路装置を構成する回路のうち、例えば電流モニタ回路など、速度モニタ回路以外の回路についても、同様にすることができる。
図２５は、速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。図２６は、速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。図２６は、図２５のＡ−Ａ線に沿った断面図である。なお、図２５では、図１０と同様に、層間絶縁膜１３、シリサイド層１２およびサイドウォールスペーサ１１を除去して透視した上で、図１０とは異なり、ｐ型半導体領域９、ｎ型半導体領域１０、ＢＯＸ層２ａおよびＢＯＸ層２ｂを除去して透視した状態を示している。また、図２５および図２６では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。
本実施の形態２の半導体集積回路装置における速度モニタ回路ＤＣ１Ｈおよび速度モニタ回路ＤＣ１Ｌのうち、ｎ型ウェル５およびｐ型ウェル６以外の部分については、図１０および図１１を用いて説明した実施の形態１の半導体集積回路装置における速度モニタ回路ＤＣ１の各部分と同一である。また、図２５および図２６では、回路領域ＨＶＴおよび回路領域ＬＶＴの各々において、ｐチャネル型のＭＩＳＦＥＴとｎチャネル型のＭＩＳＦＥＴとを含むＣＭＩＳインバータ回路を、それぞれ１つずつ示している。
図２５および図２６に示すように、本実施の形態２では、実施の形態１と同様に、領域ＡＲＰでは、支持基板１の表面１ａ側に、ｎ型の半導体領域としてのｎ型ウェル５が形成されており、領域ＡＲＮでは、支持基板１の表面１ａ側に、ｐ型の半導体領域としてのｐ型ウェル６が形成されている。
一方、図２５および図２６に示すように、本実施の形態２では、実施の形態１と異なり、領域ＡＲＰは、ＭＩＳＦＥＴの閾値電圧が異なる２つの領域、すなわち領域ＡＲＰＨおよび領域ＡＲＰＬからなる。また、領域ＡＲＮは、ＭＩＳＦＥＴの閾値電圧が異なる２つの領域、すなわち領域ＡＲＮＨおよび領域ＡＲＮＬからなる。領域ＡＲＰＨは、領域ＡＲＰのうち、回路領域ＨＶＴに含まれる領域であり、領域ＡＲＰＬは、領域ＡＲＰのうち、回路領域ＬＶＴに含まれる領域であり、領域ＡＲＮＨは、領域ＡＲＮのうち、回路領域ＨＶＴに含まれる領域であり、領域ＡＲＮＬは、領域ＡＲＮのうち、回路領域ＬＶＴに含まれる領域である。
好適には、領域ＡＲＰＨでは、ｎ型ウェル５の上層部に、ｎ型の半導体領域２１が形成されており、領域ＡＲＰＬでは、ｎ型ウェル５の上層部に、ｎ型の半導体領域２２が形成されている。このとき、ＢＯＸ層２ａは、ｎ型の半導体領域２１上、および、ｎ型の半導体領域２２上に形成されており、ＳＯＩ層３ａは、領域ＡＲＰＨおよび領域ＡＲＰＬで、ＢＯＸ層２ａ上に形成されている。
例えば、ｎ型の半導体領域２１におけるｎ型の不純物濃度を、ｎ型の半導体領域２２におけるｎ型の不純物濃度よりも大きくすることで、領域ＡＲＰＨに形成されるｐチャネル型のＭＩＳＦＥＴＱＰ５Ｈの閾値電圧の絶対値を、領域ＡＲＰＬに形成されるｐチャネル型のＭＩＳＦＥＴＱＰ５Ｌの閾値電圧の絶対値よりも大きくする。具体的には、ｎ型ウェル５を形成した後、領域ＡＲＰＨおよび領域ＡＲＰＬで、ｎ型ウェル５の上層部に、例えば砒素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を導入する際に、領域ＡＲＰＨで導入されるｎ型の不純物のドーズ量を、領域ＡＲＰＬで導入されるｎ型の不純物のドーズ量よりも大きくする。このような方法により、ｎ型の半導体領域２１におけるｎ型の不純物濃度を、ｎ型の半導体領域２２におけるｎ型の不純物濃度よりも大きくする。
同様に、領域ＡＲＮＨでは、ｐ型ウェル６の上層部に、ｐ型の半導体領域２３が形成されており、領域ＡＲＮＬでは、ｐ型ウェル６の上層部に、ｐ型の半導体領域２４が形成されている。図示は省略するが、ＢＯＸ層２ｂ（図１２参照）は、ｐ型の半導体領域２３上、および、ｐ型の半導体領域２４上に形成されており、ＳＯＩ層３ｂ（図１２参照）は、領域ＡＲＮＨおよび領域ＡＲＮＬで、ＢＯＸ層２ｂ上に形成されている。
例えば、ｐ型の半導体領域２３におけるｐ型の不純物濃度を、ｐ型の半導体領域２４におけるｐ型の不純物濃度よりも大きくすることで、領域ＡＲＮＨに形成されるｎチャネル型のＭＩＳＦＥＴＱＮ５Ｈの閾値電圧を、領域ＡＲＮＬに形成されるｎチャネル型のＭＩＳＦＥＴＱＮ５Ｌの閾値電圧よりも大きくする。具体的には、ｐ型ウェル６を形成した後、領域ＡＲＮＨおよび領域ＡＲＮＬで、ｐ型ウェル６の上層部に、例えばホウ素（Ｂ）などのｐ型の不純物を導入する際に、領域ＡＲＮＨで導入されるｐ型の不純物のドーズ量を、領域ＡＲＮＬで導入されるｐ型の不純物のドーズ量よりも大きくする。このような方法により、ｐ型の半導体領域２３におけるｐ型の不純物濃度を、ｐ型の半導体領域２４におけるｐ型の不純物濃度よりも大きくする。
好適には、領域ＡＲＰＬは領域ＡＲＰＨと隣り合っており、半導体領域２２は半導体領域２１と隣り合っている。また、領域ＡＲＮＬは領域ＡＲＮＨと隣り合っており、半導体領域２４は半導体領域２３と隣り合っている。
なお、ｎ型ウェル５およびｐ型ウェル６における不純物濃度については、実施の形態１と同様にすることができる。また、図２５および図２６に示すように、例えば領域ＡＲＰＨと領域ＡＲＰＬとの境界、および、領域ＡＲＮＨと領域ＡＲＮＬとの境界で、ｐ型半導体領域９およびｎ型半導体領域１０の電位を調整するための、ダミーゲート電極８ｃが形成されていてもよい。
本実施の形態２でも、実施の形態１と同様に、ＳＯＩ層３ａと電気的に絶縁されたｎ型ウェル５に基板バイアスＶｂｐを印加し、ＳＯＩ層３ｂと電気的に絶縁されたｐ型ウェル６に基板バイアスＶｂｎを印加することができるので、基板バイアスＶｂｐおよび基板バイアスＶｂｎの電圧値を広範囲で調整することができる。したがって、主回路ＭＣ１を構成するＭＩＳＦＥＴに印加する基板バイアスを、精度よく制御することができる。
＜基板バイアスの制御方法＞
本実施の形態２では、ＭＩＳＦＥＴの閾値電圧が異なる２つの回路領域ＨＶＴおよび回路領域ＬＶＴの各々において、実施の形態１における基板バイアスの制御方法と同様の基板バイアスの制御方法を行うことができる。
回路領域ＨＶＴで、主回路ＭＣ１ＨがＮＡＮＤ回路である場合を考える。この場合、ＱＰ１、ＱＰ２、ＱＰ５、ＱＰ６、ＱＮ１、ＱＮ２、ＱＮ７およびＱＮ８により示される各ＭＩＳＦＥＴ（図２、図４、図５および図８参照）を、ＱＰ１Ｈ、ＱＰ２Ｈ、ＱＰ５Ｈ、ＱＰ６Ｈ、ＱＮ１Ｈ、ＱＮ２Ｈ、ＱＮ７ＨおよびＱＮ８Ｈにより示される各ＭＩＳＦＥＴ（図２１〜図２４参照）に置き換える。そしてこのようにＭＩＳＦＥＴを置き換えた状態で、図１４のステップＳ１１〜ステップＳ１８を行う。これにより、回路領域ＨＶＴで、主回路ＭＣ１Ｈに印加される基板バイアスを制御することができる。
また、回路領域ＬＶＴで、主回路ＭＣ１ＬがＮＡＮＤ回路である場合を考える。この場合、ＱＰ１、ＱＰ２、ＱＰ５、ＱＰ６、ＱＮ１、ＱＮ２、ＱＮ７およびＱＮ８により示される各ＭＩＳＦＥＴ（図２、図４、図５および図８参照）を、ＱＰ１Ｌ、ＱＰ２Ｌ、ＱＰ５Ｌ、ＱＰ６Ｌ、ＱＮ１Ｌ、ＱＮ２Ｌ、ＱＮ７ＬおよびＱＮ８Ｌにより示される各ＭＩＳＦＥＴ（図２１〜図２４参照）に置き換える。そしてこのようにＭＩＳＦＥＴを置き換えた状態で、図１４のステップＳ１１〜ステップＳ１８を行う。これにより、回路領域ＬＶＴで、主回路ＭＣ１Ｌに印加される基板バイアスを制御することができる。
同様に、回路領域ＨＶＴで、主回路ＭＣ１ＨがＮＯＲ回路である場合（図示は省略）を考える。この場合、ＱＮ３、ＱＮ４、ＱＮ５、ＱＮ６、ＱＰ３、ＱＰ４、ＱＰ７およびＱＰ８により示される各ＭＩＳＦＥＴ（図３、図４、図６および図７参照）と同様のＭＩＳＦＥＴであって、回路領域ＨＶＴに形成されたものを用いて、図１６のステップＳ２１〜ステップＳ２８を行う。これにより、主回路ＭＣ１Ｈに印加される基板バイアスを制御することができる。
また、回路領域ＬＶＴで、主回路ＭＣ１ＬがＮＯＲ回路である場合（図示は省略）を考える。この場合、ＱＮ３、ＱＮ４、ＱＮ５、ＱＮ６、ＱＰ３、ＱＰ４、ＱＰ７およびＱＰ８により示される各ＭＩＳＦＥＴ（図３、図４、図６および図７参照）と同様のＭＩＳＦＥＴであって、回路領域ＬＶＴに形成されたものを用いて、図１６のステップＳ２１〜ステップＳ２８を行う。これにより、主回路ＭＣ１Ｌに印加される基板バイアスを制御することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体集積回路装置では、主回路および基板バイアス制御回路は、それぞれの領域の間でｐチャネル型のＭＩＳＦＥＴの閾値電圧が異なり、かつ、ｎチャネル型のＭＩＳＦＥＴの閾値電圧が異なる複数の回路領域に形成されている。これにより、主回路が、ＭＩＳＦＥＴの閾値電圧が異なる複数の回路領域の各々に形成されている場合でも、それぞれの回路領域に形成された基板バイアス制御回路を用いて、それぞれの回路領域の主回路について、遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路のうちＭＩＳＦＥＴの閾値電圧が異なる複数の回路領域の各々に形成された部分について、実施の形態１と同様に、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。
さらに、本実施の形態２の半導体集積回路装置では、好適には、基板バイアス制御回路のうち、ＭＩＳＦＥＴの閾値電圧が異なる２つの回路領域の各々に形成される部分に含まれるＭＩＳＦＥＴを、同一のｎ型ウェルまたはｐ型ウェルの上に形成することができる。したがって、閾値電圧が異なる２種類のＭＩＳＦＥＴの各々を、互いに離れて形成された２つのｎ型ウェル、または、２つのｐ型ウェルの上に形成する場合に比べ、速度モニタ回路および電流モニタ回路の面積を小型化することができ、半導体集積回路装置をさらに小型化することができる。
（実施の形態３）
実施の形態１の半導体集積回路装置では、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴからなるＣＭＩＳインバータ回路を複数備えた速度モニタ回路と、電流モニタ回路とを有していた。それに対して、実施の形態３の半導体集積回路装置では、ｐチャネル型のＭＩＳＦＥＴのみからなるインバータ回路を複数備えた速度モニタ回路と、ｎチャネル型のＭＩＳＦＥＴのみからなるインバータ回路を複数備えた速度モニタ回路とを有するが、電流モニタ回路を有しない。
＜半導体集積回路装置の構成＞
図２７は、実施の形態３の半導体集積回路装置の構成を示すブロック図である。図２７に示すように、本実施の形態３の半導体集積回路装置は、主回路ＭＣ２と、基板バイアス制御回路ＣＣ２とを有する。本実施の形態３の半導体集積回路装置は、基板バイアス制御回路ＣＣ２が、複数の遅延回路としての速度モニタ回路ＤＣ２および速度モニタ回路ＤＣ３を有する点、ならびに、電流モニタ回路を有しない点で、実施の形態１の半導体集積回路装置と異なる。また、本実施の形態３の半導体集積回路装置における主回路ＭＣ２、および、電圧発生回路としての基板バイアス発生回路ＧＣ２の各々については、実施の形態１の半導体集積回路装置における主回路ＭＣ１、および、基板バイアス発生回路ＧＣ１のそれぞれと同様にすることができる。
図２８〜図３１は、実施の形態３の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。図２８は、速度モニタ回路ＤＣ２の一例としての速度モニタ回路ＤＣ２１を示し、図２９は、速度モニタ回路ＤＣ２の一例としての速度モニタ回路ＤＣ２２を示す。図３０は、速度モニタ回路ＤＣ３の一例としての速度モニタ回路ＤＣ３１を示し、図３１は、速度モニタ回路ＤＣ３の一例としての速度モニタ回路ＤＣ３２を示す。なお、図２８〜図３１では、それぞれの速度モニタ回路に備えられた複数のインバータ回路のうち３つを示しているが、それぞれの速度モニタ回路に備えられるインバータ回路の数は、１または３以外の複数であってもよい。
図２８〜図３１に示すように、速度モニタ回路ＤＣ２１、速度モニタ回路ＤＣ２２、速度モニタ回路ＤＣ３１および速度モニタ回路ＤＣ３２の各々は、電圧Ｖｉｎが入力される入力ノード、および、電圧Ｖｏｕｔが出力される出力ノードを有する遅延回路である。
図２８に示す速度モニタ回路ＤＣ２１に備えられたインバータ回路ＤＣ２１１は、例えばｐチャネル型のＭＩＳＦＥＴＱＰ２１および抵抗素子ＲＰ２１からなる。ｐチャネル型のＭＩＳＦＥＴＱＰ２１のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、ｐチャネル型のＭＩＳＦＥＴＱＰ２１のドレイン電極は、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ３に接続されている。抵抗素子ＲＰ２１の一方は、ノードｎ３に接続されており、抵抗素子ＲＰ２１の他方は、接地電位ＧＮＤに接続、すなわち接地されている。ｐチャネル型のＭＩＳＦＥＴＱＰ２１には、基板バイアス電圧として基板バイアスＶｂｐが印加される。
図２９に示す速度モニタ回路ＤＣ２２に備えられたインバータ回路ＤＣ２２１は、例えばｐチャネル型のＭＩＳＦＥＴＱＰ２２、ｐチャネル型のＭＩＳＦＥＴＱＰ２３、および、抵抗素子ＲＰ２２からなる。ｐチャネル型のＭＩＳＦＥＴＱＰ２２のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ２２のドレイン電極は、ｐチャネル型のＭＩＳＦＥＴＱＰ２３のソース電極に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ２３のドレイン電極は、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ３に接続されている。抵抗素子ＲＰ２２の一方は、ノードｎ３に接続されており、抵抗素子ＲＰ２２の他方は、接地電位ＧＮＤに接続、すなわち接地されている。ｐチャネル型のＭＩＳＦＥＴＱＰ２２、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２３には、基板バイアス電圧として基板バイアスＶｂｐが印加される。
図３０に示す速度モニタ回路ＤＣ３１に備えられたインバータ回路ＤＣ３１１は、例えば抵抗素子ＲＮ２１およびｎチャネル型のＭＩＳＦＥＴＱＮ２１からなる。抵抗素子ＲＮ２１の一方は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、抵抗素子ＲＮ２１の他方は、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ４に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２１のドレイン電極は、ノードｎ４に接続されており、ｎチャネル型のＭＩＳＦＥＴＱＮ２１のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２１には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
図３１に示す速度モニタ回路ＤＣ３２に備えられたインバータ回路ＤＣ３２１は、例えば抵抗素子ＲＮ２２、ｎチャネル型のＭＩＳＦＥＴＱＮ２２、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２３からなる。抵抗素子ＲＮ２２の一方は、電源電圧Ｖｄｄに接続、すなわち電源に接続されており、抵抗素子ＲＮ２２の他方は、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ４に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２２のドレイン電極は、ノードｎ４に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２２のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ２３のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２３のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２２、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２３には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
図２８および図２９に示す速度モニタ回路ＤＣ２、ならびに、図３０および図３１に示す速度モニタ回路ＤＣ３の各々において、インバータ回路は、複数、例えばＮを２以上の整数としたときにＮ個配列されている。そして、１番目からＮ−１番目に配列されたインバータ回路の各々の出力側が、次に配列されたインバータ回路の入力側に接続されている。このようにして、複数のインバータ回路が入力ノードと出力ノードとの間に直列に接続されることで、各々のインバータ回路の遅延時間が遅延時間Ｔｐｄである遅延回路を形成することができる。
なお、実施の形態１における速度モニタ回路ＤＣ１（図４参照）と同様に、Ｎを３以上の奇数とし、出力ノードを入力ノードと接続して帰還回路を構成することで、速度モニタ回路ＤＣ２および速度モニタ回路ＤＣ３をリングオシレータ回路とすることもできる。これにより、実施の形態１における速度モニタ回路ＤＣ１と同様に、遅延時間Ｔｐｄをより精度よく測定することができる。
また、速度モニタ回路ＤＣ２および速度モニタ回路ＤＣ３として、１つのインバータ回路からなる回路を用いることもできる。
本実施の形態３では、ＱＰ２１、ＱＰ２２およびＱＰ２３により示されるｐチャネル型のＭＩＳＦＥＴ（図２８および図２９参照）の各々を、実施の形態１におけるＭＩＳＦＥＴＱＰ５と同様に、図１１に示すＳＯＩ層３ａに形成し、図１１に示すｎ型ウェル５に基板バイアスＶｂｐを印加することができる。さらに、ＱＮ２１、ＱＮ２２およびＱＮ２３により示されるｎチャネル型のＭＩＳＦＥＴ（図３０および図３１参照）の各々を、実施の形態１におけるＭＩＳＦＥＴＱＮ５と同様に、図１２に示すＳＯＩ層３ｂに形成し、図１２に示すｐ型ウェル６に基板バイアスＶｂｎを印加することができる。
これにより、ＳＯＩ層３ａと電気的に絶縁されたｎ型ウェル５に基板バイアスＶｂｐを印加し、ＳＯＩ層３ｂと電気的に絶縁されたｐ型ウェル６に基板バイアスＶｂｎを印加することができるので、基板バイアスＶｂｐおよび基板バイアスＶｂｎの電圧値を広範囲で調整することができる。したがって、主回路ＭＣ２を構成するＭＩＳＦＥＴに印加する基板バイアスを、精度よく制御することができる。
＜基板バイアスの制御方法＞
次に、本実施の形態３の半導体集積回路装置における基板バイアスの制御方法について説明する。図３２は、実施の形態３の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。
まず、基板バイアス制御回路ＣＣ２は、速度モニタ回路ＤＣ２（図２８および図２９参照）に基板バイアスＶｂｐを印加し（図３２のステップＳ３１）、速度モニタ回路ＤＣ２の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する（図３２のステップＳ３２）。
主回路ＭＣ２（図２７参照）がＮＡＮＤ回路（図２参照）である場合には、ステップＳ３１では、基板バイアスＶｂｐを基板バイアス発生回路ＧＣ２（図２７参照）により発生させて速度モニタ回路ＤＣ２１（図２８参照）のＭＩＳＦＥＴＱＰ２１に印加する。そして、ステップＳ３２では、基板バイアスＶｂｐがＭＩＳＦＥＴＱＰ２１に印加された状態における速度モニタ回路ＤＣ２１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
一方、主回路ＭＣ２がＮＯＲ回路（図３参照）である場合には、ステップＳ３１では、基板バイアスＶｂｐを基板バイアス発生回路ＧＣ２により発生させて速度モニタ回路ＤＣ２２（図２９参照）のｐチャネル型のＭＩＳＦＥＴＱＰ２２およびｐチャネル型のＭＩＳＦＥＴＱＰ２３に印加する。そして、ステップＳ３２では、基板バイアスＶｂｐがＭＩＳＦＥＴＱＰ２２およびＭＩＳＦＥＴＱＰ２３に印加された状態における速度モニタ回路ＤＣ２２の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
具体的に電圧値Ｖｂｐ１を決定する方法については、図１４のステップＳ１１およびステップＳ１２と同様にすることができる。
次に、基板バイアス制御回路ＣＣ２は、速度モニタ回路ＤＣ３（図３０および図３１参照）に基板バイアスＶｂｎを印加し（図３２のステップＳ３３）、速度モニタ回路ＤＣ３の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する（図３２のステップＳ３４）。
主回路ＭＣ２（図２７参照）がＮＯＲ回路（図３参照）である場合には、ステップＳ３３では、基板バイアスＶｂｎを基板バイアス発生回路ＧＣ２（図２７参照）により発生させて速度モニタ回路ＤＣ３１（図３０参照）のｎチャネル型のＭＩＳＦＥＴＱＮ２１に印加する。そして、ステップＳ３４では、基板バイアスＶｂｎがＭＩＳＦＥＴＱＮ２１に印加された状態における速度モニタ回路ＤＣ３１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
一方、主回路ＭＣ２がＮＡＮＤ回路（図２参照）である場合には、ステップＳ３３では、基板バイアスＶｂｎを基板バイアス発生回路ＧＣ２により発生させて速度モニタ回路ＤＣ３２（図３１参照）のｎチャネル型のＭＩＳＦＥＴＱＮ２２およびｎチャネル型のＭＩＳＦＥＴＱＮ２３に印加する。そして、ステップＳ３４では、基板バイアスＶｂｎがＭＩＳＦＥＴＱＮ２２およびＭＩＳＦＥＴＱＮ２３に印加された状態における速度モニタ回路ＤＣ３２の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
具体的に電圧値Ｖｂｎ１を決定する方法については、図１６のステップＳ２１およびステップＳ２２と同様にすることができる。
なお、ステップＳ３３およびステップＳ３４は、ステップＳ３１およびステップＳ３２と並行して行うこともでき、ステップＳ３１およびステップＳ３２よりも前に行うこともできる。
次に、基板バイアス制御回路ＣＣ２は、主回路ＭＣ２に基板バイアスＶｂｐ１および基板バイアスＶｂｎ１を印加する（図３２のステップＳ３５）。このステップＳ３５では、基板バイアス制御回路ＣＣ２は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ２により発生させて主回路ＭＣ２のｐチャネル型のＭＩＳＦＥＴに印加するように制御する。また、ステップＳ３５では、基板バイアス制御回路ＣＣ２は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ２により発生させて主回路ＭＣ２のｎチャネル型のＭＩＳＦＥＴに印加するように制御する。具体的に基板バイアスＶｂｐ１および基板バイアスＶｂｎ１を印加するように制御する方法については、図１４のステップＳ１８または図１６のステップＳ２８と同様にすることができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体集積回路装置は、電流モニタ回路を有しないが、速度モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続されたインバータ回路を備えた回路を有する。また、本実施の形態３の半導体集積回路装置は、速度モニタ回路として、主回路と同様に、他方のチャネル型のＭＩＳＦＥＴを含むインバータ回路を備えた回路を有する。当該他方のチャネル型のＭＩＳＦＥＴを含む速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。また、当該一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該一方のチャネル型のＭＩＳＦＥＴに印加される基板バイアスの電圧値を決定する。
このような２つの速度モニタ回路を併用することにより、主回路として、ｐチャネル型およびｎチャネル型のうち一方のチャネル型のＭＩＳＦＥＴが互いに直列に接続された回路を有する場合でも、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。また、主回路と同一の回路、すなわちレプリカ回路を形成しなくても、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができるので、半導体集積回路装置の性能を向上させることができる。
ＭＩＳＦＥＴの閾値電圧などの特性のばらつきが、いわゆるグローバルばらつきである場合でも、チップ内で複数のＭＩＳＦＥＴに等しい基板バイアスを印加することで、閾値電圧を容易に制御することができるので、閾値電圧のばらつきを補償する効果がより大きくなる。
（実施の形態４）
実施の形態１の半導体集積回路装置では、速度モニタ回路として、ｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴからなるＣＭＩＳインバータ回路を備えた速度モニタ回路を有していた。それに対して、実施の形態４の半導体集積回路装置では、速度モニタ回路として、ｐチャネル型のＭＩＳＦＥＴのみからなるインバータ回路を備えた速度モニタ回路、または、ｎチャネル型のＭＩＳＦＥＴのみからなるインバータ回路を備えた速度モニタ回路を有する。
本実施の形態４の半導体集積回路装置は、速度モニタ回路として、実施の形態１で図４を用いて説明した速度モニタに代え、実施の形態３で図２８および図３０を用いて説明した速度モニタのいずれかを有する点を除き、実施の形態１の半導体集積回路装置と同様である。
本実施の形態４における基板バイアスの制御方法は、実施の形態１で図４を用いて説明した速度モニタに代え、実施の形態３で図２８および図３０を用いて説明した速度モニタのいずれかを用いる点を除き、実施の形態１における基板バイアスの制御方法と同様である。
主回路がＮＡＮＤ回路（図２参照）である場合、まず、図１４のステップＳ１１と同様のステップを行って、速度モニタ回路に基板バイアスＶｂｐを印加し、図１４のステップＳ１２と同様のステップを行って、速度モニタ回路の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定する。
ただし、本実施の形態４では、図４に示した速度モニタ回路ＤＣ１に代え、図２８に示した速度モニタ回路ＤＣ２１に基板バイアスＶｂｐを印加する。このような方法でも、速度モニタ回路ＤＣ２１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐ１を決定することができる。
その後、図１４のステップＳ１３〜ステップＳ１８と同様のステップを行う。これにより、基板バイアス制御回路ＣＣ１（図１参照）は、基板バイアスＶｂｐ１を主回路ＭＣ１のｐチャネル型のＭＩＳＦＥＴＱＰ１およびｐチャネル型のＭＩＳＦＥＴＱＰ２に印加するように、制御する。また、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｎ１を主回路ＭＣ１のｎチャネル型のＭＩＳＦＥＴＱＮ１およびｎチャネル型のＭＩＳＦＥＴＱＮ２に印加するように、制御する。
一方、主回路がＮＯＲ回路（図３参照）である場合、まず、図１６のステップＳ２１と同様のステップを行って、速度モニタ回路に基板バイアスＶｂｎを印加し、図１６のステップＳ２２と同様の工程を行って、速度モニタ回路の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定する。
ただし、本実施の形態４では、図４に示した速度モニタ回路ＤＣ１に代え、図３０に示した速度モニタ回路ＤＣ３１に基板バイアスＶｂｎを印加する。このような方法でも、速度モニタ回路ＤＣ３１の遅延時間Ｔｐｄに基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎ１を決定することができる。
その後、図１６のステップＳ２３〜ステップＳ２８と同様のステップを行う。これにより、基板バイアス制御回路ＣＣ１は、基板バイアスＶｂｐ１を主回路ＭＣ１のｐチャネル型のＭＩＳＦＥＴＱＰ３およびｐチャネル型のＭＩＳＦＥＴＱＰ４に印加し、基板バイアスＶｂｎ１を主回路ＭＣ１のｎチャネル型のＭＩＳＦＥＴＱＮ３およびｎチャネル型のＭＩＳＦＥＴＱＮ４に印加するように、制御する。
本実施の形態４の半導体集積回路装置では、実施の形態１の半導体集積回路装置と異なり、速度モニタ回路がＣＭＩＳインバータ回路に代え、ｐチャネル型のＭＩＳＦＥＴのみからなるインバータ回路、および、ｎチャネル型のＭＩＳＦＥＴのみからなるインバータ回路を備えている。したがって、本実施の形態４では、主回路としてＮＡＮＤ回路およびＮＯＲ回路のいずれも有する場合、実施の形態１よりも多い２種類の速度モニタ回路を有することになる。
しかし、このような場合でも、速度モニタ回路がＣＭＩＳインバータ回路を備えている場合と同様に、電流モニタ回路を速度モニタ回路と併用することにより、基板バイアス制御回路は、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。また、主回路と同一のレプリカ回路を形成しなくても、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができるので、基板バイアス制御回路の面積低減の効果は実施の形態１に比べれば小さくなるものの、半導体集積回路装置の性能を向上させることができる。
（実施の形態５）
実施の形態１の半導体集積回路装置では、ＮＡＮＤ回路およびＮＯＲ回路において互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々に印加される基板バイアスの電圧値は、同一であった。それに対して、実施の形態５の半導体集積回路装置では、ＮＡＮＤ回路およびＮＯＲ回路において互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々には、別々に調整された電圧値を有する基板バイアスがそれぞれ印加される。
ＮＡＮＤ回路は、互いに直列に接続された２つのｎチャネル型のＭＩＳＦＥＴを含み、ＮＯＲ回路は、互いに直列に接続された２つのｐチャネル型のＭＩＳＦＥＴを含む。一方、互いに直列に接続されたｐチャネル型のＭＩＳＦＥＴとｎチャネル型のＭＩＳＦＥＴとを含むインバータ回路がさらに互いに直列に接続されることにより、速度モニタ回路が形成される場合には、形成された速度モニタ回路は、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴを含まない。すなわち、速度モニタ回路と主回路との間で、ＭＩＳＦＥＴを接続する方法が異なる。したがって、このような速度モニタ回路の遅延時間に基づいて、基板バイアス電圧の電圧値を決定する場合、主回路に含まれるＮＡＮＤ回路およびＮＯＲ回路については、主回路に含まれるインバータ回路に比べ、ＭＩＳＦＥＴの閾値電圧などの特性のばらつきを補償する効果が小さくなるおそれがある。
そこで、本実施の形態５では、速度モニタ回路として、ＮＡＮＤ回路が互いに直列に接続されることにより形成された速度モニタ回路が用いられる。または、本実施の形態５では、速度モニタ回路として、ＮＯＲ回路が互いに直列に接続されることにより形成された速度モニタ回路が用いられる。これにより、主回路に含まれるＮＡＮＤ回路またはＮＯＲ回路において互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴに印加される基板バイアス電圧を、別々に調整し、別々に決定することができる。したがって、主回路に含まれるＮＡＮＤ回路およびＮＯＲ回路についても、主回路に含まれるインバータ回路と同様に、ＭＩＳＦＥＴの閾値電圧などの特性のばらつきを精度よく補償することができる。
＜半導体集積回路装置の構成＞
初めに、本実施の形態５の半導体集積回路装置の構成について説明する。
図３３は、実施の形態５の半導体集積回路装置の構成を示すブロック図である。図３４は、実施の形態５の半導体集積回路装置における主回路の一例としてのＮＡＮＤ回路の構成を示す回路図である。図３５は、実施の形態５の半導体集積回路装置における主回路の一例としてのＮＯＲ回路の構成を示す回路図である。なお、図３３では、基板バイアスＶｂｐおよび基板バイアスＶｂｎを基板バイアスＶｂと表示し、遅延時間Ｔｐｄ４１、遅延時間Ｔｐｄ４２および遅延時間Ｔｐｄ５を遅延時間Ｔｐｄと表示し、電流ＩｄｓｐおよびＩｄｓｎを電流Ｉｄｓと表示している。
図３３に示すように、本実施の形態５の半導体集積回路装置は、主回路ＭＣ４と、基板バイアス制御回路ＣＣ４とを有する。主回路ＭＣ４および基板バイアス制御回路ＣＣ４の各々は、複数のＭＩＳＦＥＴからなる回路である。
図３４に示すように、本実施の形態５の半導体集積回路装置における主回路ＭＣ４がＮＡＮＤ回路を有するときは、主回路ＭＣ４は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、主回路ＭＣ４は、ｐチャネル型のＭＩＳＦＥＴＱＰ１、ｐチャネル型のＭＩＳＦＥＴＱＰ２、ｐチャネル型と異なるｎチャネル型のＭＩＳＦＥＴＱＮ１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２を含む。なお、主回路ＭＣ４がＮＡＮＤ回路を有するとき、主回路ＭＣ４を、主回路ＭＣ４１と称する。
ｐチャネル型のＭＩＳＦＥＴＱＰ１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、接地電位ＧＮＤに対して電源電圧Ｖｄｄと等しい電位となる電源線、すなわち電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに並列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ１のソース電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ１のドレイン電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２のドレイン電極は、ノードｎ１に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ２のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ１のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ１のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。したがって、ＭＩＳＦＥＴＱＮ１は、ＭＩＳＦＥＴＱＮ２のＭＩＳＦＥＴＱＰ１側と反対側で、ＭＩＳＦＥＴＱＮ２と直列に接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ２のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ２のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ２には、基板バイアス電圧として基板バイアスＶｂｐが印加される。一方、ｎチャネル型のＭＩＳＦＥＴＱＮ１には、基板バイアス電圧として基板バイアスＶｂｎが印加され、ｎチャネル型のＭＩＳＦＥＴＱＮ２には、基板バイアス電圧として基板バイアスＶｂｎｓが印加される。基板バイアスＶｂｎと、基板バイアスＶｂｎｓとは、別々に調整され、別々に決定される。
一方、図３５に示すように、本実施の形態５の半導体集積回路装置における主回路ＭＣ４がＮＯＲ回路を有するときは、主回路ＭＣ４は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、主回路ＭＣ４は、ｐチャネル型のＭＩＳＦＥＴＱＰ３、ｐチャネル型のＭＩＳＦＥＴＱＰ４、ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４を含む。なお、主回路ＭＣ４がＮＯＲ回路を有するとき、主回路ＭＣ４を、主回路ＭＣ４２と称する。
ｐチャネル型のＭＩＳＦＥＴＱＰ３、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４は、電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに直列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ３のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ３のドレイン電極は、ｐチャネル型のＭＩＳＦＥＴＱＰ４のソース電極に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに並列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ３のドレイン電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のドレイン電極は、ノードｎ１に接続されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ３のソース電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。したがって、ＭＩＳＦＥＴＱＰ３は、ＭＩＳＦＥＴＱＰ４のＭＩＳＦＥＴＱＮ３側と反対側で、ＭＩＳＦＥＴＱＰ４と直列に接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ３のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ３のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ４のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ３には、基板バイアス電圧として基板バイアスＶｂｐが印加され、ｐチャネル型のＭＩＳＦＥＴＱＰ４には、基板バイアス電圧として基板バイアスＶｂｐｓが印加される。基板バイアスＶｂｐと、基板バイアスＶｂｐｓとは、別々に調整され、別々に決定される。一方、ｎチャネル型のＭＩＳＦＥＴＱＮ３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
つまり、本実施の形態５では、主回路は、ｐチャネル型およびｎチャネル型のうち一方のチャネル型の少なくとも２つのＭＩＳＦＥＴが互いに直列に接続された回路を有する。
なお、主回路は、実施の形態１で図４および図９を用いて説明した速度モニタ回路ＤＣ１に含まれるインバータ回路ＤＣ１１と同様のインバータ回路を有していてもよい。このインバータ回路は、例えばｐチャネル型のＭＩＳＦＥＴおよびｎチャネル型のＭＩＳＦＥＴからなるＣＭＩＳインバータ回路である。
図３３に示すように、本実施の形態５の半導体集積回路装置における基板バイアス制御回路ＣＣ４は、遅延回路としての速度モニタ回路ＤＣ４およびＤＣ５と、電流をモニタする電流モニタ回路ＣＭ４と、電圧発生回路としての基板バイアス発生回路ＧＣ４とを有する。
また、本実施の形態５では、速度モニタ回路として、図３６に示す速度モニタ回路ＤＣ４と、図３７に示す速度モニタ回路ＤＣ４と、図３８に示す速度モニタ回路ＤＣ５とを有する。
図３６〜図３８は、実施の形態５の半導体集積回路装置における速度モニタ回路の構成を示す回路図である。
図３６に示す速度モニタ回路ＤＣ４は、互いに直列に接続された複数のＮＡＮＤ回路ＤＣ４１１を備えた遅延回路である。このような複数のＮＡＮＤ回路ＤＣ４１１を有する速度モニタ回路ＤＣ４を、速度モニタ回路ＤＣ４１と称する。また、図３６では、速度モニタ回路ＤＣ４に含まれる複数のＮＡＮＤ回路ＤＣ４１１のうち、互いに隣り合う２つのＮＡＮＤ回路ＤＣ４１１を示している。
複数のＮＡＮＤ回路ＤＣ４１１の各々は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、複数のＮＡＮＤ回路ＤＣ４１１の各々は、ｐチャネル型のＭＩＳＦＥＴＱＰ４１、ｐチャネル型のＭＩＳＦＥＴＱＰ４２、ｐチャネル型と異なるｎチャネル型のＭＩＳＦＥＴＱＮ４１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４２を含む。
ｐチャネル型のＭＩＳＦＥＴＱＰ４１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２は、接地電位ＧＮＤに対して電源電圧Ｖｄｄと等しい電位となる電源線、すなわち電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに並列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４１のソース電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４１のドレイン電極、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ４１、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４２は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに直列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ４２のドレイン電極は、ノードｎ１に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ４２のソース電極は、ｎチャネル型のＭＩＳＦＥＴＱＮ４１のドレイン電極に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ４１のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。したがって、ＭＩＳＦＥＴＱＮ４１は、ＭＩＳＦＥＴＱＮ４２のＭＩＳＦＥＴＱＰ４１側と反対側で、ＭＩＳＦＥＴＱＮ４２と直列に接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ４１のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４１のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ４２のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４２のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
速度モニタ回路ＤＣ４１においては、このようなＮＡＮＤ回路ＤＣ４１１が、複数、例えばＮを２以上の整数としたときにＮ個配列されている。このとき、１番目からＮ−１番目に配列されたＮＡＮＤ回路ＤＣ４１１の各々の電圧Ｖｏｕｔが出力される出力ノードは、次に配列されたＮＡＮＤ回路ＤＣ４１１の電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、１番目からＮ番目に配列されたＮＡＮＤ回路ＤＣ４１１の各々の電圧Ｖｉｎ２が入力される入力ノードは、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。このようにして、複数のＮＡＮＤ回路ＤＣ４１１が、互いに直列に接続されることで、各々のＮＡＮＤ回路ＤＣ４１１の遅延時間が遅延時間Ｔｐｄ４１である遅延回路を形成することができる。
なお、複数のＮＡＮＤ回路ＤＣ４１１のうち最後のＮＡＮＤ回路ＤＣ４１１の出力ノードを、最初のＮＡＮＤ回路ＤＣ４１１の電圧Ｖｉｎ１が入力される入力ノードと接続して帰還回路を構成することで、速度モニタ回路ＤＣ４１をリングオシレータ回路とすることもできる。これにより、リングオシレータ回路の周波数をｆとするとき、各々のＮＡＮＤ回路ＤＣ４１１の遅延時間Ｔｐｄ４１を、例えば１／（２Ｎｆ）など周波数ｆに基づいて容易に求めることができるので、遅延時間Ｔｐｄ４１をより精度よく測定することができる。
あるいは、入力ノードにおける電圧Ｖｉｎ１、および、出力ノードにおける電圧Ｖｏｕｔの各々の時間依存性を測定して遅延時間Ｔｐｄ４１を測定することができればよく、速度モニタ回路として、１つのＮＡＮＤ回路ＤＣ４１１からなる回路を用いることもできる。
複数のＮＡＮＤ回路ＤＣ４１１の各々において、ｐチャネル型のＭＩＳＦＥＴＱＰ４１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２には、基板バイアス電圧として基板バイアスＶｂｐが印加される。一方、ｎチャネル型のＭＩＳＦＥＴＱＮ４１には、基板バイアス電圧として基板バイアスＶｂｎが印加され、ｎチャネル型のＭＩＳＦＥＴＱＮ４２には、基板バイアス電圧として基板バイアスＶｂｎｓが印加される。基板バイアスＶｂｎと、基板バイアスＶｂｎｓとは、別々に調整され、別々に決定される。
図３７に示す速度モニタ回路ＤＣ４は、互いに直列に接続された複数のＮＯＲ回路ＤＣ４２１を備えた遅延回路である。このような複数のＮＯＲ回路ＤＣ４２１を有する速度モニタ回路ＤＣ４を、速度モニタ回路ＤＣ４２と称する。また、図３７では、速度モニタ回路ＤＣ４に含まれる複数のＮＯＲ回路ＤＣ４２１のうち、互いに隣り合う２つのＮＯＲ回路ＤＣ４２１を示している。
複数のＮＯＲ回路ＤＣ４２１の各々は、それぞれ電圧Ｖｉｎ１および電圧Ｖｉｎ２が入力される２つの入力ノードを有し、電圧Ｖｏｕｔが出力される１つの出力ノードを有する。また、このとき、複数のＮＯＲ回路ＤＣ４２１の各々は、ｐチャネル型のＭＩＳＦＥＴＱＰ４３、ｐチャネル型のＭＩＳＦＥＴＱＰ４４、ｐチャネル型と異なるｎチャネル型のＭＩＳＦＥＴＱＮ４３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４を含む。
ｐチャネル型のＭＩＳＦＥＴＱＰ４３、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４４は、電源電圧Ｖｄｄが印加されている電源線と、電源電圧Ｖｄｄの電位と接地電位ＧＮＤとの間の電位となるノードｎ１との間に、互いに直列に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４３のソース電極は、電源電圧Ｖｄｄに接続、すなわち電源に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４３のドレイン電極は、ｐチャネル型のＭＩＳＦＥＴＱＰ４４のソース電極に接続されている。ｐチャネル型のＭＩＳＦＥＴＱＰ４４のドレイン電極は、ノードｎ１に接続されている。
ｎチャネル型のＭＩＳＦＥＴＱＮ４３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４は、ノードｎ１と、接地電位ＧＮＤとなる接地線との間に、互いに並列に接続されている。ｎチャネル型のＭＩＳＦＥＴＱＮ４３のドレイン電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４のドレイン電極は、ノードｎ１に接続されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ４３のソース電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４のソース電極は、接地電位ＧＮＤに接続、すなわち接地されている。したがって、ＭＩＳＦＥＴＱＰ４３は、ＭＩＳＦＥＴＱＰ４４のＭＩＳＦＥＴＱＮ４３側と反対側で、ＭＩＳＦＥＴＱＰ４４と直列に接続されている。
ｐチャネル型のＭＩＳＦＥＴＱＰ４３のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４３のゲート電極は、電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ４４のゲート電極、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４のゲート電極は、電圧Ｖｉｎ２が入力される入力ノードに接続されている。さらに、ノードｎ１は、電圧Ｖｏｕｔが出力される出力ノードに接続されている。
速度モニタ回路ＤＣ４２においては、このようなＮＯＲ回路ＤＣ４２１が、複数、例えばＮを２以上の整数としたときにＮ個配列されている。このとき、１番目からＮ−１番目に配列されたＮＯＲ回路ＤＣ４２１の各々の電圧Ｖｏｕｔが出力される出力ノードは、次に配列されたＮＯＲ回路ＤＣ４２１の電圧Ｖｉｎ１が入力される入力ノードに接続されている。また、１番目からＮ番目に配列されたＮＯＲ回路ＤＣ４２１の各々の電圧Ｖｉｎ２が入力される入力ノードは、接地電位ＧＮＤに接続、すなわち接地されている。このようにして、複数のＮＯＲ回路ＤＣ４２１が、互いに直列に接続されることで、各々のＮＯＲ回路ＤＣ４２１の遅延時間が遅延時間Ｔｐｄ４２である遅延回路を形成することができる。
なお、複数のＮＯＲ回路ＤＣ４２１のうち最後のＮＯＲ回路ＤＣ４２１の出力ノードを、最初のＮＯＲ回路ＤＣ４２１の電圧Ｖｉｎ１が入力される入力ノードと接続して帰還回路を構成することで、速度モニタ回路ＤＣ４２をリングオシレータ回路とすることもできる。これにより、リングオシレータ回路の周波数をｆとするとき、各々のＮＯＲ回路ＤＣ４２１の遅延時間Ｔｐｄ４２を、例えば１／（２Ｎｆ）など周波数ｆに基づいて容易に求めることができるので、遅延時間Ｔｐｄ４２をより精度よく測定することができる。
あるいは、入力ノードにおける電圧Ｖｉｎ２、および、出力ノードにおける電圧Ｖｏｕｔの各々の時間依存性を測定して遅延時間Ｔｐｄ４２を測定することができればよく、速度モニタ回路として、１つのＮＯＲ回路ＤＣ４２１からなる回路を用いることもできる。
複数のＮＯＲ回路ＤＣ４２１の各々において、ｐチャネル型のＭＩＳＦＥＴＱＰ４３には、基板バイアス電圧として基板バイアスＶｂｐが印加され、ｐチャネル型のＭＩＳＦＥＴＱＰ４４には、基板バイアス電圧として基板バイアスＶｂｐｓが印加される。基板バイアスＶｂｐと、基板バイアスＶｂｐｓとは、別々に調整され、別々に決定される。一方、ｎチャネル型のＭＩＳＦＥＴＱＮ４３、および、ｎチャネル型のＭＩＳＦＥＴＱＮ４４には、基板バイアス電圧として基板バイアスＶｂｎが印加される。
図３８に示すように、速度モニタ回路ＤＣ５は、互いに直列に接続された複数のインバータ回路ＤＣ１１を備えた遅延回路である。複数のインバータ回路ＤＣ１１の各々は、例えばｐチャネル型のＭＩＳＦＥＴＱＰ５およびｎチャネル型のＭＩＳＦＥＴＱＮ５からなるＣＭＩＳインバータ回路である。図３８に示すように、速度モニタ回路ＤＣ５は、実施の形態１で図４および図９を用いて説明した速度モニタ回路ＤＣ１と同様の速度モニタ回路であり、その詳細な説明を省略する。ただし、速度モニタ回路ＤＣ５に含まれる複数のインバータ回路ＤＣ１１のそれぞれの遅延時間を、速度モニタ回路ＤＣ１に含まれる複数のインバータ回路ＤＣ１１のそれぞれの遅延時間Ｔｐｄに代え、遅延時間Ｔｐｄ５と称する。
なお、主回路ＭＣ４が、ＮＡＮＤ回路を有するが、ＮＯＲ回路を有しない場合には、半導体集積回路装置として、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５と、ＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１とを有するが、ＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２を有しなくてもよい。また、主回路ＭＣ４が、ＮＯＲ回路を有するが、ＮＡＮＤ回路を有しない場合には、半導体集積回路装置として、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５と、ＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２とを有するが、ＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１を有しなくてもよい。
好適には、主回路ＭＣ４が図３４を用いて説明したＮＡＮＤ回路を有する場合、つまり主回路ＭＣ４が主回路ＭＣ４１である場合には、ＮＡＮＤ回路ＤＣ４１１を構成するＭＩＳＦＥＴＱＰ４１およびＭＩＳＦＥＴＱＰ４２の閾値電圧は、主回路ＭＣ４１を構成するＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２の閾値電圧と等しい。また、ＮＡＮＤ回路ＤＣ４１１を構成するＭＩＳＦＥＴＱＮ４１の閾値電圧は、主回路ＭＣ４１を構成するＭＩＳＦＥＴＱＮ１の閾値電圧と等しく、ＮＡＮＤ回路ＤＣ４１１を構成するＭＩＳＦＥＴＱＮ４２の閾値電圧は、主回路ＭＣ４１を構成するＭＩＳＦＥＴＱＮ２の閾値電圧と等しい。これにより、主回路ＭＣ４１を構成するＭＩＳＦＥＴＱＰ１、ＭＩＳＦＥＴＱＰ２、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２のそれぞれに印加する基板バイアスを、精度よく制御することができる。
好適には、主回路ＭＣ４が図３５を用いて説明したＮＯＲ回路を有する場合、つまり主回路ＭＣ４が主回路ＭＣ４２である場合には、ＮＯＲ回路ＤＣ４２１を構成するＭＩＳＦＥＴＱＮ４３およびＭＩＳＦＥＴＱＮ４４の閾値電圧は、主回路ＭＣ４２を構成するＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４の閾値電圧と等しい。また、ＮＯＲ回路ＤＣ４２１を構成するＭＩＳＦＥＴＱＰ４３の閾値電圧は、主回路ＭＣ４２を構成するＭＩＳＦＥＴＱＰ３の閾値電圧と等しく、ＮＯＲ回路ＤＣ４２１を構成するＭＩＳＦＥＴＱＰ４４の閾値電圧は、主回路ＭＣ４２を構成するＭＩＳＦＥＴＱＰ４の閾値電圧と等しい。これにより、主回路ＭＣ４２を構成するＭＩＳＦＥＴＱＰ３、ＭＩＳＦＥＴＱＰ４、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４のそれぞれに印加する基板バイアスを、精度よく制御することができる。
本実施の形態５では、電流モニタ回路ＣＭ４として、図５に示した電流モニタ回路ＣＭ１１、および、図６に示した電流モニタ回路ＣＭ１２の２つの電流モニタ回路を有する。また、主回路が例えばＮＡＮＤ回路である場合、主回路が例えばＮＯＲ回路である場合、および、主回路が例えばＮＡＮＤ回路およびＮＯＲ回路からなる回路である場合のいずれの場合でも、図５に示した電流モニタ回路ＣＭ１１、および、図６に示した電流モニタ回路ＣＭ１２が用いられる。
好適には、電流モニタ回路ＣＭ１１を構成するＭＩＳＦＥＴＱＰ６の閾値電圧は、主回路ＭＣ４を構成するＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ３の閾値電圧と等しい。これにより、主回路ＭＣ４を構成するＭＩＳＦＥＴＱＰ１〜ＭＩＳＦＥＴＱＰ３に印加する基板バイアスＶｂｐを、精度よく制御することができる。
好適には、電流モニタ回路ＣＭ１２を構成するＭＩＳＦＥＴＱＮ６の閾値電圧は、主回路ＭＣ４を構成するＭＩＳＦＥＴＱＮ１、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４の閾値電圧と等しい。これにより、主回路ＭＣ４を構成するＭＩＳＦＥＴＱＮ１、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４に印加する基板バイアスＶｂｎを、精度よく制御することができる。
図３３に示すように、基板バイアス発生回路ＧＣ４は、基板バイアスＶｂｐと基板バイアスＶｂｎとを発生させる。また、基板バイアス発生回路ＧＣ４は、基板バイアスＶｂｐｓと基板バイアスＶｂｎｓとを発生させる。
＜ＳＯＩ基板の平面構成および断面構成＞
次に、本実施の形態５の半導体集積回路装置が形成されるＳＯＩ基板の平面構成および断面構成について説明する。
図３９および図４０は、実施の形態５におけるＳＯＩ基板の構成を模式的に示す平面図である。図４１および図４２は、実施の形態５におけるＳＯＩ基板の構成を模式的に示す断面図である。図３９は、４つの領域の配置を示し、図４０は、各領域におけるＳＯＩ層などの配置を示す。図４１は、図４０のＥ１−Ｅ１線に沿った断面図であり、図４２は、図４０のＤ２−Ｄ２線に沿った断面図である。また、図４０では、第１層配線１６を表示している。
図３９〜図４２では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。なお、Ｘ軸方向とＹ軸方向とは、互いに交差すればよく、互いに直交しなくてもよい（以下、本実施の形態５において同様）。
図４０のＤ１−Ｄ１線に沿った断面図は、ＢＯＸ層２ｅ、ＳＯＩ層３ｅおよびｐ型ウェル６ｅに代え、ＢＯＸ層２ｃ、ＳＯＩ層３ｃおよびｐ型ウェル６ｃが形成されている点を除き、図４０のＤ２−Ｄ２線に沿った断面図と同様である。また、図４０のＥ２−Ｅ２線に沿った断面図は、ＢＯＸ層２ｄ、ＳＯＩ層３ｄおよびｎ型ウェル５ｄに代え、ＢＯＸ層２ｆ、ＳＯＩ層３ｆおよびｎ型ウェル５ｆが形成されている点を除き、図４０のＥ１−Ｅ１線に沿った断面図と同様である。
ＳＯＩ基板は、好適には、支持基板上に形成された埋め込み酸化膜であるＢＯＸ層と、ＢＯＸ層上に形成された半導体層であるＳＯＩ層とからなる。
図３９および図４０に示すように、ＳＯＩ基板は、支持基板１と、支持基板１の表面１ａ側の４つの領域である領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２とを有する。領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２の各々は、平面視において、Ｘ軸方向に延在する。また、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２は、Ｙ軸方向に、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２の順に配列されている。領域ＡＲＮ１および領域ＡＲＮ２は、ｎチャネル型のＭＩＳＦＥＴが形成される領域である。領域ＡＲＰ１および領域ＡＲＰ２は、ｐチャネル型のＭＩＳＦＥＴが形成される領域である。
図４０〜図４２に示すように、ＳＯＩ基板は、ＢＯＸ層２ｃと、ＢＯＸ層２ｄと、ＢＯＸ層２ｅと、ＢＯＸ層２ｆとを有する。ＢＯＸ層２ｃは、領域ＡＲＮ１で、支持基板１上に形成された絶縁層である。ＢＯＸ層２ｄは、領域ＡＲＰ１で、支持基板１上に形成された絶縁層である。ＢＯＸ層２ｅは、領域ＡＲＮ２で、支持基板１上に形成された絶縁層である。ＢＯＸ層２ｆは、領域ＡＲＰ２で、支持基板１上に形成された絶縁層である。ＢＯＸ層２ｃ、ＢＯＸ層２ｄ、ＢＯＸ層２ｅおよびＢＯＸ層２ｆの各々は、支持基板１の表面１ａ内でＸ軸方向に延在する。また、ＢＯＸ層２ｃ、ＢＯＸ層２ｄ、ＢＯＸ層２ｅおよびＢＯＸ層２ｆは、支持基板１の表面１ａ内でＹ軸方向に、ＢＯＸ層２ｃ、ＢＯＸ層２ｄ、ＢＯＸ層２ｅおよびＢＯＸ層２ｆの順に配列されている。
図４０〜図４２に示すように、ＳＯＩ基板は、ＳＯＩ層３ｃと、ＳＯＩ層３ｄと、ＳＯＩ層３ｅと、ＳＯＩ層３ｆとを有する。ＳＯＩ層３ｃは、領域ＡＲＮ１で、ＢＯＸ層２ｃ上に形成された半導体層である。ＳＯＩ層３ｄは、領域ＡＲＰ１で、ＢＯＸ層２ｄ上に形成された半導体層である。ＳＯＩ層３ｅは、領域ＡＲＮ２で、ＢＯＸ層２ｅ上に形成された半導体層である。ＳＯＩ層３ｆは、領域ＡＲＰ２で、ＢＯＸ層２ｆ上に形成された半導体層である。ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの各々は、支持基板１の表面１ａ内でＸ軸方向に延在する。また、ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆは、支持基板１の表面１ａ内でＹ軸方向に、ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの順に配列されている。
支持基板１は、例えば面方位が（１００）であり、抵抗率が５Ωｃｍ程度であるｐ型単結晶シリコンからなる。ＢＯＸ層２ｃ、ＢＯＸ層２ｄ、ＢＯＸ層２ｅおよびＢＯＸ層２ｆは、例えば厚さが１０ｎｍ程度である酸化シリコン膜からなる。好適には、ＢＯＸ層２ｄ、ＢＯＸ層２ｅおよびＢＯＸ層２ｆの各々は、ＢＯＸ層２ｃと同層の絶縁層である。ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの各々は、例えば面方位が（１００）であり、例えば厚さが３０ｎｍ程度である単結晶シリコンからなる。好適には、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの各々は、ＳＯＩ層３ｃと同層の半導体層である。支持基板１には、公知のＳＴＩ技術により、ＳＯＩ層３ａおよびＳＯＩ層３ｂの表面から支持基板１に達する、例えば深さが３００ｎｍ程度である素子分離溝４が形成されている。素子分離溝４の内部には、例えば酸化シリコンなどの絶縁膜が埋め込まれている。したがって、ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆは、素子分離溝４により区画されることになる。
領域ＡＲＮ１では、支持基板１の表面１ａ側に、ｐ型の半導体領域としてのｐ型ウェル６ｃが形成されている。領域ＡＲＰ１では、支持基板１の表面１ａ側に、ｎ型の半導体領域としてのｎ型ウェル５ｄが形成されている。領域ＡＲＮ２では、支持基板１の表面１ａ側に、ｐ型の半導体領域としてのｐ型ウェル６ｅが形成されている。領域ＡＲＰ２では、支持基板１の表面１ａ側に、ｎ型の半導体領域としてのｎ型ウェル５ｆが形成されている。
ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆの各々は、支持基板１の表面１ａ内でＸ軸方向に延在する。また、ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆは、支持基板１の表面１ａ内でＹ軸方向に、ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆの順に配列されている。
ＢＯＸ層２ｃは、領域ＡＲＮ１で、ｐ型ウェル６ｃ上に形成されている。ＢＯＸ層２ｄは、領域ＡＲＰ１で、ｎ型ウェル５ｄ上に形成されている。ＢＯＸ層２ｅは、領域ＡＲＮ２で、ｐ型ウェル６ｅ上に形成されている。ＢＯＸ層２ｆは、領域ＡＲＰ２で、ｎ型ウェル５ｆ上に形成されている。
ｐ型ウェル６ｃおよびｐ型ウェル６ｅにおけるｐ型の不純物濃度を１０１８ｃｍ−３程度とすることができ、ｎ型ウェル５ｄおよびｎ型ウェル５ｆにおけるｎ型の不純物濃度を１０１８ｃｍ−３程度とすることができる。
図４１に示すように、ｎ型ウェル５ｄは、領域ＡＲＰ１から、領域ＡＲＰ１のＸ軸方向における一方の側（図４１中左側）の外部の領域にかけて形成されている。そして、ｎ型ウェル５ｄのうち、Ｘ軸方向における一方の側（図４１中左側）の端部であって、領域ＡＲＰ１の外部の領域に形成された部分上には、ＢＯＸ層２ｄおよびＳＯＩ層３ｄが形成されておらず、ｎ型ウェル５ｄが露出している。このｎ型ウェル５ｄが露出した領域５１ｄは、タップと称され、ｎ型ウェル５ｄと電気的に接続されたプラグ１５（後述する図４３参照）が形成される領域である。領域５１ｄでは、ｎ型ウェル５ｄの端部上に、プラグ１５が形成され、ｎ型ウェル５ｄの端部は、プラグ１５と電気的に接続される。すなわち、ｎ型ウェル５ｄの端部は、基板バイアスを印加する電圧発生回路と、プラグ１５を介して電気的に接続される。
同様に、ｎ型ウェル５ｆの一方の端部上であって、領域ＡＲＰ２の外部の領域に形成された部分上には、ＢＯＸ層２ｆおよびＳＯＩ層３ｆが形成されておらず、ｎ型ウェル５ｆが露出している。このｎ型ウェル５ｆが露出した領域５１ｆは、タップと称される領域である。領域５１ｆでは、ｎ型ウェル５ｆの端部上に、プラグ１５（後述する図４３参照）が形成され、ｎ型ウェル５ｆの端部は、プラグ１５と電気的に接続される。すなわち、ｎ型ウェル５ｆの端部は、基板バイアスを印加する電圧発生回路と、プラグ１５を介して電気的に接続される。
図４２に示すように、ｐ型ウェル６ｅは、領域ＡＲＮ２から、領域ＡＲＮ２のＸ軸方向における一方の側（図４２中左側）の外部の領域にかけて形成されている。そして、ｐ型ウェル６ｅのうち、Ｘ軸方向における一方の側（図４２中左側）の端部であって、領域ＡＲＮ２の外部の領域に形成された部分上には、ＢＯＸ層２ｅおよびＳＯＩ層３ｅが形成されておらず、ｐ型ウェル６ｅが露出している。このｐ型ウェル６ｅが露出した領域６１ｅは、タップと称される領域である。領域６１ｅでは、ｐ型ウェル６ｅの端部上に、プラグ１５（後述する図４３参照）が形成され、ｐ型ウェル６ｅの端部は、プラグ１５と電気的に接続される。すなわち、ｐ型ウェル６ｅの端部は、基板バイアスを印加する電圧発生回路と、プラグ１５を介して電気的に接続される。
同様に、ｐ型ウェル６ｃの一方の端部上であって、領域ＡＲＮ１の外部の領域に形成された部分上には、ＢＯＸ層２ｃおよびＳＯＩ層３ｃが形成されておらず、ｐ型ウェル６ｃが露出している。このｐ型ウェル６ｃが露出した領域６１ｃは、タップと称される領域である。領域６１ｃでは、ｐ型ウェル６ｃの端部上に、プラグ１５（後述する図４３参照）が形成され、ｐ型ウェル６ｃの端部は、プラグ１５と電気的に接続される。すなわち、ｐ型ウェル６ｃの端部は、基板バイアスを印加する電圧発生回路と、プラグ１５を介して電気的に接続される。
図５６を用いて後述する比較例においては、ｐ型ウェルおよびｎ型ウェルの各々が、隣り合うＳＯＩ層同士の間に位置する領域で、プラグと電気的に接続される場合、隣り合うＳＯＩ層同士の間隔を空けなければならない。そのため、半導体集積回路装置の面積を小さくすることができないか、または、隣り合うＳＯＩ層同士の間で、ｐ型ウェル上またはｎ型ウェル上のＢＯＸ層およびＳＯＩ層を除去する必要があり、製造工程が複雑になるおそれがある。
一方、本実施の形態５では、ＳＯＩ層３ｃ、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの各々のＸ軸方向の外側で、ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆの各々が、それぞれタップと称される領域で、プラグと電気的に接続される。したがって、隣り合うＳＯＩ層同士の間隔を空けなくてもよい。そのため、半導体集積回路装置の面積を小さくすることができ、かつ、隣り合うＳＯＩ層同士の間で、ｐ型ウェル上またはｎ型ウェル上のＢＯＸ層およびＳＯＩ層を除去する必要がなく、製造工程が複雑になることを防止または抑制することができる。
＜ＮＡＮＤ回路を含む速度モニタ回路の構成＞
次に、上記の４つの領域である領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２を有するＳＯＩ基板上における、ＮＡＮＤ回路を含む速度モニタ回路の構成について説明する。なお、ＭＩＳＦＥＴＱＰ４１、ＭＩＳＦＥＴＱＰ４２、ＭＩＳＦＥＴＱＮ４１およびＭＩＳＦＥＴＱＮ４２の各々を、ＭＩＳＦＥＴＱＰ１、ＭＩＳＦＥＴＱＰ２、ＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２のそれぞれに置き換えることにより、ＮＡＮＤ回路を含む主回路についても、同様に構成することができる。
図４３は、図３６に示すＮＡＮＤ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。図４４および図４５は、図３６に示すＮＡＮＤ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。図４４は、図４３のＥ１−Ｅ１線に沿った断面図であり、図４５は、図４３のＤ２−Ｄ２線に沿った断面図である。なお、図４３では、層間絶縁膜１７、層間絶縁膜１３、シリサイド層１２およびサイドウォールスペーサ１１を除去して透視した状態を示している。また、図４３〜図４５では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。
領域ＡＲＰ１では、支持基板１上に、すなわちＳＯＩ層３ｄに、ｐチャネル型のＭＩＳＦＥＴＱＰ４１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２が形成されている。また、領域ＡＲＮ２では、支持基板１上に、すなわちＳＯＩ層３ｅに、ｎチャネル型のＭＩＳＦＥＴＱＮ４１が形成されており、領域ＡＲＮ１では、支持基板１上に、すなわちＳＯＩ層３ｃに、ｎチャネル型のＭＩＳＦＥＴＱＮ４２が形成されている。
図４３および図４４に示すように、領域ＡＲＰ１では、ＳＯＩ層３ｄ上に、ゲート絶縁膜７を介してゲート電極８ａが形成されている。また、図４３および図４５に示すように、領域ＡＲＮ２では、ＳＯＩ層３ｅ上に、ゲート絶縁膜７を介してゲート電極８ａが形成されている。そして、図４３ではゲート絶縁膜７の図示は省略するが、領域ＡＲＮ１では、ＳＯＩ層３ｃ上に、ゲート絶縁膜７を介してゲート電極８ａが形成されている。図４３に示すように、ゲート電極８ａは、平面視において、Ｙ軸方向にそれぞれ延在する。
図４３および図４４に示すように、領域ＡＲＰ１では、ＳＯＩ層３ｄ上に、ゲート絶縁膜７を介してダミーゲート電極８ｂが形成されている。また、図４３および図４５に示すように、領域ＡＲＮ２では、ＳＯＩ層３ｅ上に、ゲート絶縁膜７を介してダミーゲート電極８ｂが形成されている。そして、図４３ではゲート絶縁膜７の図示は省略するが、領域ＡＲＮ１では、ＳＯＩ層３ｃ上に、ゲート絶縁膜７を介してダミーゲート電極８ｂが形成されており、領域ＡＲＰ２では、ＳＯＩ層３ｆ上に、ゲート絶縁膜７を介してダミーゲート電極８ｂが形成されている。図４３に示すように、ダミーゲート電極８ｂは、平面視において、Ｙ軸方向にそれぞれ延在する。ダミーゲート電極８ｂは、ＭＩＳＦＥＴのゲート電極として機能するものではなく、例えばＳＯＩ層３ｃの電位、ＳＯＩ層３ｄの電位、ＳＯＩ層３ｅの電位、および、ＳＯＩ層３ｆの電位を調整する機能を有するものである。
ゲート絶縁膜７は、例えばＳＯＩ層３ｃの表面、ＳＯＩ層３ｄの表面、ＳＯＩ層３ｅの表面、および、ＳＯＩ層３ｆの表面を熱酸化することで、形成されている。ゲート電極８ａまたはダミーゲート電極８ｂは、ＳＯＩ層３ｃ上、ＳＯＩ層３ｄ上、ＳＯＩ層３ｅ上、および、ＳＯＩ層３ｆ上に、ゲート絶縁膜７を介して多結晶シリコン膜を堆積し、堆積した多結晶シリコン膜をドライエッチングすることで、形成されている。
図４４に示すように、領域ＡＲＰ１では、ゲート電極８ａの両側のＳＯＩ層３ｄ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｄには、ｐ型半導体領域９が形成されている。また、領域ＡＲＰ２では、ダミーゲート電極８ｂの両側のＳＯＩ層３ｆには、ｐ型半導体領域９が形成されている。ｐ型半導体領域９は、ゲート電極８ａの両側のＳＯＩ層、および、ダミーゲート電極８ｂの両側のＳＯＩ層に、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、形成されている。
図４５に示すように、領域ＡＲＮ２では、ゲート電極８ａの両側のＳＯＩ層３ｅ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｅには、ｎ型半導体領域１０が形成されている。また、領域ＡＲＮ１では、ゲート電極８ａの両側のＳＯＩ層３ｃ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｃには、ｎ型半導体領域１０が形成されている。ｎ型半導体領域１０は、ゲート電極８ａの両側のＳＯＩ層、および、ダミーゲート電極８ｂの両側のＳＯＩ層に、例えば砒素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより、形成されている。
図４４および図４５に示すように、ゲート電極８ａの側壁、および、ダミーゲート電極８ｂの側壁に、サイドウォールスペーサ１１が形成されている。サイドウォールスペーサ１１は、例えばＣＶＤ法によりゲート電極８ａおよびダミーゲート電極８ｂの表面に堆積した酸化シリコン膜を異方性エッチングによりエッチバックすることで、形成されている。
ゲート電極８ａ、ダミーゲート電極８ｂ、サイドウォールスペーサ１１、ｐ型半導体領域９およびｎ型半導体領域１０の表面を含めて支持基板１上には、層間絶縁膜１３が形成されている。
図４４に示すように、領域ＡＲＰ１では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、コンタクトホール１４の内部に埋め込まれた例えばタングステン（Ｗ）膜などの導電膜からなるプラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図４４では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。
図４５に示すように、領域ＡＲＮ２では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、コンタクトホール１４の内部に埋め込まれた例えばタングステン膜などの導電膜からなるプラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図４５では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。また、領域ＡＲＮ１でも、領域ＡＲＮ２と同様である。
層間絶縁膜１３上には、例えばアルミニウム（Ａｌ）合金膜などからなり、プラグ１５と電気的に接続された第１層配線１６が形成されている。また、第１層配線１６の表面を含めて層間絶縁膜１３上には、層間絶縁膜１７が形成されている。層間絶縁膜１７には、層間絶縁膜１７を貫通して第１層配線１６に達するコンタクトホール１８が形成されている。コンタクトホール１８の内部には、コンタクトホール１８の内部に埋め込まれた例えば銅（Ｃｕ）膜などの導電膜からなるプラグ１９が形成されている。層間絶縁膜１７上には、例えばアルミニウム合金膜などからなり、プラグ１９と電気的に接続された第２層配線２０が形成されている。さらに、図示は省略するが、第２層配線２０上に、複数層の配線を形成することができる。
図４３〜図４５に示すように、領域ＡＲＰ１で、ＳＯＩ層３ｄ、ゲート絶縁膜７、ゲート電極８ａおよびｐ型半導体領域９からなるｐチャネル型のＭＩＳＦＥＴＱＰ４１、および、ｐチャネル型のＭＩＳＦＥＴＱＰ４２が形成されている。領域ＡＲＰ１では、ＳＯＩ層３ｄに、Ｘ軸方向に間隔を空けて、ｐチャネル型のＭＩＳＦＥＴＱＰ４１とｐチャネル型のＭＩＳＦＥＴＱＰ４２とが配置されている。また、領域ＡＲＮ２で、ＳＯＩ層３ｅ、ゲート絶縁膜７、ゲート電極８ａおよびｎ型半導体領域１０からなるｎチャネル型のＭＩＳＦＥＴＱＮ４１が形成されている。そして、領域ＡＲＮ１で、ＳＯＩ層３ｃ、ゲート絶縁膜７（図示は省略）、ゲート電極８ａおよびｎ型半導体領域１０からなるｎチャネル型のＭＩＳＦＥＴＱＮ４２が形成されている。
すなわち、ＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＮ１、領域ＡＲＰ１および領域ＡＲＮ２からなる３つの領域に形成される。これは、ＳＯＩ基板にＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１が形成される場合だけでなく、ＳＯＩ基板にＮＡＮＤ回路を含む主回路ＭＣ４が形成される場合でも、同様である。
図４３に示すように、ＭＩＳＦＥＴＱＰ４１のゲート電極８ａと、ＭＩＳＦＥＴＱＮ４１のゲート電極８ａとに電圧Ｖｉｎを入力するための第１層配線１６が形成されている。また、ＭＩＳＦＥＴＱＰ４１のソース電極であるｐ型半導体領域９と、ＭＩＳＦＥＴＱＰ４２のソース電極であるｐ型半導体領域９と、ＭＩＳＦＥＴＱＰ４２のゲート電極８ａと、ＭＩＳＦＥＴＱＮ４２のゲート電極８ａとに電源電圧Ｖｄｄを接続するための第１層配線１６が形成されている。そして、ＭＩＳＦＥＴＱＰ４１のドレイン電極であり、かつ、ＭＩＳＦＥＴＱＰ４２のドレイン電極でもあるｐ型半導体領域９と、ＭＩＳＦＥＴＱＮ４２のドレイン電極であるｎ型半導体領域１０とから電圧Ｖｏｕｔを出力するための第１層配線１６が形成されている。さらに、ＭＩＳＦＥＴＱＮ４１のソース電極であるｎ型半導体領域１０を接地電位ＧＮＤに接続するための第１層配線１６が形成されている。
一方、図４３に示す例では、ＭＩＳＦＥＴＱＮ４２のソース電極であるｎ型半導体領域１０と、ＭＩＳＦＥＴＱＮ４１のドレイン電極であるｎ型半導体領域１０とを接続するための配線は、電圧Ｖｏｕｔを出力するための第１層配線１６を跨ぐため、第２層配線２０として形成されている。
プラグ１５を介してｎ型ウェル５ｄと電気的に接続された第１層配線１６（図４４参照）により、ｎ型ウェル５ｄに基板バイアスＶｂｐが印加される。また、プラグ１５を介してｐ型ウェル６ｅと電気的に接続された第１層配線１６（図４５参照）により、ｐ型ウェル６ｅに基板バイアスＶｂｎが印加され、プラグ１５を介してｐ型ウェル６ｃと電気的に接続された第１層配線１６（図示は省略）により、ｐ型ウェル６ｃに基板バイアスＶｂｎｓが印加される。
これにより、ＳＯＩ層３ｄと電気的に絶縁されたｎ型ウェル５ｄに基板バイアスＶｂｐを印加し、ＳＯＩ層３ｅと電気的に絶縁されたｐ型ウェル６ｅに基板バイアスＶｂｎを印加し、ＳＯＩ層３ｃと電気的に絶縁されたｐ型ウェル６ｃに基板バイアスＶｂｎｓを印加することができる。また、基板バイアスＶｂｐ、基板バイアスＶｂｎおよび基板バイアスＶｂｎｓの各々の電圧値を広範囲で調整することができる。したがって、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、精度よく制御することができる。
また、基板バイアスＶｂｎの電圧値と基板バイアスＶｂｎｓの電圧値とを、別々に調整し、別々に決定することができる。つまり、好適には、基板バイアスＶｂｎｓの電圧値は、基板バイアスＶｂｎの電圧値と異なる。このとき、基板バイアスＶｂｎの電圧値と基板バイアスＶｂｎｓの電圧値とを別々に調整しない場合に比べ、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、より精度よく制御することができる。
＜ＮＯＲ回路を含む速度モニタ回路の構成＞
次に、上記の４つの領域である領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２を有するＳＯＩ基板上における、ＮＯＲ回路を含む速度モニタ回路の構成について説明する。なお、以下では、ＮＡＮＤ回路を含む速度モニタ回路と同様の部分については、一部の説明を省略し、主としてＮＡＮＤ回路を含む速度モニタ回路と異なる部分について説明する。また、ＭＩＳＦＥＴＱＰ４３、ＭＩＳＦＥＴＱＰ４４、ＭＩＳＦＥＴＱＮ４３およびＭＩＳＦＥＴＱＮ４４の各々を、ＭＩＳＦＥＴＱＰ３、ＭＩＳＦＥＴＱＰ４、ＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４のそれぞれに置き換えることにより、ＮＯＲ回路を含む主回路についても、同様に構成することができる。
図４６は、図３７に示すＮＯＲ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。図４７および図４８は、図３７に示すＮＯＲ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。図４７は、図４６のＥ１−Ｅ１線に沿った断面図であり、図４８は、図４６のＤ２−Ｄ２線に沿った断面図である。なお、図４６では、層間絶縁膜１７、層間絶縁膜１３、シリサイド層１２およびサイドウォールスペーサ１１を除去して透視した状態を示している。また、図４６〜図４８では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。
領域ＡＲＰ１では、支持基板１上に、すなわちＳＯＩ層３ｄに、ｐチャネル型のＭＩＳＦＥＴＱＰ４３が形成されており、領域ＡＲＰ２では、支持基板１上に、すなわちＳＯＩ層３ｆに、ｐチャネル型のＭＩＳＦＥＴＱＰ４４が形成されている。また、領域ＡＲＮ２では、支持基板１上に、すなわちＳＯＩ層３ｅに、ｎチャネル型のＭＩＳＦＥＴＱＮ４３、およびｎチャネル型のＭＩＳＦＥＴＱＮ４４が形成されている。
図４６〜図４８に示すように、ＳＯＩ層３ｄ、ＳＯＩ層３ｅおよびＳＯＩ層３ｆの各々の上には、ゲート絶縁膜７を介してゲート電極８ａまたはダミーゲート電極８ｂが形成されている。図４６に示すように、ゲート電極８ａおよびダミーゲート電極８ｂは、平面視において、Ｙ軸方向にそれぞれ延在する。
図４７に示すように、領域ＡＲＰ１では、ゲート電極８ａの両側のＳＯＩ層３ｄ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｄには、ｐ型半導体領域９が形成されている。また、領域ＡＲＰ２では、ゲート電極８ａの両側のＳＯＩ層３ｆ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｆには、ｐ型半導体領域９が形成されている。
図４８に示すように、領域ＡＲＮ２では、ゲート電極８ａの両側のＳＯＩ層３ｅ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｅには、ｎ型半導体領域１０が形成されている。また、領域ＡＲＮ１では、ダミーゲート電極８ｂの両側のＳＯＩ層３ｃには、ｎ型半導体領域１０が形成されている。
ゲート電極８ａの側壁、および、ダミーゲート電極８ｂの側壁に、サイドウォールスペーサ１１が形成されている。そして、ゲート電極８ａ、ダミーゲート電極８ｂ、サイドウォールスペーサ１１、ｐ型半導体領域９およびｎ型半導体領域１０の表面を含めて支持基板１上には、層間絶縁膜１３が形成されている。
図４７に示すように、領域ＡＲＰ１では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかの表面に達するコンタクトホール１４が形成されており、コンタクトホール１４の内部には、プラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図４７では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。また、領域ＡＲＰ２でも、領域ＡＲＰ１と同様である。
図４８に示すように、領域ＡＲＮ２では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、プラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図４８では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。
層間絶縁膜１３上には、プラグ１５と電気的に接続された第１層配線１６が形成されている。また、第１層配線１６の表面を含めて層間絶縁膜１３上には、層間絶縁膜１７が形成されている。層間絶縁膜１７には、層間絶縁膜１７を貫通して第１層配線１６に達するコンタクトホール１８が形成されている。コンタクトホール１８の内部には、プラグ１９が形成されている。層間絶縁膜１７上には、プラグ１９と電気的に接続された第２層配線２０が形成されている。さらに、図示は省略するが、第２層配線２０上に、複数層の配線を形成することができる。
図４６〜図４８に示すように、領域ＡＲＮ２で、ＳＯＩ層３ｅ、ゲート絶縁膜７、ゲート電極８ａおよびｎ型半導体領域１０からなるｎチャネル型のＭＩＳＦＥＴＱＮ４３、および、ｐチャネル型のＭＩＳＦＥＴＱＮ４４が形成されている。領域ＡＲＮ２では、ＳＯＩ層３ｅに、Ｘ軸方向に間隔を空けて、ｎチャネル型のＭＩＳＦＥＴＱＮ４３とｎチャネル型のＭＩＳＦＥＴＱＮ４４とが配置されている。また、領域ＡＲＰ１で、ＳＯＩ層３ｄ、ゲート絶縁膜７、ゲート電極８ａおよびｐ型半導体領域９からなるｐチャネル型のＭＩＳＦＥＴＱＰ４３が形成されている。そして、領域ＡＲＰ２で、ＳＯＩ層３ｆ、ゲート絶縁膜７（図示は省略）、ゲート電極８ａおよびｐ型半導体領域９からなるｐチャネル型のＭＩＳＦＥＴＱＰ４４が形成されている。
すなわち、ＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる３つの領域に形成される。これは、ＳＯＩ基板にＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２が形成される場合だけでなく、ＳＯＩ基板にＮＯＲ回路を含む主回路ＭＣ４が形成される場合でも、同様である。
図４６に示すように、ＭＩＳＦＥＴＱＰ４３のゲート電極８ａと、ＭＩＳＦＥＴＱＮ４３のゲート電極８ａとに電圧Ｖｉｎを入力するための第１層配線１６が形成されている。また、ＭＩＳＦＥＴＱＮ４３のソース電極であるｎ型半導体領域１０と、ＭＩＳＦＥＴＱＮ４４のソース電極であるｎ型半導体領域１０と、ＭＩＳＦＥＴＱＮ４４のゲート電極８ａと、ＭＩＳＦＥＴＱＰ４４のゲート電極８ａとに接地電位ＧＮＤを接続するための第１層配線１６が形成されている。そして、ＭＩＳＦＥＴＱＮ４３のドレイン電極であり、かつ、ＭＩＳＦＥＴＱＮ４４のドレイン電極でもあるｎ型半導体領域１０と、ＭＩＳＦＥＴＱＰ４４のドレイン電極であるｐ型半導体領域９とから電圧Ｖｏｕｔを出力するための第１層配線１６が形成されている。さらに、ＭＩＳＦＥＴＱＰ４３のソース電極であるｐ型半導体領域９を電源電圧Ｖｄｄに接続するための第１層配線１６が形成されている。
一方、図４６に示す例では、ＭＩＳＦＥＴＱＰ４３のドレイン電極であるｐ型半導体領域９と、ＭＩＳＦＥＴＱＰ４４のソース電極であるｐ型半導体領域９とを接続するための配線は、電圧Ｖｏｕｔを出力するための第１層配線１６を跨ぐため、第２層配線２０として形成されている。
プラグ１５を介してｐ型ウェル６ｅと電気的に接続された第１層配線１６（図４８参照）により、ｐ型ウェル６ｅに基板バイアスＶｂｎが印加される。また、プラグ１５を介してｎ型ウェル５ｄと電気的に接続された第１層配線１６（図４７参照）により、ｎ型ウェル５ｄに基板バイアスＶｂｐが印加され、プラグ１５を介してｎ型ウェル５ｆと電気的に接続された第１層配線１６（図示は省略）により、ｎ型ウェル５ｆに基板バイアスＶｂｐｓが印加される。
これにより、ＳＯＩ層３ｅと電気的に絶縁されたｐ型ウェル６ｅに基板バイアスＶｂｎを印加し、ＳＯＩ層３ｄと電気的に絶縁されたｎ型ウェル５ｄに基板バイアスＶｂｐを印加し、ＳＯＩ層３ｆと電気的に絶縁されたｎ型ウェル５ｆに基板バイアスＶｂｐｓを印加することができる。また、基板バイアスＶｂｎ、基板バイアスＶｂｐおよび基板バイアスＶｂｐｓの各々の電圧値を広範囲で調整することができる。したがって、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、精度よく制御することができる。
また、基板バイアスＶｂｐの電圧値と基板バイアスＶｂｐｓの電圧値とを、別々に調整し、別々に決定することができる。つまり、好適には、基板バイアスＶｂｐｓの電圧値は、基板バイアスＶｂｐの電圧値と異なる。このとき、基板バイアスＶｂｐの電圧値と基板バイアスＶｂｐｓの電圧値とを別々に調整しない場合に比べ、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、より精度よく制御することができる。
なお、ＳＯＩ基板上において、領域ＡＲＮ１、領域ＡＲＰ１および領域ＡＲＮ２に形成されるＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１と、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２に形成されるＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２とを、Ｘ軸方向に並べて配置することができる。
＜インバータ回路を含む速度モニタ回路の構成＞
次に、上記の４つの領域である領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２を有するＳＯＩ基板上における、インバータ回路を含む速度モニタ回路の構成について説明する。なお、以下では、ＮＡＮＤ回路を含む速度モニタ回路と同様の部分については、一部の説明を省略し、主としてＮＡＮＤ回路を含む速度モニタ回路と異なる部分について説明する。また、インバータ回路を含む主回路も、インバータ回路を含む速度モニタ回路と同様に構成することができる。
前述したように、インバータ回路を含む速度モニタ回路ＤＣ５は、図４および図９を用いて説明した速度モニタ回路ＤＣ１と同様の速度モニタ回路である。
図４９は、インバータ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の平面図である。図５０および図５１は、図３８に示すインバータ回路を含む速度モニタ回路の一部を構成する半導体集積回路装置の断面図である。図５０は、図４９のＥ１−Ｅ１線に沿った断面図であり、図５１は、図４９のＤ２−Ｄ２線に沿った断面図である。なお、図４９では、層間絶縁膜１３、シリサイド層１２およびサイドウォールスペーサ１１を除去して透視した状態を示している。また、図４９〜図５１では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向とし、支持基板１の表面１ａに垂直な方向を、Ｚ軸方向としている。
領域ＡＲＰ１では、支持基板１上に、すなわちＳＯＩ層３ｄに、ｐチャネル型のＭＩＳＦＥＴＱＰ５が形成されており、領域ＡＲＮ２では、支持基板１上に、すなわちＳＯＩ層３ｅに、ｎチャネル型のＭＩＳＦＥＴＱＮ５が形成されている。
図４９〜図５１に示すように、ＳＯＩ層３ｄおよびＳＯＩ層３ｅの各々の上には、ゲート絶縁膜７を介してゲート電極８ａおよびダミーゲート電極８ｂが形成されている。図４９に示すように、ゲート電極８ａおよびダミーゲート電極８ｂは、平面視において、Ｙ軸方向にそれぞれ延在する。
図５０に示すように、領域ＡＲＰ１では、ゲート電極８ａの両側のＳＯＩ層３ｄ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｄには、ｐ型半導体領域９が形成されている。また、領域ＡＲＰ２では、ＳＯＩ層３ｆには、ｐ型半導体領域９が形成されている。
図５１に示すように、領域ＡＲＮ２では、ゲート電極８ａの両側のＳＯＩ層３ｅ、および、ダミーゲート電極８ｂの両側のＳＯＩ層３ｅには、ｎ型半導体領域１０が形成されている。また、領域ＡＲＮ１では、ＳＯＩ層３ｃには、ｎ型半導体領域１０が形成されている。
ゲート電極８ａの側壁、および、ダミーゲート電極８ｂの側壁に、サイドウォールスペーサ１１が形成されている。そして、ゲート電極８ａ、ダミーゲート電極８ｂ、サイドウォールスペーサ１１、ｐ型半導体領域９およびｎ型半導体領域１０の表面を含めて支持基板１上には、層間絶縁膜１３が形成されている。
図５０に示すように、領域ＡＲＰ１では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、プラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｎ型ウェル５ｄ、ゲート電極８ａおよびｐ型半導体領域９のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図５０では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。
図５１に示すように、領域ＡＲＮ２では、層間絶縁膜１３には、層間絶縁膜１３を貫通してｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかの表面に達するコンタクトホール１４が形成されている。コンタクトホール１４の内部には、プラグ１５が形成されている。プラグ１５は、コンタクトホール１４の底部に露出したｐ型ウェル６ｅ、ゲート電極８ａおよびｎ型半導体領域１０のいずれかとシリサイド層１２を介して電気的に接続されている。なお、図５１では、ゲート電極８ａの表面に達するコンタクトホール、および、ゲート電極８ａと接続されたプラグの図示は省略する。
層間絶縁膜１３上には、プラグ１５と電気的に接続された第１層配線１６が形成されている。さらに、図示は省略するが、第１層配線１６上に、複数層の配線を形成することができる。
図４９〜図５１に示すように、領域ＡＲＰ１で、ＳＯＩ層３ｄ、ゲート絶縁膜７、ゲート電極８ａおよびｐ型半導体領域９からなるｐチャネル型のＭＩＳＦＥＴＱＰ５が形成されている。また、領域ＡＲＮ２で、ＳＯＩ層３ｅ、ゲート絶縁膜７、ゲート電極８ａおよびｎ型半導体領域１０からなるｎチャネル型のＭＩＳＦＥＴＱＮ５が形成されている。
すなわち、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＰ１および領域ＡＲＮ２からなる２つの領域に形成される。これは、ＳＯＩ基板にインバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５が形成される場合だけでなく、ＳＯＩ基板にインバータ回路を含む主回路ＭＣ４が形成される場合でも、同様である。
なお、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＰ１および領域ＡＲＮ２からなる２つの領域には、インバータ回路に代え、ＸＯＲ回路を含む速度モニタ回路を形成することができる。また、ＳＯＩ基板にＸＯＲ回路を含む速度モニタ回路を形成することができるだけでなく、ＳＯＩ基板にＸＯＲ回路を含む主回路を形成することもできる。
図４９に示すように、ＭＩＳＦＥＴＱＰ５のゲート電極８ａと、ＭＩＳＦＥＴＱＮ５のゲート電極８ａとに電圧Ｖｉｎを入力するための第１層配線１６が形成されている。また、ＭＩＳＦＥＴＱＰ５のソース電極であるｐ型半導体領域９に電源電圧Ｖｄｄを接続するための第１層配線１６が形成されている。そして、ＭＩＳＦＥＴＱＮ５のソース電極であるｎ型半導体領域１０に接地電位ＧＮＤを接続するための第１層配線１６が形成されている。さらに、ＭＩＳＦＥＴＱＰ５のドレイン電極であるｐ型半導体領域９と、ＭＩＳＦＥＴＱＮ５のドレイン電極であるｎ型半導体領域１０とから電圧Ｖｏｕｔを出力するための第１層配線１６が形成されている。
プラグ１５を介してｎ型ウェル５ｄと電気的に接続された第１層配線１６により、ｎ型ウェル５ｄに基板バイアスＶｂｐが印加される。また、プラグ１５を介してｐ型ウェル６ｅと電気的に接続された第１層配線１６により、ｐ型ウェル６ｅに基板バイアスＶｂｎが印加される。
これにより、ＳＯＩ層３ｄと電気的に絶縁されたｎ型ウェル５ｄに基板バイアスＶｂｐを印加し、ＳＯＩ層３ｅと電気的に絶縁されたｐ型ウェル６ｅに基板バイアスＶｂｎを印加することができる。また、基板バイアスＶｂｐおよび基板バイアスＶｂｎの各々の電圧値を広範囲で調整することができる。したがって、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、精度よく制御することができる。
なお、ＳＯＩ基板上において、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２に形成されるＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１と、領域ＡＲＰ１および領域ＡＲＮ２に形成されるインバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５とを、Ｘ軸方向に並べて配置することができる。あるいは、ＳＯＩ基板上において、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２に形成されたＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２と、領域ＡＲＰ１および領域ＡＲＮ２に形成されるインバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５とを、Ｘ軸方向に並べて配置することができる。
＜ＮＡＮＤ回路についての基板バイアスの制御方法＞
次に、本実施の形態５の半導体集積回路装置における基板バイアスの制御方法について説明する。
初めに、主回路がＮＡＮＤ回路である例について、説明する。図５２および図５３は、実施の形態５の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。
まず、基板バイアス制御回路ＣＣ４は、電流モニタ回路ＣＭ４の電流Ｉｄｓｐの目標値Ｉｄｓｐ０を設定し、電流モニタ回路ＣＭ４の電流Ｉｄｓｎの目標値Ｉｄｓｎ０を設定する（図５２のステップＳ４１）。
このステップＳ４１では、電流モニタ回路ＣＭ４である電流モニタ回路ＣＭ１１（図５参照）のＭＩＳＦＥＴＱＰ６を流れる電流Ｉｄｓｐの目標値Ｉｄｓｐ０を設定し、電流モニタ回路ＣＭ４である電流モニタ回路ＣＭ１２（図６参照）のＭＩＳＦＥＴＱＮ６を流れる電流Ｉｄｓｎの目標値Ｉｄｓｎ０を設定する。目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を設定する方法として、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０との釣り合いが取れるように、すなわち目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０との比が予め設定された範囲内になるように、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０とを設定することができる。例えば、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０との比が予め定められた比になるように、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０とを設定する。
次に、基板バイアス制御回路ＣＣ４は、電流モニタ回路ＣＭ１１のｐチャネル型のＭＩＳＦＥＴＱＰ６に基板バイアスＶｂｐを印加して電流Ｉｄｓｐを取得する（図５２のステップＳ４２）。そして、取得された電流Ｉｄｓｐおよび目標値Ｉｄｓｐ０に基づいて、基板バイアスＶｂｐの電圧値Ｖｂｐｔを決定する（図５２のステップＳ４３）。
このステップＳ４２およびステップＳ４３では、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｐを基板バイアス発生回路ＧＣ４により発生させて電流モニタ回路ＣＭ１１のｐチャネル型のＭＩＳＦＥＴＱＰ６に印加する。また、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｐが印加された状態でｐチャネル型のＭＩＳＦＥＴＱＰ６を流れる電流Ｉｄｓｐを、電流モニタ回路ＣＭ１１により取得する。そして、取得された電流Ｉｄｓｐが、目標値Ｉｄｓｐ０になるように、電圧値Ｖｂｐｔを決定する。具体的には、基板バイアスＶｂｐを変更しながら電流Ｉｄｓｐの取得を繰り返し、取得された電流Ｉｄｓｐが、目標値Ｉｄｓｐ０に応じて設定された範囲、すなわち設定範囲内であるときに、基板バイアス電圧Ｖｂｐを電圧値Ｖｂｐｔとして決定する。
次に、基板バイアス制御回路ＣＣ４は、電流モニタ回路ＣＭ１２のｎチャネル型のＭＩＳＦＥＴＱＮ６に基板バイアスＶｂｎを印加して電流Ｉｄｓｎを取得する（図５２のステップＳ４４）。そして、取得された電流Ｉｄｓｎおよび目標値Ｉｄｓｎ０に基づいて、基板バイアスＶｂｎの電圧値Ｖｂｎｔを決定する（図５２のステップＳ４５）。
このステップＳ４４およびステップＳ４５では、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｎを基板バイアス発生回路ＧＣ４により発生させて電流モニタ回路ＣＭ１２のｎチャネル型のＭＩＳＦＥＴＱＮ６に印加する。また、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｎが印加された状態でｎチャネル型のＭＩＳＦＥＴＱＮ６を流れる電流Ｉｄｓｎを、電流モニタ回路ＣＭ１２により取得する。そして、取得された電流Ｉｄｓｎが、目標値Ｉｄｓｎ０になるように、電圧値Ｖｂｎｔを決定する。具体的には、基板バイアスＶｂｎを変更しながら電流Ｉｄｓｎの取得を繰り返し、取得された電流Ｉｄｓｎが、目標値Ｉｄｓｎ０に応じて設定された範囲、すなわち設定範囲内であるときに、基板バイアス電圧Ｖｂｎを電圧値Ｖｂｎｔとして決定する。
次に、基板バイアス制御回路ＣＣ４は、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５（図３８参照）に、基板バイアス電圧Ｖｂｐｔおよび基板バイアス電圧Ｖｂｎｔを印加した状態で、遅延時間Ｔｐｄ５を取得する（図５２のステップＳ４６）。
このステップＳ４６では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｐｔに設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐｔを、基板バイアス発生回路ＧＣ４により発生させて、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５のＭＩＳＦＥＴＱＰ５に印加する。また、ステップＳ４６では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｎｔに設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎｔを、基板バイアス発生回路ＧＣ４により発生させて、インバータ回路ＤＣ１１を含む速度モニタ回路ＤＣ５のＭＩＳＦＥＴＱＮ５に印加する。また、ステップＳ４６では、基板バイアス制御回路ＣＣ４は、ＭＩＳＦＥＴＱＰ５に基板バイアスＶｂｐｔが印加され、ＭＩＳＦＥＴＱＮ５に基板バイアスＶｂｎｔが印加された状態における速度モニタ回路ＤＣ５の遅延時間Ｔｐｄ５を取得する。
次に、取得された遅延時間Ｔｐｄ５が、設定された範囲内であるかを判定する（図５２のステップＳ４７）。
このステップＳ４７では、取得された速度モニタ回路ＤＣ５の遅延時間Ｔｐｄ５が、遅延時間Ｔｐｄ５の目標時間Ｔｐｄ５０に応じて設定された範囲、すなわち設定範囲内であるか否かを判定する。そして、ステップＳ４７の判定の結果、遅延時間Ｔｐｄ５が設定範囲内でないときは、目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を再設定する（図５２のステップＳ４８）。そして、このステップＳ４８の後、再びステップＳ４２に戻り、ステップＳ４２〜ステップＳ４７を行う。
目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を再設定する方法として、例えば、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０との和を一定にし、かつ、目標値Ｉｄｓｐ０と目標値Ｉｄｓｎ０との比が変更されるように、目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を再設定することができる。あるいは、目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０の一方のみを変更するなど、各種の方法により目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を再設定することができる。
一方、ステップＳ４７の判定の結果、遅延時間Ｔｐｄ５が設定範囲内であるときは、電圧値Ｖｂｐ１および電圧値Ｖｂｎ１を決定する（図５２のステップＳ４９）。このステップＳ４９では、遅延時間Ｔｐｄ５が設定範囲内であるときの基板バイアスＶｂｐｔを電圧値Ｖｂｐ１として決定し、遅延時間Ｔｐｄ５が設定範囲内であるときの基板バイアスＶｂｎｔを電圧値Ｖｂｎ１として決定する。
すなわち、ステップＳ４１〜ステップＳ４９では、電圧値Ｖｂｐｔの決定（ステップＳ４３）、電圧値Ｖｂｎｔの決定（ステップＳ４５）、および、遅延時間Ｔｐｄ５の取得（ステップＳ４６）を、目標値Ｉｄｓｐ０および目標値Ｉｄｓｎ０を変更しながら繰り返す。そして、取得された遅延時間Ｔｐｄ５が目標時間Ｔｐｄ５０に応じて設定された設定範囲内であるときに、電圧値Ｖｂｐｔを基板バイアスＶｂｐの電圧値Ｖｂｐ１として決定し、電圧値Ｖｂｎｔを基板バイアスＶｂｎの電圧値Ｖｂｎ１として決定する。つまり、基板バイアス制御回路ＣＣ４は、取得された遅延時間Ｔｐｄ５に基づいて、電圧値Ｖｂｐ１および電圧値Ｖｐｎ１を決定する。
次に、基板バイアス制御回路ＣＣ４は、ＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１（図３６参照）の遅延時間Ｔｐｄ４１の範囲を設定する（図５３のステップＳ５０）。このステップＳ５０では、基板バイアス制御回路ＣＣ４は、速度モニタ回路ＤＣ４１の遅延時間Ｔｐｄ４１の目標時間Ｔｐｄ４１０を設定し、設定された目標時間Ｔｐｄ４１０に応じて設定される範囲、すなわち設定範囲を設定する。
次に、基板バイアス制御回路ＣＣ４は、ＮＡＮＤ回路ＤＣ４１１を含む速度モニタ回路ＤＣ４１に、基板バイアスＶｂｐ１、基板バイアスＶｂｎ１および基板バイアスＶｂｎｓを印加した状態で、遅延時間Ｔｐｄ４１を取得する（図５３のステップＳ５１）。
このステップＳ５１では、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ４により発生させて、ＮＡＮＤ回路ＤＣ４１１のｐチャネル型のＭＩＳＦＥＴＱＰ４１およびｐチャネル型のＭＩＳＦＥＴＱＰ４２に印加する。また、ステップＳ５１では、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ４により発生させて、ＮＡＮＤ回路ＤＣ４１１のｎチャネル型のＭＩＳＦＥＴＱＮ４１に印加する。さらに、ステップＳ５１では、基板バイアスＶｂｎｓを、基板バイアス発生回路ＧＣ４により発生させて、ＮＡＮＤ回路ＤＣ４１１のｎチャネル型のＭＩＳＦＥＴＱＮ４２に印加する。そして、基板バイアスＶｂｐ１がＭＩＳＦＥＴＱＰ４１およびＭＩＳＦＥＴＱＰ４２に印加され、基板バイアスＶｂｎ１がＭＩＳＦＥＴＱＮ４１に印加され、基板バイアスＶｂｎｓがＭＩＳＦＥＴＱＮ４２に印加された状態における速度モニタ回路ＤＣ４１の遅延時間Ｔｐｄ４１を取得する。
次に、基板バイアス制御回路ＣＣ４は、遅延時間Ｔｐｄ４１が、設定された範囲内であるかを判定する（図５３のステップＳ５２）。
このステップＳ５２では、取得された速度モニタ回路ＤＣ４１の遅延時間Ｔｐｄ４１が、遅延時間Ｔｐｄ４１の目標時間Ｔｐｄ４１０に応じて設定された範囲、すなわち設定範囲内であるか否かを判定する。そして、ステップＳ５２の判定の結果、遅延時間Ｔｐｄ４１が設定範囲内でないときは、基板バイアスＶｂｎｓを変更する（図５２のステップＳ５３）。そして、このステップＳ５３の後、再びステップＳ５１を行う。
一方、ステップＳ５２の判定の結果、遅延時間Ｔｐｄ４１が設定範囲内であるときは、基板バイアスＶｂｎｓの電圧値Ｖｂｎｓ１を決定する（図５２のステップＳ５４）。このステップＳ５４では、遅延時間Ｔｐｄ４１が設定範囲内であるときの基板バイアスＶｂｎｓを、電圧値Ｖｂｎｓ１として決定する。
すなわち、ステップＳ５０〜ステップＳ５４では、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｎｓを変更しながら遅延時間Ｔｐｄ４１の取得を繰り返し、取得された遅延時間Ｔｐｄ４１が目標時間Ｔｐｄ４１０に応じて設定された設定範囲内であるときに、そのときの基板バイアスＶｂｎｓを電圧値Ｖｂｎｓ１として決定する。つまり、ステップＳ５０〜ステップＳ５４では、基板バイアス制御回路ＣＣ４は、遅延時間Ｔｐｄ４１が目標時間Ｔｐｄ４１０になるように、電圧値Ｖｂｎｓ１を決定する。このとき、基板バイアス制御回路ＣＣ４は、取得された遅延時間Ｔｐｄ４１に基づいて、電圧値Ｖｂｎｓ１を決定する。
次に、基板バイアス制御回路ＣＣ４は、主回路ＭＣ４に、基板バイアスＶｂｐ１、基板バイアスＶｂｎ１および基板バイアスＶｂｎｓ１を印加する（図５３のステップＳ５５）。このステップＳ５５では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｐチャネル型のＭＩＳＦＥＴＱＰ１およびｐチャネル型のＭＩＳＦＥＴＱＰ２に印加するように、制御する。また、ステップＳ５５では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｎチャネル型のＭＩＳＦＥＴＱＮ１に印加するように、制御する。さらに、ステップＳ５５では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｎｓ１に設定された基板バイアスＶｂｎｓ、すなわち基板バイアスＶｂｎｓ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｎチャネル型のＭＩＳＦＥＴＱＮ２に印加するように、制御する。
このような制御方法では、互いに直列に接続されたＭＩＳＦＥＴＱＮ１およびＭＩＳＦＥＴＱＮ２のうち、ＭＩＳＦＥＴＱＮ１に印加される基板バイアスＶｂｎの電圧値と、ＭＩＳＦＥＴＱＮ２に印加される基板バイアスＶｂｎｓの電圧値とを、別々に調整し、別々に決定することができる。そのため、基板バイアスＶｂｎの電圧値と基板バイアスＶｂｎｓの電圧値とを別々に調整しない場合に比べ、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、より精度よく制御することができる。
＜ＮＯＲ回路についての基板バイアスの制御方法＞
次に、主回路がＮＯＲ回路である例について、説明する。図５４は、実施の形態５の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。
まず、主回路がＮＡＮＤ回路である例と同様に、図５２のステップＳ４１〜ステップＳ４９を行う。
次に、基板バイアス制御回路ＣＣ４は、ＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２（図３７参照）の遅延時間Ｔｐｄ４２の範囲を設定する（図５４のステップＳ５６）。このステップＳ５６では、基板バイアス制御回路ＣＣ４は、速度モニタ回路ＤＣ４２の遅延時間Ｔｐｄ４２の目標時間Ｔｐｄ４２０を設定し、設定された目標時間Ｔｐｄ４２０に応じて設定される範囲、すなわち設定範囲を設定する。
次に、基板バイアス制御回路ＣＣ４は、ＮＯＲ回路ＤＣ４２１を含む速度モニタ回路ＤＣ４２に、基板バイアスＶｂｐ１、基板バイアスＶｂｎ１および基板バイアスＶｂｐｓを印加した状態で、遅延時間Ｔｐｄ４２を取得する（図５４のステップＳ５７）。
このステップＳ５７では、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ４により発生させて、ＮＯＲ回路ＤＣ４２１のｐチャネル型のＭＩＳＦＥＴＱＰ４３に印加する。また、ステップＳ５７では、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ４により発生させて、ＮＯＲ回路ＤＣ４２１のｎチャネル型のＭＩＳＦＥＴＱＮ４３およびｎチャネル型のＭＩＳＦＥＴＱＮ４４に印加する。さらに、ステップＳ５７では、基板バイアスＶｂｐｓを、基板バイアス発生回路ＧＣ４により発生させて、ＮＯＲ回路ＤＣ４２１のｐチャネル型のＭＩＳＦＥＴＱＰ４４に印加する。そして、基板バイアスＶｂｐ１がＭＩＳＦＥＴＱＰ４３に印加され、基板バイアスＶｂｎ１がＭＩＳＦＥＴＱＮ４３およびＭＩＳＦＥＴＱＮ４４に印加され、基板バイアスＶｂｐｓがＭＩＳＦＥＴＱＰ４４に印加された状態における速度モニタ回路ＤＣ４２の遅延時間Ｔｐｄ４２を取得する。
次に、基板バイアス制御回路ＣＣ４は、遅延時間Ｔｐｄ４２が、設定された範囲内であるかを判定する（図５４のステップＳ５８）。
このステップＳ５８では、取得された速度モニタ回路ＤＣ４２の遅延時間Ｔｐｄ４２が、遅延時間Ｔｐｄ４２の目標時間Ｔｐｄ４２０に応じて設定された範囲、すなわち設定範囲内であるか否かを判定する。そして、ステップＳ５８の判定の結果、遅延時間Ｔｐｄ４２が設定範囲内でないときは、基板バイアスＶｂｐｓを変更する（図５４のステップＳ５９）。そして、このステップＳ５９の後、再びステップＳ５７を行う。
一方、ステップＳ５８の判定の結果、遅延時間Ｔｐｄ４２が設定範囲内であるときは、基板バイアスＶｂｐｓの電圧値Ｖｂｐｓ１を決定する（図５４のステップＳ６０）。このステップＳ６０では、遅延時間Ｔｐｄ４２が設定範囲内であるときの基板バイアスＶｂｐｓを、電圧値Ｖｂｐｓ１として決定する。
すなわち、ステップＳ５６〜ステップＳ６０では、基板バイアス制御回路ＣＣ４は、基板バイアスＶｂｐｓを変更しながら遅延時間Ｔｐｄ４２の取得を繰り返し、取得された遅延時間Ｔｐｄ４２が目標時間Ｔｐｄ４２０に応じて設定された設定範囲内であるときに、そのときの基板バイアスＶｂｐｓを電圧値Ｖｂｐｓ１として決定する。つまり、ステップＳ５６〜ステップＳ６０では、基板バイアス制御回路ＣＣ４は、遅延時間Ｔｐｄ４２が目標時間Ｔｐｄ４２０になるように、電圧値Ｖｂｐｓ１を決定する。このとき、基板バイアス制御回路ＣＣ４は、取得された遅延時間Ｔｐｄ４２に基づいて、電圧値Ｖｂｐｓ１を決定する。
次に、基板バイアス制御回路ＣＣ４は、主回路ＭＣ４に、基板バイアスＶｂｐ１、基板バイアスＶｂｎ１および基板バイアスＶｂｐｓ１を印加する（図５４のステップＳ６１）。このステップＳ６１では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｐ１に設定された基板バイアスＶｂｐ、すなわち基板バイアスＶｂｐ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｐチャネル型のＭＩＳＦＥＴＱＰ３に印加するように、制御する。また、ステップＳ６１では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｎ１に設定された基板バイアスＶｂｎ、すなわち基板バイアスＶｂｎ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｎチャネル型のＭＩＳＦＥＴＱＮ３およびＭＩＳＦＥＴＱＮ４に印加するように、制御する。さらに、ステップＳ６１では、基板バイアス制御回路ＣＣ４は、電圧値Ｖｂｐｓ１に設定された基板バイアスＶｂｐｓ、すなわち基板バイアスＶｂｐｓ１を、基板バイアス発生回路ＧＣ４により発生させて主回路ＭＣ４のｐチャネル型のＭＩＳＦＥＴＱＰ４に印加するように、制御する。
このような制御方法では、互いに直列に接続されたＭＩＳＦＥＴＱＰ３およびＭＩＳＦＥＴＱＰ４のうち、ＭＩＳＦＥＴＱＰ３に印加される基板バイアスＶｂｐの電圧値と、ＭＩＳＦＥＴＱＰ４に印加される基板バイアスＶｂｐｓの電圧値とを、別々に調整し、別々に決定することができる。そのため、基板バイアスＶｂｐの電圧値と基板バイアスＶｂｐｓの電圧値とを別々に調整しない場合に比べ、主回路ＭＣ４を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路ＭＣ４の遅延時間が目標時間になるように、より精度よく制御することができる。
なお、主回路がＮＡＮＤ回路およびＮＯＲ回路を含む場合、図５２のステップＳ４１〜ステップＳ４９を行い、図５３のステップＳ５０〜ステップＳ５４を行った後、図５４のステップＳ５６〜ステップＳ６１を行うことにより、ＮＡＮＤ回路およびＮＯＲ回路を含む主回路の制御を行うことができる。このとき、図５４のステップＳ６１では、基板バイアス制御回路ＣＣ４は、主回路ＭＣ４に基板バイアスＶｂｐ１、基板バイアスＶｂｎ１、基板バイアスＶｂｐｓ１および基板バイアスＶｂｎｓ１を印加するように、制御する。あるいは、図５２のステップＳ４１〜ステップＳ４９を行い、次いで、図５４のステップＳ５６〜ステップＳ６０を行い、次いで、図５３のステップＳ５０〜ステップＳ５４を行った後、図５４のステップＳ６１を行ってもよい。
＜比較例のＳＯＩ基板の平面構成＞
次に、比較例の半導体集積回路装置が形成されるＳＯＩ基板の平面構成について説明する。
図５５および図５６は、比較例におけるＳＯＩ基板の構成を模式的に示す平面図である。図５５は、６つの領域の配置を示し、図５６は、各領域におけるＳＯＩ層などの配置を示す。また、図５６では、第１層配線１６を表示している。
図５５および図５６では、支持基板１の主面としての表面１ａに平行で、かつ、互いに直交する２つの方向を、Ｘ軸方向およびＹ軸方向としている。
図５５および図５６に示すように、比較例では、ＳＯＩ基板は、支持基板１と、支持基板１の表面１ａ側の６つの領域である領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２とを有する。領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２の各々は、平面視において、Ｘ軸方向に延在する。また、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２は、Ｙ軸方向に、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２の順に配列されている。領域ＡＲＮ１、領域ＡＲＮ２１および領域ＡＲＮ２２は、ｎチャネル型のＭＩＳＦＥＴが形成される領域である。領域ＡＲＰ１１、領域ＡＲＰ１２および領域ＡＲＰ２は、ｐチャネル型のＭＩＳＦＥＴが形成される領域である。
領域ＡＲＮ１では、支持基板１の表面１ａ側に、ｐ型ウェル６ｃが形成されている。領域ＡＲＰ１１および領域ＡＲＰ１２では、支持基板１の表面１ａ側に、ｎ型ウェル５ｄが形成されている。領域ＡＲＮ２１および領域ＡＲＮ２２では、支持基板１の表面１ａ側に、ｐ型ウェル６ｅが形成されている。領域ＡＲＰ２では、支持基板１の表面１ａ側に、ｎ型ウェル５ｆが形成されている。
領域ＡＲＮ１では、ｐ型ウェル６ｃ上に、ＢＯＸ層２ｃを介してＳＯＩ層３ｃが形成されている。領域ＡＲＰ１１では、ｎ型ウェル５ｄ上に、ＢＯＸ層２ｄを介してＳＯＩ層３１ｄが形成されており、領域ＡＲＰ１２では、ｎ型ウェル５ｄ上に、ＢＯＸ層２ｄを介してＳＯＩ層３２ｄが形成されている。領域ＡＲＮ２１では、ｐ型ウェル６ｅ上に、ＢＯＸ層２ｅを介してＳＯＩ層３１ｅが形成されており、領域ＡＲＮ２２では、ｐ型ウェル６ｅ上に、ＢＯＸ層２ｅを介してＳＯＩ層３２ｅが形成されている。領域ＡＲＰ２では、ｎ型ウェル５ｆ上に、ＢＯＸ層２ｆを介してＳＯＩ層３ｆが形成されている。
ＳＯＩ層３ｃ、ＳＯＩ層３１ｄ、ＳＯＩ層３２ｄ、ＳＯＩ層３１ｅ、ＳＯＩ層３２ｅおよびＳＯＩ層３ｆの各々は、支持基板１の表面１ａ内でＸ軸方向に延在する。また、ＳＯＩ層３ｃ、ＳＯＩ層３１ｄ、ＳＯＩ層３２ｄ、ＳＯＩ層３１ｅ、ＳＯＩ層３２ｅおよびＳＯＩ層３ｆは、支持基板１の表面１ａ内でＹ軸方向に、ＳＯＩ層３ｃ、ＳＯＩ層３１ｄ、ＳＯＩ層３２ｄ、ＳＯＩ層３１ｅ、ＳＯＩ層３２ｅおよびＳＯＩ層３ｆの順に配列されている。
ｎ型ウェル５ｄのうち、ＳＯＩ層３１ｄとＳＯＩ層３２ｄとの間に位置する部分は、露出しており、このｎ型ウェル５ｄが露出した領域５２ｄは、タップと称される領域であり、ｎ型ウェル５ｄと電気的に接続されたプラグ（図示は省略）が形成される領域である。同様に、ｎ型ウェル５ｆのうち、ＳＯＩ層３ｆのＳＯＩ層３２ｅと反対側に位置する部分である領域５２ｆも露出している。
ｐ型ウェル６ｅのうち、ＳＯＩ層３１ｅとＳＯＩ層３２ｅとの間に位置する部分は、露出しており、このｐ型ウェル６ｅが露出した領域６２ｅは、タップと称される領域であり、ｐ型ウェル６ｅと電気的に接続されたプラグ（図示は省略）が形成される領域である。同様に、ｐ型ウェル６ｃのうち、ＳＯＩ層３ｃのＳＯＩ層３１ｄと反対側に位置する部分である領域６２ｃも露出している。
比較例では、ＮＡＮＤ回路は、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２からなる６つの領域のうち、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２および領域ＡＲＮ２１からなる４つの領域に形成される。このとき、領域ＡＲＮ２１に形成されるＭＩＳＦＥＴＱＮ１（図３４参照）と、領域ＡＲＮ１に形成されるＭＩＳＦＥＴＱＮ２（図３４参照）とに、別々の基板バイアスが印加される。
また、比較例では、ＮＯＲ回路は、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２からなる６つの領域のうち、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２からなる４つの領域に形成される。そして、領域ＡＲＰ１２に形成されるＭＩＳＦＥＴＱＰ３（図３５参照）と、領域ＡＲＰ２に形成されるＭＩＳＦＥＴＱＰ４（図３５参照）とに、別々の基板バイアスが印加される。
さらに、比較例では、インバータ回路は、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＰ１２、領域ＡＲＮ２１、領域ＡＲＮ２２および領域ＡＲＰ２からなる６つの領域のうち、領域ＡＲＰ１２および領域ＡＲＮ２１からなる２つの領域に形成される。
ここで、主回路がＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路を含み、それらのＮＡＮＤ回路およびＮＯＲ回路に含まれ、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々に別々の基板バイアスを印加する場合を考える。そして、Ｘ軸方向にそれぞれ延在し、ｎチャネル型のＭＩＳＦＥＴがそれぞれ形成される３つの領域と、Ｘ軸方向にそれぞれ延在し、ｐチャネル型のＭＩＳＦＥＴがそれぞれ形成される３つの領域とからなる６つの領域が、比較例に示すように配列された場合を考える。
このとき、ＮＡＮＤ回路が形成される領域では、領域ＡＲＮ２２および領域ＡＲＰ２からなる２つの領域が、何も形成されない空き領域になり、ＮＯＲ回路を形成する領域では、領域ＡＲＮ１および領域ＡＲＰ１１からなる２つの領域が、何も形成されない空き領域となる。さらに、インバータ回路を形成する領域では、領域ＡＲＮ１、領域ＡＲＰ１１、領域ＡＲＮ２２および領域ＡＲＰ２からなる４つの領域が、何も形成されない空き領域となる。したがって、半導体集積回路装置の面積を小さくすることができない。
＜本実施の形態の主要な特徴と効果＞
本実施の形態５の半導体集積回路装置は、ＳＯＩ基板の支持基板１の表面１ａ側に形成され、支持基板１の表面１ａ内で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列された４つの半導体領域を有する。４つの半導体領域として、ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆが、この順に配列されている。ｐ型ウェル６ｃ、ｎ型ウェル５ｄ、ｐ型ウェル６ｅおよびｎ型ウェル５ｆの各々の上には、ＢＯＸ層を介してＳＯＩ層が形成されている。
そして、例えばｎ型ウェル５ｄ上のＳＯＩ層３ｄには、ｐチャネル型のＭＩＳＦＥＴが形成され、ｐ型ウェル６ｃ上のＳＯＩ層３ｃ、または、ｐ型ウェル６ｅ上のＳＯＩ層３ｅには、ｎチャネル型のＭＩＳＦＥＴが形成される。これにより、主回路にＮＡＮＤ回路が含まれる場合でも、そのＮＡＮＤ回路において互いに直列に接続された２つのｎチャネル型のＭＩＳＦＥＴに印加される基板バイアス電圧の各々の電圧値を、別々に調整し、別々に決定することができる。
あるいは、例えばｐ型ウェル６ｅ上のＳＯＩ層３ｅには、ｎチャネル型のＭＩＳＦＥＴが形成され、ｎ型ウェル５ｄ上のＳＯＩ層３ｄ、または、ｎ型ウェル５ｆ上のＳＯＩ層３ｆには、ｐチャネル型のＭＩＳＦＥＴが形成される。これにより、主回路にＮＯＲ回路が含まれる場合でも、そのＮＯＲ回路において互いに直列に接続された２つのｎチャネル型のＭＩＳＦＥＴに印加される基板バイアス電圧の各々の電圧値を、別々に調整し、別々に決定することができる。
すなわち、本実施の形態５では、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々にそれぞれ印加する基板バイアスの電圧値を、別々に調整し、別々に決定することができる。そのため、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々にそれぞれ印加する基板バイアスの電圧値を別々に調整しない場合に比べ、主回路を構成するＭＩＳＦＥＴに印加する基板バイアスを、主回路の遅延時間が目標時間になるように、より精度よく制御することができる。
本実施の形態５では、ｐ型ウェル６ｃは、領域ＡＲＮ１に形成され、ｎ型ウェル５ｄは、領域ＡＲＰ１に形成され、ｐ型ウェル６ｅは、領域ＡＲＮ２に形成され、ｎ型ウェル５ｆは、領域ＡＲＰ２に形成されている。ＮＡＮＤ回路は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＮ１、領域ＡＲＰ１および領域ＡＲＮ２からなる３つの領域に形成される。また、ＮＯＲ回路は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる３つの領域に形成される。さらに、インバータ回路は、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域のうち、領域ＡＲＰ１および領域ＡＲＮ２からなる２つの領域に形成される。
このとき、ＮＡＮＤ回路を形成する領域では、領域ＡＲＰ２からなる１つの領域が、何も形成されない空き領域になり、ＮＯＲ回路を形成する領域では、領域ＡＲＮ１からなる１つの領域が、何も形成されない空き領域となる。さらに、インバータ回路を形成する領域では、領域ＡＲＮ１および領域ＡＲＰ２からなる２つの領域が、何も形成されない空き領域となる。すなわち、本実施の形態５における空き領域の面積は、比較例における空き領域の面積よりも小さい。したがって、本実施の形態５によれば、半導体集積回路装置の面積を容易に小さくすることができる。
また、本実施の形態５の半導体集積回路装置は、第１速度モニタ回路および電流モニタ回路に加え、第２速度モニタ回路として、主回路と同様に、ｐチャネル型およびｎチャネル型のうち一方のチャネル型の２つのＭＩＳＦＥＴが互いに直列に接続された回路を有する。他方のチャネル型のＭＩＳＦＥＴに第１基板バイアスが印加された状態で電流モニタ回路に流れる電流に基づいて、第１基板バイアスの電圧値を仮決定する。当該一方のチャネル型のＭＩＳＦＥＴに第２基板バイアスが印加された状態で電流モニタ回路に流れる電流に基づいて、第２基板バイアスの電圧値を仮決定する。仮決定された電圧値の第１基板バイアスが当該他方のチャネル型のＭＩＳＦＥＴに印加され、仮決定された電圧値の第２基板バイアスが当該一方のチャネル型のＭＩＳＦＥＴに印加された状態における第１速度モニタ回路の第１遅延時間を取得する。また、取得された第１遅延時間に基づいて、第１基板バイアスの電圧値、および、第２基板バイアスの電圧値を決定する。
そして、決定された電圧値の第１基板バイアスが当該他方のチャネル型のＭＩＳＦＥＴに印加され、決定された電圧値の第２基板バイアスが当該一方のチャネル型の２つのＭＩＳＦＥＴのうち１番目のＭＩＳＦＥＴに印加された状態における第２速度モニタ回路の第２遅延時間を取得する。このとき、互いに直列に接続された一方のチャネル型の２つのＭＩＳＦＥＴのうち２番目のＭＩＳＦＥＴには、第３基板バイアスが印加される。そして、取得された第２遅延時間に基づいて、当該一方のチャネル型の２つのＭＩＳＦＥＴのうち２番目のＭＩＳＦＥＴに印加される第３基板バイアスの電圧値を決定する。
このような第２速度モニタ回路を第１速度モニタ回路および電流モニタ回路と併用することにより、主回路がｐチャネル型およびｎチャネル型のうち一方のチャネル型の２つのＭＩＳＦＥＴが互いに直列に接続された回路を有する場合でも、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路を構成するＭＩＳＦＥＴの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。また、主回路と同一の回路、すなわちレプリカ回路を形成しなくても、主回路の遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができるので、半導体集積回路装置の性能を向上させることができる。
半導体集積回路装置が、領域ＡＲＮ１、領域ＡＲＰ１、領域ＡＲＮ２および領域ＡＲＰ２からなる４つの領域を有するＳＯＩ基板上に形成される場合、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴの各々に別々の基板バイアスを印加する場合でも、半導体集積回路装置の面積を容易に小さくすることができる。つまり、半導体集積回路装置の主回路が、互いに直列に接続された同一のチャネル型の２つのＭＩＳＦＥＴを含む回路を有する場合でも、主回路に含まれるＭＩＳＦＥＴの閾値電圧のばらつきを精度よく補償することができ、かつ、半導体集積回路装置を容易に小型化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 支持基板
１ａ 表面
２ａ〜２ｆ ＢＯＸ層
３ａ〜３ｆ ＳＯＩ層
４ 素子分離溝
５、５ｄ、５ｆ ｎ型ウェル
６、６ｃ、６ｅ ｐ型ウェル
７ ゲート絶縁膜
８ａ ゲート電極
８ｂ、８ｃ ダミーゲート電極
９ ｐ型半導体領域
１０ ｎ型半導体領域
１１ サイドウォールスペーサ
１２ シリサイド層
１３、１７ 層間絶縁膜
１４、１８ コンタクトホール
１５、１９ プラグ
１６ 第１層配線
２０ 第２層配線
２１〜２４ 半導体領域
５１ｄ、５１ｆ、６１ｃ、６１ｅ 領域
ＡＲＮ、ＡＲＮ１、ＡＲＮ２、ＡＲＮ２１、ＡＲＮ２２、ＡＲＮＨ、ＡＲＮＬ 領域
ＡＲＰ、ＡＲＰ１、ＡＲＰ１１、ＡＲＰ１２、ＡＲＰ２、ＡＲＰＨ、ＡＲＰＬ 領域
ＢＰ 部分
ＣＣ１、ＣＣ２、ＣＣ４ 基板バイアス制御回路
ＣＭ１、ＣＭ１１、ＣＭ１１Ｈ、ＣＭ１１Ｌ 電流モニタ回路
ＣＭ１２〜ＣＭ１４、ＣＭ１４Ｈ、ＣＭ１４Ｌ、ＣＭ１５、ＣＭ４ 電流モニタ回路
ＤＣ１、ＤＣ１Ｈ、ＤＣ１Ｌ 速度モニタ回路
ＤＣ１１、ＤＣ１１Ｈ、ＤＣ１１Ｌ インバータ回路
ＤＣ２、ＤＣ２１、ＤＣ２２、ＤＣ３、ＤＣ３１、ＤＣ３２ 速度モニタ回路
ＤＣ２１１、ＤＣ２２１、ＤＣ３１１、ＤＣ３２１ インバータ回路
ＤＣ４、ＤＣ４１、ＤＣ４２、ＤＣ５ 速度モニタ回路
ＤＣ４１１ ＮＡＮＤ回路
ＤＣ４２１ ＮＯＲ回路
ＧＣ１、ＧＣ２、ＧＣ４ 基板バイアス発生回路
ＧＮＤ 接地電位
ＨＶＴ、ＬＶＴ 回路領域
ＬＮ１〜ＬＮ４ 直線
ＭＣ１、ＭＣ１Ｈ、ＭＣ１Ｌ、ＭＣ２、ＭＣ４、ＭＣ４１、ＭＣ４２ 主回路
ｎ１〜ｎ４ ノード
ＰＮＴ０〜ＰＮＴ２ 点
ＱＮ１、ＱＮ１Ｈ、ＱＮ１Ｌ、ＱＮ２、ＱＮ２Ｈ、ＱＮ２Ｌ ＭＩＳＦＥＴ
ＱＮ３〜ＱＮ５、ＱＮ５Ｈ、ＱＮ５Ｌ、ＱＮ６ ＭＩＳＦＥＴ
ＱＮ７、ＱＮ７Ｈ、ＱＮ７Ｌ、ＱＮ８、ＱＮ８Ｈ、ＱＮ８Ｌ ＭＩＳＦＥＴ
ＱＮ９〜ＱＮ１１、ＱＮ２１〜ＱＮ２３ ＭＩＳＦＥＴ
ＱＮ４１〜ＱＮ４４ ＭＩＳＦＥＴ
ＱＰ１、ＱＰ１Ｈ、ＱＰ１Ｌ、ＱＰ２、ＱＰ２Ｈ、ＱＰ２Ｌ ＭＩＳＦＥＴ
ＱＰ３〜ＱＰ５、ＱＰ５Ｈ、ＱＰ５Ｌ、ＱＰ６、ＱＰ６Ｈ、ＱＰ６Ｌ ＭＩＳＦＥＴ
ＱＰ７、ＱＰ８、ＱＰ２１〜ＱＰ２３、ＱＰ４１〜ＱＰ４４ ＭＩＳＦＥＴ
ＲＮ２１、ＲＮ２２、ＲＰ２１、ＲＰ２２ 抵抗素子
Ｖｂ１ｎ、Ｖｂ２ｎ、Ｖｂ３ｎ、Ｖｂｎ、Ｖｂｎｓ、Ｖｂｐ、Ｖｂｐｓ 基板バイアス
Ｖｄｄ 電源電圧
Ｖｇ、Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２、Ｖｏｕｔ 電圧

Claims (26)

  1. 第１チャネル型の第１ＭＩＳＦＥＴと、前記第１チャネル型と異なる第２チャネル型の第２ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第３ＭＩＳＦＥＴとを含む主回路と、
    前記第１ＭＩＳＦＥＴに第１基板バイアス電圧を印加し、前記第２ＭＩＳＦＥＴおよび前記第３ＭＩＳＦＥＴに第２基板バイアス電圧を印加するように制御する制御回路と、
    を有し、
    前記制御回路は、
    前記第１チャネル型の第４ＭＩＳＦＥＴを含む第１インバータ回路を備えた第１遅延回路と、
    前記第１チャネル型の第５ＭＩＳＦＥＴと、前記第２チャネル型の第６ＭＩＳＦＥＴと、前記第６ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第７ＭＩＳＦＥＴとを含み、前記第５ＭＩＳＦＥＴを流れる第１電流と、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴを流れる第２電流とをモニタする第１電流モニタ回路と、
    前記第１基板バイアス電圧と、前記第２基板バイアス電圧とを発生させる電圧発生回路と、
    を有し、
    前記制御回路は、
    前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第４ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第４ＭＩＳＦＥＴに印加された状態における前記第１遅延回路の第１遅延時間に基づいて、前記第１基板バイアス電圧の第１電圧値を決定し、
    前記第１電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第５ＭＩＳＦＥＴに印加し、
    前記第１電圧値に設定された前記第１基板バイアス電圧が印加された状態で前記第５ＭＩＳＦＥＴを流れる前記第１電流を、前記第１電流モニタ回路により取得し、
    前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴに印加し、
    前記第２基板バイアス電圧が印加された状態で前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴを流れる前記第２電流を、前記第１電流モニタ回路により取得し、
    取得された前記第１電流、および、取得された前記第２電流に基づいて、前記第２基板バイアス電圧の第２電圧値を決定し、
    前記第１電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第１ＭＩＳＦＥＴに印加し、前記第２電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第２ＭＩＳＦＥＴおよび前記第３ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記制御回路は、
    前記第１遅延時間が、前記主回路の第２遅延時間の第１目標時間と異なる第２目標時間になるように、前記第１電圧値を決定し、
    取得された前記第１電流、および、取得された前記第２電流の各々の逆数の和により算出される第１算出値が、前記第１目標時間に応じて設定された第１設定値になるように、前記第２電圧値を決定する、半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１チャネル型はｐチャネル型であり、
    前記第２チャネル型はｎチャネル型であり、
    前記主回路は、ＮＡＮＤ回路を有し、
    前記ＮＡＮＤ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｐチャネル型の第８ＭＩＳＦＥＴとを含む、半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記第５ＭＩＳＦＥＴのソース電極は、電源に接続されており、
    前記第５ＭＩＳＦＥＴのドレイン電極は、接地されており、
    前記第６ＭＩＳＦＥＴのドレイン電極は、前記電源に接続されており、
    前記第６ＭＩＳＦＥＴのソース電極は、前記第７ＭＩＳＦＥＴのドレイン電極と接続されており、
    前記第７ＭＩＳＦＥＴのソース電極は、接地されている、半導体集積回路装置。
  5. 請求項３記載の半導体集積回路装置において、
    第１基板と、
    前記第１基板の第１主面側の第１領域で、前記第１基板の前記第１主面側に形成されたｎ型の第１半導体領域と、
    前記第１基板の前記第１主面側の第２領域で、前記第１基板の前記第１主面側に形成されたｐ型の第２半導体領域と、
    前記第１領域で、前記第１半導体領域上に形成された第１絶縁層と、
    前記第２領域で、前記第２半導体領域上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１半導体層と、
    前記第２絶縁層上に形成された第２半導体層と、
    を有し、
    前記第１ＭＩＳＦＥＴ、前記第４ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴは、前記第１半導体層に形成されており、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴは、前記第２半導体層に形成されており、
    前記第１基板バイアス電圧は、前記第１半導体領域に印加され、
    前記第２基板バイアス電圧は、前記第２半導体領域に印加される、半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第１チャネル型はｎチャネル型であり、
    前記第２チャネル型はｐチャネル型であり、
    前記主回路は、ＮＯＲ回路を有し、
    前記ＮＯＲ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第９ＭＩＳＦＥＴとを含む、半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記第５ＭＩＳＦＥＴのドレイン電極は、電源に接続されており、
    前記第５ＭＩＳＦＥＴのソース電極は、接地されており、
    前記第６ＭＩＳＦＥＴのソース電極は、前記電源に接続されており、
    前記第６ＭＩＳＦＥＴのドレイン電極は、前記第７ＭＩＳＦＥＴのソース電極と接続されており、
    前記第７ＭＩＳＦＥＴのドレイン電極は、接地されている、半導体集積回路装置。
  8. 請求項６記載の半導体集積回路装置において、
    第２基板と、
    前記第２基板の第２主面側の第３領域で、前記第２基板の前記第２主面側に形成されたｐ型の第３半導体領域と、
    前記第２基板の前記第２主面側の第４領域で、前記第２基板の前記第２主面側に形成されたｎ型の第４半導体領域と、
    前記第３領域で、前記第３半導体領域上に形成された第３絶縁層と、
    前記第４領域で、前記第４半導体領域上に形成された第４絶縁層と、
    前記第３絶縁層上に形成された第３半導体層と、
    前記第４絶縁層上に形成された第４半導体層と、
    を有し、
    前記第１ＭＩＳＦＥＴ、前記第４ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴは、前記第３半導体層に形成されており、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴは、前記第４半導体層に形成されており、
    前記第１基板バイアス電圧は、前記第３半導体領域に印加され、
    前記第２基板バイアス電圧は、前記第４半導体領域に印加される、半導体集積回路装置。
  9. 請求項１記載の半導体集積回路装置において、
    前記第１インバータ回路は、前記第４ＭＩＳＦＥＴと、前記第２チャネル型の第１０ＭＩＳＦＥＴとを含むＣＭＩＳインバータ回路であり、
    前記第１遅延回路は、互いに直列に接続された複数の前記第１インバータ回路を備えている、半導体集積回路装置。
  10. 請求項９記載の半導体集積回路装置において、
    前記第１遅延回路は、互いに直列に接続された３以上の奇数の前記第１インバータ回路を備えたリングオシレータ回路である、半導体集積回路装置。
  11. 請求項１記載の半導体集積回路装置において、
    前記第１電流モニタ回路は、前記第２チャネル型の第１１ＭＩＳＦＥＴと、前記第２チャネル型の第１２ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第１３ＭＩＳＦＥＴと、前記第１２ＭＩＳＦＥＴおよび前記第１３ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第１４ＭＩＳＦＥＴとを含み、前記第１１ＭＩＳＦＥＴを流れる第３電流と、前記第１２ＭＩＳＦＥＴ、前記第１３ＭＩＳＦＥＴおよび前記第１４ＭＩＳＦＥＴを流れる第４電流とをモニタし、
    前記制御回路は、
    取得された前記第１電流、および、取得された前記第２電流に基づいて、前記第２基板バイアス電圧の第３電圧値を決定し、
    前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第１１ＭＩＳＦＥＴに印加し、
    前記第２基板バイアス電圧が印加された状態で前記第１１ＭＩＳＦＥＴを流れる前記第３電流を、前記第１電流モニタ回路により取得し、
    取得された前記第１電流、および、取得された前記第３電流に基づいて、前記第２基板バイアス電圧の第４電圧値を決定し、
    前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第１２ＭＩＳＦＥＴ、前記第１３ＭＩＳＦＥＴおよび前記第１４ＭＩＳＦＥＴに印加し、
    前記第２基板バイアス電圧が印加された状態で前記第１２ＭＩＳＦＥＴ、前記第１３ＭＩＳＦＥＴおよび前記第１４ＭＩＳＦＥＴを流れる前記第４電流を、前記第１電流モニタ回路により取得し、
    取得された前記第１電流、および、取得された前記第４電流に基づいて、前記第２基板バイアス電圧の第５電圧値を決定し、
    前記第３電圧値、前記第４電圧値および前記第５電圧値に基づいて前記第２電圧値を決定する、半導体集積回路装置。
  12. 請求項１記載の半導体集積回路装置において、
    前記主回路は、前記第１チャネル型の第１５ＭＩＳＦＥＴと、前記第２チャネル型の第１６ＭＩＳＦＥＴと、前記第１６ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第１７ＭＩＳＦＥＴとを含み、
    前記制御回路は、前記第１５ＭＩＳＦＥＴに第３基板バイアス電圧を印加し、前記第１６ＭＩＳＦＥＴおよび前記第１７ＭＩＳＦＥＴに第４基板バイアス電圧を印加するように制御し、
    前記制御回路は、
    前記第１チャネル型の第１８ＭＩＳＦＥＴを含む第２インバータ回路を備えた第２遅延回路と、
    前記第１チャネル型の第１９ＭＩＳＦＥＴと、前記第２チャネル型の第２０ＭＩＳＦＥＴと、前記第２０ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第２１ＭＩＳＦＥＴとを含み、前記第１９ＭＩＳＦＥＴを流れる第５電流と、前記第２０ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴを流れる第６電流とをモニタする第２電流モニタ回路と、
    を有し、
    前記電圧発生回路は、前記第３基板バイアス電圧と、前記第４基板バイアス電圧とを発生させ、
    前記第１ＭＩＳＦＥＴ、前記第４ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴの各々の閾値電圧の絶対値は、前記第１５ＭＩＳＦＥＴ、前記第１８ＭＩＳＦＥＴおよび前記第１９ＭＩＳＦＥＴのいずれの閾値電圧の絶対値よりも大きく、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴの各々の閾値電圧の絶対値は、前記第１６ＭＩＳＦＥＴ、前記第１７ＭＩＳＦＥＴ、前記第２０ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴのいずれの閾値電圧の絶対値よりも大きく、
    前記制御回路は、
    前記第３基板バイアス電圧を前記電圧発生回路により発生させて前記第１８ＭＩＳＦＥＴに印加し、
    前記第３基板バイアス電圧が前記第１８ＭＩＳＦＥＴに印加された状態における前記第２遅延回路の第３遅延時間に基づいて、前記第３基板バイアス電圧の第６電圧値を決定し、
    前記第６電圧値に設定された前記第３基板バイアス電圧を前記電圧発生回路により発生させて前記第１９ＭＩＳＦＥＴに印加し、
    前記第６電圧値に設定された前記第３基板バイアス電圧が印加された状態で前記第１９ＭＩＳＦＥＴを流れる前記第５電流を、前記第２電流モニタ回路により取得し、
    前記第４基板バイアス電圧を前記電圧発生回路により発生させて前記第２０ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴに印加し、
    前記第４基板バイアス電圧が印加された状態で前記第２０ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴを流れる前記第６電流を、前記第２電流モニタ回路により取得し、
    取得された前記第５電流、および、取得された前記第６電流に基づいて、前記第４基板バイアス電圧の第７電圧値を決定し、
    前記第６電圧値に設定された前記第３基板バイアス電圧を前記電圧発生回路により発生させて前記第１５ＭＩＳＦＥＴに印加し、前記第７電圧値に設定された前記第４基板バイアス電圧を前記電圧発生回路により発生させて前記第１６ＭＩＳＦＥＴおよび前記第１７ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  13. 請求項１２記載の半導体集積回路装置において、
    第３基板と、
    前記第３基板の第３主面側の第５領域、および、前記第３基板の前記第３主面側の領域であって前記第５領域と隣り合う第６領域で、前記第３基板の前記第３主面側に形成された、第１導電型の第５半導体領域と、
    前記第３基板の前記第３主面側の第７領域、および、前記第３基板の前記第３主面側の領域であって前記第７領域と隣り合う第８領域で、前記第３基板の前記第３主面側に形成された、前記第１導電型と異なる第２導電型の第６半導体領域と、
    前記第５領域で、前記第５半導体領域の上層部に形成された、前記第１導電型の第７半導体領域と、
    前記第６領域で、前記第５半導体領域の上層部に形成された、前記第１導電型の第８半導体領域と、
    前記第７領域で、前記第６半導体領域の上層部に形成された、前記第２導電型の第９半導体領域と、
    前記第８領域で、前記第６半導体領域の上層部に形成された、前記第２導電型の第１０半導体領域と、
    前記第７半導体領域上、および、前記第８半導体領域上に形成された第５絶縁層と、
    前記第９半導体領域上、および、前記第１０半導体領域上に形成された第６絶縁層と、
    前記第５領域および前記第６領域で、前記第５絶縁層上に形成された第５半導体層と、
    前記第７領域および前記第８領域で、前記第６絶縁層上に形成された第６半導体層と、
    を有し、
    前記第１ＭＩＳＦＥＴ、前記第４ＭＩＳＦＥＴおよび前記第５ＭＩＳＦＥＴは、前記第５領域で前記第５半導体層に形成されており、
    前記第１５ＭＩＳＦＥＴ、前記第１８ＭＩＳＦＥＴおよび前記第１９ＭＩＳＦＥＴは、前記第６領域で前記第５半導体層に形成されており、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第６ＭＩＳＦＥＴおよび前記第７ＭＩＳＦＥＴは、前記第７領域で前記第６半導体層に形成されており、
    前記第１６ＭＩＳＦＥＴ、前記第１７ＭＩＳＦＥＴ、前記第２０ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴは、前記第８領域で前記第６半導体層に形成されており、
    前記第７半導体領域における前記第１導電型の不純物濃度は、前記第８半導体領域における前記第１導電型の不純物濃度よりも大きく、
    前記第９半導体領域における前記第２導電型の不純物濃度は、前記第１０半導体領域における前記第２導電型の不純物濃度よりも大きく、
    前記第１導電型がｎ型であり、かつ、前記第２導電型がｐ型であるときは、前記第１チャネル型がｐチャネル型であり、かつ、前記第２チャネル型がｎチャネル型であり、
    前記第１導電型がｐ型であり、かつ、前記第２導電型がｎ型であるときは、前記第１チャネル型がｎチャネル型であり、かつ、前記第２チャネル型がｐチャネル型である、半導体集積回路装置。
  14. 第１チャネル型の第１ＭＩＳＦＥＴと、前記第１チャネル型と異なる第２チャネル型の第２ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第３ＭＩＳＦＥＴとを含む主回路と、
    前記第１ＭＩＳＦＥＴに第１基板バイアス電圧を印加し、前記第２ＭＩＳＦＥＴおよび前記第３ＭＩＳＦＥＴに第２基板バイアス電圧を印加するように制御する制御回路と、
    を有し、
    前記制御回路は、
    前記第１チャネル型の第４ＭＩＳＦＥＴを含む第１インバータ回路を備えた第１遅延回路と、
    前記第２チャネル型の第５ＭＩＳＦＥＴと、前記第５ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第６ＭＩＳＦＥＴとを含む第２インバータ回路を備えた第２遅延回路と、
    前記第１基板バイアス電圧と、前記第２基板バイアス電圧とを発生させる電圧発生回路と、
    を有し、
    前記制御回路は、
    前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第４ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第４ＭＩＳＦＥＴに印加された状態における前記第１遅延回路の第１遅延時間に基づいて、前記第１基板バイアス電圧の第１電圧値を決定し、
    前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第５ＭＩＳＦＥＴおよび前記第６ＭＩＳＦＥＴに印加し、
    前記第２基板バイアス電圧が前記第５ＭＩＳＦＥＴおよび前記第６ＭＩＳＦＥＴに印加された状態における前記第２遅延回路の第２遅延時間に基づいて、前記第２基板バイアス電圧の第２電圧値を決定し、
    前記第１電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第１ＭＩＳＦＥＴに印加し、前記第２電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第２ＭＩＳＦＥＴおよび前記第３ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第１チャネル型はｐチャネル型であり、
    前記第２チャネル型はｎチャネル型であり、
    前記主回路は、ＮＡＮＤ回路を有し、
    前記ＮＡＮＤ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｐチャネル型の第７ＭＩＳＦＥＴとを含む、半導体集積回路装置。
  16. 請求項１５記載の半導体集積回路装置において、
    第１基板と、
    前記第１基板の第１主面側の第１領域で、前記第１基板の前記第１主面側に形成されたｎ型の第１半導体領域と、
    前記第１基板の前記第１主面側の第２領域で、前記第１基板の前記第１主面側に形成されたｐ型の第２半導体領域と、
    前記第１領域で、前記第１半導体領域上に形成された第１絶縁層と、
    前記第２領域で、前記第２半導体領域上に形成された第２絶縁層と、
    前記第１絶縁層上に形成された第１半導体層と、
    前記第２絶縁層上に形成された第２半導体層と、
    を有し、
    前記第１ＭＩＳＦＥＴおよび前記第４ＭＩＳＦＥＴは、前記第１半導体層に形成されており、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第５ＭＩＳＦＥＴおよび前記第６ＭＩＳＦＥＴは、前記第２半導体層に形成されており、
    前記第１基板バイアス電圧は、前記第１半導体領域に印加され、
    前記第２基板バイアス電圧は、前記第２半導体領域に印加される、半導体集積回路装置。
  17. 請求項１４記載の半導体集積回路装置において、
    前記第１チャネル型はｎチャネル型であり、
    前記第２チャネル型はｐチャネル型であり、
    前記主回路は、ＮＯＲ回路を有し、
    前記ＮＯＲ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第８ＭＩＳＦＥＴとを含む、半導体集積回路装置。
  18. 請求項１７記載の半導体集積回路装置において、
    第２基板と、
    前記第２基板の第２主面側の第３領域で、前記第２基板の前記第２主面側に形成されたｐ型の第３半導体領域と、
    前記第２基板の前記第２主面側の第４領域で、前記第２基板の前記第２主面側に形成されたｎ型の第４半導体領域と、
    前記第３領域で、前記第３半導体領域上に形成された第３絶縁層と、
    前記第４領域で、前記第４半導体領域上に形成された第４絶縁層と、
    前記第３絶縁層上に形成された第３半導体層と、
    前記第４絶縁層上に形成された第４半導体層と、
    を有し、
    前記第１ＭＩＳＦＥＴおよび前記第４ＭＩＳＦＥＴは、前記第３半導体層に形成されており、
    前記第２ＭＩＳＦＥＴ、前記第３ＭＩＳＦＥＴ、前記第５ＭＩＳＦＥＴおよび前記第６ＭＩＳＦＥＴは、前記第４半導体層に形成されており、
    前記第１基板バイアス電圧は、前記第３半導体領域に印加され、
    前記第２基板バイアス電圧は、前記第４半導体領域に印加される、半導体集積回路装置。
  19. 第１チャネル型の第１ＭＩＳＦＥＴと、前記第１チャネル型と異なる第２チャネル型の第２ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第３ＭＩＳＦＥＴとを含む主回路と、
    前記第１ＭＩＳＦＥＴに第１基板バイアス電圧を印加し、前記第２ＭＩＳＦＥＴに第２基板バイアス電圧を印加し、前記第３ＭＩＳＦＥＴに第３基板バイアス電圧を印加するように制御する制御回路と、
    を有し、
    前記制御回路は、
    前記第１チャネル型の第４ＭＩＳＦＥＴと、前記第２チャネル型の第５ＭＩＳＦＥＴとを含む第１インバータ回路を備えた第１遅延回路と、
    前記第１チャネル型の第６ＭＩＳＦＥＴと、前記第２チャネル型の第７ＭＩＳＦＥＴと、前記第７ＭＩＳＦＥＴと直列に接続された前記第２チャネル型の第８ＭＩＳＦＥＴとを含む第１回路を備えた第２遅延回路と、
    前記第１チャネル型の第９ＭＩＳＦＥＴと、前記第２チャネル型の第１０ＭＩＳＦＥＴとを含み、前記第９ＭＩＳＦＥＴを流れる第１電流と、前記第１０ＭＩＳＦＥＴを流れる第２電流とをモニタする第１電流モニタ回路と、
    前記第１基板バイアス電圧と、前記第２基板バイアス電圧と、前記第３基板バイアス電圧とを発生させる電圧発生回路と、
    を有し、
    前記制御回路は、
    前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第９ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が印加された状態で前記第９ＭＩＳＦＥＴを流れる前記第１電流を、前記第１電流モニタ回路により取得し、
    取得された前記第１電流に基づいて、前記第１基板バイアス電圧の第１電圧値を決定し、
    前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第１０ＭＩＳＦＥＴに印加し、
    前記第２基板バイアス電圧が印加された状態で前記第１０ＭＩＳＦＥＴを流れる前記第２電流を、前記第１電流モニタ回路により取得し、
    取得された前記第２電流に基づいて、前記第２基板バイアス電圧の第２電圧値を決定し、
    前記第１電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第４ＭＩＳＦＥＴに印加し、前記第２電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第５ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第４ＭＩＳＦＥＴに印加され、前記第２基板バイアス電圧が前記第５ＭＩＳＦＥＴに印加された状態における前記第１遅延回路の第１遅延時間を取得し、
    取得された前記第１遅延時間に基づいて、前記第１基板バイアス電圧の第３電圧値と、前記第２基板バイアス電圧の第４電圧値とを決定し、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第６ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第７ＭＩＳＦＥＴに印加し、前記第３基板バイアス電圧を前記電圧発生回路により発生させて前記第８ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第６ＭＩＳＦＥＴに印加され、前記第２基板バイアス電圧が前記第７ＭＩＳＦＥＴに印加され、前記第３基板バイアス電圧が前記第８ＭＩＳＦＥＴに印加された状態における前記第２遅延回路の第２遅延時間に基づいて、前記第３基板バイアス電圧の第５電圧値を決定し、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第１ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第２ＭＩＳＦＥＴに印加し、前記第５電圧値に設定された前記第３基板バイアス電圧を前記電圧発生回路により発生させて前記第３ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  20. 請求項１９記載の半導体集積回路装置において、
    前記制御回路は、
    前記第１電流が、前記第１電流の第１目標値になるように、前記第１電圧値を決定し、
    前記第２電流が、前記第２電流の第２目標値になるように、前記第２電圧値を決定し、
    前記第１電圧値の決定、前記第２電圧値の決定、および、前記第１遅延時間の取得を、前記第１目標値および前記第２目標値を変更しながら繰り返し、取得された前記第１遅延時間が第１目標時間に応じて設定された第１設定範囲内であるときに、前記第１電圧値を前記第３電圧値として決定し、前記第２電圧値を前記第４電圧値として決定する、半導体集積回路装置。
  21. 請求項１９記載の半導体集積回路装置において、
    前記制御回路は、前記第２遅延時間が第２目標時間になるように、前記第５電圧値を決定する、半導体集積回路装置。
  22. 請求項１９記載の半導体集積回路装置において、
    前記第１チャネル型はｐチャネル型であり、
    前記第２チャネル型はｎチャネル型であり、
    前記主回路は、第１ＮＡＮＤ回路を有し、
    前記第１ＮＡＮＤ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｐチャネル型の第１１ＭＩＳＦＥＴとを含み、
    前記第１回路は、第２ＮＡＮＤ回路であり、
    前記第２ＮＡＮＤ回路は、前記第６ＭＩＳＦＥＴと、前記第７ＭＩＳＦＥＴと、前記第８ＭＩＳＦＥＴと、前記６ＭＩＳＦＥＴと並列に接続されたｐチャネル型の第１２ＭＩＳＦＥＴとを含み、
    前記制御回路は、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第６ＭＩＳＦＥＴおよび前記第１２ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記第７ＭＩＳＦＥＴに印加し、前記第３基板バイアス電圧を前記第８ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第６ＭＩＳＦＥＴおよび前記第１２ＭＩＳＦＥＴに印加され、前記第２基板バイアス電圧が前記第７ＭＩＳＦＥＴに印加され、前記第３基板バイアス電圧が前記第８ＭＩＳＦＥＴに印加された状態における前記第２遅延時間に基づいて、前記第５電圧値を決定し、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第１ＭＩＳＦＥＴおよび前記第１１ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記第２ＭＩＳＦＥＴに印加し、前記第５電圧値に設定された前記第３基板バイアス電圧を前記第３ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  23. 請求項２２記載の半導体集積回路装置において、
    第１基板と、
    前記第１基板の第１主面側に形成され、前記第１主面内で第１方向に延在するｐ型の第１半導体領域と、
    前記第１基板の前記第１主面側に形成され、前記第１主面内で前記第１方向に延在するｎ型の第２半導体領域と、
    前記第１基板の前記第１主面側に形成され、前記第１主面内で前記第１方向に延在するｐ型の第３半導体領域と、
    前記第１基板の前記第１主面側に形成され、前記第１主面内で前記第１方向に延在するｎ型の第４半導体領域と、
    前記第１半導体領域上に形成された第１絶縁層と、
    前記第２半導体領域上に形成された第２絶縁層と、
    前記第３半導体領域上に形成された第３絶縁層と、
    前記第４半導体領域上に形成された第４絶縁層と、
    前記第１絶縁層上に形成された第１半導体層と、
    前記第２絶縁層上に形成された第２半導体層と、
    前記第３絶縁層上に形成された第３半導体層と、
    前記第４絶縁層上に形成された第４半導体層と、
    を有し、
    前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および、前記第４半導体領域は、前記第１主面内で前記第１方向と交差する第２方向に、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、および、前記第４半導体領域の順に配列され、
    前記第６ＭＩＳＦＥＴおよび前記第１２ＭＩＳＦＥＴは、前記第２半導体層に形成され、
    前記第７ＭＩＳＦＥＴは、前記第３半導体層に形成され、
    前記第８ＭＩＳＦＥＴは、前記第１半導体層に形成されており、
    前記制御回路は、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第２半導体領域に印加することにより前記第６ＭＩＳＦＥＴおよび前記第１２ＭＩＳＦＥＴに印加し、
    前記第４電圧値に設定された前記第２基板バイアス電圧を前記第３半導体領域に印加することにより前記第７ＭＩＳＦＥＴに印加し、
    前記第３基板バイアス電圧を前記第１半導体領域に印加することにより前記第８ＭＩＳＦＥＴに印加する、半導体集積回路装置。
  24. 請求項２２記載の半導体集積回路装置において、
    前記主回路は、第１ＮＯＲ回路を有し、
    前記第１ＮＯＲ回路は、ｎチャネル型の第１３ＭＩＳＦＥＴと、ｐチャネル型の第１４ＭＩＳＦＥＴと、前記第１４ＭＩＳＦＥＴと直列に接続されたｐチャネル型の第１５ＭＩＳＦＥＴと、前記第１３ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第１６ＭＩＳＦＥＴとを含み、
    前記制御回路は、前記第１３ＭＩＳＦＥＴおよび前記第１６ＭＩＳＦＥＴに前記第２基板バイアス電圧を印加し、前記第１４ＭＩＳＦＥＴに前記第１基板バイアス電圧を印加し、前記第１５ＭＩＳＦＥＴに第４基板バイアス電圧を印加するように制御し、
    前記制御回路は、ｎチャネル型の第１７ＭＩＳＦＥＴと、ｐチャネル型の第１８ＭＩＳＦＥＴと、前記第１８ＭＩＳＦＥＴと直列に接続されたｐチャネル型の第１９ＭＩＳＦＥＴと、前記第１７ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第２０ＭＩＳＦＥＴとを含む第２ＮＯＲ回路を備えた第３遅延回路を含み、
    前記電圧発生回路は、前記第４基板バイアス電圧を発生させ、
    前記制御回路は、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第１８ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第１７ＭＩＳＦＥＴおよび前記第２０ＭＩＳＦＥＴに印加し、前記第４基板バイアス電圧を前記電圧発生回路により発生させて前記第１９ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第１８ＭＩＳＦＥＴに印加され、前記第２基板バイアス電圧が前記第１７ＭＩＳＦＥＴおよび前記第２０ＭＩＳＦＥＴに印加され、前記第４基板バイアス電圧が前記第１９ＭＩＳＦＥＴに印加された状態における前記第３遅延回路の第３遅延時間に基づいて、前記第４基板バイアス電圧の第６電圧値を決定し、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記電圧発生回路により発生させて前記第１４ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記電圧発生回路により発生させて前記第１３ＭＩＳＦＥＴおよび前記第１６ＭＩＳＦＥＴに印加し、前記第６電圧値に設定された前記第４基板バイアス電圧を前記電圧発生回路により発生させて前記第１５ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  25. 請求項１９記載の半導体集積回路装置において、
    前記第１チャネル型はｎチャネル型であり、
    前記第２チャネル型はｐチャネル型であり、
    前記主回路は、第３ＮＯＲ回路を有し、
    前記第３ＮＯＲ回路は、前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、前記第３ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第２１ＭＩＳＦＥＴとを含み、
    前記第１回路は、第４ＮＯＲ回路であり、
    前記第４ＮＯＲ回路は、前記第６ＭＩＳＦＥＴと、前記第７ＭＩＳＦＥＴと、前記第８ＭＩＳＦＥＴと、前記６ＭＩＳＦＥＴと並列に接続されたｎチャネル型の第２２ＭＩＳＦＥＴとを含み、
    前記制御回路は、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第６ＭＩＳＦＥＴおよび前記第２２ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記第７ＭＩＳＦＥＴに印加し、前記第３基板バイアス電圧を前記第８ＭＩＳＦＥＴに印加し、
    前記第１基板バイアス電圧が前記第６ＭＩＳＦＥＴおよび前記第２２ＭＩＳＦＥＴに印加され、前記第２基板バイアス電圧が前記第７ＭＩＳＦＥＴに印加され、前記第３基板バイアス電圧が前記第８ＭＩＳＦＥＴに印加された状態における前記第２遅延時間に基づいて、前記第５電圧値を決定し、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第１ＭＩＳＦＥＴおよび前記第２１ＭＩＳＦＥＴに印加し、前記第４電圧値に設定された前記第２基板バイアス電圧を前記第２ＭＩＳＦＥＴに印加し、前記第５電圧値に設定された前記第３基板バイアス電圧を前記第３ＭＩＳＦＥＴに印加するように制御する、半導体集積回路装置。
  26. 請求項２５記載の半導体集積回路装置において、
    第２基板と、
    前記第２基板の第２主面側に形成され、前記第２主面内で第３方向に延在するｎ型の第５半導体領域と、
    前記第２基板の前記第２主面側に形成され、前記第２主面内で前記第３方向に延在するｐ型の第６半導体領域と、
    前記第２基板の前記第２主面側に形成され、前記第２主面内で前記第３方向に延在するｎ型の第７半導体領域と、
    前記第２基板の前記第２主面側に形成され、前記第２主面内で前記第３方向に延在するｐ型の第８半導体領域と、
    前記第５半導体領域上に形成された第５絶縁層と、
    前記第６半導体領域上に形成された第６絶縁層と、
    前記第７半導体領域上に形成された第７絶縁層と、
    前記第８半導体領域上に形成された第８絶縁層と、
    前記第５絶縁層上に形成された第５半導体層と、
    前記第６絶縁層上に形成された第６半導体層と、
    前記第７絶縁層上に形成された第７半導体層と、
    前記第８絶縁層上に形成された第８半導体層と、
    を有し、
    前記第５半導体領域、前記第６半導体領域、前記第７半導体領域、および、前記第８半導体領域は、前記第２主面内で前記第３方向と交差する第４方向に、前記第５半導体領域、前記第６半導体領域、前記第７半導体領域、および、前記第８半導体領域の順に配列され、
    前記第６ＭＩＳＦＥＴおよび前記第２２ＭＩＳＦＥＴは、前記第６半導体層に形成され、
    前記第７ＭＩＳＦＥＴは、前記第７半導体層に形成され、
    前記第８ＭＩＳＦＥＴは、前記第５半導体層に形成されており、
    前記制御回路は、
    前記第３電圧値に設定された前記第１基板バイアス電圧を前記第６半導体領域に印加することにより前記第６ＭＩＳＦＥＴおよび前記第２２ＭＩＳＦＥＴに印加し、
    前記第４電圧値に設定された前記第２基板バイアス電圧を前記第７半導体領域に印加することにより前記第７ＭＩＳＦＥＴに印加し、
    前記第３基板バイアス電圧を前記第５半導体領域に印加することにより前記第８ＭＩＳＦＥＴに印加する、半導体集積回路装置。
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EP3187960B1 (en) * 2015-12-29 2019-04-17 GN Hearing A/S Dynamic back-biasing in fd-soi process for optimizing psu ratio
JP6673806B2 (ja) 2016-11-15 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102341260B1 (ko) * 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
US10984871B2 (en) * 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same
US10552563B2 (en) * 2018-01-10 2020-02-04 Qualcomm Incorporated Digital design with bundled data asynchronous logic and body-biasing tuning
US10756613B2 (en) * 2018-02-01 2020-08-25 Marvell Asia Pte, Ltd. Controlling current flow between nodes with adjustable back-gate voltage
CN112383291B (zh) * 2020-11-10 2023-04-28 北京智芯微电子科技有限公司 数字可控延迟链
FR3119055B1 (fr) * 2021-01-15 2022-12-09 Commissariat Energie Atomique Comparateur dynamique
JP7627640B2 (ja) * 2021-09-10 2025-02-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置のボディバイアス制御方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3557275B2 (ja) 1995-03-29 2004-08-25 株式会社ルネサステクノロジ 半導体集積回路装置及びマイクロコンピュータ
JP3928837B2 (ja) 1999-09-13 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP2002033399A (ja) * 2000-07-13 2002-01-31 Toshiba Corp 半導体集積回路及びその製造方法
JP4764086B2 (ja) * 2005-07-27 2011-08-31 パナソニック株式会社 半導体集積回路装置
JP4978950B2 (ja) * 2006-04-10 2012-07-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置及び基板バイアス制御方法
JP5049691B2 (ja) * 2007-08-06 2012-10-17 株式会社日立製作所 半導体集積回路
JP2009064860A (ja) 2007-09-05 2009-03-26 Renesas Technology Corp 半導体装置
JP2009199124A (ja) * 2008-02-19 2009-09-03 Renesas Technology Corp 基板電位制御回路、オフリーク電流モニタ回路、及び動作電流モニタ回路
JP2010109115A (ja) * 2008-10-30 2010-05-13 Renesas Technology Corp オンチップ型のモニタ回路および半導体装置

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