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JP6329779B2 - 半導体装置 - Google Patents
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Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、及び方法（プロセス。単純方法及び生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一態様は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置および電子機器などは、全て半導体装置を有していたり、半導体装置に含まれていたりする場合がある。
半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴともいう。））を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタのチャネル形成領域として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
また、酸化物半導体は製造プロセス中において酸素が脱離し、酸素欠損を形成することが知られている（特許文献２参照）。
特開２００６−１６５５２８号公報 特開２０１１−２２２７６７号公報
酸化物半導体層中に生じた酸素欠損は局在準位を生成し、該酸化物半導体層を用いたトランジスタなどの半導体装置の電気特性低下の原因となる。
また、酸化物半導体層中の、酸化物半導体層と絶縁層が積層する界面近傍では、酸素欠損に起因する界面準位が生成されやすい。特に、チャネルが形成される領域（以下、「チャネル形成領域」ともいう。）における界面準位の増加は、キャリアの散乱や捕獲を生じ、トランジスタの電界効果移動度の低下や、オフ電流が増加する原因となる。また、チャネル形成領域における界面準位の増加は、トランジスタのしきい値電圧を変動させ、電気特性のばらつきが増加する原因となる。よって、チャネル形成領域における界面準位の増加は、トランジスタの電気特性を劣化させ、トランジスタの信頼性を低下させる。
また、トランジスタの電気特性を決定する重要な要素のひとつにチャネル長がある。チャネル長が変動するとトランジスタの電気特性も変動してしまう。チャネル長の変動は、トランジスタの電気特性のばらつきを増加させる一因となる。
また、ソース電極と酸化物半導体層の接触抵抗の増大や、ドレイン電極と酸化物半導体層の接触抵抗の増大は、トランジスタのしきい値電圧の増大や、電界効果移動度の低下など、トランジスタの電気特性が劣化する一因となる。また、ソース電極またはドレイン電極と酸化物半導体層の接触抵抗の変動は、トランジスタの電気特性のばらつきを増加させる一因となる。
本発明の一態様は、局在準位の少ない酸化物半導体を提供することを課題の一とする。
本発明の一態様は、電気特性が良好な半導体装置を提供することを課題の一とする。
または、本発明の一態様は、電気特性のばらつきが小さい半導体装置などを提供することを課題の一とする。
または、本発明の一態様は、信頼性が良好で、安定した電気特性を有する半導体装置などを提供することを課題の一とする。
または、本発明の一態様は、チャネル長が変動しにくい半導体装置などを提供することを目的の一つとする。または、本発明の一態様は、酸素欠損が生じにくい半導体装置などを提供することを目的の一つとする。または、本発明の一態様は、絶縁耐電圧が高い半導体装置などを提供することを目的の一つとする。または、本発明の一態様は、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
チャネルが形成される酸化物半導体層に接して、該酸化物半導体層を構成する金属元素のうち、１種類以上の同じ金属元素を含む酸化物層を形成する。このような酸化物層と酸化物半導体層の積層は、その界面に界面準位が生成されにくい。
また、チャネルが形成される酸化物半導体層を、２つの酸化物層で挟むことで、該酸化物半導体層の上側界面と下側界面に、界面準位が生成されにくくすることができる。具体的には、チャネルが形成される酸化物半導体層の上層と下層に接して、該酸化物半導体層を構成する金属元素のうち、１種類以上の同じ金属元素を含む酸化物層を形成する。
また、酸化物半導体層と接する酸化物層に、電子親和力が酸化物半導体層の電子親和力よりも小さい材料を用いる。このような構造とすることで、チャネルに流れる電子は、酸化物半導体層と接する酸化物層内にほとんど移動することなく、主として酸化物半導体層内を移動する。よって、酸化物層の外側に形成される絶縁層と酸化物層の界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。
すなわち、酸化物層と絶縁層の界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、絶縁層と酸化物半導体層の間に酸化物層が介在することにより、酸化物半導体層を当該トラップ準位から遠ざけることができる。
また、酸化物半導体層と接する酸化物層と絶縁層の間に、さらに酸化物層を設けてもよい。酸化物半導体層と接する酸化物層と絶縁層の間に、さらに酸化物層を設けることで、酸化物半導体層を上記トラップ準位からより遠ざけることができる。なお、酸化物半導体層と接する酸化物層と絶縁層の間に設ける酸化物層は、酸化物半導体層と接する酸化物層を構成する金属元素のうち、１種類以上の同じ金属元素を含むことが好ましい。
また、酸化物半導体層と接する酸化物層と絶縁層の間に設ける酸化物層は、酸化物半導体層と接する酸化物層の電子親和力よりも小さい電子親和力を有することが好ましい。
また、酸化物半導体層を加熱することにより、酸化物半導体層中の水分又は水素などの不純物を低減して酸化物半導体層を高純度化することができる。高純度化のための加熱処理により酸化物半導体層中から不純物と同時に脱離してしまった酸素を補うため、酸化物半導体層に酸素を導入し、酸化物半導体層中の酸素欠損を低減することで、酸化物半導体層を真性または実質的に真性と見なせる半導体層とすることができる。
ソース電極およびドレイン電極と酸化物半導体層の間に低抵抗層を設ける。低抵抗層は、導電性を有する酸化物材料、または酸化しても導電性を有する材料を用いて形成する。
当該低抵抗層は、酸素が供給されても抵抗値が変動しにくい。ソース電極およびドレイン電極と酸化物半導体層の間に当該低抵抗層を設けることにより、酸化物半導体層中の酸素欠損を低減するための酸素が供給されても、ソース電極およびドレイン電極と酸化物半導体層の接触抵抗を小さくすることができる。
また、当該低抵抗層は、ソース領域およびドレイン領域として機能する。当該低抵抗層により形成されたソース領域およびドレイン領域は、酸化物半導体層中の酸素欠損を低減するための酸素が供給されても、その領域の大きさが変動しにくい。よって、酸化物半導体層中の酸素欠損を低減するための酸素が供給されても、チャネル長が変動しにくいトランジスタを実現することができる。
また、当該低抵抗層は、酸化物半導体層を構成する金属元素のうち１種類以上の同じ金属元素を含む材料で形成することが好ましい。また、当該低抵抗層は、酸化物半導体層よりも仕事関数が小さいことが好ましい。また、当該低抵抗層は、酸化物半導体層よりも電子親和力が大きいことが好ましい。また、当該低抵抗層の抵抗率は、好ましくは５００μΩ・ｃｍ以下、より好ましくは１００μΩ・ｃｍ以下、さらに好ましくは５０μΩ・ｃｍ以下である。
本発明の一態様は、酸化物半導体層と、酸化物層と、低抵抗層と、を有し、酸化物半導体層は、酸化物層と接する第１の領域と、低抵抗層と接する第２の領域と、を有することを特徴とする。
本発明の一態様は、ゲート電極と、ソース電極と、ドレイン電極と、酸化物半導体層と、第１の酸化物層と、第２の酸化物層と、第１の低抵抗層と、第２の低抵抗層と、を有し、酸化物半導体層は、第１の酸化物層と重畳し、ゲート電極と重畳する領域において、第２の酸化物層と重畳し、ソース電極と重畳する領域において、第１の低抵抗層と重畳し、ドレイン電極と重畳する領域において、第２の低抵抗層と重畳することを特徴とする。
本発明の一態様により、局在準位の少ない酸化物半導体を提供することができる。
本発明の一態様により、電気特性のばらつきが小さい半導体装置を提供することができる。
本発明の一態様により、信頼性が良好で、安定した電気特性を有する半導体装置を提供することができる。
本発明の一態様により、電気特性が良好な半導体装置を提供することができる。
半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する断面図。 半導体装置の一例を説明する断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の作製方法の一例を説明する断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する上面図および断面図。 半導体装置の一例を説明する断面図。 半導体装置の一例を説明する断面図。 チャネル長が変動する現象を説明する図。 積層体のＴｏＦ−ＳＩＭＳ分析結果を示す図。 積層体のＣＰＭ測定結果を示す図。 トランジスタのチャネル形成領域のエネルギーバンド構造を説明する図。 積層体のＥＳＲ測定結果を説明する図。 ＭＣＵの構成例を説明するブロック図。 不揮発性記憶部を有するレジスタの一例を説明する回路図。 半導体装置の一例を説明する図。 表示装置の一例を説明する図。 表示装置の一例を説明する図。 表示装置に適用可能な画素回路の一例を説明する図。 電子機器の一例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易にするため省略して示すことがある。
また、特に上面図（「平面図」ともいう。）において、図面をわかりやすくするために一部の構成要素の記載を省略する場合がある。
第１、第２として付される序数詞は、構成要素の混同を避けるため便宜上用いるものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書等においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「ＡとＢが接続されている」と記載する場合は、ＡとＢが電気的に接続されている場合と、ＡとＢが機能的に接続されている場合と、ＡとＢが直接接続されている場合とを含むものとする。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
（実施の形態１）
本実施の形態では、半導体装置の一形態として、トランジスタ１００を例示して説明する。
〔１−１．半導体装置の構成例〕
図１に、半導体装置の一形態であるトランジスタ１００を示す。トランジスタ１００は、トップゲート型のトランジスタである。図１（Ａ）はトランジスタ１００の上面図である。また、図１（Ｂ）は、図１（Ａ）中の一点鎖線Ａ１−Ａ２で示す部位の断面図であり、図１（Ｃ）は、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位の断面図である。また、図１（Ｄ）は、図１（Ｂ）に示す部位１１２の拡大図である。なお、トランジスタの構成を理解しやすくするため、図１（Ａ）では、一部の構成要素の記載を省略している。
図１に示すトランジスタ１００は、絶縁層１０２上に形成されている。また、絶縁層１０２は、基板１０１上に形成されている。トランジスタ１００は、積層体１０３と、低抵抗層１１４ａおよび低抵抗層１１４ｂと、ソース電極１０４ａおよびドレイン電極１０４ｂと、酸化物層１１３と、絶縁層１０６と、ゲート電極１０７を有する。
積層体１０３は、酸化物層１０３ａと酸化物半導体層１０３ｂを有する。ソース電極１０４ａは、低抵抗層１１４ａを介して積層体１０３と重畳し、ドレイン電極１０４ｂは低抵抗層１１４ｂを介して積層体１０３と重畳する。
絶縁層１０６は、酸化物層１１３を介して積層体１０３と重畳する。また、ゲート電極１０７は、絶縁層１０６と酸化物層１１３を介して積層体１０３と重畳する。
また、トランジスタ１００上に絶縁層１０８が形成されている。絶縁層１０８は、トランジスタ１００のゲート電極１０７、絶縁層１０６、酸化物層１１３、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３を覆って形成される。
なお、トランジスタ１００のチャネル長Ｌは、積層体１０３とゲート電極１０７が重畳する領域において、積層体１０３に接する低抵抗層１１４ａの端部と、積層体１０３に接する低抵抗層１１４ｂの端部までの最短距離により決定される（図１（Ｂ）参照）。
また、この発明を実施するための形態に記載の内容は、適宜組み合わせて用いることができる。
〔１−１−１．基板〕
基板１０１として用いる基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。
また、基板１０１としてシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。
なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に、剥離層を設けるとよい。
〔１−１−２．下地層〕
絶縁層１０２は下地層として機能し、基板１０１からの不純物元素の拡散を防止または低減することができる。絶縁層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム酸化ガリウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルから選ばれた材料を、単層でまたは積層して形成する。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、絶縁層１０２は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パルスレーザー堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。また、絶縁層１０２中の水素の含有量は、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
絶縁層１０２は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１のＥＳＲスペクトルから算出したスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。
また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いる。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、昇温脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）にて測定すればよい。また、窒化シリコン層は、酸素を透過しない、またはほとんど透過しない窒化シリコン層を用いる。
絶縁層１０２の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
なお、本明細書等における「過剰酸素」とは、加熱処理により酸化物層中、酸化物半導体層中、酸化シリコン層中、酸化窒化シリコン層中などを移動可能な酸素、化学量論的組成である酸素より過剰に存在する酸素、または酸素欠損に入り酸素欠損を低減する機能を有する酸素をいう。
また、過剰酸素を含む酸化シリコン層とは、加熱処理などによって酸素を放出することができる酸化シリコン層をいう。また、過剰酸素を含む絶縁層は、加熱処理によって酸素を放出する機能を有する絶縁層である。
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 0006329779
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出するとは、過酸化ラジカルを含むことをいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含むとは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することをいう。
または、過剰酸素を含む絶縁層は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
なお、基板１０１と、後に設ける積層体１０３との絶縁性が確保できるようであれば、絶縁層１０２を設けない構成とすることもできる。
〔１−１−３．積層体〕
積層体１０３は、酸化物層１０３ａと、酸化物層１０３ａ上に形成された酸化物半導体層１０３ｂを有する。また、酸化物層１０３ａは、絶縁性を示す層であってもよいし、半導体特性を示す層であってもよい。
なお、積層体１０３において、酸化物層１０３ａおよび酸化物半導体層１０３ｂに用いる材料によっては、酸化物層１０３ａおよび酸化物半導体層１０３ｂの境界を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、酸化物層１０３ａと酸化物半導体層１０３ｂの境界を破線で表している。
酸化物層１０３ａおよび酸化物半導体層１０３ｂは、ＩｎもしくはＧａの一方、または両方を含む材料で形成する。代表的には、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）がある。
また、酸化物半導体層１０３ｂに接する酸化物層１０３ａは、酸化物半導体層１０３ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層１０３ａおよび酸化物半導体層１０３ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。
酸化物層１０３ａおよび酸化物半導体層１０３ｂの形成を、途中で大気に曝すことなく、不活性ガス雰囲気、酸化性ガス雰囲気、または減圧下に維持し、連続して行うことにより、酸化物層１０３ａと酸化物半導体層１０３ｂとの界面準位をさらに生じにくくすることができる。
酸化物層１０３ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層１０３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物半導体層１０３ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、酸化物層１０３ａもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物層１０３ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１０３ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物層１０３ａおよび酸化物半導体層１０３ｂを選択する。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆなどが挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物層１０３ａおよび酸化物半導体層１０３ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物層１０３ａおよび酸化物半導体層１０３ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物層１０３ａおよび酸化物半導体層１０３ｂを選択する。このとき、酸化物半導体層１０３ｂにおいて、ｙ１がｘ１以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１と同じか３倍未満であると好ましい。酸化物層１０３ａを上記構成とすることにより、酸化物層１０３ａを、酸化物半導体層１０３ｂよりも酸素欠損が生じにくい層とすることができる。
なお、酸化物層１０３ａがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１０３ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む酸化物層１０３ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：９：６、または１：９：０、酸化物半導体層１０３ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：４、５：５：６または３：１：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物層１０３ａおよび酸化物半導体層１０３ｂの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
積層体１０３を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層１０３ｂ中の不純物及び酸素欠損を低減し、酸化物半導体層１０３ｂを真性または実質的に真性と見なせる半導体層とすることが好ましい。また、少なくとも酸化物半導体層１０３ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層とすることが好ましい。具体的には、酸化物半導体層１０３ｂのキャリア密度を、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満とする。
酸化物半導体層１０３ｂにおいて、水素、窒素、炭素、シリコンなどの、主成分以外の金属元素は不純物となる。酸化物半導体層１０３ｂ中の不純物を低減するためには、近接する酸化物層１０３ａ中および酸化物層１１３中の不純物も酸化物半導体層１０３ｂと同程度まで低減することが好ましい。
特に、酸化物半導体層１０３ｂにシリコンが高い濃度で含まれることにより、酸化物半導体層１０３ｂにシリコンに起因する不純物準位が形成される。該不純物準位は、トラップとなり、トランジスタの電気特性を劣化させることがある。トランジスタの電気特性の劣化を小さくするためには、酸化物半導体層１０３ｂのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物層１０３ａと酸化物半導体層１０３ｂとの界面のシリコン濃度についても、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体層１０３ｂ中で水素および窒素は、ドナー準位を形成し、キャリア密度を増大させてしまう。酸化物半導体層１０３ｂを真性または実質的に真性とするためには、酸化物半導体層１０３ｂ中の水素濃度は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
なお、酸化物半導体層１０３ｂにシリコンおよび炭素が高い濃度で含まれることにより、酸化物半導体層１０３ｂの結晶性を低下させることがある。酸化物半導体層１０３ｂの結晶性を低下させないためには、酸化物半導体層１０３ｂのシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。また、酸化物半導体層１０３ｂの結晶性を低下させないためには、酸化物半導体層１０３ｂの炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とすればよい。
ここで、積層体１０３に含まれる酸化物層１０３ａおよび酸化物半導体層１０３ｂの結晶性について説明する。
酸化物半導体層１０３ｂは、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体層１０３ｂは、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体層１０３ｂは、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を層中に含む。
酸化物半導体層１０３ｂは、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層１０３ｂが、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合層であってもよい。混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合層は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体層１０３ｂは、例えば、単結晶を有してもよい。
酸化物半導体層１０３ｂは、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ層がある。
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。即ち、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体層１０３ｂをＣＡＡＣ−ＯＳ層とするためには、酸化物半導体層１０３ｂが形成される表面が非晶質であると好ましい。酸化物半導体層１０３ｂが形成される表面が結晶質であると、酸化物半導体層１０３ｂの結晶性が乱れやすく、ＣＡＡＣ−ＯＳ層が形成されにくい。
また、酸化物半導体層１０３ｂが形成される表面はＣＡＡＣ−ＯＳ層と同様の結晶質を有していてもよい。酸化物半導体層１０３ｂが形成される表面がＣＡＡＣ−ＯＳ層と同様の結晶質を有している場合は、酸化物半導体層１０３ｂもＣＡＡＣ−ＯＳ層になりやすい。
よって、酸化物半導体層１０３ｂをＣＡＡＣ−ＯＳ層とするためには、下地である酸化物層１０３ａが非晶質であるか、ＣＡＡＣ−ＯＳと同様の結晶質であると好ましい。
〔１−１−４．低抵抗層〕
ソース電極１０４ａと酸化物半導体層１０３ｂのオーム接触を実現するために、ソース電極１０４ａと酸化物半導体層１０３ｂの間に低抵抗層１１４ａを設ける。また、ドレイン電極１０４ｂと酸化物半導体層１０３ｂのオーム接触を実現するために、ドレイン電極１０４ｂと酸化物半導体層１０３ｂの間に低抵抗層１１４ｂを設ける。低抵抗層１１４ａおよび低抵抗層１１４ｂは、ソース領域およびドレイン領域として機能させることができる。
低抵抗層１１４ａおよび低抵抗層１１４ｂは、酸化物半導体層１０３ｂに接して形成する。低抵抗層１１４ａおよび低抵抗層１１４ｂは、導電性を有する酸化物材料、または酸化しても導電性を有する材料で形成する。具体的には、低抵抗層１１４ａおよび低抵抗層１１４ｂの抵抗率は、好ましくは５００μΩ・ｃｍ以下、より好ましくは１００μΩ・ｃｍ以下、さらに好ましくは５０μΩ・ｃｍ以下である。
また、低抵抗層１１４ａおよび低抵抗層１１４ｂは、酸化物半導体層１０３ｂよりも仕事関数が小さいことが好ましい。また、低抵抗層１１４ａおよび低抵抗層１１４ｂは、酸化物半導体層１０３ｂよりも電子親和力が大きいことが好ましい。
また、低抵抗層１１４ａおよび低抵抗層１１４ｂは、酸化物半導体層１０３ｂを構成する金属元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。
例えば、酸化物半導体層１０３ｂにＩｎとＺｎを含む酸化物を用いる場合、低抵抗層１１４ａおよび低抵抗層１１４ｂは、ＩｎもしくはＺｎの一方、または両方を含む材料で形成する。具体的には、Ｉｎ、Ｚｎ、Ｉｎ−Ｚｎ合金、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物（ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｓｎ酸化物（ＩｎとＳｎを含む酸化物）、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素。）などがある。
低抵抗層１１４ａおよび低抵抗層１１４ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
なお、低抵抗層１１４ａおよび低抵抗層１１４ｂがＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％以上、Ｍが５０ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが７５ａｔｏｍｉｃ％以上、Ｍが２５ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む低抵抗層１１４ａおよび低抵抗層１１４ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝２：１：１、３：１：２、６：１：４の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、酸化インジウム、酸化亜鉛などを用いることができる。なお、上記原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
なお、ソース電極１０４ａおよびドレイン電極１０４ｂを積層体１０３の一部から酸素を奪い酸素欠損を生じさせることが可能な材料で形成し、該電極と積層体１０３を直接接触させることでオーム接触を実現することも可能である。この場合、積層体１０３中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域およびドレイン領域として作用させることができる。積層体１０３から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
また、イオンインプランテーション法などを用いて、積層体１０３中に、水素などのドナーとなる不純物元素や、希ガス元素などを導入してｎ型領域を形成することもできる。水素は酸化物半導体層中でドナーとなるため、水素を導入することによりキャリア濃度を増加させることができる。また、希ガス元素の導入は、導入時のエネルギーにより酸化物半導体層中に酸素欠損を生じさせ、キャリア濃度を増加させることができる。
しかしながら、積層体１０３の一部から酸素を奪いｎ型領域を形成する方法では、積層体１０３中に形成される酸素欠損量の制御が難しく、形成されるｎ型領域（ソース領域およびドレイン領域）の大きさや抵抗値のばらつきが大きくなりやすい。また、積層体１０３に酸素を供給して酸素欠損を低減し、特に酸化物半導体層１０３ｂ中のチャネル形成領域を真性または実質的に真性な酸化物半導体層とする工程では、チャネル形成領域のみに酸素を供給することが困難である。
このため、積層体１０３中に酸素を供給して酸素欠損を低減する工程において、積層体１０３の一部に形成されたｎ型領域中の酸素欠損も低減されるため、ｎ型領域の抵抗値が大きくなり、また、ｎ型領域の抵抗値のばらつきも大きくなってしまう。
また、酸素の供給によりｎ型領域の酸素欠損量が変動すると、ｎ型領域の大きさも変動する恐れがある。ｎ型領域の大きさの変動は、実質的にトランジスタのチャネル長の変動に繋がり、特性ばらつきを増加させる一因となる。その影響は、特にチャネル長が１μｍ以下のトランジスタにおいて顕著となりやすい。
ここで、酸化物半導体層の一部から酸素を奪いｎ型領域を形成する方法においてチャネル長が変動する現象について、図１４に示すトランジスタ９００を用いて説明しておく。また、図１４（Ｂ１）乃至図１４（Ｂ３）は、図１４（Ａ）中の部位９２０の拡大図である。
図１４（Ａ）は、トランジスタ９００の構成を示す断面図である。トランジスタ９００は、基板９０１上に絶縁層９０２を介して形成されている。また、トランジスタ９００は酸化物半導体層９０３を有し、酸化物半導体層９０３の一部に接するソース電極９０４ａ、ドレイン電極９０４ｂを有する。また、ゲート電極９０７が、絶縁層９０６を介して酸化物半導体層９０３と重畳している。
ソース電極９０４ａおよびドレイン電極９０４ｂは、酸化物半導体層９０３の一部から酸素を奪い、酸化物半導体層９０３に酸素欠損を生じさせることが可能な材料で形成されている。よって、酸化物半導体層９０３の、ソース電極９０４ａ、およびドレイン電極９０４ｂが接する領域近傍がｎ型化し、低抵抗層９１４ａおよび低抵抗層９１４ｂが形成される。
図１４（Ｂ１）は、ソース電極９０４ａおよび低抵抗層９１４ａの端部が揃っている場合の部位９２０の拡大図である。この時のチャネル長をＬとする。ソース電極９０４ａが、酸化物半導体層９０３から酸素を奪う材料で形成されている場合、低抵抗層９１４ａの端部がソース電極９０４ａの端部を越えて広がってしまう場合がある（図１４（Ｂ２）参照。）。なお、図示していないが、ドレイン電極９０４ｂの端部においても、ソース電極９０４ａの端部と同様の現象が生じる。よって、以下の説明では、ドレイン電極９０４ｂの端部についての説明を省略している。
低抵抗層９１４ａの端部がソース電極９０４ａの端部を越えて広がった距離をｄＬとすると、その時のチャネル長Ｌ’は、チャネル長Ｌ−２×ｄＬとなる。なお、ｄＬは、この後の作製条件により変動する。よって、トランジスタの電気特性のばらつきは、ｄＬのばらつきにより増大する。
また、上述したように、酸化物半導体層９０３のチャネル形成領域を真性半導体とするために酸素を供給する工程では、低抵抗層９１４ａ中の酸素欠損も低減される。よって、低抵抗層９１４ａが縮小し、抵抗値や、抵抗値のばらつきが大きくなってしまう（図１４（Ｂ３）参照。）。
なお、酸化物半導体層９０３を積層体１０３に置き換えても同様の現象が生じる。
また、イオンインプランテーション法などを用いて、ｎ型領域を形成する方法においても、同様の問題を有している。例えば、水素は拡散しやすいため、形成されるｎ型領域の抵抗値のばらつきが大きくなりやすく、ｎ型領域の大きさの変動も生じやすい。また、希ガス元素導入時のエネルギーにより酸素欠損を生じさせる方法は、積層体１０３に酸素欠損を生じさせることが可能な材料を接触させる場合と同様の問題を有する。
このように、ｎ型領域では不純物または酸素欠損の増加が求められ、チャネル形成領域では、不純物または酸素欠損の低減が求められている。
本発明の一態様では、ソース電極１０４ａおよびドレイン電極１０４ｂを、上記材料により形成された低抵抗層１１４ａおよび低抵抗層１１４ｂを介して積層体１０３と接続するため、上記の相反する要求を満たすことが可能となる。
上記に例示した低抵抗層１１４ａおよび低抵抗層１１４ｂに用いる材料は、酸素が供給されても抵抗値を一定範囲内に保つことができる。すなわち、酸化物半導体層１０３ｂ中の酸素欠損を低減するための酸素が低抵抗層１１４ａおよび低抵抗層１１４ｂに供給されても、低抵抗層１１４ａおよび低抵抗層１１４ｂをソース領域およびドレイン領域として安定して作用させることができる。よって、チャネルが形成される半導体層の真性化と、安定したソース領域およびドレイン領域の形成を実現することができる。また、本発明の一態様によれば、過剰酸素によるソース領域およびドレイン領域の大きさの変動も生じにくいため、トランスタのチャネル長が変動しにくい。よって、電気特性が良好で、電気特性のばらつきが少なく、信頼性のよいトランジスタを実現できる。
〔１−１−５．ソース電極・ドレイン電極〕
ソース電極１０４ａ及びドレイン電極１０４ｂは、低抵抗層１１４ａおよび低抵抗層１１４ｂを介して積層体１０３上に形成される。ソース電極１０４ａ及びドレイン電極１０４ｂを形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ソース電極１０４ａ及びドレイン電極１０４ｂは、積層体１０３の一部から酸素を奪いにくく酸素欠損を生じさせにくい導電性材料を用いて形成することが好ましい。このような材料としては、窒化タンタル、窒化チタン、酸化チタンなどの、導電性を有する金属窒化物、または導電性を有する金属酸化物などを用いることができる。なお、酸素を奪いにくい導電性材料には、酸素と結合しにくい導電性材料や、酸素が拡散しにくい材料も含まれる。
ソース電極１０４ａ及びドレイン電極１０４ｂを、酸素欠損を生じさせない導電性材料を用いて形成することにより、低抵抗層１１４ａおよび低抵抗層１１４ｂの抵抗値を安定させることができる。また、低抵抗層１１４ａや低抵抗層１１４ｂを介して積層体１０３中の酸素が引き抜かれることを防ぐことができる。
また、ソース電極１０４ａ及びドレイン電極１０４ｂは、インジウム錫酸化物（以下、「ＩＴＯ」ともいう。）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
ソース電極１０４ａ及びドレイン電極１０４ｂは、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
ソース電極１０４ａ及びドレイン電極１０４ｂを二層以上の積層構造とする場合は、少なくとも低抵抗層１１４ａおよび低抵抗層１１４ｂと接する側の層を、酸素欠損を生じさせない導電性材料を用いて形成することが好ましい。
なお、ソース電極１０４ａ及びドレイン電極１０４ｂの厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
〔１−１−６．積層体に接する酸化物層およびゲート絶縁層〕
酸化物層１１３は、積層体１０３と同様の材料及び方法で形成される。酸化物層１１３は、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３の一部に接して形成される。このため、酸化物層１１３は、酸化物層１１３が接する積層体１０３と同様の材料、または、積層体１０３を構成する金属元素のうち１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層１１３と積層体１０３の界面に順位が存在しないか、ほとんどない状態とすることができる。また、酸化物層１１３は、酸化物層１０３ａと同様の材料及び方法で形成することが好ましい。
なお、酸化物層１１３に用いる材料によっては、酸化物層１１３と積層体１０３の境界を明確に確認できない場合がある。そこで、本発明の一形態を説明する図面では、酸化物層１１３と積層体１０３の境界を破線で表している。
また、酸化物層１１３をソース電極１０４ａおよびドレイン電極１０４ｂ上に設けることで、外部から浸入した水等の不純物が積層体１０３に到達しにくくすることができる。また、酸化物層１１３をソース電極１０４ａおよびドレイン電極１０４ｂ上に設けることで、ソース電極１０４ａおよびドレイン電極１０４ｂを、Ｃｕなどの拡散しやすい金属元素を含んで形成しても、該元素の拡散を防ぐことができる。
また、図１（Ａ）中の一点鎖線Ｂ１−Ｂ２で示す部位では、積層体１０３の表面および側面が酸化物層１１３に覆われている（図１（Ｃ）参照）。
絶縁層１０６は、ゲート絶縁層として機能する。酸化物層１１３上に形成される絶縁層１０６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルのうち、一種以上含む材料を、単層でまたは積層して形成する。絶縁層１０６の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。絶縁層１０６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができる。
絶縁層１０６は、例えば、１層目を窒化シリコン層とし、２層目を酸化シリコン層とした多層膜としてもよい。この場合、酸化シリコン層は酸化窒化シリコン層でも構わない。また、窒化シリコン層は窒化酸化シリコン層でも構わない。酸化シリコン層は、欠陥密度の小さい酸化シリコン層を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号に由来するスピンのスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層を用いる。また、酸化シリコン層は、過剰酸素を含む酸化シリコン層を用いると好ましい。窒化シリコン層は水素およびアンモニアの放出量が少ない窒化シリコン層を用いる。水素、アンモニアの放出量は、ＴＤＳ分析にて測定すればよい。
また、一般に、容量素子は対向する二つの電極の間に誘電体を挟む構成を有し、誘電体の厚さが薄いほど（対向する二つの電極間距離が短いほど）、また、誘電体の誘電率が大きいほど容量値が大きくなる。ただし、容量素子の容量値を増やすために誘電体を薄くすると、トンネル効果などに起因して、二つの電極間に生じる漏れ電流（以下、「リーク電流」ともいう）が増加しやすくなり、また、容量素子の絶縁耐圧が低下しやすくなる。
トランジスタのゲート電極、ゲート絶縁層、半導体層が重畳する部分は、前述した容量素子として機能する（以下、「ゲート容量」ともいう）。なお、半導体層の、ゲート絶縁層を介してゲート電極と重畳する領域にチャネルが形成される。すなわち、ゲート電極とチャネル形成領域が容量素子の二つの電極として機能し、ゲート絶縁層が容量素子の誘電体として機能する。ゲート容量の容量値は大きいほうが好ましいが、容量値を大きくするためにゲート絶縁層を薄くすると、前述のリーク電流の増加や、絶縁耐圧の低下といった問題が生じやすい。
そこで、絶縁層１０６として、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いると、絶縁層１０６を厚くしても、ゲート電極１０７と積層体１０３間の容量値を十分確保することが可能となる。
例えば、絶縁層１０６として誘電率が大きいｈｉｇｈ−ｋ材料を用いると、絶縁層１０６を厚くしても、絶縁層１０６に酸化シリコンを用いた場合と同等の容量値を実現できるため、ゲート電極１０７と積層体１０３間に生じるリーク電流を低減できる。また、ゲート電極１０７と同じ層を用いて形成された配線と、該配線と重畳する他の配線との間に生じるリーク電流を低減できる。なお、絶縁層１０６をｈｉｇｈ−ｋ材料と、上記材料との積層構造としてもよい。
なお、酸化物層１１３もゲート絶縁層の一部と見なすこともできる。また、酸化物層１１３と絶縁層１０６を積層することで、ソース電極１０４ａ及びドレイン電極１０４ｂと、ゲート電極１０７間の絶縁耐電圧を向上させることができる。よって、信頼性のよい半導体装置を実現できる。
〔１−１−７．ゲート電極〕
ゲート電極１０７を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、マンガン、マグネシウム、ジルコニウム、ベリリウム等から選ばれた金属元素、上述した金属元素を成分とする合金、または上述した金属元素を組み合わせた合金などを用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。導電層の形成方法は特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種形成方法を用いることができる。
また、ゲート電極１０７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。
ゲート電極１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム層の単層構造、アルミニウム層上にチタン層を積層する二層構造、窒化チタン層上にチタン層を積層する二層構造、窒化チタン層上にタングステン層を積層する二層構造、窒化タンタル層上にタングステン層を積層する二層構造、チタン層と、そのチタン層上にアルミニウム層を積層し、さらにその上にチタン層を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の層、または複数組み合わせた合金層、もしくは窒化物層を用いてもよい。
また、ゲート電極１０７と絶縁層１０６との間に、Ｉｎ−Ｇａ−Ｚｎ酸窒化物半導体層、Ｉｎ−Ｓｎ酸窒化物半導体層、Ｉｎ−Ｇａ酸窒化物半導体層、Ｉｎ−Ｚｎ酸窒化物半導体層、Ｓｎ酸窒化物半導体層、Ｉｎ酸窒化物半導体層、金属窒化物（ＩｎＮ、ＺｎＮ等）層等を設けてもよい。これらは５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値を有するため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタのしきい値電圧を正の電圧の方向に変動させることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、ゲート電極１０７と絶縁層１０６との間に、Ｉｎ−Ｇａ−Ｚｎ酸窒化物半導体層を設ける場合、少なくとも酸化物半導体層１０３ｂより高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ酸窒化物半導体層を設ける。
なお、ゲート電極１０７の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上３００ｎｍ以下とすればよい。
〔１−１−８．保護絶縁層〕
絶縁層１０８は、保護絶縁層として機能し、外部からの不純物元素の拡散を防止または低減することができる。絶縁層１０８は、絶縁層１０２と同様の材料及び方法で形成することができる。例えば、絶縁層１０８として酸化アルミニウムを用いてもよい。
なお、絶縁層１０８の厚さは、１０ｎｍ以上３００ｎｍ以下、好ましくは３０ｎｍ以上２００ｎｍ以下とすればよい。
また、図２（Ａ）に示すように、絶縁層１０８上に、さらに絶縁層１０９を形成してもよいし、図２（Ｂ）に示すように、絶縁層１０８とゲート電極１０７の間に絶縁層１０９を形成してもよい。絶縁層１０９としては、絶縁層１０２と同様の材料、または低誘電率材料（ｌｏｗ−ｋ材料）を用いることができる。
なお、絶縁層１０９の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは３０ｎｍ以上３００ｎｍ以下とすればよい。
また、図３（Ａ）および図３（Ｂ）に示すように、絶縁層１０９の表面に平坦化処理を行うことで、トランジスタに起因する絶縁層１０９表面の凹凸を低減することができる。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他に、エッチング処理などを適用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせて行ってもよい。絶縁層１０９表面の凹凸を低減することで、絶縁層１０９よりも上層に形成される層の被覆性を向上することができる。
なお、絶縁層１０９を、平坦化機能を有する材料で形成してもよい。平坦化機能を有する材料には、例えば、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。絶縁層１０９に平坦化機能を有する材料を用いることで、平坦化処理を省略しても、絶縁層１０９表面の凹凸を低減することができる。
絶縁層１０９の表面に平坦化処理を行った場合、または、絶縁層１０９を平坦化機能を有する材料で形成した場合、絶縁層１０９の最大厚さは、１００ｎｍ以上５μｍ以下、好ましくは２００ｎｍ以上３μｍ以下とすればよい。
絶縁層１０２、絶縁層１０６、及び絶縁層１０８の少なくともいずれかが過剰酸素を含む絶縁層を含む場合、過剰酸素によって酸化物半導体層１０３ｂの酸素欠損を低減することができる。
〔１−２．半導体装置の作製方法例〕
半導体装置の作製方法の一例として、図４に示す断面図を用いてトランジスタ１００の作製方法の一例を説明する。
〔１−２−１．下地層の形成〕
基板１０１上に下地層として機能する絶縁層１０２を形成する。ここでは、基板１０１としてガラス基板を用いる。次に、絶縁層１０２を、窒化シリコン層と、第１の酸化シリコン層と、第２の酸化シリコン層の積層構造とする場合について例示する。
まず、基板１０１上に窒化シリコン層を形成する。窒化シリコン層は、ＣＶＤ法の一種であるプラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガス、窒素ガスおよびアンモニアガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、高周波電力を供給することで成膜すればよい。
なお、窒素ガスの流量はアンモニアガスの流量の５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とする。なお、アンモニアガスを用いることで、シリコンを含む堆積性ガスおよび窒素ガスの分解を促すことができる、これは、アンモニアガスがプラズマエネルギーおよび熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性ガスの結合、および窒素ガスの結合の分解に寄与するためである。
従って、上述の方法によって、水素ガスおよびアンモニアガスの放出量が少ない窒化シリコン層を成膜することができる。また、水素の含有量が少ないため、緻密となり、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン層を形成することができる。
次に、第１の酸化シリコン層を形成する。第１の酸化シリコン層は、プラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１６０℃以上３５０℃以下、好ましくは１８０℃以上２６０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力１００Ｐａ以上２５０Ｐａ以下、好ましくは１００Ｐａ以上２００Ｐａ以下として、電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給することで成膜する。
上述の方法によれば、プラズマ中でのガスの分解効率が高まり、酸素ラジカルが増加し、ガスの酸化が進むため、過剰酸素を含む第１の酸化シリコン層を成膜することができる。
続いて、第２の酸化シリコン層を形成する。第２の酸化シリコン層は、プラズマＣＶＤ法によって形成することが好ましい。具体的には、基板温度を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下とし、シリコンを含む堆積性ガスおよび酸化性ガスを用いて圧力２０Ｐａ以上２５０Ｐａ以下、好ましくは４０Ｐａ以上２００Ｐａ以下として、電極に高周波電力を供給することで形成する。なお、シリコンを含む堆積性ガスの代表例としては、シラン、ジシラン、トリシラン、フッ化シラン、などがある。酸化性ガスとしては、酸素、オゾン、亜酸化窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性ガスに対する酸化性ガスの流量を１００倍以上とすることで、第２の酸化シリコン層中の水素含有量を低減し、かつダングリングボンドを低減することができる。
以上のようにして、第１の酸化シリコン層よりも欠陥密度の小さい第２の酸化シリコン層を成膜する。即ち、第２の酸化シリコン層は、ＥＳＲにてｇ値が２．００１の信号に由来するスピンの密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下、または５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることができる。
また、窒化シリコン層形成後に、窒化シリコン層に酸素を添加する処理を行ってもよい。また、第１の酸化シリコン層後に、第１の酸化シリコン層に酸素を添加する処理を行ってもよい。また、第２の酸化シリコン層後に、第２の酸化シリコン層に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
〔１−２−２．積層体および低抵抗層の形成〕
次に、絶縁層１０２上に、酸化物層１０３ａおよび酸化物半導体層１０３ｂを含む積層体１０３と、低抵抗層１１４ａおよび低抵抗層１１４ｂを形成するための低抵抗層１１４を設ける。積層体１０３および低抵抗層１１４は、スパッタリング法、塗布法、パルスレーザー堆積法、レーザーアブレーション法等を用いて形成することができる。
スパッタリング法でＩｎ若しくはＧａを含む酸化物層１０３ａ、酸化物半導体層１０３ｂ、低抵抗層１１４を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。スパッタリングガスは不純物濃度の少ないガスを用いる。具体的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いることが好ましい。
また、ターゲットは、形成する酸化物層１０３ａ、酸化物半導体層１０３ｂ、低抵抗層１１４の組成にあわせて、適宜選択すればよい。
なお、積層体１０３および低抵抗層１１４の形成を、基板温度を１００℃以上５００℃以下、さらに好ましくは１７０℃以上３５０℃以下として、加熱しながら行ってもよい。
本実施の形態では、スパッタリング法により酸化物層１０３ａ、酸化物半導体層１０３ｂ、低抵抗層１１４を形成する。まず、絶縁層１０２上に、酸化物層１０３ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を２０ｎｍの厚さで形成する。次に、酸化物層１０３ａ上に、酸化物半導体層１０３ｂとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を１５ｎｍの厚さで形成する。次に、酸化物半導体層１０３ｂ上に、低抵抗層１１４としてＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの厚さで形成する。
また、本実施の形態では、酸化物半導体層１０３ｂとして、ＣＡＡＣ−ＯＳを用いる。ＣＡＡＣ−ＯＳの形成方法として、四つの方法を例示する。
第１の方法は、成膜温度を１００℃以上５００℃以下として酸化物半導体を形成することで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体を薄く形成した後、２００℃以上７００℃以下の加熱処理を行うことで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄く形成した後、２００℃以上７００℃以下の加熱処理を行い、さらに二層目の酸化物半導体の形成を行うことで、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第４の方法は、高い配向性を有する多結晶酸化物半導体を含むターゲットを用いて、酸化物半導体に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
チャネルが形成される半導体層にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、チャネルが形成される半導体層にＣＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。
また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、スパッタリングガス中の不純物濃度を低減すればよい。具体的には、露点が−４０℃以下、好ましくは−６０℃以下であるスパッタリングガスを用いることが好ましい。
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。
また、スパッタリングガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。スパッタリングガス中の酸素割合は、３０体積％以上１００体積％以下が好ましい。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、スパッタリング法により成膜される酸化物半導体層中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。
酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系に窒素やアルゴンなどの不活性ガスを僅かに流しておくことで、排気されるガスの逆流を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層中の、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。また、ターゲットに含まれるシリコンの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
積層体１０３中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）して積層体１０３を高純度化するために、積層体１０３に対して、加熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、積層体１０３に加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。処理時間は３分乃至２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
加熱処理を行うことによって、積層体１０３から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、積層体１０３中の不純物を低減し、積層体１０３を高純度化することができる。また、特に、積層体１０３から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
また、酸化性ガスを含む雰囲気で加熱処理を行うことにより、不純物の放出と同時に積層体１０３の酸素欠損を低減することができる。不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
スパッタリング法により積層体１０３および低抵抗層１１４を形成した後、低抵抗層１１４上にレジストマスクを形成し、該レジストマスクを用いて、積層体１０３および低抵抗層１１４を所望の形状にエッチングし、島状の積層体１０３および低抵抗層１１４を形成する（図４（Ａ）参照）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
積層体１０３および低抵抗層１１４のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ウェットエッチング法により、積層体１０３および低抵抗層１１４のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液や、リン酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
また、ドライエッチング法で積層体１０３のエッチングを行う場合のエッチングガスとして、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガスを用いることができる。また、ドライエッチング法で積層体１０３のエッチングを行う場合のプラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう）は、所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
本実施の形態では、積層体１０３および低抵抗層１１４のエッチングを、エッチングガスとして塩素（Ｃｌ２）と三塩化硼素（ＢＣｌ３）を用いた、ドライエッチング処理により行う。なお、エッチング条件によっては、島状に加工した積層体１０３および低抵抗層１１４と重畳していない領域の、絶縁層１０２がエッチングされる場合がある。
エッチング処理終了後に、レジストマスクを除去する。なお、前述した加熱処理は、積層体１０３を島状に加工した後に行ってもよい。
酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、トランジスタがオフ状態のときのリーク電流（オフ電流ともいう。）を極めて小さくすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１０μｍのトランジスタにおいて、オフ電流を１×１０−２０Ａ未満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とすることができる。即ち、オンオフ比が２０桁以上１５０桁以下とすることができる。
〔１−２−３．ソース電極およびドレイン電極の形成〕
続いて、島状に加工した積層体１０３および低抵抗層１１４上に、ソース電極１０４ａおよびドレイン電極１０４ｂとなる導電層を１００ｎｍの厚さで形成し、導電層上にレジストマスクを形成する。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。ここでは、導電層としてスパッタリング法により、窒化タンタルとタングステンの積層を形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ソース電極１０４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）を形成する（図４（Ｂ）参照）。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。
次に、ソース電極１０４ａおよびドレイン電極１０４ｂをマスクとして低抵抗層１１４の一部を選択的に除去し、低抵抗層１１４ａおよび低抵抗層１１４ｂを形成する。低抵抗層１１４のエッチングは、ソース電極１０４ａおよびドレイン電極１０４ｂを形成するためのエッチングと同時に行うことができる。また、低抵抗層１１４のエッチングを、ソース電極１０４ａおよびドレイン電極１０４ｂを形成するためのレジストマスクを除去した後に行ってもよい。低抵抗層１１４のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。また、低抵抗層１１４ａおよび低抵抗層１１４ｂの形成時に、積層体１０３の一部が除去され、積層体１０３に凹みが形成される場合がある。
ソース電極１０４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）は、その端部をテーパー形状とすることが好ましい。具体的には、端部のテーパー角θを、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。
なお、「テーパー角」とは、テーパー形状を有する層を、その断面（基板の表面と直交する面）方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。
ソース電極１０４ａおよびドレイン電極１０４ｂの端部にテーパー形状を付与することで、その上に被覆する層の被覆性を向上させることができる。
また、ソース電極１０４ａおよびドレイン電極１０４ｂ（これと同じ層で形成される他の電極または配線を含む）の端部の断面形状を複数段の階段形状とすることで、その上に被覆する層の被覆性を向上させることもできる。なお、ソース電極１０４ａおよびドレイン電極１０４ｂに限らず、各層の端部の断面形状を順テーパー形状または階段形状とすることで、当該層を覆って、または横切って形成された層が、当該層の端部で途切れてしまう現象（段切れ）を防ぎ、当該層を覆う層の被覆性を良好なものとすることができる。よって、半導体装置の生産性を向上させることができる。また、半導体装置の信頼性を向上することができる。
〔１−２−４．積層体に接する酸化物層、及びゲート絶縁層の形成〕
続いて、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３の一部に接して酸化物層１１３を形成し、酸化物層１１３上に絶縁層１０６を形成する。
本実施の形態では、酸化物層１１３として、酸化物層１０３ａと同様に、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を５ｎｍの厚さで形成する。また、絶縁層１０６として、プラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化シリコンを形成する（図４（Ｃ）参照）。
〔１−２−５．ゲート電極の形成〕
続いて、ゲート電極１０７を形成するための導電層を形成する。ここでは、導電層を窒化タンタルとタングステンの積層とする。具体的には、絶縁層１０６上に、スパッタリング法により厚さ３０ｎｍの窒化タンタルを形成し、窒化タンタル上に厚さ１３５ｎｍのタングステンを形成する。
次に、レジストマスクを用いて、導電層の一部を選択的にエッチングし、ゲート電極１０７（これと同じ層で形成される他の電極または配線を含む）を形成する（図４（Ｄ）参照）。導電層のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。導電層のエッチング終了後、レジストマスクを除去する。
〔１−２−６．保護絶縁層の形成〕
続いて、ゲート電極１０７、ソース電極１０４ａ、ドレイン電極１０４ｂ、及び積層体１０３を覆う保護絶縁層として機能する絶縁層１０８を形成する。ここでは、ププラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコンを形成する。
絶縁層１０８の形成後、絶縁層１０８に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。
次に、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理の雰囲気は、不活性ガス雰囲気や、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気、または減圧状態で行う。また、不活性ガス雰囲気中で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理により、絶縁層１０２、絶縁層１０６、絶縁層１０８の少なくともいずれかから過剰酸素が放出され、積層体１０３の酸素欠損を低減することができる。なお、積層体１０３中では、酸素欠損が隣接する酸素原子を捕獲していくことで、見かけ上移動する。従って、過剰酸素は、酸化物層１０３ａ、酸化物層１１３などを介して酸化物半導体層１０３ｂに達することができる。
以上のようにして、トランジスタ１００を作製することができる。
上記実施の形態で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
〔１−３．積層体の物性分析〕
ここで、酸化物層１０３ａ、酸化物半導体層１０３ｂ、酸化物層１１３を積層した積層体Ａの物性分析結果について説明しておく。なお、積層体Ａは、トランジスタ１００のチャネル形成領域が含まれる領域と同等の積層構成を有する。
〔１−３−１．積層体中のシリコン濃度〕
まず、積層体Ａを構成する各層におけるシリコン濃度について、図１５を用いて説明する。
ここで、酸化物層１０３ａは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。酸化物層１０３ａは、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物半導体層１０３ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を３００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物層１１３は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、スパッタリングガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
シリコンウェハ上に積層体Ａとして厚さが１０ｎｍの酸化物層１０３ａと、酸化物層１０３ａ上に設けられた厚さが１０ｎｍの酸化物半導体層１０３ｂと、酸化物半導体層１０３ｂ上に設けられた厚さが１０ｎｍの酸化物層１１３を設け、加熱処理なしの試料と４５０℃にて２時間加熱処理を行った試料を準備し、飛行時間二次イオン質量分析（ＴｏＦ−ＳＩＭＳ：Ｔｉｍｅ−ｏｆ−ｆｌｉｇｈｔ ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｅｒ）によって、深さ方向のＩｎを示す二次イオン強度、Ｇａを示す二次イオン強度、Ｚｎを示す二次イオン強度およびＳｉＯ３の二次イオン強度から換算したＳｉ濃度［ａｔｏｍｓ／ｃｍ３］を示す。
図１５より、積層体Ａを構成する各層の組成は、形成時のターゲットの組成によって変化することがわかる。ただし、各層の組成について、図１５から単純な比較を行うことはできない。
図１５より、シリコンウェハと酸化物層１０３ａとの界面、および酸化物層１１３の上面において、Ｓｉ濃度が高くなることがわかった。また、酸化物半導体層１０３ｂのＳｉ濃度がＴｏＦ−ＳＩＭＳの検出下限である１×１０１８ａｔｏｍｓ／ｃｍ３程度であることがわかった。これは、酸化物層１０３ａおよび酸化物層１１３があることにより、シリコンウェハや酸化物層１１３上の表面汚染などに起因したシリコンが酸化物半導体層１０３ｂにまで影響することがなくなったと考えられる。
すなわち、酸化物半導体層１０３ｂを酸化物層１０３ａと酸化物層１１３で挟み、酸化物半導体層１０３ｂがシリコンを含む絶縁層と直接接しない構成とすることで、該絶縁層中のシリコンが酸化物半導体層１０３ｂへ混入することを防ぐことができる。
また、図１５に示すａｓ−ｄｅｐｏ（加熱処理なしの試料）と加熱処理後の試料との比較により、加熱処理によってシリコンの拡散は起こりにくく、形成時の混合が主であることがわかる。
〔１−３−２．局在準位のＣＰＭ測定〕
次に、ガラス基板上に形成した積層体Ａの局在準位について、一定光電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）によって評価した結果を説明する。チャネル形成領域中の局在準位を低減することで、トランジスタに安定した電気特性を付与することができる。
なお、トランジスタが高い電界効果移動度を有し、かつ安定した電気特性を有するためには、ＣＰＭ測定で得られる局在準位による吸収係数を、１×１０−３ｃｍ−１未満、好ましくは３×１０−４ｃｍ−１未満とすればよい。
ＣＰＭ測定を行った積層体Ａについて以下に説明する。
酸化物層１０３ａは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物半導体層１０３ｂは、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物半導体層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
また、酸化物層１１３は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いて、スパッタリング法にて形成した酸化物層である。なお、形成ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度を２００℃とし、ＤＣ電力を０．５ｋＷ印加することで形成した。
ここで、ＣＰＭ測定の精度を高めるため、測定する積層体Ａにはある程度の厚さが必要となる。具体的には、酸化物層１０３ａの厚さを３０ｎｍ、酸化物半導体層１０３ｂの厚さを１００ｎｍ、酸化物層１１３の厚さを３０ｎｍとした。
ＣＰＭ測定では、積層体Ａに接して設けられた第１の電極および第２の電極間に電圧を印加した状態で光電流値が一定となるように端子間の試料面に照射する光量を調整し、照射光量から吸光係数を導出することを各波長にて行うものである。ＣＰＭ測定において、試料に欠陥があるとき、欠陥の存在する準位に応じたエネルギー（波長より換算）における吸光係数が増加する。この吸光係数の増加分に定数を掛けることにより、試料の欠陥密度を導出することができる。
図１６（Ａ）に、分光光度計によって測定した吸収係数（点線）と、ＣＰＭによって測定した吸収係数（実線）とを積層体Ａの各層のエネルギーギャップ以上のエネルギー範囲において、フィッティングした結果を示す。なお、ＣＰＭによって測定した吸収係数より得られたアーバックエネルギーは７８．７ｍｅＶであった。図１６（Ａ）の破線丸で囲んだエネルギー範囲においてＣＰＭによって測定した吸収係数からバックグラウンド（細点線）を差し引き、当該エネルギー範囲における吸収係数の積分値を導出した（図１６（Ｂ）参照。）。その結果、本試料の局在準位による吸収係数は、２．０２×１０−４ｃｍ−１であることがわかった。
ここで得られた局在準位は、不純物や欠陥に起因する準位と考えられる。従って、積層物は、不純物や欠陥に起因する準位が極めて少ないことがわかった。即ち、積層物を用いたトランジスタは高い電界効果移動度を有し、かつ安定した電気特性を有することがわかる。
〔１−３−３．積層体のエネルギーバンド構造〕
本実施の形態における積層体Ａの機能およびその効果について、図１７に示すエネルギーバンド構造図を用いて説明する。図１７は、図４（Ｅ）に示す一点破線Ｃ１−Ｃ２におけるエネルギーバンド構造を示している。よって、図１７は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
図１７中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３９３、Ｅｃ３８６は、それぞれ、絶縁層１０２、酸化物層１０３ａ、酸化物半導体層１０３ｂ、酸化物層１１３、絶縁層１０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層１０２と絶縁層１０６は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３９３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３９３は、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３９３は、Ｅｃ３８３ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
また、酸化物層１０３ａと酸化物半導体層１０３ｂとの間、および、酸化物半導体層１０３ｂと酸化物層１１３との間において、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層体Ａにおいて、電子は酸化物半導体層１０３ｂを主として移動することになる。そのため、積層体Ａの外側にある絶縁層との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、積層体Ａを構成する層と層との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、積層体Ａ中の酸化物半導体層１０３ｂは高い電子移動度を有する。
なお、図１７に示すように、酸化物層１０３ａと絶縁層１０２の界面、および酸化物層１１３と絶縁層１０６の界面近傍には、不純物や欠陥に起因したトラップ準位３９１が形成され得るものの、酸化物層１０３ａ、および酸化物層１１３があることにより、酸化物半導体層１０３ｂと当該トラップ準位とを遠ざけることができる。
ただし、Ｅｃ３８３ａまたはＥｃ３９３と、Ｅｃ３８３ｂとのエネルギー差が小さい場合、酸化物半導体層１０３ｂの電子が酸化物層１０３ａ、酸化物層１１３を超えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、マイナスの固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ３８３ａ、およびＥｃ３９３と、Ｅｃ３８３ｂとのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。
また、酸化物層１０３ａ、および酸化物層１１３のバンドギャップは、酸化物半導体層１０３ｂのバンドギャップよりも広いほうが好ましい。
〔１−４．酸素雰囲気下での熱処理前後における酸素欠損量の変化について〕
続いて、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物と、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物の、酸素雰囲気下での熱処理前後における酸素欠損量の変化についてＥＳＲ測定結果を用いて説明する。
まず、測定を行った試料構造について説明する。試料８０１は、石英基板上に厚さ３００ｎｍの酸化シリコンを形成し、該酸化シリコン上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を１００ｎｍの厚さで形成した。試料８０２は、石英基板上に厚さ３００ｎｍの酸化シリコンを形成し、該酸化シリコン上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を１００ｎｍの厚さで形成した。
酸化シリコンおよびＩｎ−Ｇａ−Ｚｎ酸化物は、スパッタリング法により形成した。酸化シリコンは、スパッタリングガスに酸素を用いて、処理室内の圧力を０．４Ｐａ、電源電力を１．５ｋＷ、基板温度を１００℃として形成した。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物は、スパッタリングターゲットとして組成がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて、スパッタリングガスにアルゴンと酸素の混合ガス（流量比２：１）を用いて、処理室内の圧力を０．４Ｐａ、電力を０．５ｋＷ、基板温度を２５０℃として形成した。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物は、スパッタリングターゲットとして原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて、スパッタリングガスにアルゴンと酸素の混合ガス（流量比２：１）を用いて、処理室内の圧力を０．４Ｐａ、電力を０．５ｋＷ、基板温度を３００℃として形成した。
まず、試料８０１と試料８０２上のＩｎ−Ｇａ−Ｚｎ酸化物を高純度化するため、窒素雰囲気下で４５０℃１時間の熱処理を行い、試料８０１と試料８０２について、ＥＳＲ測定を行った。次に、試料８０１と試料８０２に対して、酸素雰囲気下で４５０℃１時間の熱処理を行い、その後、再びＥＳＲ測定を行った。
ＥＳＲ測定は、測定温度を室温（２５℃）とし、測定に用いた電磁波（マイクロ波）の周波数を９．５ＧＨｚ、その出力を２０ｍＷとし、磁場の向きを作製した試料の膜表面と平行とした。
図１８にＥＳＲ測定結果を示す。図１８の縦軸は、ｇ値が１．９３付近に現れたＥＳＲスペクトルから算出したスピン密度を示している。図１８中、データ８１０は酸素雰囲気下での熱処理前（窒素雰囲気下での熱処理後）のＥＳＲ測定結果を示し、データ８２０は酸素雰囲気下での熱処理後のＥＳＲ測定結果を示している。
酸素雰囲気下での熱処理前において、試料８０１のスピン密度は２．７×１０１８ｓｐｉｎｓ／ｃｍ３であり、試料８０２のスピン密度は４．９×１０１７ｓｐｉｎｓ／ｃｍ３であった。すなわち、この時点ではどちらのＩｎ−Ｇａ−Ｚｎ酸化物もｎ型化している。
また、酸素雰囲気下での熱処理後において、試料８０１のスピン密度は３．４×１０１７ｓｐｉｎｓ／ｃｍ３であり、試料８０２のスピン密度は検出下限値（Ｄ．Ｌ．：Ｄｅｔｅｃｔｉｏｎ Ｌｉｍｉｔ）以下であった。
図１８より、酸素雰囲気下の熱処理によって、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物中の酸素欠損が、検出下限値以下まで低減されたことがわかる。すなわち、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物は、酸素の供給により真性化、または実質的に真性化される。
一方、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物は、酸素雰囲気下の熱処理を行っても、スピン密度で３．４×１０１７ｓｐｉｎｓ／ｃｍ３の酸素欠損が残ることがわかる。すなわち、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物は、酸素が供給されても真性化されず、ｎ型化した状態を維持することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に例示したトランジスタ１００と異なる構成を有するトランジスタ１５０について例示する。
〔２−１．半導体装置の構成例〕
図５に、半導体装置の一形態であるトランジスタ１５０を示す。図５（Ａ）はトランジスタ１５０の上面図である。また、図５（Ｂ）は、図５（Ａ）中の一点鎖線Ａ３−Ａ４で示す部位の断面図であり、図５（Ｃ）は、図５（Ａ）中の一点鎖線Ｂ３−Ｂ４で示す部位の断面図である。
トランジスタ１５０は、トップゲート型のトランジスタの１つである。トランジスタ１５０は、トランジスタ１００とほぼ同様の構成を有しているが、断面構造において、絶縁層１０６と酸化物層１１３の形状が異なる。
トランジスタ１５０は、ゲート電極１０７と重畳していない領域の、絶縁層１０６と酸化物層１１３が除去された構成を有している。このような構成とすることで、酸化物層１１３に意図せず酸素欠損形成された場合であっても、隣接配線間の漏れ電流の増加を抑制することができるため、半導体装置の信頼性を高めることができる。
〔２−２．半導体装置の作製方法例〕
絶縁層１０６および酸化物層１１３の選択的な除去は、ゲート電極１０７の形成後、ゲート電極１０７をマスクとして用いて行えばよい。ゲート電極１０７をマスクとして用い、ドライエッチング法、またはウェットエッチング法により、絶縁層１０６および酸化物層１１３の一部を選択的に除去することができる。
なお、絶縁層１０６と酸化物層１１３のエッチングは、ゲート電極１０７を形成するためのレジストマスクの除去前に、ゲート電極１０７を形成するための導電層のエッチング後に連続して行ってもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ１６０について例示する。
〔３−１．半導体装置の構成例〕
図６に、半導体装置の一形態であるトランジスタ１６０を示す。図６（Ａ）はトランジスタ１６０の上面図である。また、図６（Ｂ）は、図６（Ａ）中の一点鎖線Ａ５−Ａ６で示す部位の断面図であり、図６（Ｃ）は、図６（Ａ）中の一点鎖線Ｂ５−Ｂ６で示す部位の断面図である。
トランジスタ１６０は、トップゲート型のトランジスタの１つである。トランジスタ１６０は、トランジスタ１００とほぼ同様の構成を有するが、ソース電極およびドレイン電極の断面形状が異なる。
トランジスタ１６０が有するソース電極１０４ａｓおよびドレイン電極１０４ｂｓは、端部が階段形状を有している。ソース電極１０４ａｓおよびドレイン電極１０４ｂｓの端部を階段形状とすることで、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓより上方に形成する層の被覆性を向上させることができる。よって、半導体装置の信頼性を向上させることができる。
なお、図６では、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓの端部を２つの段差を有する階段形状とした場合を示しているが、端部を３つ以上の段差を有する階段形状としてもよい。
また、ゲート電極１０７と重畳していない領域の、絶縁層１０６、または絶縁層１０６と酸化物層１１３を除去してもよい。一例として、ゲート電極１０７と重畳していない領域の、絶縁層１０６と酸化物層１１３を除去したトランジスタ１６０の断面構成を、図１２（Ａ）にトランジスタ１６１として示す。
ソース電極１０４ａｓまたはドレイン電極１０４ｂｓを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ１６０の構成よりも、トランジスタ１６１の構成の方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
〔３−２．半導体装置の作製方法例〕
次に、トランジスタ１６０の作製方法の一例を、図７に示す断面図を用いて説明する。トランジスタ１６０は、トランジスタ１００と同様の方法により作製することができるため、本実施の形態ではトランジスタ１００の作製方法と異なる点について説明する。
図７（Ａ）は、トランジスタ１００と同様の方法によりソース電極１０４ａ、およびドレイン電極１０４ｂを形成し、レジストマスク１２１を除去する前の状態を示す断面図である。この後、酸素プラズマ１２２等によりレジストマスク１２１を縮小させて、レジストマスク１２３を形成する。レジストマスク１２１が縮小したことにより、ソース電極１０４ａ、およびドレイン電極１０４ｂの表面の一部が露出する（図７（Ｂ）参照）。
次に、ソース電極１０４ａおよびドレイン電極１０４ｂの、レジストマスク１２３に覆われていない部分をエッチングする。エッチングは異方性を有するドライエッチング法で行うことが好ましい。エッチングガス１２４は、上記実施の形態で示したガスと同様のガスを用いることができる。また、エッチングの深さは、ソース電極１０４ａおよびドレイン電極１０４ｂの厚さの２０％以上８０％以下が好ましく、４０％以上６０％以下がより好ましい（図７（Ｃ）参照）。
次に、レジストマスク１２３を除去する。このようにして、端部が階段形状を有するソース電極１０４ａｓおよびドレイン電極１０４ｂｓを形成することができる。
なお、上記作製方法を繰り返し用いることで、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓ端部に形成する段差の数を増やすことができる。
次に、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓをマスクとして低抵抗層１１４の一部を選択的に除去し、低抵抗層１１４ａおよび低抵抗層１１４ｂを形成する（図７（Ｄ）参照）。低抵抗層１１４のエッチングは、ソース電極１０４ａおよびドレイン電極１０４ｂを形成するためのエッチングと同時に行ってもよいし、ソース電極１０４ａｓおよびドレイン電極１０４ｂｓを形成するためのエッチングと同時に行ってもよい。また、低抵抗層１１４のエッチングは、レジストマスク１２３を除去した後に行ってもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ１７０について例示する。
〔４−１．半導体装置の構成例〕
図８に、半導体装置の一形態であるトランジスタ１７０を示す。図８（Ａ）はトランジスタ１７０の上面図である。また、図８（Ｂ）は、図８（Ａ）中の一点鎖線Ａ７−Ａ８で示す部位の断面図であり、図８（Ｃ）は、図８（Ａ）中の一点鎖線Ｂ７−Ｂ８で示す部位の断面図である。また、図８（Ｄ）は、図８（Ｂ）に示す部位１７２の拡大図である。
トランジスタ１７０は、トップゲート型のトランジスタの１つである。トランジスタ１７０は、トランジスタ１６０とほぼ同様の構成を有するが、ソース電極１０４ａｓ上にソース電極１７４ａが形成され、ドレイン電極１０４ｂｓ上にドレイン電極１７４ｂが形成されている点が異なる。なお、ソース電極１０４ａｓを第１のソース電極、ソース電極１７４ａを第２のソース電極、ドレイン電極１０４ｂｓ第１のドレイン電極、ドレイン電極１７４ｂを第２のドレイン電極と呼ぶこともできる。
図８に例示するトランジスタ１７０の構成は、チャネル長を１．０μｍ未満とする場合に特に有効である。微細形状を作製する場合、加工される層の厚さを薄くする必要がある。しかしながら、電気信号や電力を供給するための配線の厚さが薄くなると、配線抵抗が増大し、信号遅延や電力供給能力の低下の一因となる。
そこで、ソース電極１０４ａｓ上にソース電極１０４ａｓよりも膜厚が薄いソース電極１７４ａを形成し、ドレイン電極１０４ｂｓ上にドレイン電極１０４ｂｓよりも膜厚が薄いドレイン電極１７４ｂを形成する。膜厚が薄いソース電極１７４ａおよびドレイン電極１７４ｂを用いることにより、チャネル長が極めて短いトランジスタの作製を容易とすることができる。
チャネル長が極めて短いトランジスタを形成する場合、低抵抗層１１４ａまたは低抵抗層１１４ｂを介して積層体１０３中の酸素が引き抜かれてｎ型化した領域が広がると、しきい値電圧の変動だけでなく、ソースとドレインが導通状態となりオン状態とオフ状態の制御ができないなどの現象が現れる。このような現象は、チャネル長を０．８μｍ未満、もしくは１．０μｍ未満とした場合に生じやすい。そのため、チャネル長が極めて短いトランジスタを形成する場合は、ソース電極１７４ａおよびドレイン電極１７４ｂは、酸素と結合しにくく、または、酸素が拡散しにくい材料を用いて形成することが好ましい。
したがって、ソース電極１０４ａｓとドレイン電極１０４ｂｓに、酸素と結合しやすい導電性材料や、酸素を拡散しやすい導電性材料を用いる場合は、図８（Ｂ）にＬ１として示すソース電極１０４ａｓとドレイン電極１０４ｂｓとの間隔は、０．８μｍ以上、好ましくは１．０μｍ以上とする。Ｌ１が０．８μｍより小さいと、チャネル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下する可能性がある。
そこで、トランジスタ１７０では、酸素と結合しにくい導電材料を用いて、ソース電極１０４ａと積層体１０３に接してソース電極１７４ａを形成する。また、酸素と結合しにくい導電材料を用いて、ドレイン電極１０４ｂと積層体１０３に接してドレイン電極１７４ｂを形成する。
ソース電極１７４ａは、積層体１０３と接するソース電極１０４ａｓの端部を越えてＬ１の方向に延伸し、ドレイン電極１７４ｂは、積層体１０３と接するドレイン電極１０４ｂｓの端部を越えてＬ１の方向に延伸する。
ソース電極１７４ａの上記延伸部分は低抵抗層１１４ａと接し、ドレイン電極１７４ｂの上記延伸部分は低抵抗層１１４ｂと接している。また、図８に示すトランジスタ１７０において、向かい合うソース電極１７４ａの端部から、ドレイン電極１７４ｂの端部までの長さがチャネル長であり、図８（Ｂ）にＬ２として示す。
ソース電極１７４ａおよびドレイン電極１７４ｂを形成するための導電材料の厚さは、好ましくは５ｎｍ以上３００ｎｍ以下、より好ましくは１０ｎｍ以上２００ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。
上記酸素と結合しにくい導電材料をソース電極１７４ａおよびドレイン電極１７４ｂに用いることによって、積層体１０３に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネル形成領域のｎ型化を抑えることができる。したがって、チャネル長が極めて短いトランジスタであっても良好な電気特性を得ることができる。すなわち、Ｌ２をＬ１より小さい値とすることが可能となり、例えば、Ｌ２を３０ｎｍ以下としても良好なトランジスタの電気特性を得ることが可能となる。
なお、窒化タンタル、窒化チタンなどの導電性窒化物は、水素を吸蔵する可能性がある。よって、積層体１０３と接して導電性窒化物を設けることで、積層体１０３中の水素濃度を低減することができる。
また、ゲート電極１０７と重畳していない領域の、絶縁層１０６、または絶縁層１０６と酸化物層１１３を除去してもよい。一例として、ゲート電極１０７と重畳していない領域の、絶縁層１０６と酸化物層１１３を除去したトランジスタ１７０の断面構成を、図１２（Ｂ）にトランジスタ１７１として示す。
ソース電極１７４ａまたはドレイン電極１７４ｂを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ１７０の構成よりも、トランジスタ１７１の構成方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
〔４−２．半導体装置の作製方法例〕
次に、トランジスタ１７０の作製方法の一例を説明する。トランジスタ１７０は、トランジスタ１００やトランジスタ１６０などと同様の方法により作製することができるため、本実施の形態では他のトランジスタと異なる点について説明する。
他のトランジスタと同様の方法によりソース電極１０４ａ（ソース電極１７４ａ）およびドレイン電極１０４ｂ（ドレイン電極１７４ｂ）まで形成した後、スパッタリング法により、厚さ２０ｎｍの窒化タンタルを形成する。
続いて、窒化タンタル上にフォトリソグラフィ法等を用いてレジストマスクを形成し、該窒化タンタルの一部を選択的にエッチングすることで、ソース電極１７４ａおよびドレイン電極１７４ｂを形成する。窒化タンタルのエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを除去する。
なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光などの細線加工に適した方法を用いてレジストマスクを形成し、エッチング処理を行うことによって、ソース電極１７４ａおよびドレイン電極１７４ｂを形成すればよい。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを作製することができる。
〔４−３．半導体装置の変形例〕
上記本実施の形態に示したトランジスタ１７０は、図９に示すトランジスタ１８０のように変形することもできる。図９（Ａ）はトランジスタ１８０の上面図である。また、図９（Ｂ）は、図９（Ａ）中の一点鎖線Ａ９−Ａ１０で示す部位の断面図であり、図９（Ｃ）は、図９（Ａ）中の一点鎖線Ｂ９−Ｂ１０で示す部位の断面図である。また、図９（Ｄ）は、図９（Ｂ）に示す部位１８２の拡大図である。
トランジスタ１８０は、ソース電極１７４ａおよびドレイン電極１７４ｂの位置がトランジスタ１７０と異なる。具体的には、トランジスタ１８０は、ソース電極１７４ａがソース電極１０４ａｓの下に形成され、ドレイン電極１７４ｂがドレイン電極１０４ａｂの下に形成されている。
また、トランジスタ１８０において、ソース電極１０４ａｓと接する低抵抗層１０４ａｓの先端部分から、ドレイン電極１７４ｂと接する低抵抗層１１４ｂの先端部分までの長さがチャネル長Ｌである（図９（Ｂ）参照。）。
また、ゲート電極１０７と重畳していない領域の、絶縁層１０６、または絶縁層１０６と酸化物層１１３を除去してもよい。一例として、ゲート電極１０７と重畳していない領域の、絶縁層１０６と酸化物層１１３を除去したトランジスタ１８０の断面構成を、図１２（Ｃ）にトランジスタ１８１として示す。
ソース電極１０４ａｓまたはドレイン電極１０４ｂｓを覆う絶縁層の一部をエッチングして開口部を形成する場合、トランジスタ１８０の構成よりも、トランジスタ１８１の構成方が、エッチング時間を短くすることができるため、トランジスタの生産性を高めることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ１９０について例示する。
〔５−１．半導体装置の構成例〕
図１０に、半導体装置の一形態であるトランジスタ１９０を示す。図１０（Ａ）はトランジスタ１９０の上面図である。また、図１０（Ｂ）は、図１０（Ａ）中の一点鎖線Ａ１１−Ａ１２で示す部位の断面図であり、図１０（Ｃ）は、図１０（Ａ）中の一点鎖線Ｂ１１−Ｂ１２で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分については、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
トランジスタ１９０は、ボトムゲート型のトランジスタの１つである。トランジスタ１９０は、基板１０１上に形成されたゲート電極１３１を有し、ゲート電極１３１上に形成された絶縁層１３２を有する。また、絶縁層１３２上に形成された積層体１０３を有し、積層体１０３上に形成された低抵抗層１１４ａおよび低抵抗層１１４ｂを有する。また、低抵抗層１１４ａ上に形成されたソース電極１０４ａを有し、低抵抗層１１４ｂ上に形成されたドレイン電極１０４ｂを有する。また、ソース電極１０４ａ、ドレイン電極１０４ｂ、および積層体１０３上に形成された酸化物層１１３を有し、酸化物層１１３上に形成された絶縁層１０６を有し、絶縁層１０６上に形成された絶縁層１０８を有する。なお、基板１０１とゲート電極１３１の間に、下地層として絶縁層を形成してもよい。
積層体１０３は、トランジスタ１９０のチャネル長方向及びチャネル幅方向において、ゲート電極１３１よりも小さく設けられている。積層体１０３をゲート電極１３１よりも小さく設けることで、基板１０１側から入射した光が積層体１０３に到達しにくくすることができ、トランジスタ１９０の信頼性を向上させることができる。
〔５−２．半導体装置の作製方法例〕
次に、トランジスタ１９０の作製方法の一例を説明する。なお、積層体１０３の形成以降の形成工程は、ゲート電極１０７を形成しないこと以外は他の実施の形態に開示した内容と同様に行うことが可能であるため、本実施の形態での説明は省略する。
〔５−２−１．ゲート電極の形成〕
まず、基板１０１上に、ゲート電極１３１を形成する。ゲート電極１３１の形成は、ゲート電極１０７と同様の材料および方法により行うことができる。
〔５−２−２．ゲート絶縁層の形成〕
次に、ゲート電極１３１上に絶縁層１３２を形成する。絶縁層１３２は、上記実施の形態で開示した絶縁層１０２または絶縁層１０６と同様の材料および方法で形成することができる。絶縁層１３２はゲート絶縁層として機能することができる。なお、絶縁層１３２の表面凹凸を軽減するため、絶縁層１３２の表面に平坦化処理を行ってもよい。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他に、エッチング処理などを適用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせて行ってもよい。
また、絶縁層１３２の形成後、絶縁層１３２に酸素を添加する処理を行ってもよい。酸素を添加する処理は、イオンドーピング装置またはプラズマ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機能を有するイオンドーピング装置を用いてもよい。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
〔５−２−３．積層体の形成以降の作製工程〕
続いて、絶縁層１３２上に積層体１０３を形成する。前述した通り、積層体１０３の形成以降の作製工程は、ゲート電極１０７を形成しないこと以外は、他の実施の形態に開示した内容と同様に行うことが可能である。よって、積層体１０３以降の作製工程の説明は、他の実施の形態の説明を援用するものとし、実施の形態での説明は省略する。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上記実施の形態に例示したトランジスタと異なる構成を有するトランジスタ２００について例示する。
〔６−１．半導体装置の構成例〕
図１１に、半導体装置の一形態であるトランジスタ２００を示す。図１１（Ａ）はトランジスタ２００の上面図である。また、図１１（Ｂ）は、図１１（Ａ）中の一点鎖線Ａ１３−Ａ１４で示す部位の断面図であり、図１１（Ｃ）は、図１１（Ａ）中の一点鎖線Ｂ１３−Ｂ１４で示す部位の断面図である。なお、上記トランジスタと同様の構成を有する部分については、他の実施の形態における説明を援用し、本実施の形態での説明は省略する。
本実施の形態に開示する、トランジスタ２００は、トップゲート型のトランジスタ１００と、ボトムゲート型のトランジスタ１９０を併せた構造を有する。具体的には、基板１０１上にゲート電極１３１が形成され、ゲート電極１３１上に絶縁層１３２が形成され、絶縁層１３２上にトランジスタ１００が形成された構造を有している。
トランジスタ２００において、ゲート電極１０７を第１のゲート電極、ゲート電極１３１を第２のゲート電極と呼ぶことができる。また、絶縁層１０６を第１のゲート絶縁層、絶縁層１３２を第２のゲート絶縁層と呼ぶことができる。
トランジスタ２００では、第１のゲート電極または第２のゲート電極の一方をゲート電極として機能させ、他方をバックゲート電極として機能させることができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよく、ＧＮＤ電位や、任意の電位としてもよい。バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電場が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。すなわち、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。また、バックゲート電極を設けることで、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を低減することができる。
また、バックゲート電極を、遮光性を有する導電層で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
上記実施の形態では、酸化物層１０３ａと酸化物半導体層１０３ｂを含む積層体１０３を用いて形成するトランジスタについて示したが、酸化物層１０３ａを用いずにトランジスタを形成することもできる。
〔７−１．半導体装置の構成例〕
図１３（Ａ１）に、半導体装置の一形態であるトランジスタ１５５の断面図を示す。図１３（Ａ２）は、図１３（Ａ１）中に示す部位１５７の拡大図である。トランジスタ１５５は、トランジスタ１５０から酸化物層１０３ａを除いた構成を有する。また、図１３（Ｂ１）に、半導体装置の一形態であるトランジスタ１７５の断面図を示す。図１３（Ｂ２）は、図１３（Ｂ１）中に示す部位１７７の拡大図である。トランジスタ１７５は、トランジスタ１７０から酸化物層１０３ａを除いた構成を有する。
トランジスタがオン状態であるとき、半導体層中を流れるキャリアは、主に半導体層のゲート絶縁層側を流れる。ゲート絶縁層として機能する絶縁層１０６と酸化物半導体層１０３ｂの間に、酸化物半導体層１０３ｂと接して酸化物層１１３を設けることで、絶縁層１０６と酸化物層１１３の界面近傍に形成されるトラップ準位３９１の影響を酸化物半導体層１０３ｂが受けにくし、トランジスタの電気特性の劣化を軽減することができる。
なお、上記実施の形態で説明した通り、酸化物半導体層１０３ｂを、酸化物層１１３と酸化物層１０３ａで挟む構成とすることが好ましいが、酸化物層１０３ａの形成工程を省略することで、半導体装置作製時の歩留まり向上や、生産コストの低減を実現することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、上述したトランジスタを用いた半導体装置について例示する。
〔８−１．マイクロコンピュータ〕
〔８−１−１．マイクロコンピュータのブロック図〕
上述したトランジスタは、さまざまな電子機器に搭載されるマイクロコンピュータ（以下、「ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）」とも言う。）に用いることができる。上述したトランジスタを用いることが可能なＭＣＵの構成例について、図１９を用いて説明する。
図１９は、ＭＣＵ７００のブロック図である。ＭＣＵ７００は、ＣＰＵ７１０、バスブリッジ７１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７１２、メモリインターフェイス７１３、コントローラ７２０、割り込みコントローラ７２１、Ｉ／Ｏインターフェイス（入出力インターフェイス）７２２、及びパワーゲートユニット７３０を有する。
ＭＣＵ７００は、更に、水晶発振回路７４１、タイマー回路７４５、Ｉ／Ｏインターフェイス７４６、Ｉ／Ｏポート７５０、コンパレータ７５１、Ｉ／Ｏインターフェイス７５２、バスライン７６１、バスライン７６２、バスライン７６３、及びデータバスライン７６４を有する。更に、ＭＣＵ７００は、外部装置との接続部として少なくとも接続端子７７０乃至接続端子７７６を有する。なお、各接続端子７７０乃至接続端子７７６は、１つの端子または複数の端子でなる端子群を表す。また、水晶振動子７４３を有する発振子７４２が、接続端子７７２、及び接続端子７７３を介してＭＣＵ７００に接続されている。
ＣＰＵ７１０はレジスタ７８５を有し、バスブリッジ７１１を介してバスライン７６１乃至バスライン７６３、及びデータバスライン７６４に接続されている。
ＲＡＭ７１２は、ＣＰＵ７１０のメインメモリとして機能する記憶装置であり、不揮発性のランダムアクセスメモリが用いられる。ＲＡＭ７１２は、ＣＰＵ７１０が実行する命令、命令の実行に必要なデータ、及びＣＰＵ７１０の処理によるデータを記憶する装置である。ＣＰＵ７１０の命令により、ＲＡＭ７１２へのデータの書き込み、読み出しが行われる。
ＭＣＵ７００では、低消費電力モードでは、ＲＡＭ７１２の電力供給が遮断される。そのため、ＲＡＭ７１２は電源が供給されていない状態でもデータを保持できる不揮発性のメモリで構成する。
メモリインターフェイス７１３は、外部記憶装置との入出力インターフェイスである。ＣＰＵ７１０の命令により、メモリインターフェイス７１３を介して、接続端子７７６に接続される外部記憶装置へのデータの書き込み及び読み出しが行われる。
クロック生成回路７１５は、ＣＰＵ７１０で使用されるクロック信号ＭＣＬＫ（以下、単に「ＭＣＬＫ」とも呼ぶ。）を生成する回路であり、ＲＣ発振器等を有する。ＭＣＬＫはコントローラ７２０及び割り込みコントローラ７２１にも出力される。
コントローラ７２０はＭＣＵ７００全体の制御処理を行う回路であり、例えば、バス及びメモリマップなどの制御、ＭＣＵ７００の電源制御、クロック生成回路７１５、水晶発振回路７４１の制御等を行う。
接続端子７７０は、外部の割り込み信号入力用の端子であり、接続端子７７０を介してマスク不可能な割り込み信号ＮＭＩがコントローラ７２０に入力される。コントローラ７２０にマスク不可能な割り込み信号ＮＭＩが入力されると、コントローラ７２０は直ちにＣＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
また、割り込み信号ＩＮＴが、接続端子７７０を介して割り込みコントローラ７２１に入力される。割り込みコントローラ７２１には、周辺回路（７４５、７５０、７５１）からの割り込み信号（Ｔ０ＩＲＱ、Ｐ０ＩＲＱ、Ｃ０ＩＲＱ）も、バス（７６１乃至７６４）を経由せずに入力される。
割り込みコントローラ７２１は割り込み要求の優先順位を割り当てる機能を有する。割り込みコントローラ７２１は割り込み信号を検出すると、その割り込み要求が有効であるか否かを判定する。有効な割り込み要求であれば、コントローラ７２０に割り込み信号ＩＮＴを出力する。
また、割り込みコントローラ７２１はＩ／Ｏインターフェイス７２２を介して、バスライン７６１及びデータバスライン７６４に接続されている。
コントローラ７２０は、割り込み信号ＩＮＴが入力されると、ＣＰＵ７１０に割り込み信号ＩＮＴを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
また、割り込み信号Ｔ０ＩＲＱが割り込みコントローラ７２１を介さず直接コントローラ７２０に入力される場合がある。コントローラ７２０は、割り込み信号Ｔ０ＩＲＱが入力されると、ＣＰＵ７１０にマスク不可能な割り込み信号ＮＭＩを出力し、ＣＰＵ７１０に割り込み処理を実行させる。
コントローラ７２０のレジスタ７８０は、コントローラ７２０内に設けられ、割り込みコントローラ７２１のレジスタ７８６は、Ｉ／Ｏインターフェイス７２２に設けられている。
続いて、ＭＣＵ７００が有する周辺回路を説明する。ＭＣＵ７００は、周辺回路として、タイマー回路７４５、Ｉ／Ｏポート７５０及びコンパレータ７５１を有する。これらの周辺回路は一例であり、ＭＣＵ７００が使用される電子機器に応じて、必要な回路を設けることができる。
タイマー回路７４５は、クロック生成回路７４０から出力されるクロック信号ＴＣＬＫ（以下、単に「ＴＣＬＫ」とも呼ぶ。）を用いて、時間を計測する機能を有する。また、クロック生成回路７１５は、決められた時間間隔で、割り込み信号Ｔ０ＩＲＱを、コントローラ７２０及び割り込みコントローラ７２１に出力する。タイマー回路７４５は、Ｉ／Ｏインターフェイス７４６を介して、バスライン７６１及びデータバスライン７６４に接続されている。
ＴＣＬＫはＭＣＬＫよりも低い周波数のクロック信号である。例えば、ＭＣＬＫの周波数を数ＭＨｚ程度（例えば、８ＭＨｚ）とし、ＭＣＬＫは、数十ｋＨｚ程度（例えば、３２ｋＨｚ）とする。クロック生成回路７４０は、ＭＣＵ７００に内蔵された水晶発振回路７４１と、接続端子７７２及び接続端子７７３に接続された発振子７４２を有する。発振子７４２の振動子として、水晶振動子７４３が用いられている。なお、ＣＲ発振器等でクロック生成回路７４０を構成することで、クロック生成回路７４０の全てのモジュールをＭＣＵ７００に内蔵することが可能である。
Ｉ／Ｏポート７５０は、接続端子７７４を介して接続された外部機器と情報の入出力を行うためのインターフェイスであり、デジタル信号の入出力インターフェイスである。Ｉ／Ｏポート７５０は、入力されたデジタル信号に応じて、割り込み信号Ｐ０ＩＲＱを割り込みコントローラ７２１に出力する。
接続端子７７５から入力されるアナログ信号を処理する周辺回路として、コンパレータ７５１が設けられている。コンパレータ７５１は、接続端子７７５から入力されるアナログ信号の電位（または電流）と基準信号の電位（または電流）との大小を比較し、値が０又は１のデジタル信号を発生する。さらに、コンパレータ７５１は、このデジタル信号の値が１のとき、割り込み信号Ｃ０ＩＲＱを発生する。割り込み信号Ｃ０ＩＲＱは割り込みコントローラ７２１に出力される。
Ｉ／Ｏポート７５０及びコンパレータ７５１は共通のＩ／Ｏインターフェイス７５２を介してバスライン７６１及びデータバスライン７６４に接続されている。ここでは、Ｉ／Ｏポート７５０、コンパレータ７５１各々のＩ／Ｏインターフェイスに共有できる回路があるため、１つのＩ／Ｏインターフェイス７５２で構成しているが、もちろんＩ／Ｏポート７５０、コンパレータ７５１のＩ／Ｏインターフェイスを別々に設けることもできる。
また、周辺回路のレジスタは、対応する入出力インターフェイスに設けられている。タイマー回路７４５のレジスタ７８７はＩ／Ｏインターフェイス７４６に設けられ、Ｉ／Ｏポート７５０のレジスタ７８３及びコンパレータ７５１のレジスタ７８４は、それぞれ、Ｉ／Ｏインターフェイス７５２に設けられている。
ＭＣＵ７００は内部回路への電力供給を遮断するためのパワーゲートユニット７３０を有する。パワーゲートユニット７３０により、動作に必要な回路のみに電力供給を行うことで、ＭＣＵ７００全体の消費電力を下げることができる。
図１９に示すように、ＭＣＵ７００内の破線で囲んだユニット７０１、ユニット７０２、ユニット７０３、ユニット７０４の回路は、パワーゲートユニット７３０を介して、接続端子７７１に接続されている。接続端子７７１は、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」とも呼ぶ。）供給用の電源端子である。
本実施の形態では、ユニット７０１は、タイマー回路７４５、及びＩ／Ｏインターフェイス７４６を含み、ユニット７０２は、Ｉ／Ｏポート７５０、コンパレータ７５１、及びＩ／Ｏインターフェイス７５２を含み、ユニット７０３は、割り込みコントローラ７２１、及びＩ／Ｏインターフェイス７２２を含み、ユニット７０４は、ＣＰＵ７１０、ＲＡＭ７１２、バスブリッジ７１１、及びメモリインターフェイス７１３を含む。
パワーゲートユニット７３０は、コントローラ７２０により制御される。パワーゲートユニット７３０は、ユニット７０１乃至７０４へのＶＤＤの供給を遮断するためのスイッチ回路７３１及びスイッチ回路７３２を有する。
スイッチ回路７３１、スイッチ回路７３２のオン／オフはコントローラ７２０により制御される。具体的には、コントローラ７２０は、ＣＰＵ７１０の要求によりパワーゲートユニット７３０が有するスイッチ回路の一部または全部をオフ状態とする信号を出力する（電力供給の停止）。また、コントローラ７２０は、マスク不可能な割り込み信号ＮＭＩ、またはタイマー回路７４５からの割り込み信号Ｔ０ＩＲＱをトリガーにして、パワーゲートユニット７３０が有するスイッチ回路をオン状態とする信号を出力する（電力供給の開始）。
なお、図１９では、パワーゲートユニット７３０に、２つのスイッチ回路（スイッチ回路７３１、スイッチ回路７３２）を設ける構成を示しているが、これに限定されず、電源遮断に必要な数のスイッチ回路を設ければよい。
また、本実施の形態では、ユニット７０１に対する電力供給を独立して制御できるようにスイッチ回路７３１を設け、ユニット７０２乃至７０４に対する電力供給を独立して制御できるようにスイッチ回路７３２を設けているが、このような電力供給経路に限定されるものではない。例えば、スイッチ回路７３２とは別のスイッチ回路を設けて、ＲＡＭ７１２の電力供給を独立して制御できるようにしてもよい。また、１つの回路に対して、複数のスイッチ回路を設けてもよい。
また、コントローラ７２０には、パワーゲートユニット７３０を介さず、常時、接続端子７７１からＶＤＤが供給される。また、ノイズの影響を少なくするため、クロック生成回路７１５の発振回路、水晶発振回路７４１には、それぞれ、ＶＤＤの電源回路と異なる外部の電源回路から電源電位が供給される。
表１に、各ブロックの役割をまとめた表を示す。
Figure 0006329779
コントローラ７２０及びパワーゲートユニット７３０等を備えることにより、ＭＣＵ７００を３種類の動作モードで動作させることが可能である。第１の動作モードは、通常動作モードであり、ＭＣＵ７００の全ての回路がアクティブな状態である。ここでは、第１の動作モードを「Ａｃｔｉｖｅモード」と呼ぶ。
第２、及び第３の動作モードは低消費電力モードであり、一部の回路をアクティブにするモードである。第２の動作モードでは、コントローラ７２０、並びにタイマー回路７４５とその関連回路（水晶発振回路７４１、Ｉ／Ｏインターフェイス７４６）がアクティブである。第３の動作モードでは、コントローラ７２０のみがアクティブである。ここでは、第２の動作モードを「Ｎｏｆｆ１モード」と呼び、第３の動作モードを「Ｎｏｆｆ２モード」と呼ぶことにする。
以下、表２に、各動作モードとアクティブな回路との関係を示す。表２では、アクティブにする回路に「ＯＮ」と記載している。表２に示すように、Ｎｏｆｆ１モードでは、コントローラ７２０と周辺回路の一部（タイマー動作に必要な回路）が動作し、Ｎｏｆｆ２モードでは、コントローラ７２０のみが動作している。
Figure 0006329779
なお、クロック生成回路７１５の発振器、及び水晶発振回路７４１は、動作モードに関わらず、電源が常時供給される。クロック生成回路７１５及び水晶発振回路７４１を非アクティブにするには、コントローラ７２０からまたは外部からイネーブル信号を入力し、クロック生成回路７１５及び水晶発振回路７４１の発振を停止させることにより行われる。
また、Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、パワーゲートユニット７３０により電力供給が遮断されるため、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェイス７５２は非Ａｃｔｉｖｅになるが、接続端子７７４に接続されている外部機器を正常に動作させるために、Ｉ／Ｏポート７５０、Ｉ／Ｏインターフェイス７５２の一部には電力が供給される。具体的には、Ｉ／Ｏポート７５０の出力バッファ、Ｉ／Ｏポート７５０用のレジスタ７８６である。Ｎｏｆｆ１、Ｎｏｆｆ２モードでは、Ｉ／Ｏポート７５０での実質的な機能である、Ｉ／Ｏインターフェイス７５２及び外部機器とのデータの伝送機能、割り込み信号生成機能は停止している。また、Ｉ／Ｏインターフェイス７５２も同様に、通信機能は停止している。
なお、本明細書では、回路が非アクティブとは、電力の供給が遮断されて回路が停止している状態の他、Ａｃｔｉｖｅモード（通常動作モード）での主要な機能が停止している状態や、Ａｃｔｉｖｅモードよりも省電力で動作している状態を含む。
また、ＭＣＵ７００では、Ｎｏｆｆ１、Ｎｏｆｆ２モードから、Ａｃｔｉｖｅモードへの復帰を高速化するため、レジスタ７８４乃至レジスタ７８７は、電源遮断時にデータを退避させるバックアップ保持部を更に有する。別言すると、レジスタ７８４乃至レジスタ７８７は、揮発性のデータ保持部（単に、「揮発性記憶部」とも言う）と、不揮発性のデータ保持部（単に、「不揮発性記憶部」とも言う）を有する。Ａｃｔｉｖｅモード中、レジスタ７８４乃至レジスタ７８７は、揮発性記憶部にアクセスして、データの書き込み、読み出しが行われる。
なお、コントローラ７２０には常に電力が供給されているため、コントローラ７２０のレジスタ７８０には、不揮発性記憶部は設けられていない。また、上述したように、Ｎｏｆｆ１／Ｎｏｆｆ２モードでも、Ｉ／Ｏポート７５０には出力バッファを機能させるためレジスタ７８３を動作させている。よって、レジスタ７８３には常に電力が供給されているため、不揮発性記憶部が設けられていない。
また、揮発性記憶部は一つまたは複数の揮発性記憶素子を有し、不揮発性記憶部は一つまたは複数の不揮発性記憶素子を有する。なお、揮発性記憶素子は、不揮発性記憶素子よりもアクセス速度が速いものとする。
上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、後述する不揮発性記憶素子を構成するトランジスタに用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源が遮断されている間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶素子は、少なくとも電力が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。
ＡｃｔｉｖｅモードからＮｏｆｆ１、Ｎｏｆｆ２モードへ移行する際は、電源遮断に先立って、レジスタ７８４乃至７８７の揮発性記憶部のデータは不揮発性記憶部に書き込まれ、揮発性記憶部のデータを初期値にリセットし、電源が遮断される。
Ｎｏｆｆ１、またはＮｏｆｆ２モードからＡｃｔｉｖｅへ復帰する場合、レジスタ７８４乃至７８７に電力供給が再開されると、まず揮発性記憶部のデータが初期値にリセットされる。そして、不揮発性記憶部のデータが揮発性記憶部に書き込まれる。
従って、低消費電力モードでも、ＭＣＵ７００の処理に必要なデータがレジスタ７８４乃至７８７で保持されているため、ＭＣＵ７００を低消費電力モードからＡｃｔｉｖｅモードへ直ちに復帰させることが可能になる。
〔８−１−２．レジスタの構成例〕
図２０に、レジスタ７８４乃至レジスタ７８７に用いることができる、１ビットのデータを保持可能な、揮発性記憶部と不揮発性記憶部を有する回路構成の一例をレジスタ１１９６として示す。
図２０に示すレジスタ１１９６は、揮発性記憶部であるフリップフロップ２４８と、不揮発性記憶部２３３と、セレクタ２４５を有する。
フリップフロップ２４８には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが与えられる。フリップフロップ２４８は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして、データ信号Ｄに対応して高電位Ｈ、または低電位Ｌを出力する機能を有する。
不揮発性記憶部２３３には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号Ｄが与えられる。
不揮発性記憶部２３３は、書き込み制御信号ＷＥに従って、入力されるデータ信号Ｄのデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号Ｄとして出力する機能を有する。
セレクタ２４５は、読み出し制御信号ＲＤに従って、データ信号Ｄまたは不揮発性記憶部２３３から出力されるデータ信号を選択して、フリップフロップ２４８に入力する。
また図２０に示すように不揮発性記憶部２３３には、トランジスタ２４０及び容量素子２４１が設けられている。
トランジスタ２４０は、ｎチャネル型トランジスタである。トランジスタ２４０のソースまたはドレインの一方は、フリップフロップ２４８の出力端子に接続されている。トランジスタ２４０は、書き込み制御信号ＷＥに従ってフリップフロップ２４８から出力されるデータ信号の保持を制御する機能を有する。
トランジスタ２４０としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。例えば、トランジスタ２４０として、チャネルが形成される半導体層に酸化物半導体を含むトランジスタを用いることができる。具体的には、上記実施の形態において、トランジスタ１００、トランジスタ１５０、トランジスタ１６０、トランジスタ１７０、トランジスタ１８０、トランジスタ１９０、またはトランジスタ２００として例示したトランジスタを用いることができる。
容量素子２４１を構成する一対の電極の一方と、トランジスタ２４０のソースまたはドレインの他方は、ノードＭ１に接続されている。また、容量素子２４１を構成する一対の電極の他方にはＶＳＳが与えられる。容量素子２４１は、記憶するデータ信号Ｄのデータに基づく電荷をノードＭ１に保持する機能を有する。トランジスタ２４０としては、オフ電流が極めて小さいトランジスタを用いることが好ましい。トランジスタ２４０にオフ電流が極めて小さいトランジスタを用いることにより、電源電圧の供給が停止してもノードＭ１の電荷は保持され、データが保持される。また、トランジスタ２４０にオフ電流が極めて小さいトランジスタを用いることにより、容量素子２４１を小さく、または省略することができる。
トランジスタ２４４は、ｐチャネル型トランジスタである。トランジスタ２４４のソース及びドレインの一方にはＶＤＤが与えられる。また、トランジスタ２４４のゲートには読み出し制御信号ＲＤが入力される。
トランジスタ２４３は、ｎチャネル型トランジスタである。トランジスタ２４３のソース及びドレインの一方と、トランジスタ２４４のソース及びドレインの他方は、ノードＭ２に接続されている。また、トランジスタ２４３のゲートは、トランジスタ２４４のゲートに接続し、読み出し制御信号ＲＤが入力される。
トランジスタ２４２は、ｎチャネル型トランジスタである。トランジスタ２４２のソース及びドレインの一方は、トランジスタ２４３のソース及びドレインの他方に接続されており、ソース及びドレインの他方には、ＶＳＳが与えられる。なお、フリップフロップ２４８が出力する高電位Ｈはトランジスタ２４２をオン状態とする電位であり、フリップフロップ２４８が出力する低電位Ｌはトランジスタ２４２をオフ状態とする電位である。
インバーター２４６の入力端子は、ノードＭ２接続されている。また、インバーター２４６の出力端子は、セレクタ２４５の入力端子に接続される。
容量素子２４７を構成する電極の一方はノードＭ２接続され、他方にはＶＳＳが与えられる。容量素子２４７は、インバーター２４６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。
以上のような構成を有する図２０に示すレジスタ１１９６は、フリップフロップ２４８から不揮発性記憶部２３３へデータの退避を行う際は、書き込み制御信号ＷＥとしてトランジスタ２４０をオン状態とする信号を入力することにより、フリップフロップ２４８のデータ信号Ｑに対応した電荷が、ノードＭ１に与えられる。その後、書き込み制御信号ＷＥとしてトランジスタ２４０をオフ状態とする信号を入力することにより、ノードＭ１に与えられた電荷が保持される。また、読み出し制御信号ＲＤの電位としてＶＳＳが与えられている間は、トランジスタ２４３がオフ状態、トランジスタ２４４がオン状態となり、ノードＭ２の電位はＶＤＤになる。
不揮発性記憶部２３３からフリップフロップ２４８へデータの復帰を行う際は、読み出し制御信号ＲＤとしてＶＤＤを与える。すると、トランジスタ２４４がオフ状態、トランジスタ２４３がオン状態となり、ノードＭ１に保持された電荷に応じた電位がノードＭ２に与えられる。ノードＭ１にデータ信号Ｑの高電位Ｈに対応する電荷が保持されている場合、トランジスタ２４２はオン状態であり、ノードＭ２にＶＳＳが与えられ、インバーター２４６から出力されたＶＤＤが、セレクタ２４５を介してフリップフロップ２４８に入力される。また、ノードＭ１にデータ信号Ｑの低電位Ｌに対応する電荷が保持されている場合、トランジスタ２４２はオフ状態であり、読み出し制御信号ＲＤの電位としてＶＳＳが与えられていたときのノードＭ２の電位（ＶＤＤ）が保持されており、インバーター２４６から出力されたＶＳＳが、セレクタ２４５を介してフリップフロップ２４８に入力される。
上述のように、レジスタ１１９６に揮発性記憶部２３２と不揮発性記憶部２３３を設けることにより、ＣＰＵ２３０への電力供給が遮断される前に、揮発性記憶部２３２から不揮発性記憶部２３３にデータを退避させることができ、ＣＰＵ２３０への電力供給が再開されたときに、不揮発性記憶部２３３から揮発性記憶部２３２にデータを素早く復帰させることができる。
このようにデータの退避及び復帰を行うことによって、電源遮断が行われるたびに揮発性記憶部２３２が初期化された状態からＣＰＵ２３０を起動し直す必要がなくなるので、電力供給の再開後ＣＰＵ２３０は速やかに測定に係る演算処理を開始することができる。
トランジスタ２４２は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、レジスタ１１９６では、トランジスタ２４２のソース及びドレインの他方と容量素子２４１の他方の電極ともにＶＳＳが供給されているが、トランジスタ２４２のソース及びドレインの他方と容量素子２４１の他方の電極は、同じ電位としても良いし、異なる電位としても良い。また、容量素子２４１は必ずしも設ける必要はなく、例えば、トランジスタ２４２の寄生容量が大きい場合は、当該寄生容量で容量素子２４１の代替とすることができる。
ノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ２４０のオンオフ動作により直接的にデータの書き換えを行うことができるので、高電圧を用いてフローティングゲート内への電荷の注入、及びフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶部２３３では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発性記憶部２３３を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶部２３３の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発性記憶部２３３は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶部２３３は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
なお、上記において不揮発性記憶部２３３は、図２０に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどを用いることができる。
また、揮発性記憶素子は、例えばバッファレジスタや、汎用レジスタなどのレジスタを構成することができる。また、揮発性記憶部にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設けることもできる。これらのレジスタやキャッシュメモリは上記の不揮発性記憶部２３３にデータを退避させることができる。
〔８−１−３．ＭＣＵに適用可能な半導体装置の構成例〕
不揮発性記憶部を有するＭＣＵに適用可能な半導体装置の構成例について、図２１の断面図を用いて説明する。
図２１に示す半導体装置は、ｐ型の半導体基板４０１に形成された素子分離層４０３を有し、ゲート絶縁層４０７、ゲート電極４０９、ｎ型の不純物領域４１１ａ、ｎ型の不純物領域４１１ｂ、を有するｎ型のトランジスタ４５１を有し、トランジスタ４５１上に絶縁層４１５および絶縁層４１７が形成されている。
半導体基板４０１において、トランジスタ４５１は素子分離層４０３により他の半導体素子（図示せず）と分離されている。素子分離層４０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成することができる。
なお、トランジスタ４５１において、ゲート電極４０９の側面に側壁絶縁層（サイドウォール絶縁層）を設け、ｎ型の不純物領域４１１ａ、およびｎ型の不純物領域４１１ｂに不純物濃度が異なる領域を設けてもよい。
また、絶縁層４１５および絶縁層４１７の一部を選択的にエッチングした開口部には、コンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂが形成されている。絶縁層４１７、コンタクトプラグ４１９ａおよびコンタクトプラグ４１９ｂ上に、絶縁層４２１が設けられている。絶縁層４２１は、少なくとも一部がコンタクトプラグ４１９ａと重畳する溝部と、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部を有する。
また、少なくとも一部がコンタクトプラグ４１９ａと重畳する溝部に配線４２３ａが形成され、少なくとも一部がコンタクトプラグ４１９ｂと重畳する溝部に配線４２３ｂが形成されている。配線４２３ａはコンタクトプラグ４１９ａに接続し、配線４２３ｂはコンタクトプラグ４１９ｂに接続されている。
また、絶縁層４２１、配線４２３ａおよび配線４２３ｂ上に、スパッタリング法またはＣＶＤ法等によって形成された絶縁層４２０が設けられている。また、絶縁層４２０上に絶縁層４２２が形成され、絶縁層４２２は、少なくとも一部が酸化物半導体層を含む積層体４０６と重畳する溝部と、少なくとも一部が第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと重畳する溝部を有する。
絶縁層４２２が有する少なくとも一部が積層体４０６と重畳する溝部には、トランジスタ４５２のバックゲート電極として機能する電極４２４が形成されている。このような電極４２４を設けることにより、トランジスタ４５２のしきい値電圧の制御を行うことができる。
また、絶縁層４２２が有する少なくとも一部が第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと重畳する溝部には、電極４６０が形成されている。
絶縁層４２２、電極４２４、および電極４６０上には、スパッタリング法またはＣＶＤ法等により形成された絶縁層４２５が設けられており、絶縁層４２５上には、トランジスタ４５２が設けられている。
トランジスタ４５２は、上記実施の形態で例示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図２１で示す本実施の形態の半導体装置を、信頼性の高い半導体装置とすることができる。
なお、図２１では、トランジスタ４５２として、上記実施の形態に示したトランジスタ１７０のゲート電極１０７と重畳していない領域の絶縁層１０６と酸化物層１１３を除去した構造と同等のトランジスタを用いる場合について例示している。
トランジスタ４５２は、絶縁層４２５上に形成された積層体４０６と、積層体４０６上に形成された低抵抗層４１４ａおよび低抵抗層４１４ｂと、低抵抗層４１４ａに接して形成された第１のソース電極４１６ａと、低抵抗層４１４ｂに接して形成された第１のドレイン電極４１６ｂと、第１のソース電極４１６ａおよび低抵抗層４１４ａに接して形成された第２のソース電極４２６ａと、第１のドレイン電極４１６ｂおよび低抵抗層４１４ｂに接して形成された第２のドレイン電極４２６ｂと、酸化物層４１３と、ゲート絶縁層４１２と、ゲート電極４０４と、絶縁層４１８を有する。また、トランジスタ４５２を覆う絶縁層４４５、および絶縁層４４６が設けられ、絶縁層４４６上に、第２のドレイン電極４２６ｂに接続する配線４４９と、第２のソース電極４２６ａに接続する配線４５６を有する。配線４４９は、トランジスタ４５２のドレイン電極とｎ型のトランジスタ４５１のゲート電極４０９とを電気的に接続するノードとして機能する。
また、本実施の形態においては、配線４４９が第２のドレイン電極４２６ｂに接続する構成について例示したが、これに限定されず、例えば、第１のドレイン電極４１６ｂに接続する構成としてもよい。また、配線４５６が第２のソース電極４２６ａに接続する構成について例示したが、これに限定されず、例えば、第１のソース電極４１６ａに接続する構成としてもよい。
第１のドレイン電極４１６ｂまたは第２のドレイン電極４２６ｂと電極４６０が、絶縁層４２５を介して重畳する部分が容量素子４５３として機能する。電極４６０には、例えばＶＳＳが供給される。
なお、容量素子４５３は必ずしも設ける必要はなく、例えば、ｎ型のトランジスタ４５１などの寄生容量が十分大きい場合、容量素子４５３を設けない構成としても良い。
トランジスタ４５２は、例えば、図２０に示したトランジスタ２４０に相当する。また、トランジスタ４５１は、例えば、図２０に示したトランジスタ２４２に相当する。また、容量素子４５３は、例えば、図２０に示した容量素子２４１に相当する。また、配線４４９は、例えば、図２０に示したノードＭ１に相当する。
トランジスタ４５１は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるため、十分な高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
本実施の形態に示すように、トランジスタ４５２には、極めてオフ電流の低いトランジスタを用いることが好ましい。本実施の形態では、極めてオフ電流の低いトランジスタとして、酸化物半導体を含むトランジスタを例示した。このような構成とすることによりノードＭ１の電位を長時間保持することが可能となる。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好なＭＣＵを実現することができる。
〔８−２．表示装置〕
上述したトランジスタは、表示装置に用いることができる。また、上述したトランジスタを用いて、トランジスタを含む駆動回路の一部または全体を画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。上述したトランジスタを用いることが可能な表示装置の構成例について、図２２乃至図２４を用いて説明する。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。以下では、表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置について説明する。
〔８−２−１．液晶表示装置、ＥＬ表示装置〕
図２２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図２２（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３、及び走査線駆動回路４００４が実装されている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図２２（Ｂ）及び図２２（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図２２（Ｂ）及び図２２（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路４００３が実装されている。図２２（Ｂ）及び図２２（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
また図２２（Ｂ）及び図２２（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図２２（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図２２（Ｂ）は、ＣＯＧにより信号線駆動回路４００３を実装する例であり、図２２（Ｃ）は、ＴＣＰにより信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣやＴＣＰなどが取り付けられたモジュール、ＴＣＰなどの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧによりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
図２３（Ａ）及び図２３（Ｂ）は、図２２（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図２３（Ａ）及び図２３（Ｂ）で示すように、半導体装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４０２０、および絶縁層４０２２に形成された開口を介して配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極及びドレイン電極と同じ導電層で形成されている。
また、図２３（Ａ）では、電極４０１５と配線４０１４が、絶縁層４０２０、および絶縁層４０２２に形成された一つの開口を介して接続しているが、図２３（Ｂ）では、絶縁層４０２０、および絶縁層４０２２に形成された複数の開口を介して接続している。開口を複数形成することで、電極４０１５の表面に凹凸が形成されるため、後に形成される電極４０１５と異方性導電層４０１９の接触面積を増やすことができる。よって、ＦＰＣ４０１８と電極４０１５の接続を良好なものとすることができる。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図２３（Ａ）及び図２３（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図２３（Ａ）では、トランジスタ４０１０、トランジスタ４０１１上には絶縁層４０２０が設けられ、図２３（Ｂ）では、絶縁層４０２０の上にさらに平坦化層４０２１が設けられている。なお、絶縁層４０２３は下地層として機能する絶縁層であり、絶縁層４０２２はゲート絶縁層として機能する絶縁層である。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形態で示したトランジスタを適用することができる。
上記実施の形態で例示したトランジスタは、電気特性変動が抑制されており、電気的に安定である。よって、図２３（Ａ）及び図２３（Ｂ）で示す本実施の形態の半導体装置を信頼性の高い半導体装置とすることができる。
なお、図２３（Ａ）では、トランジスタ４０１０、トランジスタ４０１１として、上記実施の形態に示したトランジスタ１００と同様の構造を有するトランジスタを用いる場合について例示している。また、図２３（Ｂ）では、トランジスタ４０１１として、上記実施の形態に示したトランジスタ１００と同様の構造を有するトランジスタを用いる場合について例示している。また、図２３（Ｂ）では、トランジスタ４０１１として、上記実施の形態に示したトランジスタ１９０と同様の構造を有するトランジスタを用いる場合について例示している。
また、図２３（Ｂ）では、絶縁層４０２３を介して、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０１７を設ける構成例を示している。導電層４０１７はバックゲート電極として機能することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
図２３（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図２３（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８を介して重畳する構成を有する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。酸化物半導体層を用いるトランジスタは、静電気の影響によりトランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いるトランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
本実施の形態で用いる高純度化された酸化物半導体層を用いたトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。高純度の酸化物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分である。
また、上述の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示機能を有する半導体装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、半導体装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態様はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図２３（Ｂ）は、表示素子として発光素子を用いたＥＬ表示装置（「発光装置」ともいう）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１及び隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）等を形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
上記実施の形態で示したトランジスタを適用することで、表示機能を有する信頼性のよい半導体装置を提供することができる。また、上記実施の形態で示した配線構造を用いることで、配線の幅や厚さを増加させること無く配線抵抗を低減することができる。よって、高精細化や、大面積化が可能で、表示品質の良い表示機能を有する半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
〔８−２−２．画素回路の一例〕
図２４に、表示装置に適用可能な画素回路の一例を示す。図２４（Ａ）は、液晶表示装置に適用可能な画素回路の一例を示す回路図である。図２４（Ａ）に示す画素回路は、トランジスタ８５１と、キャパシタ８５２と、一対の電極間に液晶の充填された液晶素子８５３とを有する。
トランジスタ８５１では、ソースおよびドレインの一方が信号線８５５に電気的に接続され、ゲートが走査線８５４に電気的に接続されている。
キャパシタ８５２では、一方の電極がトランジスタ８５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子８５３では、一方の電極がトランジスタ８５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ８５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子８５３の他方の電極に与えられる共通電位は、異なる電位であってもよい。
図２４（Ｂ）は、ＥＬ表示装置に適用可能な画素回路の一例を示す回路図である。
図２４（Ｂ）に示す画素回路は、スイッチ素子８４３と、トランジスタ８４１と、キャパシタ８４２と、発光素子７１９と、を有する。
トランジスタ８４１のゲートはスイッチ素子８４３の一端およびキャパシタ８４２の一端と電気的に接続される。トランジスタ８４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ８４１のドレインはキャパシタ８４２の他端と電気的に接続され、高電源電圧ＶＤＤが与えられる。また、スイッチ素子８４３の他端は信号線８４４と電気的に接続される。発光素子７１９の他端は低電源電圧ＶＳＳ、接地電位ＧＮＤなどの、高電源電位ＶＤＤより小さい電位とする。
なお、高電源電圧ＶＤＤとは、高電圧側の電源電位のことをいう。また、低電源電圧ＶＳＳとは、低電圧側の電源電位のことをいう。なお、接地電位ＧＮＤを高電源電圧または低電源電圧として用いることもできる。例えば高電源電圧が接地電位の場合には、低電源電圧は接地電位より低い電圧であり、低電源電圧が接地電位の場合には、高電源電圧は接地電位より高い電圧である。
なお、トランジスタ８４１は、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いる。当該トランジスタは、安定した電気特性を有する。そのため、表示品位が良好なＥＬ表示装置とすることができる。
スイッチ素子８４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子８４３として、上述した酸化物半導体層を含む積層体を用いたトランジスタを用いてもよい。スイッチ素子８４３として当該トランジスタを用いることで、トランジスタ８４１と同一工程によってスイッチ素子８４３を作製することができ、ＥＬ表示装置の生産性を高めることができる。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好な表示装置を実現することができる。
〔８−３．電子機器〕
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置等の医療機器、災、煙、漏電、ガス漏れなどを検知する検知装置、近接センサ、赤外線センサ、振動センサ、放射線センサ、人感センサなどの各種センサなどが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。電子機器の具体例を図２５に示す。
図２５（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、ＭＣＵ８１０１を有している。ＭＣＵ８１０１には、上述したトランジスタを用いることができる。
図２５（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＭＣＵ８２０３等を有する。図２５（Ａ）において、ＭＣＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＭＣＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＭＣＵ８２０３が設けられていてもよい。ＭＣＵ８２０３に上述したトランジスタを用いることで、エアコンディショナーを省電力化できる。
図２５（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＭＣＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＭＣＵ８３０４等を有する。図２５（Ａ）では、ＭＣＵ８３０４が、筐体８３０１の内部に設けられている。ＭＣＵ８３０４に上述したトランジスタを用いることで、電気冷凍冷蔵庫８３００を省電力化できる。
図２５（Ｂ）および図２５（Ｃ）において、電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＭＣＵ等を有する処理装置９７０４によって制御される。上述したトランジスタを用いたＭＣＵが含まれることで、電気自動車９７００を省電力化できる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバーターも内蔵される。
上述したトランジスタを用いることで、消費電力が少なく、信頼性の良好な電子機器を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１００ トランジスタ
１０１ 基板
１０２ 絶縁層
１０３ 積層体
１０６ 絶縁層
１０７ ゲート電極
１０８ 絶縁層
１０９ 絶縁層
１１２ 部位
１１３ 酸化物層
１１４ 低抵抗層
１２１ レジストマスク
１２２ 酸素プラズマ
１２３ レジストマスク
１２４ エッチングガス
１３１ ゲート電極
１３２ 絶縁層
１５０ トランジスタ
１５５ トランジスタ
１５７ 部位
１６０ トランジスタ
１７０ トランジスタ
１７２ 部位
１７５ トランジスタ
１７７ 部位
１８０ トランジスタ
１８２ 部位
１９０ トランジスタ
２００ トランジスタ
１０３ａ 酸化物層
１０３ｂ 酸化物半導体層
１０４ａ ソース電極
１０４ａｂ ドレイン電極
１０４ａｓ ソース電極
１０４ｂ ドレイン電極
１０４ｂｓ ドレイン電極
１１４ａ 低抵抗層
１１４ｂ 低抵抗層
１７４ａ ソース電極
１７４ｂ ドレイン電極

Claims (2)

  1. ゲート電極と、ソース電極と、ドレイン電極と、酸化物半導体層と、第１の酸化物層と、第２の酸化物層と、第３の酸化物層と、第４の酸化物層と、を有し、
    前記酸化物半導体層は、前記酸化物半導体層の上面で前記第３の酸化物層と接する領域を有し、
    前記酸化物半導体層は、前記酸化物半導体層の上面で前記第４の酸化物層と接する領域を有し、
    前記酸化物半導体層は、チャネル形成領域を有し、
    前記酸化物半導体層は、前記チャネル形成領域において前記第２の酸化物層の上面と接し、
    前記酸化物半導体層は、前記チャネル形成領域において前記酸化物半導体層の上面で前記第１の酸化物層と接し、
    前記ソース電極は、前記第３の酸化物層を介して前記酸化物半導体層と電気的に接続し、
    前記ドレイン電極は、前記第４の酸化物層を介して前記酸化物半導体層と電気的に接続し、
    前記酸化物半導体層は、Ｉｎ、Ｚｎおよび元素Ｍ（元素ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆのうち１種類以上の元素）を有し、
    前記第１の酸化物層は、Ｉｎ、Ｚｎおよび元素Ｍ（元素ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆのうち１種類以上の元素）を有し、
    前記第２の酸化物層は、Ｉｎ、Ｚｎまたは元素Ｍ（元素ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）のうち、少なくとも１種類の元素を有し、
    前記第３の酸化物層は、Ｉｎ、Ｚｎおよび元素Ｍ（元素ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆのうち１種類以上の元素）を有し、
    前記第４の酸化物層は、Ｉｎ、Ｚｎおよび元素Ｍ（元素ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆのうち１種類以上の元素）を有し、
    前記第１の酸化物層において、Ｉｎの原子数比率が５０ａｔｏｍｉｃ％未満、元素Ｍの原子数比率が５０ａｔｏｍｉｃ％以上であり、
    前記酸化物半導体層において、Ｉｎの原子数比率が２５ａｔｏｍｉｃ％以上、元素Ｍの原子数比率が７５ａｔｏｍｉｃ％未満であり、
    前記第３の酸化物層および前記第４の酸化物層において、Ｉｎの原子数比率が５０ａｔｏｍｉｃ％以上、元素Ｍの原子数比率が５０ａｔｏｍｉｃ％未満である、ことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の酸化物層におけるＩｎの原子数に対する元素Ｍの原子数の比が、前記酸化物半導体層におけるＩｎの原子数に対する元素Ｍの原子数の比より大きい、ことを特徴とする半導体装置。
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