JP6348304B2 - 放電回路及びこれを備えた電源装置 - Google Patents

Description

本発明は、放電回路及びこれを備えた電源装置に関する。

従来より、交流入力電圧の供給を受ける電源装置は、ディファレンシャルモードノイズ（またはノーマルモードノイズとも呼ばれる）を低減するための手段として、ライン端子Ｌとニュートラル端子Ｎとの間に接続されたＸコンデンサＣＸを有する（図９を参照）。

なお、ＸコンデンサＣＸを有する電源装置（ないしこれを搭載する電子機器）は、その電源プラグが壁面コンセントから引き抜かれた後、使用者が電源プラグに触れたとしても重大な感電事故を起こさないように、ＸコンデンサＣＸの放電規格（ＩＥＣ６０９６０−１、ＩＥＣ６００６５、または、電気用品安全法（別表第８））を満足することが義務付けられている。

図９は、入力遮断時にＸコンデンサＣＸの残留電荷を放電する放電回路の一従来例を示す回路図である。本図（Ａ）欄の放電回路は、ＸコンデンサＣＸと並列に接続された放電抵抗Ｒｄｃｈｇを含んでいる。一方、本図（Ｂ）欄の放電回路は、交流入力電圧の分圧電圧Ｖｄを監視してＸコンデンサＣＸの放電制御を行う半導体装置２００を含んでいる。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１４−０１７９９０号公報

図９（Ａ）欄の放電回路では、放電抵抗Ｒｄｃｈｇによって常に不要な電力が浪費されるので、電源装置の省電力化（特に待機電力の削減）を図る上でネックとなっていた。

また、図９（Ｂ）欄の放電回路では、入力分圧用の抵抗Ｒａ及びＲｂとノイズ除去用のコンデンサＣａによってＲＣ時定数回路が形成されているので、入力遮断時における分圧電圧Ｖｄの反応が鈍くなる。そのため、分圧電圧ＶｄのＤＣレベルを監視して入力遮断検出を行う半導体装置２００では、入力遮断の検出タイミング（延いては、ＸコンデンサＣＸの放電開始タイミング）が遅れる場合があり、最悪のケースでは、先の放電規格を満たすことができなくなるおそれがあった。

本発明は、本願の発明者らにより見出された上記の問題点に鑑み、Ｘコンデンサの残留電荷を迅速に放電することのできる放電回路、及び、これを備えた電源装置を提供することを目的とする。

上記目的を達成するために、本発明に係る放電回路は、交流入力電圧を分圧して分圧電圧を生成する分圧部と、前記分圧電圧の高周波成分を通過させて監視電圧を生成するハイパスフィルタ部と、前記監視電圧と閾値電圧とを比較して比較信号を生成する比較部と、前記比較信号がマスク期間に亘って同一の論理レベルに維持されたか否かを示すタイマ信号を生成するタイマ部と、前記タイマ信号に応じて放電制御信号を生成する制御部と、前記放電制御信号に応じて前記交流入力電圧の印加端に接続されたＸコンデンサを放電する放電部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る放電回路において、前記ハイパスフィルタ部は、前記分圧電圧の印加端と前記監視電圧の印加端との間に接続されたコンデンサと、前記監視電圧の印加端と接地端との間に接続された抵抗と、を含む構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る放電回路は、前記監視電圧の印加端と前記接地端との間に接続されたノイズ除去コンデンサをさらに有する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る放電回路は、カソードが前記監視電圧の印加端に接続されてアノードが前記接地端に接続されたショットキーバリアダイオードをさらに有する構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る放電回路において、前記ハイパスフィルタ部のカットオフ周波数は、１００Ｈｚよりも低い構成（第５の構成）にするとよい。

また、本発明に係る電源装置は、交流入力電圧の印加端に接続されたＸコンデンサと、前記交流入力電圧からノイズを除去するフィルタ回路と、ノイズ除去済みの交流入力電圧を整流／平滑して直流電圧を生成する整流平滑回路と、前記直流電圧から所望の直流出力電圧を生成するＤＣ／ＤＣ変換回路と、上記第１〜第５いずれかの構成から成る放電回路と、を有する構成（第６の構成）とされている。

なお、上記第６の構成から成る電源装置において、前記比較部、前記タイマ部、前記制御部、及び、前記放電部は、前記ＤＣ／ＤＣ変換回路の制御主体となる半導体装置に集積化されている構成（第７の構成）にするとよい。

また、上記第７の構成から成る電源装置において、前記半導体装置には、前記整流平滑回路よりも前段から電力供給を受けて前記半導体装置の電源電圧を充電する起動回路がさらに集積化されており、前記制御部は、前記放電部による前記電源電圧の放電動作と前記起動回路による前記電源電圧の充電動作とを繰り返すことによって前記Ｘコンデンサを放電する構成（第８の構成）にするとよい。

また、上記第８の構成から成る電源装置において、前記半導体装置には、前記電源電圧を監視する比較回路がさらに集積化されており、前記制御部は、前記比較回路の出力に応じて前記電源電圧の充放電制御を行う構成（第９の構成）にするとよい。

また、上記第８または第９の構成から成る電源装置は、前記半導体装置の電源端子と接地端子との間に外部接続された放電補助抵抗をさらに有する構成（第１０の構成）にするとよい。

本発明によれば、Ｘコンデンサの残留電荷を迅速に放電することのできる放電回路、及び、これを備えた電源装置を提供することが可能となる。

電源装置１の構成を概念的に示すブロック図 電源装置１の一構成例を示すアプリケーション図 半導体装置１００の一構成例を示すブロック図 入力遮断検出動作の一例を示すタイミングチャート 電源電圧Ｖｃｃの充放電動作の一例を示すタイミングチャート 入力遮断時における交流入力電圧Ｖｉと監視電圧Ｖｍの挙動を示す波形図 放電補助抵抗Ｒｖｃｃの挿入例を示すアプリケーション図 ＡＣアダプタの外観図 放電回路の一従来例を示す回路図

＜ブロック図＞
図１は、本発明の適用対象となる電源装置１の構成を概念的に示すブロック図である。本構成例の電源装置１は、交流入力電圧Ｖｉを直流出力電圧Ｖｏに変換するＡＣ／ＤＣコンバータであり、Ｘコンデンサ１１と、フィルタ回路１２と、整流平滑回路１３と、ＤＣ／ＤＣ変換回路１４と、放電回路１５と、を有する。

Ｘコンデンサ１１は、交流入力電圧Ｖｉが印加される第１入力端子（ライン端子）Ｔ１１と第２入力端子（ニュートラル端子）Ｔ１２との間に接続されており、交流入力電圧Ｖｉに重畳するディファレンシャルモードノイズ（またはノーマルモードノイズとも呼ばれる）を低減する。Ｘコンデンサ１１としては、比較的容量の大きいフィルムコンデンサなどが一般的に用いられる。なお、Ｘコンデンサ１１は、フィルタ回路１２の前段側のみに設けてもよいし、フィルタ回路１２の前段側と後段側にそれぞれ設けてもよい。

フィルタ回路１２は、交流入力電圧Ｖｉからコモンモードノイズを除去する。

整流平滑回路１３は、Ｘコンデンサ１１とフィルタ回路１２によってノイズが除去された交流入力電圧Ｖｉを整流／平滑して直流電圧Ｖｄｃを生成する。

ＤＣ／ＤＣ変換回路１４は、直流電圧Ｖｄｃから所望の直流出力電圧Ｖｏを生成し、第１出力端子Ｔ１３と第２出力端子Ｔ１４との間に出力する。

放電回路１５は、入力遮断時（例えば、電源装置１の電源プラグが壁面コンセントから引き抜かれて交流入力電圧Ｖｉの供給が停止したとき）に、ＸコンデンサＣＸの残留電荷を放電する回路ブロックであり、分圧部１５ａと、ハイパスフィルタ部１５ｂと、比較部１５ｃと、タイマ部１５ｄと、制御部１５ｅと、放電部１５ｆと、を含む。

分圧部１５ａは、交流入力電圧Ｖｉを分圧して分圧電圧Ｖｄを生成する。

ハイパスフィルタ部１５ｂは、分圧電圧Ｖｄの高周波成分（半波整流ないしは全波整流されたＡＣリップル成分）を通過させて監視電圧Ｖｍを生成する。なお、電源装置１が日本国内で使用される場合、ハイパスフィルタ部１５ｂのカットオフ周波数Ｆｃは、１００Ｈｚ（商用交流周波数５０Ｈｚの２倍に相当）よりも低く設定しておけばよい。

比較部１５ｃは、監視電圧Ｖｍと閾値電圧Ｖｔｈを比較して比較信号Ｓｃを生成する。例えば、比較信号Ｓｃは、監視電圧Ｖｍが閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、監視電圧Ｖｍが閾値電圧Ｖｔｈよりも低いときにローレベルとなる。

タイマ部１５ｄは、比較信号Ｓｃがマスク期間Ｔｍに亘って同一の論理レベルに維持されたか否かを示すタイマ信号Ｓｄを生成する。例えば、タイマ信号Ｓｄは、比較信号Ｓｃがマスク期間Ｔｍに亘ってローレベルに維持されたとき（すなわち、監視電圧Ｖｍが閾値電圧Ｖｔｈを下回る状態がマスク期間Ｔｍに亘って継続したとき）にハイレベルとなる。

制御部１５ｅは、タイマ信号Ｓｄに応じて放電制御信号Ｓｙを生成する。例えば、制御部１５ｅは、タイマ信号Ｓｄがハイレベルに立ち上がったときにＸコンデンサ１１の放電を開始するべく放電制御信号Ｓｙの論理レベルを切り替える。

放電部１５ｆは、放電制御信号Ｓｙに応じてＸコンデンサ１１を放電する。

上記したように、本構成例の放電回路１５は、交流入力電圧Ｖｉの分圧電圧ＶｄのＤＣレベルを直接監視するのではなく、ハイパスフィルタ部１５ｂを介して生成される監視電圧Ｖｍ（ＡＣリップル）のＤＣレベルを監視して、Ｘコンデンサ１１の放電制御を行う。

このような構成とすることにより、交流入力電圧Ｖｉの供給が途絶えて分圧電圧ＶｄのＡＣリップルがなくなると、監視電圧ＶｍのＤＣレベルが急速に低下する。従って、タイマ部１５ｄによるマスク期間Ｔｍの起算点が早まるので、Ｘコンデンサ１１の放電を遅滞なく開始することが可能となる。以下では、より具体的なアプリケーションを例示して、詳細な説明を行う。

＜アプリケーション図＞
図２は、電源装置１の一構成例を示すアプリケーション図である。本構成例の電源装置１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから供給される交流入力電圧Ｖｉを直流出力電圧Ｖｏに変換して負荷Ｚに供給する絶縁型のＡＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされる種々のディスクリート部品（コモンモードフィルタＦＬＴ、ダイオードブリッジＤＢ、トランスＴＲ、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１、フォトカプラＰＣ、抵抗Ｒ１〜Ｒ５、コンデンサＣ１〜Ｃ６、及び、ダイオードＤ１〜Ｄ５）と、を有する。

コンデンサＣ１は、図１のＸコンデンサ１１に相当する素子であり、交流入力電圧Ｖｉが印加される２入力端子間に接続されている。

コモンモードフィルタＦＬＴは、図１のフィルタ回路１２に相当する素子であり、コンデンサＣ１と同じく、交流入力電圧Ｖｉが印加される２入力端子間に接続されている。コモンモードフィルタＦＬＴは、環状コア（フェライトコアやアモルファスコア）と、これに同方向で巻き回された２本のコイルを含む。コモンモードノイズ電流は、上記２本のコイルを同一方向に流れるので、環状コアの内部に発生する磁束が互いに強め合う。その結果、コモンモードフィルタＦＬＴは、コモンモードノイズ電流に対して大きなインピーダンスを示すので、コモンモードノイズ電流の通過が阻止される。

ダイオードブリッジＤＢとコンデンサＣ２は、図１の整流平滑回路１３を形成する。ダイオードブリッジＤＢは、ＸコンデンサＣ１とコモンモードフィルタＦＬＴによってノイズが除去された交流入力電圧Ｖｉを全波整流して直流電圧Ｖｄｃを生成する。コンデンサＣ２は、直流電圧Ｖｄｃの印加端と接地端ＧＮＤ１との間に接続されており、直流電圧Ｖｄｃを平滑化する。

半導体装置１００、トランスＴＲ、トランジスタＮ１、フォトカプラＰＣ、抵抗Ｒ１及びＲ２、コンデンサＣ３及びＣ４、並びに、ダイオードＤ１〜Ｄ４は、いずれも、図１のＤＣ／ＤＣ変換回路１４を形成する。

半導体装置１００は、トランスＴＲの駆動主体（延いてはＤＣ／ＤＣ変換回路１４の制御主体）となるスイッチング制御ＩＣであり、トランジスタＮ１のスイッチング制御を実現するための回路要素のほかに、図１の放電回路１５を形成する回路要素の一部（比較部１５ｃ、タイマ部１５ｄ、制御部１５ｅ、及び、放電部１５ｆ）が集積化されている。また、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ７を有する。なお、図２では、外部端子Ｔ１（ＯＵＴピン）、外部端子Ｔ２（ＣＳピン）、外部端子Ｔ３（ＶＣＣピン）、外部端子Ｔ４（ＶＨピン）、外部端子Ｔ５（ＡＣＭＯＮＩピン）、外部端子Ｔ６（ＧＮＤピン）、及び、外部端子Ｔ７（ＦＢピン）の７本を描写したが、これら以外の外部端子（例えば図７のノンコネクトピン）を設けても構わない。なお、半導体装置１００の内部構成については、後ほど改めて詳述する。

トランスＴＲは、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線Ｌ１（巻数Ｎｐ）と二次巻線Ｌ２（巻数Ｎｓ）を含む。一次巻線Ｌ１の第１端は、直流電圧Ｖｄｃの印加端に接続されている。一次巻線Ｌ１の第２端は、トランジスタＮ１と抵抗Ｒ１を介して一次回路系１ｐの接地端ＧＮＤ１に接続されている。二次巻線Ｌ２の第１端は、ダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、直流出力電圧Ｖｏの印加端（負荷Ｚの電源入力端）に接続されている。二次巻線Ｌ２の第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。また、トランスＴＲは、一次巻線Ｌ１及び二次巻線Ｌ２に加えて補助巻線Ｌ３を含む。補助巻線Ｌ３は、半導体装置１００の電源電圧Ｖｃｃを生成する際に利用される。

トランジスタＮ１は、直流電圧Ｖｄｃの印加端から一次巻線Ｌ１を介して接地端ＧＮＤ１に至る電流経路をゲート信号Ｇ１に応じて導通／遮断することにより、一次巻線Ｌ１に流れる一次電流Ｉｐをオン／オフするスイッチ素子である。接続関係について述べると、トランジスタＮ１のドレインは、一次巻線Ｌ１の第２端に接続されている。トランジスタＮ１のソース及びバックゲートは、抵抗Ｒ１を介して接地端ＧＮＤ１に接続されている。トランジスタＮ１のゲートは、半導体装置１００の外部端子Ｔ１（ゲート信号Ｇ１の印加端）に接続されている。トランジスタＮ１は、ゲート信号Ｇ１がハイレベルであるときにオンとなり、ゲート信号Ｇ１がローレベルであるときにオフとなる。

抵抗Ｒ１は、トランジスタＮ１と接地端ＧＮＤ１との間に接続されており、一次電流Ｉｐに応じたセンス電圧Ｖｃｓを生成するセンス抵抗である。なお、トランジスタＮ１と抵抗Ｒ１との接続ノード（センス電圧Ｖｃｓの印加端）は、半導体装置１００の外部端子Ｔ２に接続されている。

ダイオードＤ１及びＤ２と抵抗Ｒ２は、ダイオードブリッジＤＢよりも前段から電力供給を受けて起動電圧ＶＨを生成し、これを半導体装置１００の外部端子Ｔ４に印加する起動電圧生成部を形成する。接続関係について述べると、ダイオードＤ１及びＤ２のアノードは、それぞれ、コモンモードフィルタＦＬＴの第１出力端と第２出力端に接続されている。なお、ダイオードＤ１及びＤ２のアノードは、それぞれ、コモンモードフィルタＦＬＴの第１入力端と第２入力端に接続しても構わない。ダイオードＤ１及びＤ２のカソードは、いずれも抵抗Ｒ２の第１端に接続されている。抵抗Ｒ２の第２端は、半導体装置１００の外部端子Ｔ４に接続されている。

ダイオードＤ３とコンデンサＣ３は、補助巻線Ｌ３の誘起電圧Ｖｓから半導体装置１００の電源電圧Ｖｃｃを生成し、これを半導体装置１００の外部端子Ｔ３に印加する電源電圧生成部を形成する。接続関係について述べると、ダイオードＤ３のアノードは、補助巻線Ｌ３の第１端に接続されている。ダイオードＤ３のカソードは、コンデンサＣ３の第１端と半導体装置１００の外部端子Ｔ３に接続されている。補助巻線Ｌ３の第２端とコンデンサＣ３の第２端は、いずれも接地端ＧＮＤ１に接続されている。なお、一次巻線Ｌ１と補助巻線Ｌ３との巻線比については、半導体装置１００の動作に必要な電源電圧Ｖｃｃを鑑みて適宜設定すればよい。

ダイオードＤ４とコンデンサＣ４は、二次巻線Ｌ２に生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する出力整流平滑部を形成する。接続関係について述べると、ダイオードＤ４のアノードは、二次巻線Ｌ２の第１端に接続されている。ダイオードＤ４のカソードとコンデンサＣ４の第１端は、いずれも直流出力電圧Ｖｏの印加端に接続されている。コンデンサＣ４の第２端は、接地端ＧＮＤ２に接続されている。

フォトカプラＰＣは、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、直流出力電圧Ｖｏに応じた帰還電圧Ｖｆｂを生成し、これを半導体装置１００の外部端子Ｔ７に印加する。なお、帰還電圧Ｖｆｂは、直流出力電圧Ｖｏが高いほど高くなり、直流出力電圧Ｖｏが低いほど低くなる。

抵抗Ｒ３及びＲ４は、図１の分圧部１５ａを形成する。接続関係について述べると、抵抗Ｒ３の第１端は、交流入力電圧Ｖｉの印加端に接続されている。抵抗Ｒ３の第２端と抵抗Ｒ４の第１端は、いずれも分圧電圧Ｖｄの出力端に接続されている。抵抗Ｒ４の第２端は、接地端ＧＮＤ１に接続されている。なお、抵抗Ｒ３の抵抗値が低いほど効率が悪くなるので、高効率化を実現するためには抵抗Ｒ３の抵抗値をできるだけ高く設定することが望ましい。ただし、抵抗Ｒ３の抵抗値を高く設定し過ぎると、抵抗Ｒ３に流れる電流が減少してコンデンサＣ５に供給される電荷が足りなくなり、監視電圧Ｖｍの振幅が閾値電圧Ｖｔｈを超えなくなる。従って、抵抗Ｒ３の抵抗値は、両者のバランスを考慮して設定することが望ましい。また、ＡＣ的に見た場合、抵抗Ｒ３の第２端には、抵抗Ｒ４と抵抗Ｒ５とが並列に接続された状態となっている。ここで、抵抗Ｒ５の抵抗値は、抵抗Ｒ４の抵抗値よりも低くなるので、監視電圧Ｖｍの振幅を決定する際には、抵抗Ｒ４よりも抵抗Ｒ５が支配的となる。従って、抵抗Ｒ４の抵抗値をある程度高く設定しても問題はない。

コンデンサＣ５及び抵抗Ｒ５は、図１のハイパスフィルタ部１５ｂを形成する。接続関係について述べると、コンデンサＣ５の第１端は、分圧電圧Ｖｄの印加端（抵抗Ｒ３と抵抗Ｒ４との接続ノード）に接続されている。コンデンサＣ５の第２端と抵抗Ｒ５の第１端との接続ノード（監視電圧Ｖｍの出力端に相当）は、半導体装置１００の外部端子Ｔ５に接続されている。抵抗Ｒ５の第２端は、接地端ＧＮＤ１に接続されている。なお、抵抗Ｒ５は、半導体装置１００に内蔵することも可能である。

監視電圧Ｖｍを生成するためには、分圧電圧ＶｄのＡＣリップル（１００Ｈｚまたは１２０Ｈｚ）を減衰させずに通過させる必要がある。従って、コンデンサＣ５の容量値と抵抗Ｒ５の抵抗値は、ハイパスフィルタ部１５ｂのカットオフ周波数Ｆｃ（＝１／（２π×Ｃ５×ＲＸ５））が１００Ｈｚ（商用交流周波数５０Ｈｚの２倍に相当）よりも低くなるように設定すべきである。ただし、コンデンサＣ５の容量値が小さいほど、ハイパスフィルタ部１５ｂのインピーダンスが高くなり、監視電圧Ｖｍが減衰する。従って、コンデンサＣ５の容量値は、ある程度大きい値に設定することが望ましい。

このように、監視電圧Ｖｍ（ＡＣリップル）のＤＣレベルを半導体装置１００で監視する構成とすることにより、半導体装置１００は、監視電圧ＶｍのＤＣレベルが低下したことを遅滞なく検出してコンデンサＣ１の放電を開始することが可能となる。なお、コンデンサＣ１の残留電荷は、抵抗Ｒ５を介する経路でも放電される。従って、抵抗Ｒ５の抵抗値が小さいほど、入力遮断時における監視電圧Ｖｍの低下速度が大きくなり、延いては、半導体装置１００によるコンデンサＣ１の放電開始が早まる。

コンデンサＣ６は、外部端子Ｔ５（監視電圧Ｖｍの印加端）と接地端ＧＮＤ１との間に接続されたノイズ除去コンデンサである。外部端子Ｔ５は、コンデンサＣ５と容量結合するので、ハイインピーダンスとなる。そのため、ノイズによる誤動作を防ぐためには、外部端子Ｔ５と接地端ＧＮＤ１との間にコンデンサＣ６を接続することが望ましい。なお、コンデンサＣ６は、半導体装置１００に内蔵することも可能である。

ダイオードＤ５は、カソードが外部端子Ｔ５（監視電圧Ｖｍの印加端）に接続されてアノードが接地端ＧＮＤ１に接続されたショットキーバリアダイオードである。監視電圧Ｖｍは負電位に振れるので、監視電圧Ｖｍをそのまま半導体装置１００に入力すると、半導体装置１００が誤動作するおそれがある。そのため、半導体装置１００の誤動作を防ぐためには、外部端子Ｔ５と接地端ＧＮＤ１との間にダイオードＤ５を接続することが望ましい。なお、監視電圧Ｖｍが負電位とならないようにするためには、図９で示したように、整流ダイオードＤａを設けることも考えられる。ただし、交流入力電圧Ｖｉの印加端に直接接続される整流ダイオードＤａには高耐圧が求められるのに対して、半導体装置１００の外部端子Ｔ５に接続されるダイオードＤ５としては低耐圧素子を用いることができる。従って、ダイオードＤ５を用いる構成の方がコストダウンや特性ばらつき低減を図る上で有利となる。なお、ダイオードＤ５は、半導体装置１００に内蔵することも可能である。

＜半導体装置＞
図３は、半導体装置１００の一構成例を示すブロック図である。本構成例の半導体装置１００は、起動回路１０１と、制御回路１０２と、ＲＳフリップフロップ１０３と、駆動回路１０４と、クランプ回路１０５と、発振回路１０６と、スロープ補償回路１０７と、加算回路１０８と、比較回路１０９〜１１２と、タイマ回路１１３と、放電回路１１４とを集積化して成る。なお、半導体装置１００には、上記以外の回路ブロック（過電圧保護回路、過熱保護回路、及び、ソフトスタート回路など）が集積化されていてもよい。

起動回路１０１は、電源装置１の起動時や電源電圧Ｖｃｃの低下時に、外部端子Ｔ４に印加される起動電圧ＶＨを用いて電源電圧Ｖｃｃを充電する。なお、起動回路１０１による電源電圧Ｖｃｃの充電動作は、制御回路１０２からの充電制御信号Ｓｘによって制御されるが、その詳細については後述する。

制御回路１０２は、半導体装置１００の動作を統括的に制御する主体である。その動作例を挙げると、制御回路１０２は、ＰＷＭ［pulse width modulation］信号Ｓ１に応じてオン信号Ｓ２とオフ信号Ｓ３を生成することにより、所望の直流出力電圧Ｖｏを得るためのＤＣ／ＤＣ制御（トランジスタＮ１のオン／オフ制御）を行う。なお、制御回路１０２は、比較信号Ｓｃに応じて監視電圧Ｖｍの上昇を検出したときにＤＣ／ＤＣ制御を開始する一方、タイマ信号Ｓｄに応じて監視電圧Ｖｍの低下継続を検出したときに上記のＤＣ／ＤＣ制御を停止する機能（いわゆるブラウンアウト機能）も備えている。なお、ブラウンアウト機能を使用しない場合には、比較回路１１２の閾値電圧Ｖｔｈよりも高い電圧を外部端子Ｔ５に固定印加しておけばよい。また、制御回路１０２は、比較信号Ｓａ及びＳｂに応じて電源電圧Ｖｃｃの充放電制御を行うように、充電制御信号Ｓｘと放電制御信号Ｓｙを生成する。ただし、電源電圧Ｖｃｃの放電動作については、タイマ信号Ｓｄがハイレベルとなったときに許可される。すなわち、制御回路１０２は、図１の制御部１５ｅに相当する機能を備えている。また、制御回路１０２は、外部端子Ｔ２がオープン状態となったときにＤＣ／ＤＣ制御を停止する機能も備えている。

ＲＳフリップフロップ１０３は、セット端（Ｓ）に入力されるオン信号Ｓ２と、リセット端（Ｒ）に入力されるオフ信号Ｓ３に応じて、出力端（Ｑ）から出力される駆動信号Ｓ４の論理レベルを切り替える。より具体的に述べると、ＲＳフリップフロップ１０３は、オン信号Ｓ２の立上りエッジで駆動信号Ｓ４をハイレベルにセットし、オフ信号Ｓ３の立上りエッジで駆動信号Ｓ４をローレベルにリセットする。

駆動回路１０４は、駆動信号Ｓ４に応じたゲート信号Ｇ１を生成して外部端子Ｔ１に出力する。ゲート信号Ｇ１は、駆動信号Ｓ４がハイレベルであるときにハイレベルとなり、駆動信号Ｓ４がローレベルであるときにローレベルとなる。

クランプ回路１０５は、外部端子Ｔ３に印加される電源電圧Ｖｃｃを所定値（例えば、１２．５Ｖ）にクランプすることにより、駆動回路１０４に供給される駆動電圧Ｖｄｒｖ（ゲート信号Ｇ１のハイレベル電圧に相当）を生成する。クランプ回路１０５を有する構成であれば、電源電圧Ｖｃｃの異常上昇によるトランジスタＮ１のゲート破壊を防止することが可能となる。

発振回路１０６は、所定周波数の発振電圧Ｖｏｓｃを生成する。

スロープ補償回路１０７は、外部端子Ｔ２に印加されるセンス電圧Ｖｃｓに応じたスロープ補償電圧Ｖｓｃｐを生成する。

加算回路１０８は、発振電圧Ｖｏｓｃとスロープ補償電圧Ｖｓｃｐとを足し合わせて、三角波形（または鋸波形）のスロープ電圧Ｖｓｌｐを生成する。

比較回路１０９は、非反転入力端（＋）に印加されるスロープ電圧Ｖｓｌｐと、外部端子Ｔ７から反転入力端（−）に印加される帰還電圧Ｖｆｂとを比較してＰＷＭ信号Ｓ１を生成する。ＰＷＭ信号Ｓ１は、スロープ電圧Ｖｓｌｐが帰還電圧Ｖｆｂよりも高いときにハイレベルとなり、スロープ電圧Ｖｓｌｐが帰還電圧Ｖｆｂよりも低いときにローレベルとなる。すなわち、ＰＷＭ信号Ｓ１のオンデューティ（一周期に占めるハイレベル期間の割合）は、帰還電圧Ｖｆｂが低いほど高くなり、帰還電圧Ｖｆｂが高いほど低くなる。

比較回路１１０は、外部端子Ｔ３から非反転入力端（＋）に印加される電源電圧Ｖｃｃと、反転入力端（−）に印加されるＵＶＬＯ［under voltage locked out］検出用の閾値電圧Ｖｔｈ１を比較して比較信号Ｓａを生成する。なお、閾値電圧Ｖｔｈ１は、高低２値のヒステリシスを持っており、比較信号Ｓａの論理レベルが切り替わる毎に、上側閾値Ｖｔｈ１Ｈと下側閾値Ｖｔｈ１Ｌ（ただしＶｔｈ１Ｌ＜Ｖｔｈ１Ｈ）の一方に切り替わる。

具体的に述べると、比較信号Ｓａがローレベルであるときには、閾値電圧Ｖｔｈ１が上側閾値Ｖｔｈ１Ｈに設定される。従って、電源電圧Ｖｃｃが上側閾値Ｖｔｈ１Ｈを上回らない限り、比較信号Ｓａはローレベルに維持される。この間、制御回路１０２によるＤＣ／ＤＣ制御は禁止状態となる。一方、電源電圧Ｖｃｃが上側閾値Ｖｔｈ１Ｈを上回ると、比較信号Ｓａがハイレベルに立ち上がり、閾値電圧Ｖｔｈ１が下側閾値Ｖｔｈ１Ｌに切り替わる。従って、これ以後は、電源電圧Ｖｃｃが下側閾値Ｖｔｈ１Ｌを下回らない限り、比較信号Ｓａはハイレベルに維持される。この間、制御回路１０２によるＤＣ／ＤＣ制御は許可状態となる。

比較回路１１１は、外部端子Ｔ３から非反転入力端（＋）に印加される電源電圧Ｖｃｃと、反転入力端（−）に印加される充放電切替用の閾値電圧Ｖｔｈ２とを比較して比較信号Ｓｂを生成する。なお、閾値電圧Ｖｔｈ２は、高低２値のヒステリシスを持っており、比較信号Ｓｂの論理レベルが切り替わる毎に、上側閾値Ｖｔｈ２Ｈと下側閾値Ｖｔｈ２Ｌ（ただしＶｔｈ１Ｌ＜Ｖｔｈ２Ｌ＜Ｖｔｈ２Ｈ＜Ｖｔｈ１Ｈ）の一方に切り替わる。

具体的に述べると、比較信号Ｓｂがローレベルであるときには、閾値電圧Ｖｔｈ２が上側閾値Ｖｔｈ２Ｈに設定される。従って、電源電圧Ｖｃｃが上側閾値Ｖｔｈ２Ｈを上回らない限り、比較信号Ｓｂはローレベルに維持される。一方、電源電圧Ｖｃｃが上側閾値Ｖｔｈ２Ｈを上回ると、比較信号Ｓｂがハイレベルに立ち上がり、閾値電圧Ｖｔｈ２が下側閾値Ｖｔｈ２Ｌに切り替わる。従って、これ以後は、電源電圧Ｖｃｃが下側閾値Ｖｔｈ２Ｌを下回らない限り、比較信号Ｓｂはハイレベルに維持される。なお、比較信号Ｓｂに応じた電源電圧Ｖｃｃの充放電制御については後述する。

比較回路１１２は、図１の比較部１５ｃに相当する回路要素であり、外部端子Ｔ５から非反転入力端（＋）に印加される監視電圧Ｖｍと反転入力端（−）に印加されるＡＣモニタ用の閾値電圧Ｖｔｈとを比較して比較信号Ｓｃを生成する。なお、閾値電圧Ｖｔｈは、高低２値のヒステリシスを持っており、比較信号Ｓｃの論理レベルが切り替わる毎に、上側閾値ＶｔｈＨと下側閾値ＶｔｈＬ（ただしＶｔｈＬ＜ＶｔｈＨ）の一方に切り替わる。

より具体的に述べると、比較信号Ｓｃがローレベルであるときには、閾値電圧Ｖｔｈが上側閾値ＶｔｈＨに設定される。従って、監視電圧Ｖｍが上側閾値ＶｔｈＨを上回らない限り、比較信号Ｓｃはローレベルに維持される。一方、監視電圧Ｖｍが上側閾値ＶｔｈＨを上回ると、比較信号Ｓｃがハイレベルに立ち上がり、閾値電圧Ｖｔｈが下側閾値ＶｔｈＬに切り替わる。従って、これ以後は、監視電圧Ｖｍが下側閾値ＶｔｈＬを下回らない限り、比較信号Ｓｃはハイレベルに維持される。

タイマ回路１１３は、図１のタイマ部１５ｄに相当する回路要素であり、比較信号Ｓｃがマスク期間Ｔｍ（例えば２５６ｍｓ）に亘ってローレベルに維持されたときに、タイマ信号Ｓｄをハイレベルに立ち上げる。なお、タイマ回路１１３としては、比較信号Ｓｃがハイレベルであるときにカウント動作がリセットされるカウンタを用いることができる。

放電回路１１４は、図１の放電部１５ｆに相当する回路要素であり、交流入力電圧Ｖｉの供給が遮断されたときに電源電圧Ｖｃｃを接地端ＧＮＤ１に放電する。なお、放電回路１１４による電源電圧Ｖｃｃの放電動作は、制御回路１０２からの放電制御信号Ｓｙによって制御されるが、その詳細については後述する。

＜ＤＣ／ＤＣ動作＞
図２及び図３を参照しながら、半導体装置１００を主体とするＤＣ／ＤＣ動作について説明する。オン信号Ｓ２にパルスが生成されると、ゲート信号Ｇ１がハイレベルとなり、トランジスタＮ１がオンとなる。トランジスタＮ１のオン期間中には、直流電圧Ｖｄｃの印加端から一次巻線Ｌ１、トランジスタＮ１、及び、抵抗Ｒ１を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線Ｌ１に電気エネルギが蓄えられる。

その後、オフ信号Ｓ３にパルスが生成されると、ゲート信号Ｇ１がローレベルとなり、トランジスタＮ１がオフとなる。トランジスタＮ１のオフ期間中には、一次巻線Ｌ１と磁気結合された二次巻線Ｌ２に誘起電圧が発生し、二次巻線Ｌ２からダイオードＤ４を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷Ｚには、二次巻線Ｌ２の誘起電圧を半波整流した直流出力電圧Ｖｏが供給される。

以降も、ＰＷＭ信号Ｓ１に応じてオン信号Ｓ２及びオフ信号Ｓ３のパルスが生成されることにより、基本的に上記と同様のスイッチング制御動作が繰り返される。

このように、本構成例の電源装置１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖｉから直流出力電圧Ｖｏを生成して負荷Ｚに供給することができる。なお、本構成例の電源装置１で採用されたフライバック方式は、平滑インダクタを必要とするフォワード方式と比べて部品点数が少ないので、低コスト化にも有利であると言える。ただし、ＤＣ／ＤＣ変換回路の構成はこれに限定されるものではなく、トランスＴＲを用いない非絶縁型としてもよい。

＜入力遮断検出動作＞
図４は、入力遮断検出動作の一例を示すタイミングチャートであり、上から順に、監視電圧Ｖｍ、比較信号Ｓｃ、及び、タイマ信号Ｓｄが描写されている。先に述べたように、比較信号Ｓｃは、監視電圧Ｖｍが上側閾値ＶｔｈＨを上回ったときにハイレベルとなり、下側閾値ＶｔｈＬを下回ったときにローレベルとなる。

ここで、交流入力電圧Ｖｉの瞬停（瞬間的な停電状態）が生じると、本図中のポイント（Ｘ）で示したように、比較信号Ｓｃのパルス抜け（本図中の細破線を参照）が生じてしまい、比較信号Ｓｃが通常時よりも長くローレベルに維持される。ただし、交流入力電圧Ｖｉの瞬停が速やかに解消し、マスク期間Ｔｍが経過する前に比較信号Ｓｃがハイレベルに立ち上がれば、タイマ信号Ｓｄはローレベルに維持されたままとなる。従って、交流入力電圧Ｖｉの瞬停程度であれば、不必要にコンデンサＣ１を放電してしまうことがない。

一方、電源装置１の電源プラグが壁面から引き抜かれて、交流入力電圧Ｖｉの供給が遮断されると、本図中のポイント（Ｙ）で示したように、監視電圧ＶｍのＤＣレベルが急速に低下して閾値電圧ＶｔｈＬを下回り、以後、監視電圧Ｖｍは、接地電圧ＧＮＤ１に張り付いたままとなる。その結果、比較信号Ｓｃがローレベルに立ち下がってからマスク期間Ｔｍが経過した時点で、タイマ信号Ｓｄがハイレベルに立ち上がり、半導体装置１００によるコンデンサＣ１の放電動作が開始される。

仮に、図９（Ｂ）欄の従来構成を採用していた場合には、本図中の太破線で示したように、ポイント（Ｙ）で交流入力電圧Ｖｉの供給が遮断された後も、監視電圧Ｖｍがなかなか下側閾値ＶｔｈＬを下回らず、タイマ期間Ｔｍのカウント開始タイミング（延いてはコンデンサＣ１の放電開始タイミング）が遅延時間Ｔｄだけ遅れてしまう。これに対して、図２の本構成例を採用した場合には、ポイント（Ｙ）において、監視電圧ＶｍのＤＣレベルが急速に低下するので、コンデンサＣ１の放電動作を遅滞なく開始することができる。

＜電源電圧Ｖｃｃの充放電動作＞
図５は、電源電圧Ｖｃｃの充放電動作の一例を示すタイミングチャートであり、上から順に、タイマ信号Ｓｄ、電源電圧Ｖｃｃ、比較信号Ｓａ及びＳｂ、充電制御信号Ｓｘ、及び、放電制御信号Ｓｙが描写されている。

時刻ｔ１以前には、タイマ信号Ｓｄがローレベルに維持されている。このとき、制御回路１０２は、放電制御信号Ｓｙを放電オフ時の論理レベルとしており、放電回路１１４による電源電圧Ｖｃｃの放電動作は停止されている。また、時刻ｔ１以前には、電源電圧Ｖｃｃが上側閾値Ｖｔｈ１Ｈを上回っており、比較信号Ｓａ及びＳｂはいずれもハイレベルに維持されている。このとき、制御回路１０２は、充電制御信号Ｓｘを充電オフ時の論理レベルとしており、起動回路１０１による電源電圧Ｖｃｃの充電動作は停止されている。

時刻ｔ１において、タイマ信号Ｓｄがハイレベルに立ち上がると、制御回路１０２は、放電制御信号Ｓｙを放電オン時の論理レベルとして、放電回路１１４による電源電圧Ｖｃｃの放電動作（キャパシタＣ３の放電動作）を開始させる。その結果、時刻ｔ１から電源電圧Ｖｃｃは下降に転じる。ただし、時刻ｔ２以前には、電源電圧Ｖｃｃが下側閾値Ｖｔｈ２Ｌを上回っているので、比較信号Ｓａ及びＳｂはいずれもハイレベルに維持されている。従って、制御回路１０２は、充電制御信号Ｓｘを充電オフ時の論理レベルに維持しており、起動回路１０１による電源電圧Ｖｃｃの充電動作は停止されたままとなっている。

時刻ｔ２において、電源電圧Ｖｃｃが下側閾値Ｖｔｈ２Ｌを下回り、比較信号Ｓｂがローレベルに立ち下がると、制御回路１０２は、放電制御信号Ｓｙを放電オフ時の論理レベルとして、放電回路１１４による電源電圧Ｖｃｃの放電動作を停止する一方、充電制御信号Ｓｘを充電オン時の論理レベルとして、起動回路１０１による電源電圧Ｖｃｃの充電動作（キャパシタＣ１からキャパシタＣ３への電荷転送動作に相当）を開始させる。その結果、時刻ｔ２から電源電圧Ｖｃｃは上昇に転じる。ただし、時刻ｔ３以前には、電源電圧Ｖｃｃが上側閾値Ｖｔｈ２Ｈを下回っているので、比較信号Ｓｂはローレベルに維持されている。一方、電源電圧Ｖｃｃは、下側閾値Ｖｔｈ１Ｌを下回る前に上昇に転じるので、比較信号Ｓａがローレベルに立ち下がることはなく、延いては、半導体装置１がＵＶＬＯ動作によってシャットダウンされることもない。

時刻ｔ３において、電源電圧Ｖｃｃが上側閾値Ｖｔｈ２Ｈを上回り、比較信号Ｓｂがハイレベルに立ち上がると、制御回路１０２は、再び、放電制御信号Ｓｙを放電オン時の論理レベルとして、放電回路１１４による電源電圧Ｖｃｃの放電動作を再開する一方、充電制御信号Ｓｘを充電オフ時の論理レベルとして、起動回路１０１による電源電圧Ｖｃｃの充電動作を停止させる。その結果、時刻ｔ３から電源電圧Ｖｃｃは再び下降に転じる。

時刻ｔ４以降も、制御部１０２は、放電回路１１４による電源電圧Ｖｃｃの放電動作と起動回路１０１による電源電圧Ｖｃｃの充電動作とを繰り返すことによって、コンデンサＣ１の残留電荷を放電する。

図６は、入力遮断時における交流入力電圧Ｖｉ（入力遮断後についてはコンデンサＣ１の両端間電圧（残留電荷）がこれに相当）と監視電圧Ｖｍの挙動を示す波形図である。なお、本図（Ａ）欄では、交流入力電圧Ｖｉが最も負電位側に振れている状態で入力遮断が生じたときの放電挙動が示されている。一方、本図（Ｂ）欄では、入力電圧Ｖｉが最も正電位側に振れている状態で入力遮断が生じたときの放電挙動が示されている。

本図で示したように、入力遮断後には、先に説明した電源電圧Ｖｃｃの充放電が繰り返されることにより、コンデンサＣ１の両端間電圧が階段状に低下していくことが分かる。なお、本図（Ａ）欄の放電挙動では、コンデンサＣ１の両端間電圧が５００ｍｓで３７％低下しており、本図（Ｂ）欄の放電挙動では、コンデンサＣ１の両端間電圧が５５０ｍｓで３７％低下している。この評価結果は、種々の放電規格（ＩＥＣ６０９５０−１、ＩＥＣ６００６５、または、電気用品安全法（別表第８））を十分に満足する結果である。

＜放電補助抵抗＞
図７は、放電補助抵抗Ｒｖｃｃの挿入例を示すアプリケーション図である。半導体装置１００に集積化された放電回路１１４では、素子サイズなどの制約上、その放電能力に上限がある。そのため、コンデンサＣ１が大容量である場合、放電回路１１４だけではコンデンサＣ１の放電規格を満足できない場合もあり得る。

そのような場合には、半導体装置１００の外部端子（ＶＣＣピン）Ｔ３と外部端子（ＧＮＤピン）Ｔ６との間に放電補助抵抗Ｒｖｃｃを外付けすることが有効である。このような放電補助抵抗Ｒｖｃｃを設けることにより、電源電圧Ｖｃｃをより速やかに放電することができる。先の図５を参照して具体的に説明すると、放電補助抵抗Ｒｖｃｃの外付けにより、電源電圧Ｖｃｃの放電時間（時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６）を各々短縮することができる。従って、コンデンサＣ１が大容量であっても放電規格を満足することが可能となる。なお、電源電圧Ｖｃｃは、交流入力電圧Ｖｉに比べて十分に低いので、放電抵抗Ｒｄｃｈｇ（図９（Ａ）欄を参照）を用いた従来構成と異なり、放電補助抵抗Ｒｖｃｃによる電力損失はさほど大きくならない。

＜ＡＣアダプタへの適用＞
図８は、ＡＣアダプタＸの外観図である。本図で示すように、これまでに説明してきた電源装置１が組み込まれたＡＣアダプタＸであれば、壁面コンセントから電源プラグが引き抜かれたときに、Ｘコンデンサの残留電荷を迅速に放電することができるので、種々の放電規格（ＩＥＣ６０９５０−１、ＩＥＣ６００６５、または、電気用品安全法（別表第８））をいずれも満足することが可能となる。

ただし、電源装置１の適用対象はＡＣアダプタＸに限定されるものではなく、商用交流電源から直接的に電力供給を受ける様々な電子機器（テレビ、パソコン、プリンタなど）に広く適用することが可能であることは言うまでもない。

＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、Ｘコンデンサを有する電源装置全般に利用することが可能である。

１ 電源装置
１１ Ｘコンデンサ
１２ フィルタ回路
１３ 整流平滑回路
１４ ＤＣ／ＤＣ変換回路
１５ 放電回路
１５ａ 分圧部
１５ｂ ハイパスフィルタ部
１５ｃ 比較部
１５ｄ タイマ部
１５ｅ 制御部
１５ｆ 放電部
１００ 半導体装置
１０１ 起動回路
１０２ 制御回路
１０３ ＲＳフリップフロップ
１０４ 駆動回路
１０５ クランプ回路
１０６ 発振回路
１０７ スロープ補償回路
１０８ 加算回路
１０９〜１１２ 比較回路
１１３ タイマ回路
１１４ 放電回路
ＦＬＴ コモンモードフィルタ
ＤＢ ダイオードブリッジ
ＴＲ トランス
Ｌ１ 一次巻線
Ｌ２ 二次巻線
Ｌ３ 補助巻線
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＰＣ フォトカプラ
Ｒ１〜Ｒ５ 抵抗
Ｒｖｃｃ 放電補助抵抗
Ｃ１〜Ｃ６ コンデンサ
Ｄ１〜Ｄ５ ダイオード
Ｔ１〜Ｔ７ 外部端子
Ｔ１１、Ｔ１２ 入力端子
Ｔ１３、Ｔ１４ 出力端子
ＰＷ 商用交流電源
Ｚ 負荷
Ｘ ＡＣアダプタ

Claims (10)

1. 交流入力電圧を分圧して分圧電圧を生成する分圧部と、
   前記分圧電圧の高周波成分を通過させて監視電圧を生成するハイパスフィルタ部と、
   前記監視電圧と閾値電圧とを比較して比較信号を生成する比較部と、
   前記比較信号がマスク期間に亘って同一の論理レベルに維持されたか否かを示すタイマ信号を生成するタイマ部と、
   前記タイマ信号に応じて放電制御信号を生成する制御部と、
   前記放電制御信号に応じて前記交流入力電圧の印加端に接続されたＸコンデンサを放電する放電部と、
   接地端と、
   を有することを特徴とする放電回路。
2. 前記ハイパスフィルタ部は、
   前記分圧電圧の印加端と前記監視電圧の印加端との間に接続されたコンデンサと、
   前記監視電圧の印加端と前記接地端との間に接続された抵抗と、
   を含むことを特徴とする請求項１に記載の放電回路。
3. 前記監視電圧の印加端と前記接地端との間に接続されたノイズ除去コンデンサをさらに有することを特徴とする請求項１または請求項２に記載の放電回路。
4. カソードが前記監視電圧の印加端に接続されてアノードが前記接地端に接続されたショットキーバリアダイオードをさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の放電回路。
5. 前記ハイパスフィルタ部のカットオフ周波数は、１００Ｈｚよりも低いことを特徴とする請求項１〜請求項４のいずれか一項に記載の放電回路。
6. 交流入力電圧の印加端に接続されたＸコンデンサと、
   前記交流入力電圧からノイズを除去するフィルタ回路と、
   ノイズ除去済みの交流入力電圧を整流／平滑して直流電圧を生成する整流平滑回路と、
   前記直流電圧から所望の直流出力電圧を生成するＤＣ／ＤＣ変換回路と、
   請求項１〜請求項５のいずれか一項に記載の放電回路と、
   を有することを特徴とする電源装置。
7. 前記比較部、前記タイマ部、前記制御部、及び、前記放電部は、前記ＤＣ／ＤＣ変換回路の制御主体となる半導体装置に集積化されていることを特徴とする請求項６に記載の電源装置。
8. 前記半導体装置には、前記Ｘコンデンサから電荷転送を受けて前記半導体装置の電源となるキャパシタを充電する起動回路がさらに集積化されており、
   前記制御部の制御に基づき、前記キャパシタの放電動作と前記起動回路による前記キャパシタの充電動作とを繰り返すことによって前記放電部による前記Ｘコンデンサの放電が行われる、
   ことを特徴とする請求項７に記載の電源装置。
9. 前記半導体装置には、前記キャパシタの一端から入力される電源電圧を監視する比較回路がさらに集積化されており、
   前記制御部は、前記比較回路の出力に応じて前記キャパシタの充放電制御を行う、
   ことを特徴とする請求項８に記載の電源装置。
10. 前記半導体装置の電源端子と接地端子との間に外部接続された放電補助抵抗をさらに有することを特徴とする請求項８または請求項９に記載の電源装置。

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