JP6348648B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法に関し、例えば、溝部を有する半導体装置の製造方法に好適に利用できるものである。 The present invention relates to a method for manufacturing a semiconductor device, and can be suitably used for a method for manufacturing a semiconductor device having a groove, for example.
半導体基板の主面としての表面に形成された溝部内に絶縁膜が形成された素子分離構造を有する半導体装置がある。また、溝部の幅に対する溝部の深さの比であるアスペクト比として１よりも高い高アスペクト比を有する溝部内に絶縁膜が形成された素子分離（Deep Trench Isolation；ＤＴＩ）構造を有する半導体装置がある。 There is a semiconductor device having an element isolation structure in which an insulating film is formed in a groove formed on a surface as a main surface of a semiconductor substrate. A semiconductor device having an element isolation (Deep Trench Isolation; DTI) structure in which an insulating film is formed in a groove having a high aspect ratio higher than 1 as an aspect ratio that is a ratio of the depth of the groove to the width of the groove. is there.
特開２０１１−６６０６７号公報（特許文献１）には、素子を平面視において取り囲む溝を半導体基板の主表面に形成する工程と、素子上および溝内に絶縁膜を形成する工程とを備えた、半導体装置の製造方法が開示されている。上記特許文献１記載の技術では、素子上を覆うように、かつ溝内に空間を形成するように、絶縁膜を形成することが記載されている。
Japanese Patent Laying-Open No. 2011-66067 (Patent Document 1) includes a step of forming a groove surrounding the element in a plan view on the main surface of the semiconductor substrate and a step of forming an insulating film on the element and in the groove. A method for manufacturing a semiconductor device is disclosed. The technique described in
このように、高アスペクト比を有する溝部内に絶縁膜を形成する場合、例えば化学気相成長（Chemical Vapor Deposition；ＣＶＤ）法により酸化シリコン膜からなる絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することがある。この場合、溝部の上部で溝部の側面に形成される絶縁膜の膜厚は、溝部の底部で溝部の側面に形成される絶縁膜の膜厚よりも厚くなりやすい。そのため、溝部の側面に絶縁膜を形成することにより、溝部内に空間を残して溝部を閉塞することができる。溝部内に空間がある場合、溝部内に空間がない場合に比べ、ＤＴＩ構造により素子同士を絶縁して素子分離を行う素子分離特性は向上する。 Thus, when forming an insulating film in a trench having a high aspect ratio, for example, by forming an insulating film made of a silicon oxide film by a chemical vapor deposition (CVD) method, a space is formed in the trench. The groove may be blocked leaving In this case, the film thickness of the insulating film formed on the side surface of the groove part at the upper part of the groove part tends to be larger than the film thickness of the insulating film formed on the side surface of the groove part at the bottom of the groove part. Therefore, by forming an insulating film on the side surface of the groove portion, the groove portion can be closed while leaving a space in the groove portion. When there is a space in the groove, the element isolation characteristics for isolating elements from each other by the DTI structure are improved as compared to when there is no space in the groove.
ところが、ＣＶＤ法により酸化シリコン膜からなる絶縁膜を形成する場合、溝部内に残される空間の上端位置である閉塞位置が所望の高さ位置になるように、精度よく調整することは困難である。そのため、溝部内に残される空間の閉塞位置が、所望の位置よりも高くなるおそれがある。 However, when an insulating film made of a silicon oxide film is formed by the CVD method, it is difficult to accurately adjust the closing position, which is the upper end position of the space left in the groove, to be a desired height position. . For this reason, the closed position of the space left in the groove may be higher than the desired position.
空間の閉塞位置が所望の位置よりも高くなると、絶縁膜を形成した後、例えば絶縁膜を研磨し、絶縁膜の表面を平坦化する際に、絶縁膜の表面の高さ位置が空間の閉塞位置よりも低くなり、空間が絶縁膜の表面に露出して研磨用のスラリーが空間に入り込むか、その後の洗浄工程において洗浄液が空間に入り込むおそれがある。その後、空間に入り込んだスラリーまたは洗浄液が空間から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。 When the space closing position becomes higher than the desired position, after forming the insulating film, for example, when polishing the insulating film and flattening the surface of the insulating film, the height position of the surface of the insulating film is It becomes lower than the position, and the space may be exposed on the surface of the insulating film, and polishing slurry may enter the space, or cleaning liquid may enter the space in the subsequent cleaning process. Thereafter, the slurry or the cleaning liquid that has entered the space blows out of the space to generate foreign matter, which may cause a defect in the shape of the semiconductor device and reduce the performance of the semiconductor device.
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、半導体装置の製造方法において、溝部を形成した後、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第１絶縁膜を形成し、第１絶縁膜により、溝部の側面を被覆する。次いで、プラズマ化学気相成長法により、酸化シリコン膜からなる第２絶縁膜を形成し、第２絶縁膜により、溝部の側面を第１絶縁膜を介して被覆する。次いで、オゾンガスおよびテトラエトキシシランガスを含むガスを用いた化学気相成長法により、酸化シリコン膜からなる第３絶縁膜を形成し、第３絶縁膜により、溝部内に空間を残して溝部を閉塞する。 According to one embodiment, in a method for manufacturing a semiconductor device, after forming a groove, a first insulating film made of a silicon oxide film is formed by chemical vapor deposition using a gas containing ozone gas and tetraethoxysilane gas. Then, the side surface of the groove is covered with the first insulating film. Next, a second insulating film made of a silicon oxide film is formed by plasma chemical vapor deposition, and the side surface of the groove is covered with the second insulating film via the first insulating film. Next, a third insulating film made of a silicon oxide film is formed by chemical vapor deposition using a gas containing ozone gas and tetraethoxysilane gas, and the third insulating film closes the groove portion while leaving a space in the groove portion. .
一実施の形態によれば、半導体装置の性能を向上させることができる。 According to one embodiment, the performance of a semiconductor device can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, typical embodiments will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。 Further, in the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view for easy viewing of the drawings.
（実施の形態１）
＜半導体装置の構成＞
初めに、実施の形態１の半導体装置の構成を説明する。図１は、実施の形態１の半導体装置の構成を示す平面図である。図２は、実施の形態１の半導体装置の構成を示す一部破断斜視図である。図３および図４は、実施の形態１の半導体装置の構成を示す要部断面図である。図４は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
(Embodiment 1)
<Configuration of semiconductor device>
First, the configuration of the semiconductor device of the first embodiment will be described. FIG. 1 is a plan view showing the configuration of the semiconductor device according to the first embodiment. FIG. 2 is a partially broken perspective view showing the configuration of the semiconductor device of the first embodiment. 3 and 4 are cross-sectional views of relevant parts showing the configuration of the semiconductor device of the first embodiment. FIG. 4 is an enlarged cross-sectional view showing a configuration around the DTI structure.
なお、図４では、理解を簡単にするために、２つのｎチャネル型のＭＩＳＦＥＴＱＮの間にＤＴＩ構造ＤＳが形成されている例について示している。しかし、図３に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されていてもよいし、その他各種の素子の間に形成されていてもよい。 FIG. 4 shows an example in which a DTI structure DS is formed between two n-channel MISFETs QN for easy understanding. However, as shown in FIG. 3, the DTI structure DS may be formed between the LDMOSFET QH and the p-channel type MISFET QP, or may be formed between other various elements.
図１に示すように、本実施の形態１の半導体装置は、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップＣＨＰである。半導体チップＣＨＰは、例えば、半導体基板ＳＵＢと、出力ドライバ部ＨＶと、ロジック部ＬＧとを有する。出力ドライバ部ＨＶは、半導体基板ＳＵＢに形成された高耐圧のＭＯＳトランジスタなどを含む。ロジック部ＬＧは、半導体基板ＳＵＢに形成された低耐圧のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタなどを含む。なお、図３を用いて後述するように、高耐圧のＭＯＳトランジスタが形成される領域を、高耐圧ＭＯＳ領域ＨＭＡと称し、低耐圧ＭＯＳトランジスタが形成される領域を、低耐圧ＭＯＳ領域ＬＭＡと称する。 As shown in FIG. 1, the semiconductor device of the first embodiment is a BiC-DMOS (Bipolar Complementary Double-diffused Metal Oxide Semiconductor) semiconductor chip CHP. The semiconductor chip CHP includes, for example, a semiconductor substrate SUB, an output driver unit HV, and a logic unit LG. The output driver unit HV includes a high breakdown voltage MOS transistor formed on the semiconductor substrate SUB. The logic unit LG includes a low breakdown voltage CMOS (Complementary Metal Oxide Semiconductor) transistor formed on the semiconductor substrate SUB. As will be described later with reference to FIG. 3, a region where a high breakdown voltage MOS transistor is formed is referred to as a high breakdown voltage MOS region HMA, and a region where a low breakdown voltage MOS transistor is formed is referred to as a low breakdown voltage MOS region LMA. .
本実施の形態１では、高耐圧のＭＯＳトランジスタとして、横方向拡散ＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor；ＬＤＭＯＳＦＥＴ）が形成された例について説明する。また、本実施の形態１では、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、および、ｎチャネル型のＭＩＳＦＥＴからなるＣＭＯＳトランジスタが形成された例について説明する。 In the first embodiment, an example in which a lateral diffusion MOSFET (Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor: LDMOSFET) is formed as a high breakdown voltage MOS transistor will be described. In the first embodiment, an example will be described in which a CMOS transistor including a p-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) and an n-channel MISFET is formed as a low breakdown voltage MOS transistor.
なお、本願明細書において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜を用いたＭＩＳＦＥＴだけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。 In this specification, the term MOSFET or LDMOSFET includes not only a MISFET using an oxide film as a gate insulating film but also a MISFET using an insulating film other than an oxide film as a gate insulating film.
図２に示すように、出力ドライバ部ＨＶでは、高耐圧のＭＯＳトランジスタが形成される高耐圧ＭＯＳ領域ＨＭＡが、平面視において、ＤＴＩ構造に含まれる溝部ＴＰにより囲まれている。溝部ＴＰは、半導体基板ＳＵＢの主面としての表面に形成されている。なお、図２では図示は省略するが、ロジック部ＬＧでは、低耐圧のＭＯＳトランジスタが形成される低耐圧ＭＯＳ領域ＬＭＡ（図３参照）が、平面視において、ＤＴＩ構造を構成する溝部ＴＰにより囲まれていてもよい。 As shown in FIG. 2, in the output driver unit HV, the high breakdown voltage MOS region HMA in which a high breakdown voltage MOS transistor is formed is surrounded by a trench TP included in the DTI structure in plan view. The trench TP is formed on the surface as the main surface of the semiconductor substrate SUB. Although not shown in FIG. 2, in the logic portion LG, the low breakdown voltage MOS region LMA (see FIG. 3) where the low breakdown voltage MOS transistor is formed is surrounded by the trench portion TP constituting the DTI structure in plan view. It may be.
なお、本願明細書では、平面視において、とは、半導体基板ＳＵＢの主面としての表面に垂直な方向から視た場合を意味する。 In the specification of the application, in the plan view, the term “when viewed from a direction perpendicular to the surface as the main surface of the semiconductor substrate SUB” is meant.
図３に示すように、本実施の形態１の半導体装置は、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡを備えた半導体基板ＳＵＢを有する。半導体基板ＳＵＢは例えばｐ型の単結晶シリコン（Ｓｉ）からなり、半導体基板ＳＵＢの主面としての表面に形成された溝部ＴＰを有している。溝部ＴＰ内には絶縁膜ＩＦＴが形成されている。この溝部ＴＰと絶縁膜ＩＦＴとにより、ＤＴＩ構造ＤＳが形成されている。 As shown in FIG. 3, the semiconductor device of the first embodiment has a semiconductor substrate SUB provided with a high breakdown voltage MOS region HMA and a low breakdown voltage MOS region LMA. The semiconductor substrate SUB is made of, for example, p-type single crystal silicon (Si), and has a groove portion TP formed on the surface as the main surface of the semiconductor substrate SUB. An insulating film IFT is formed in the trench TP. The trench portion TP and the insulating film IFT form a DTI structure DS.
図３に示すように、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されており、ｎ型埋め込み領域ＮＢＲ上には、ｐ−型エピタキシャル層ＥＰが形成されている。 As shown in FIG. 3, in the high breakdown voltage MOS region HMA and the low breakdown voltage MOS region LMA, an n-type buried region NBR is formed on the surface side as the main surface of the semiconductor substrate SUB. A p − type epitaxial layer EP is formed on the NBR.
高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面には、高耐圧のＭＯＳトランジスタとして、ＬＤＭＯＳＦＥＴＱＨが形成されている。ＬＤＭＯＳＦＥＴＱＨは、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。 In the high voltage MOS region HMA, an LDMOSFET QH is formed as a high voltage MOS transistor on the surface of the p − type epitaxial layer EP. The LDMOSFET QH includes a p − type epitaxial layer EP, a p type well region PWH, an n + type source region NSH, an n type offset drain region NODH, an n + type drain region NDH, a gate insulating film GI, and a gate electrode. GE.
ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度は、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高い。なお、ＬＤＭＯＳＦＥＴＱＨのゲート電極ＧＥを、ゲート電極ＧＥＨと称する。 The LDMOSFET employs a structure that ensures a high drain withstand voltage by providing a drain region with a high impurity concentration via an offset drain region with a low impurity concentration on the drain side. Therefore, the n-type impurity concentration in the n + -type drain region NDH is higher than the n-type impurity concentration in the n-type offset drain region NODH. Note that the gate electrode GE of the LDMOSFET QH is referred to as a gate electrode GEH.
ｐ型ウエル領域ＰＷＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨの上層部に形成されている。ｎ＋型ソース領域ＮＳＨは、ｐ型ウエル領域ＰＷＨとｐｎ接合を形成する。 The p-type well region PWH is formed in the upper layer portion of the p − -type epitaxial layer EP. The n + type source region NSH is formed in the upper layer portion of the p type well region PWH. The n + type source region NSH forms a pn junction with the p type well region PWH.
ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｎ型オフセットドレイン領域ＮＯＤＨは、ｐ−型エピタキシャル層ＥＰとｐｎ接合を形成する。ｎ＋型ドレイン領域ＮＤＨは、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成されている。 The n-type offset drain region NODH is formed in the upper layer portion of the p − -type epitaxial layer EP. The n-type offset drain region NODH forms a pn junction with the p − type epitaxial layer EP. The n + type drain region NDH is formed in the upper layer portion of the n type offset drain region NODH.
ｎ型オフセットドレイン領域ＮＯＤＨは、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成されている。したがって、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとの間には、半導体基板ＳＵＢの表面に沿って、ｐ型ウエル領域ＰＷＨとｐ−型エピタキシャル層ＥＰとが挟まれている。 The n-type offset drain region NODH is formed at a position away from the p-type well region PWH in plan view. Therefore, between the n + type source region NSH and the n type offset drain region NODH, the p type well region PWH and the p − type epitaxial layer EP are sandwiched along the surface of the semiconductor substrate SUB.
ゲート電極ＧＥＨのソース側の部分は、ｎ＋型ソース領域ＮＳＨとｎ型オフセットドレイン領域ＮＯＤＨとに挟まれたｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成されている。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨの表面に形成されたオフセット絶縁膜ＯＩＦ上に乗り上げるように、形成されている。ゲート電極ＧＥＨの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。 The source-side portion of the gate electrode GEH is formed on the gate insulating film GI on the p-type well region PWH sandwiched between the n + -type source region NSH and the n-type offset drain region NODH and on the p − -type epitaxial layer EP. Is formed through. Further, the drain side portion of the gate electrode GEH is formed so as to run on the offset insulating film OIF formed on the surface of the n-type offset drain region NODH. Sidewall spacers SW are formed so as to cover the side walls of the gate electrode GEH.
ｐ型ウエル領域ＰＷＨの上層部であって、ｎ＋型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成されている。ｐ＋型コンタクト領域ＰＣＨは、例えばｐ型ウエル領域ＰＷＨの電位を調節するためのものである。 A p + -type contact region PCH is formed in the upper layer portion of the p-type well region PWH and on the opposite side of the gate electrode GEH across the n + -type source region NSH. The p + type contact region PCH is for adjusting the potential of the p type well region PWH, for example.
ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＨの表面にも、シリサイド層が形成されていてもよい。あるいは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、または、ｐ＋型コンタクト領域ＰＣＨの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。 A silicide layer SIL is formed on the surface of each of the n + type source region NSH, the n + type drain region NDH, and the p + type contact region PCH. Although illustration is omitted, a silicide layer may also be formed on the surface of the gate electrode GEH. Alternatively, the silicide layer SIL may not be formed on the surface of the n + type source region NSH, the n + type drain region NDH, or the p + type contact region PCH.
低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面には、低耐圧のＭＯＳトランジスタとして、ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとが形成されている。ｐチャネル型のＭＩＳＦＥＴＱＰと、ｎチャネル型のＭＩＳＦＥＴＱＮとにより、ＣＭＯＳトランジスタが形成されている。 In the low breakdown voltage MOS region LMA, a p channel type MISFET QP and an n channel type MISFET QN are formed on the surface of the p − type epitaxial layer EP as low breakdown voltage MOS transistors. A p-channel type MISFET QP and an n-channel type MISFET QN form a CMOS transistor.
ｐチャネル型のＭＩＳＦＥＴＱＰは、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥを、ゲート電極ＧＥＰと称する。 The p-channel type MISFET QP has an n-type well region NWL, a p + -type source region PSL, a p + -type drain region PDL, a gate insulating film GI, and a gate electrode GE. Note that the gate electrode GE of the p-channel type MISFET QP is referred to as a gate electrode GEP.
ｎ型ウエル領域ＮＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｐチャネル型のＭＩＳＦＥＴＱＰが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ｎ型ウエル領域ＮＷＬの上層部に、互いに離れて形成されている。 The n-type well region NWL is a low breakdown voltage MOS region LMA, and is formed in the upper layer portion of the p − -type epitaxial layer EP in the region where the p-channel type MISFET QP is formed. The p + type source region PSL and the p + type drain region PDL are formed apart from each other in the upper layer portion of the n type well region NWL.
ｐチャネル型のＭＩＳＦＥＴＱＰのゲート電極ＧＥＰは、ｐ＋型ソース領域ＰＳＬとｐ＋型ドレイン領域ＰＤＬとに挟まれた部分のｎ型ウエル領域ＮＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＰの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。 The gate electrode GEP of the p-channel type MISFETQP is formed on the n-type well region NWL sandwiched between the p + -type source region PSL and the p + -type drain region PDL via the gate insulating film GI. . Sidewall spacers SW are formed so as to cover the side walls of the gate electrode GEP.
ｐ＋型ソース領域ＰＳＬ、および、ｐ＋型ドレイン領域ＰＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＰのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｐ＋型ソース領域ＰＳＨ、および、ｐ＋型ドレイン領域ＰＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。 A silicide layer SIL is formed on the surface of each of the p + type source region PSL and the p + type drain region PDL. Although illustration is omitted, a silicide layer may be formed on each surface of the gate electrode GEP. In addition, the silicide layer SIL may not be formed on the surface of any of the p + type source region PSH and the p + type drain region PDL.
ｎチャネル型のＭＩＳＦＥＴＱＮは、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有する。なお、ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥを、ゲート電極ＧＥＮと称する。 The n-channel type MISFET QN includes a p-type well region PWL, an n + -type source region NSL, an n + -type drain region NDL, a gate insulating film GI, and a gate electrode GE. Note that the gate electrode GE of the n-channel type MISFET QN is referred to as a gate electrode GEN.
ｐ型ウエル領域ＰＷＬは、低耐圧ＭＯＳ領域ＬＭＡであって、ｎチャネル型のＭＩＳＦＥＴＱＮが形成される領域において、ｐ−型エピタキシャル層ＥＰの上層部に形成されている。ｐ型ウエル領域ＰＷＬは、平面視において、ｎ型ウエル領域ＮＷＬと離れた位置に形成されている。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ｐ型ウエル領域ＰＷＬの上層部に、互いに離れて形成されている。 The p-type well region PWL is a low breakdown voltage MOS region LMA, and is formed in the upper layer portion of the p − -type epitaxial layer EP in the region where the n-channel type MISFET QN is formed. The p-type well region PWL is formed at a position separated from the n-type well region NWL in plan view. The n + type source region NSL and the n + type drain region NDL are formed apart from each other in the upper layer portion of the p type well region PWL.
ｎチャネル型のＭＩＳＦＥＴＱＮのゲート電極ＧＥＮは、ｎ＋型ソース領域ＮＳＬとｎ＋型ドレイン領域ＮＤＬとに挟まれた部分のｐ型ウエル領域ＰＷＬ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート電極ＧＥＮの側壁を覆うように、サイドウォールスペーサＳＷが形成されている。 The gate electrode GEN of the n-channel type MISFET QN is formed on the portion of the p-type well region PWL sandwiched between the n + -type source region NSL and the n + -type drain region NDL via the gate insulating film GI. . Sidewall spacers SW are formed so as to cover the side walls of the gate electrode GEN.
ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれの表面には、シリサイド層ＳＩＬが形成されている。なお、図示は省略するが、ゲート電極ＧＥＮのそれぞれの表面には、シリサイド層が形成されていてもよい。また、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのいずれかの表面に、シリサイド層ＳＩＬが形成されていなくてもよい。 A silicide layer SIL is formed on the surface of each of the n + type source region NSL and the n + type drain region NDL. Although illustration is omitted, a silicide layer may be formed on each surface of the gate electrode GEN. Further, the silicide layer SIL may not be formed on the surface of any of the n + type source region NSL and the n + type drain region NDL.
ＬＤＭＯＳＦＥＴＱＨ上、ｐチャネル型のＭＩＳＦＥＴＱＰ上、および、ｎチャネル型のＭＩＳＦＥＴＱＮ上を覆うように、絶縁膜ＨＭ１が形成されている。絶縁膜ＨＭ１は、例えば窒化シリコン膜からなる。 An insulating film HM1 is formed so as to cover the LDMOSFET QH, the p-channel type MISFET QP, and the n-channel type MISFET QN. The insulating film HM1 is made of, for example, a silicon nitride film.
高耐圧ＭＯＳ領域ＨＭＡでは、平面視においてＬＤＭＯＳＦＥＴＱＨを囲むように、ＤＴＩ構造ＤＳが形成されている。前述したように、ＤＴＩ構造ＤＳは、半導体基板ＳＵＢの主面としての表面に形成された溝部ＴＰと、溝部ＴＰ内に形成された絶縁膜ＩＦＴとを有する。なお、低耐圧ＭＯＳ領域ＬＭＡでも、平面視において、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのうち、１つまたは２つ以上のＭＩＳＦＥＴを囲むように、ＤＴＩ構造ＤＳが形成されていてもよい。 In the high breakdown voltage MOS region HMA, the DTI structure DS is formed so as to surround the LDMOSFET QH in plan view. As described above, the DTI structure DS includes the trench part TP formed on the surface as the main surface of the semiconductor substrate SUB and the insulating film IFT formed in the trench part TP. Even in the low breakdown voltage MOS region LMA, the DTI structure DS is formed so as to surround one or more MISFETs of the p-channel type MISFET QP and the n-channel type MISFET QN in plan view. Also good.
溝部ＴＰは、絶縁膜ＨＭ１、素子分離領域ＩＲ、ｐ−型エピタキシャル層ＥＰ、および、ｎ型埋め込み領域ＮＢＲを貫通して、半導体基板ＳＵＢのうちｎ型埋め込み領域ＮＢＲよりも下方の部分に達する。 The trench TP penetrates the insulating film HM1, the element isolation region IR, the p − type epitaxial layer EP, and the n type buried region NBR and reaches a portion of the semiconductor substrate SUB below the n type buried region NBR.
溝部ＴＰ内を含めて絶縁膜ＨＭ１上には、絶縁膜ＩＦＴが形成されている。絶縁膜ＩＦＴにより、溝部ＴＰは、空間ＳＰを残して閉塞されている。すなわち、溝部ＴＰの内部は、絶縁膜ＩＦＴにより完全に埋め込まれてはおらず、溝部ＴＰの内部には空間ＳＰが形成されている。 An insulating film IFT is formed on the insulating film HM1 including the inside of the trench TP. The trench TP is closed by the insulating film IFT, leaving the space SP. That is, the inside of the trench TP is not completely filled with the insulating film IFT, and a space SP is formed inside the trench TP.
溝部ＴＰ内に空間ＳＰを形成することにより、ＤＴＩ構造ＤＳにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和することができる。本実施の形態１のように、高耐圧ＭＯＳ領域ＨＭＡにＬＤＭＯＳＦＥＴＱＨが形成される場合には、ＤＴＩ構造ＤＳにより分離されたＬＤＭＯＳＦＥＴＱＨのリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和する効果を大きくすることができる。 By forming the space SP in the trench TP, the leakage current of the element separated by the DTI structure DS can be reduced, the breakdown voltage can be increased, and the electric field strength at the location in contact with the trench TP can be reduced. When the LDMOSFET QH is formed in the high breakdown voltage MOS region HMA as in the first embodiment, the leakage current of the LDMOSFET QH separated by the DTI structure DS is reduced, the breakdown voltage is increased, and the trench TP is formed. The effect of reducing the electric field strength at the contact point can be increased.
また、溝部ＴＰ内に空間ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部ＴＰ内に空間ＳＰを形成することにより、溝部ＴＰ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。 Further, by forming the space SP in the trench TP, it is possible to suppress the action of an electric field from an adjacent element that prevents the depletion layer from extending, that is, the reverse field plate effect, and as a result, the isolation breakdown voltage can be increased. it can. Moreover, since the stress in the groove TP can be reduced by forming the space SP in the groove TP, the occurrence of crystal defects due to the stress can be suppressed.
好適には、溝部ＴＰは、平面視において素子分離領域ＩＲと重なる領域に、形成されている。これにより、素子分離領域ＩＲにＤＴＩ構造ＤＳが形成されることになるので、溝部ＴＰの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。 Preferably, the trench TP is formed in a region overlapping the element isolation region IR in plan view. Thereby, since the DTI structure DS is formed in the element isolation region IR, it is possible to alleviate stress concentration on the upper portion of the trench TP. Thereby, generation | occurrence | production of a crystal defect can further be suppressed.
図４に示すように、絶縁膜ＩＦＴは、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４の順に積層された絶縁膜である。絶縁膜ＩＦ１は、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（Tetraethoxysilane；ＴＥＯＳ）ガスを含むガスを用いた化学気相成長（ＣＶＤ）法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ２は、プラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ３は、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜からなる。絶縁膜ＩＦ４は、ＰＥＣＶＤ法により形成された酸化シリコン膜からなる。 As shown in FIG. 4, the insulating film IFT is an insulating film in which the insulating films IF1, IF2, IF3, and IF4 are stacked in this order. The insulating film IF1 is made of a silicon oxide film formed by a chemical vapor deposition (CVD) method using a gas containing ozone (O 3 ) gas and tetraethoxysilane (TEOS) gas. The insulating film IF2 is made of a silicon oxide film formed by a plasma-enhanced chemical vapor deposition (PECVD) method. The insulating film IF3 is made of a silicon oxide film formed by a CVD method using a gas containing O 3 gas and TEOS gas. The insulating film IF4 is made of a silicon oxide film formed by PECVD.
図３に示すように、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１にはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にはプラグＰＧが形成されている。高耐圧ＭＯＳ領域ＨＭＡにおいて、プラグＰＧは、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬ、および、ｎ＋型ドレイン領域ＮＤＬのそれぞれと、シリサイド層ＳＩＬを介して電気的に接続されている。 As shown in FIG. 3, a contact hole CH is formed in the insulating film IFT and the insulating film HM1, and a plug PG is formed in the contact hole CH. In the high voltage MOS region HMA, the plug PG is electrically connected to each of the n + type source region NSH, the n + type drain region NDH, and the p + type contact region PCH via the silicide layer SIL. . In the low breakdown voltage MOS region LMA, the plug PG includes the p + type source region PSL, the p + type drain region PDL, the n + type source region NSL, and the n + type drain region NDL and the silicide layer SIL. Is electrically connected.
なお、図示は省略するが、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡにおいて、プラグＰＧは、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮのそれぞれとも電気的に接続されている。 Although not shown, in the high breakdown voltage MOS region HMA and the low breakdown voltage MOS region LMA, the plug PG is electrically connected to each of the gate electrodes GEH, GEP, and GEN.
図３に示すように、絶縁膜ＩＦＴ上には、１層目の配線Ｍ１が形成されている。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続されている。また、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１が形成されている。 As shown in FIG. 3, a first layer wiring M1 is formed on the insulating film IFT. The wiring M1 is electrically connected to the plug PG in the contact hole CH. An interlayer insulating film IL1 is formed over the insulating film IFT including the first layer wiring M1. In the interlayer insulating film IL1, a plug PG1 that penetrates the interlayer insulating film IL1 and reaches the wiring M1 is formed.
層間絶縁膜ＩＬ１上には、２層目の配線Ｍ２が形成されている。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続されている。また、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２が形成されている。 A second-layer wiring M2 is formed on the interlayer insulating film IL1. The wiring M2 is electrically connected to the plug PG1 that penetrates the interlayer insulating film IL1. An interlayer insulating film IL2 is formed over the interlayer insulating film IL1 including the second-layer wiring M2. In the interlayer insulating film IL2, a plug PG2 that penetrates the interlayer insulating film IL2 and reaches the wiring M2 is formed.
層間絶縁膜ＩＬ２上には、３層目の配線Ｍ３が形成されている。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続されている。また、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上には、層間絶縁膜ＩＬ３が形成されている。 A third-layer wiring M3 is formed on the interlayer insulating film IL2. The wiring M3 is electrically connected to the plug PG2 that penetrates the interlayer insulating film IL2. An interlayer insulating film IL3 is formed over the interlayer insulating film IL2 including the third-layer wiring M3.
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図５および図６は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図６は、図５のステップＳ１７に含まれる製造工程を示す。図７〜図２３は、実施の形態１の半導体装置の製造工程中における要部断面図である。そのうち図１４〜図２２は、図６のステップＳ１７に含まれる製造工程中におけるＤＴＩ構造周辺の構成を示す拡大断面図である。
<Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing the semiconductor device of the present embodiment will be described. 5 and 6 are manufacturing process flowcharts showing a part of the manufacturing process of the semiconductor device of the first embodiment. FIG. 6 shows the manufacturing process included in step S17 of FIG. 7 to 23 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of First Embodiment. 14 to 22 are enlarged sectional views showing the configuration around the DTI structure during the manufacturing process included in step S17 of FIG.
なお、図１４〜図１６、図１８および図２０〜図２２では、理解を簡単にするために、２つのｎチャネル型のＭＩＳＦＥＴＱＮの間にＤＴＩ構造ＤＳが形成される例について示している。しかし、図１３および図２３に示すように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。 14 to 16, 18, and 20 to 22 show examples in which a DTI structure DS is formed between two n-channel MISFETs QN for easy understanding. However, as shown in FIGS. 13 and 23, the DTI structure DS may be formed between the LDMOSFET QH and the p-channel type MISFET QP, or may be formed between various other elements.
まず、図７に示すように、半導体基板ＳＵＢを準備する（図５のステップＳ１１）。このステップＳ１１では、例えばｐ型の単結晶シリコン（Ｓｉ）からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板からなる半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、半導体基板ＳＵＢの主面としての表面側の領域として、高耐圧ＭＯＳ領域ＨＭＡ、および、低耐圧ＭＯＳ領域ＬＭＡを備えている。半導体基板ＳＵＢの主面としての表面側には、ｎ型埋め込み領域ＮＢＲが形成されている。その後、半導体基板ＳＵＢの表面上に、周知のエピタキシャル成長法を用いて、例えばｐ型の単結晶Ｓｉからなるｐ−型エピタキシャル層ＥＰを形成する。 First, as shown in FIG. 7, a semiconductor substrate SUB is prepared (step S11 in FIG. 5). In this step S11, a semiconductor substrate SUB made of a low resistance substrate made of, for example, p-type single crystal silicon (Si) and having a resistivity (specific resistance) of, for example, about 1 to 10 mΩ · cm is prepared. The semiconductor substrate SUB includes a high breakdown voltage MOS region HMA and a low breakdown voltage MOS region LMA as a region on the surface side as the main surface of the semiconductor substrate SUB. An n-type buried region NBR is formed on the surface side as the main surface of the semiconductor substrate SUB. Thereafter, a p − type epitaxial layer EP made of, for example, p type single crystal Si is formed on the surface of the semiconductor substrate SUB by using a known epitaxial growth method.
次に、図８に示すように、素子分離領域ＩＲを形成する（図５のステップＳ１２）。このステップＳ１２では、半導体基板ＳＵＢの主面としての表面、すなわちｐ−型エピタキシャル層ＥＰの表面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁膜としての素子分離領域ＩＲを形成する。ここでは、ＳＴＩ法により素子分離領域ＩＲを形成する場合について説明する。 Next, as shown in FIG. 8, an element isolation region IR is formed (step S12 in FIG. 5). In this step S12, the surface as the main surface of the semiconductor substrate SUB, that is, the surface of the p − -type epitaxial layer EP is formed as an insulating film by, for example, the STI (Shallow Trench Isolation) method or the LOCOS (Local Oxidization of Silicon) method. An element isolation region IR is formed. Here, a case where the element isolation region IR is formed by the STI method will be described.
まず、図示しないフォトレジストパターンをエッチングマスクとしたドライエッチングにより、素子分離領域ＩＲが形成される領域のｐ−型エピタキシャル層ＥＰを除去して素子分離溝を形成する。 First, by dry etching using a photoresist pattern (not shown) as an etching mask, the p − type epitaxial layer EP in the region where the element isolation region IR is formed is removed to form an element isolation groove.
次に、ｐ−型エピタキシャル層ＥＰの表面上にＣＶＤ法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。言い換えれば、半導体基板ＳＵＢの表面に、酸化シリコン膜からなる絶縁膜を形成する。酸化シリコン膜の材料として、例えばオゾン（Ｏ３）ガスとテトラエトキシシラン（ＴＥＯＳ）とを含むガスを用いたＣＶＤ法により形成される酸化シリコン膜など、流動性の良好な酸化シリコン膜を用いることができる。なお、流動性の定義については、後述する。 Next, an insulating film made of silicon oxide is deposited on the surface of the p − type epitaxial layer EP by using a CVD method or the like, thereby embedding the insulating film in the element isolation trench. In other words, an insulating film made of a silicon oxide film is formed on the surface of the semiconductor substrate SUB. As a material for the silicon oxide film, for example, a silicon oxide film having good fluidity such as a silicon oxide film formed by a CVD method using a gas containing ozone (O 3 ) gas and tetraethoxysilane (TEOS) is used. Can do. The definition of fluidity will be described later.
次に、ＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて絶縁膜を研磨し、絶縁膜の表面を平坦化する。これにより、素子分離溝に埋め込まれた絶縁膜としての素子分離領域ＩＲが形成される。 Next, the insulating film is polished using a CMP (Chemical Mechanical Polishing) method or the like to planarize the surface of the insulating film. Thereby, an element isolation region IR as an insulating film embedded in the element isolation trench is formed.
また、ステップＳ１２では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰの表面に、素子分離領域ＩＲとは別に、例えばマスクを用いた熱酸化処理を行うＬＯＣＯＳ法により、酸化シリコン膜からなるオフセット絶縁膜ＯＩＦを形成する。なお、ＬＯＣＯＳ法に代え、ＳＴＩ法によりオフセット絶縁膜ＯＩＦを形成することもできる。 Further, in step S12, in the high breakdown voltage MOS region HMA, the surface of the p − type epitaxial layer EP is made of a silicon oxide film by a LOCOS method for performing a thermal oxidation process using a mask, for example, separately from the element isolation region IR. An offset insulating film OIF is formed. Note that the offset insulating film OIF can be formed by the STI method instead of the LOCOS method.
次に、図９に示すように、ゲート電極ＧＥを形成する（図５のステップＳ１３）。このステップＳ１３では、まず、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｐ型ウエル領域ＰＷＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｐ型ウエル領域ＰＷＬを形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。 Next, as shown in FIG. 9, the gate electrode GE is formed (step S13 in FIG. 5). In this step S13, first, a p-type impurity such as boron (B) is introduced into a part of the p − -type epitaxial layer EP by ion implantation using a photoresist pattern (not shown) as a mask, so that the high breakdown voltage MOS region HMA. Then, the p-type well region PWH is formed, and the p-type well region PWL is formed from the low breakdown voltage MOS region LMA. After ion implantation, annealing for activating the introduced impurity, that is, heat treatment may be performed.
また、図示しないフォトレジストパターンをマスクとして用いてｐ−型エピタキシャル層ＥＰの一部にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入することにより、高耐圧ＭＯＳ領域ＨＭＡでｎ型オフセットドレイン領域ＮＯＤＨを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎ型ウエル領域ＮＷＬを形成する。このとき、ｎ型オフセットドレイン領域ＮＯＤＨを、平面視において、ｐ型ウエル領域ＰＷＨと離れた位置に形成する。イオン注入後、導入した不純物を活性化させるためのアニール、すなわち熱処理を行ってもよい。 Further, an n-type impurity such as phosphorus (P) or arsenic (As) is introduced by ion implantation into a part of the p − type epitaxial layer EP using a photoresist pattern (not shown) as a mask, so that the high breakdown voltage MOS region HMA The n-type offset drain region NODH is formed, and the n-type well region NWL is formed in the low breakdown voltage MOS region LMA. At this time, the n-type offset drain region NODH is formed at a position away from the p-type well region PWH in plan view. After ion implantation, annealing for activating the introduced impurity, that is, heat treatment may be performed.
次に、半導体基板ＳＵＢを例えば熱酸化処理することなどにより、ｐ−型エピタキシャル層ＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとして、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を用いることもできる。 Next, a gate insulating film GI made of a silicon oxide film or the like is formed on the surface of the p − type epitaxial layer EP by, for example, thermally oxidizing the semiconductor substrate SUB. As the gate insulating film GI, a silicon oxide film containing nitrogen, that is, a so-called oxynitride film can be used instead of the thermal oxide film.
次に、ゲート絶縁膜ＧＩ上に、例えばｎ型不純物が導入された多結晶シリコン膜からなる導体膜を、ＣＶＤ法などにより形成する。 Next, a conductive film made of, for example, a polycrystalline silicon film into which an n-type impurity is introduced is formed on the gate insulating film GI by a CVD method or the like.
次に、フォトリソグラフィおよびドライエッチングにより、導体膜およびゲート絶縁膜ＧＩをパターニングする。これにより、高耐圧ＭＯＳ領域ＨＭＡでＬＤＭＯＳＦＥＴＱＨ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＨを形成する。また、低耐圧ＭＯＳ領域ＬＭＡでｐチャネル型のＭＩＳＦＥＴＱＰ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＰを形成し、低耐圧ＭＯＳ領域ＬＭＡでｎチャネル型のＭＩＳＦＥＴＱＮ（図１０参照）のゲート電極ＧＥであるゲート電極ＧＥＮを形成する。 Next, the conductor film and the gate insulating film GI are patterned by photolithography and dry etching. Thereby, the gate electrode GEH which is the gate electrode GE of the LDMOSFETQH (see FIG. 10) is formed in the high voltage MOS region HMA. Further, the gate electrode GEP which is the gate electrode GE of the p-channel type MISFET QP (see FIG. 10) is formed in the low breakdown voltage MOS region LMA, and the gate electrode of the n-channel type MISFET QN (see FIG. 10) is formed in the low breakdown voltage MOS region LMA. A gate electrode GEN which is GE is formed.
高耐圧ＭＯＳ領域ＨＭＡにおいて、ゲート電極ＧＥＨは、ｐ型ウエル領域ＰＷＨ上から、ｐ−型エピタキシャル層ＥＰ上を経て、ｎ型オフセットドレイン領域ＮＯＤＨ上のオフセット絶縁膜ＯＩＦ上にかけて、形成される。すなわち、ゲート電極ＧＥＨのソース側の部分は、ｐ型ウエル領域ＰＷＨ上、および、ｐ−型エピタキシャル層ＥＰ上に、ゲート絶縁膜ＧＩを介して形成される。また、ゲート電極ＧＥＨのドレイン側の部分は、ｎ型オフセットドレイン領域ＮＯＤＨ上に、オフセット絶縁膜ＯＩＦを介して形成される。 In the high breakdown voltage MOS region HMA, the gate electrode GEH is formed from the p-type well region PWH, the p − type epitaxial layer EP, and the offset insulating film OIF on the n-type offset drain region NODH. That is, the source side portion of the gate electrode GEH is formed on the p-type well region PWH and the p − -type epitaxial layer EP via the gate insulating film GI. The drain side portion of the gate electrode GEH is formed on the n-type offset drain region NODH via the offset insulating film OIF.
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ゲート電極ＧＥＰは、ｎ型ウエル領域ＮＷＬ上に形成され、ゲート電極ＧＥＮは、ｐ型ウエル領域ＰＷＬ上に形成される。 On the other hand, in the low breakdown voltage MOS region LMA, the gate electrode GEP is formed on the n-type well region NWL, and the gate electrode GEN is formed on the p-type well region PWL.
次に、図１０に示すように、ＬＤＭＯＳＦＥＴＱＨを形成する（図５のステップＳ１４）。このステップＳ１４では、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。 Next, as shown in FIG. 10, an LDMOSFET QH is formed (step S14 in FIG. 5). In this step S14, a p-type impurity such as boron (B) is introduced into a part of the surface of the semiconductor substrate SUB by ion implantation, and phosphorus (P) or arsenic (As) or the like is introduced into another part of the surface of the semiconductor substrate SUB. N-type impurities are introduced by ion implantation.
また、ゲート電極ＧＥＨ、ＧＥＰおよびＧＥＮの側壁に、酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板ＳＵＢ上にＣＶＤ法などにより酸化シリコン膜などの絶縁膜を堆積した後、堆積された絶縁膜を異方性エッチングすることにより形成される。 Further, sidewall spacers SW made of an insulating film such as a silicon oxide film are formed on the sidewalls of the gate electrodes GEH, GEP, and GEN. The sidewall spacer SW is formed, for example, by depositing an insulating film such as a silicon oxide film on the semiconductor substrate SUB by CVD or the like and then anisotropically etching the deposited insulating film.
さらに、サイドウォールスペーサＳＷを形成した後、半導体基板ＳＵＢの表面の一部にホウ素（Ｂ）などのｐ型不純物をイオン注入により導入し、半導体基板ＳＵＢの表面の他の部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入により導入する。 Further, after forming the sidewall spacer SW, a p-type impurity such as boron (B) is introduced into a part of the surface of the semiconductor substrate SUB by ion implantation, and phosphorus (P) is introduced into the other part of the surface of the semiconductor substrate SUB. Alternatively, an n-type impurity such as arsenic (As) is introduced by ion implantation.
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ型ウエル領域ＰＷＨの上層部に、ｎ−型ソース領域ＮＳＨが形成される。ｎ−型ソース領域ＮＳＨは、ｎ−型ソース領域ＮＳＨの端部がゲート電極ＧＥＨと整合するように形成される。また、ｐ型ウエル領域ＰＷＨの上層部であって、ｎ−型ソース領域ＮＳＨを挟んでゲート電極ＧＥＨと反対側の部分には、ｐ＋型コンタクト領域ＰＣＨが形成される。 As a result, in the high breakdown voltage MOS region HMA, an n − type source region NSH is formed in the upper layer portion of the p type well region PWH. The n − type source region NSH is formed so that the end of the n − type source region NSH is aligned with the gate electrode GEH. A p + type contact region PCH is formed in the upper layer portion of the p type well region PWH and on the opposite side of the gate electrode GEH across the n − type source region NSH.
また、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ型オフセットドレイン領域ＮＯＤＨの上層部に、ｎ＋型ドレイン領域ＮＤＨが形成される。ｎ＋型ドレイン領域ＮＤＨは、素子分離領域ＩＲとオフセット絶縁膜ＯＩＦとに挟まれた部分のｎ型オフセットドレイン領域ＮＯＤＨの上層部に形成される。 In the high breakdown voltage MOS region HMA, an n + type drain region NDH is formed in the upper layer portion of the n type offset drain region NODH. The n + -type drain region NDH is formed in the upper layer portion of the n-type offset drain region NODH that is sandwiched between the element isolation region IR and the offset insulating film OIF.
これにより、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｐ−型エピタキシャル層ＥＰと、ｐ型ウエル領域ＰＷＨと、ｎ＋型ソース領域ＮＳＨと、ｎ型オフセットドレイン領域ＮＯＤＨと、ｎ＋型ドレイン領域ＮＤＨと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＨとを有するＬＤＭＯＳＦＥＴＱＨが形成される。ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものである。したがって、ｎ＋型ドレイン領域ＮＤＨにおけるｎ型不純物濃度を、ｎ型オフセットドレイン領域ＮＯＤＨにおけるｎ型不純物濃度よりも高くする。 Thereby, in the high breakdown voltage MOS region HMA, the p − type epitaxial layer EP, the p type well region PWH, the n + type source region NSH, the n type offset drain region NODH, the n + type drain region NDH, the gate An LDMOSFET QH having the insulating film GI and the gate electrode GEH is formed. The LDMOSFET employs a structure that ensures a high drain withstand voltage by providing a drain region with a high impurity concentration via an offset drain region with a low impurity concentration on the drain side. Therefore, the n-type impurity concentration in the n + -type drain region NDH is set higher than the n-type impurity concentration in the n-type offset drain region NODH.
一方、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬの上層部には、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとが形成される。ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬとは、ゲート電極ＧＥＰを挟んで互いに反対側に位置する２つの部分のそれぞれのｎ型ウエル領域ＮＷＬの上層部に、ゲート電極ＧＥＰに整合するように形成される。 On the other hand, in the low breakdown voltage MOS region LMA, ap + type source region PSL and ap + type drain region PDL are formed in the upper layer portion of the n type well region NWL. The p + type source region PSL and the p + type drain region PDL are aligned with the gate electrode GEP in the upper layer portion of each of the two n-type well regions NWL located on opposite sides of the gate electrode GEP. To be formed.
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｎ型ウエル領域ＮＷＬと、ｐ＋型ソース領域ＰＳＬと、ｐ＋型ドレイン領域ＰＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＰとを有するｐチャネル型のＭＩＳＦＥＴＱＰが形成される。 As a result, in the low breakdown voltage MOS region LMA, the p channel type MISFET QP having the n type well region NWL, the p + type source region PSL, the p + type drain region PDL, the gate insulating film GI, and the gate electrode GEP. Is formed.
また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬの上層部には、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとが形成される。ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬとは、ゲート電極ＧＥＮを挟んで互いに反対側に位置する２つの部分のそれぞれのｐ型ウエル領域ＰＷＬの上層部に、ゲート電極ＧＥＮに整合するように形成される。 In the low breakdown voltage MOS region LMA, an n + type source region NSL and an n + type drain region NDL are formed in the upper layer portion of the p type well region PWL. The n + -type source region NSL and the n + -type drain region NDL are aligned with the gate electrode GEN in the upper layer portion of each of the two p-type well regions PWL located on opposite sides of the gate electrode GEN. To be formed.
これにより、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ型ウエル領域ＰＷＬと、ｎ＋型ソース領域ＮＳＬと、ｎ＋型ドレイン領域ＮＤＬと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥＮとを有するｎチャネル型のＭＩＳＦＥＴＱＮが形成される。 Thus, in the low breakdown voltage MOS region LMA, an n-channel type MISFET QN having a p-type well region PWL, an n + -type source region NSL, an n + -type drain region NDL, a gate insulating film GI, and a gate electrode GEN. Is formed.
なお、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれを、ｎ−型半導体領域と、ｎ−型半導体領域におけるｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ＋型半導体領域とからなるＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域とすることができる。また、ｐ＋型ソース領域ＰＳＬおよびｐ＋型ドレイン領域ＰＤＬのそれぞれを、ｐ−型半導体領域と、ｐ−型半導体領域におけるｐ型不純物濃度よりも高いｐ型不純物濃度を有するｐ＋型半導体領域とからなるＬＤＤ構造のソース・ドレイン領域とすることができる。 Note that each of the n + type source region NSH, the n + type source region NSL, and the n + type drain region NDL includes an n − type semiconductor region and an n type impurity concentration higher than the n type impurity concentration in the n − type semiconductor region. Source / drain regions having an LDD (Lightly Doped Drain) structure composed of n + type semiconductor regions having n Further, each of the p + -type source region PSL and p + -type drain region PDL, p - -type semiconductor regions and, p - p + -type semiconductor region having a higher p-type impurity concentration than the p-type impurity concentration in the semiconductor region The source / drain regions of the LDD structure consisting of
次に、図１１に示すように、シリサイド層ＳＩＬを形成する（図５のステップＳ１５）。このステップＳ１５では、高耐圧ＭＯＳ領域ＨＭＡにおいて、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、および、ｐ＋型コンタクト領域ＰＣＨのそれぞれの表面に、シリサイド層ＳＩＬを形成する。また、低耐圧ＭＯＳ領域ＬＭＡにおいて、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれの表面に、シリサイド層ＳＩＬを形成する。シリサイド層ＳＩＬは、例えばコバルトシリサイド膜などの金属シリサイド膜からなる。例えばサリサイド（Self Aligned Silicide；Salicide）プロセスを用いることにより、シリサイド層ＳＩＬを形成することができる。 Next, as shown in FIG. 11, a silicide layer SIL is formed (step S15 in FIG. 5). In this step S15, silicide layers SIL are formed on the surfaces of the n + -type source region NSH, the n + -type drain region NDH, and the p + -type contact region PCH in the high breakdown voltage MOS region HMA. In the low breakdown voltage MOS region LMA, a silicide layer SIL is formed on each surface of the p + type source region PSL, p + type drain region PDL, n + type source region NSL, and n + type drain region NDL. The silicide layer SIL is made of a metal silicide film such as a cobalt silicide film. For example, the silicide layer SIL can be formed by using a salicide (Self Aligned Silicide) process.
これにより、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれと、プラグＰＧ（図２３参照）との間のコンタクト抵抗を、低抵抗化することができる。 Accordingly, the n + type source region NSH, the n + type drain region NDH, the p + type contact region PCH, the p + type source region PSL, the p + type drain region PDL, the n + type source region NSL, and the n + type drain region. The contact resistance between each NDL and the plug PG (see FIG. 23) can be reduced.
次に、図１２に示すように、絶縁膜ＨＭ１およびＨＭ２を形成する（図５のステップＳ１６）。このステップＳ１６では、絶縁膜としての素子分離領域ＩＲ上、ＬＤＭＯＳＦＥＴＱＨ上、ｐチャネル型のＭＩＳＦＥＴＱＰ上、および、ｎチャネル型のＭＩＳＦＥＴＱＮ上を含めて半導体基板ＳＵＢの表面上に、例えば窒化シリコン膜からなる絶縁膜ＨＭ１を形成する。また、絶縁膜ＨＭ１を形成した後、絶縁膜ＨＭ１上に、例えば酸化シリコン膜からなる絶縁膜ＨＭ２を形成する。絶縁膜ＨＭ２の膜厚は、絶縁膜ＨＭ１の膜厚よりも厚い。窒化シリコン膜からなる絶縁膜ＨＭ１、および、酸化シリコン膜からなる絶縁膜ＨＭ２を、例えばＣＶＤ法により形成することができる。絶縁膜ＨＭ２の堆積後、必要に応じてＣＭＰ法などにより絶縁膜ＨＭ２の表面を平坦化する。 Next, as shown in FIG. 12, insulating films HM1 and HM2 are formed (step S16 in FIG. 5). In this step S16, a silicon nitride film, for example, is formed on the surface of the semiconductor substrate SUB including the element isolation region IR as the insulating film, the LDMOSFET QH, the p-channel type MISFET QP, and the n-channel type MISFET QN. An insulating film HM1 is formed. Further, after forming the insulating film HM1, an insulating film HM2 made of, for example, a silicon oxide film is formed on the insulating film HM1. The film thickness of the insulating film HM2 is thicker than the film thickness of the insulating film HM1. The insulating film HM1 made of a silicon nitride film and the insulating film HM2 made of a silicon oxide film can be formed by, for example, a CVD method. After the insulating film HM2 is deposited, the surface of the insulating film HM2 is planarized by a CMP method or the like as necessary.
窒化シリコン膜からなる絶縁膜ＨＭ１は、図１３などを用いて後述するＤＴＩ構造を形成する際のエッチングストッパ膜として機能するか、あるいは、図２３を用いて後述するコンタクトホールＣＨを形成する際のエッチングストッパ膜として機能する。 The insulating film HM1 made of a silicon nitride film functions as an etching stopper film when forming a DTI structure described later with reference to FIG. 13 or the like, or when forming a contact hole CH described later with reference to FIG. It functions as an etching stopper film.
次に、図１３に示すように、ＤＴＩ構造ＤＳを形成する（図５のステップＳ１７）。このステップＳ１７では、半導体基板ＳＵＢの表面に、溝部ＴＰを形成し、溝部ＴＰを閉塞するように、絶縁膜ＩＦＴを形成する。ステップＳ１７は、図６のステップＳ１７１〜ステップＳ１７７の工程を含む。以下では、図６のステップＳ１７１〜ステップＳ１７７の工程を、図１４〜図２２および図４を用いて説明する。 Next, as shown in FIG. 13, the DTI structure DS is formed (step S17 in FIG. 5). In step S17, the trench TP is formed on the surface of the semiconductor substrate SUB, and the insulating film IFT is formed so as to close the trench TP. Step S17 includes steps S171 to S177 in FIG. Below, the process of step S171-step S177 of FIG. 6 is demonstrated using FIGS. 14-22 and FIG.
まず、図１４に示すように、開口部ＯＰを形成する（図６のステップＳ１７１）。このステップＳ１７１では、ＤＴＩ構造ＤＳが形成される領域において、絶縁膜ＨＭ２、絶縁膜ＨＭ１、および、絶縁膜としての素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成する。 First, as shown in FIG. 14, the opening OP is formed (step S171 in FIG. 6). In step S171, in the region where the DTI structure DS is formed, the surface of the semiconductor substrate SUB such as the p-type well region PWL penetrates the insulating film HM2, the insulating film HM1, and the element isolation region IR as the insulating film. Is formed.
絶縁膜ＨＭ２上に、フォトレジストを塗布し、塗布されたフォトレジストをフォトリソグラフィによりパターニングする。これにより、フォトレジストを貫通して絶縁膜ＨＭ２に達する開口部を有するレジストパターンＲＰを形成する。そして、レジストパターンＲＰをエッチングマスクとして用いて、絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲを順にエッチングする。これにより、絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰが形成される。 A photoresist is applied on the insulating film HM2, and the applied photoresist is patterned by photolithography. Thus, a resist pattern RP having an opening that penetrates the photoresist and reaches the insulating film HM2 is formed. Then, using the resist pattern RP as an etching mask, the insulating film HM2, the insulating film HM1, and the element isolation region IR are sequentially etched. As a result, an opening OP that penetrates the insulating film HM2, the insulating film HM1, and the element isolation region IR and reaches the surface of the semiconductor substrate SUB, such as the p-type well region PWL, is formed.
なお、絶縁膜ＨＭ２を形成しなくてもよく、このときは、絶縁膜ＨＭ１および素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成することになる。 Note that the insulating film HM2 need not be formed. In this case, an opening OP that penetrates the insulating film HM1 and the element isolation region IR and reaches the surface of the semiconductor substrate SUB, such as the p-type well region PWL, is formed. It will be.
あるいは、絶縁膜ＨＭ２および絶縁膜ＨＭ１のいずれも形成しなくてもよく、このときは、素子分離領域ＩＲを貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達する開口部ＯＰを形成することになる。 Alternatively, neither the insulating film HM2 nor the insulating film HM1 may be formed. In this case, an opening OP that penetrates the element isolation region IR and reaches the surface of the semiconductor substrate SUB, such as the p-type well region PWL, is formed. Will form.
次に、図１５に示すように、溝部ＴＰを形成する（図６のステップＳ１７２）。このステップＳ１７２では、例えばレジストパターンＲＰを除去した後、開口部ＯＰが形成された絶縁膜ＨＭ２、絶縁膜ＨＭ１および素子分離領域ＩＲをエッチングマスクとして用いて、開口部ＯＰの底面に露出したｐ型ウエル領域ＰＷＬなど、例えば単結晶Ｓｉからなる半導体基板ＳＵＢをドライエッチングなどによりエッチングする。これにより、半導体基板ＳＵＢの表面に、開口部ＯＰと連通し、開口部ＯＰの底面に露出したｐ型ウエル領域ＰＷＬなどを貫通して、半導体基板ＳＵＢの厚さ方向の途中まで達する溝部ＴＰを形成する。 Next, as shown in FIG. 15, a groove TP is formed (step S172 in FIG. 6). In this step S172, for example, after removing the resist pattern RP, the p-type exposed on the bottom surface of the opening OP using the insulating film HM2, the insulating film HM1, and the element isolation region IR in which the opening OP is formed as an etching mask. The semiconductor substrate SUB made of, for example, single crystal Si, such as the well region PWL, is etched by dry etching or the like. As a result, the groove portion TP communicating with the opening OP and penetrating through the p-type well region PWL exposed on the bottom surface of the opening OP and reaching the middle of the semiconductor substrate SUB in the thickness direction is formed on the surface of the semiconductor substrate SUB. Form.
溝部ＴＰの深さＤＰＴを、例えば１５μｍとすることができ、溝部ＴＰの幅ＷＤＴを、例えば１μｍとすることができる。 The depth DPT of the groove TP can be set to, for example, 15 μm, and the width WDT of the groove TP can be set to, for example, 1 μm.
図１５に示す例では、溝部ＴＰは、平面視において素子分離領域ＩＲと重なる領域に形成される。しかし、溝部ＴＰは、平面視において素子分離領域ＩＲと重ならない領域に形成されてもよい。このとき、開口部ＯＰは、絶縁膜ＨＭ２および絶縁膜ＨＭ１を貫通して、例えばｐ型ウエル領域ＰＷＬなど半導体基板ＳＵＢの表面に達することになる。 In the example shown in FIG. 15, the trench TP is formed in a region overlapping the element isolation region IR in plan view. However, the trench TP may be formed in a region that does not overlap with the element isolation region IR in plan view. At this time, the opening OP passes through the insulating film HM2 and the insulating film HM1, and reaches the surface of the semiconductor substrate SUB such as the p-type well region PWL.
また、図１５では図示されないが、溝部ＴＰは、平面視において、ＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴ、および、ｎチャネル型のＭＩＳＦＥＴＱＮのいずれかを囲むように形成されてもよい。 Although not shown in FIG. 15, the trench TP may be formed so as to surround any of the LDMOSFET QH, the p-channel type MISFET, and the n-channel type MISFET QN in plan view.
このステップＳ１７２の後、酸化シリコン膜からなる絶縁膜ＨＭ２は、図１６に示すように、例えば等方性エッチングにより除去される。 After this step S172, the insulating film HM2 made of the silicon oxide film is removed by, for example, isotropic etching, as shown in FIG.
幅ＷＤＴに対する深さＤＰＴの比であるアスペクト比が大きい溝部ＴＰをドライエッチングにより形成する場合、例えば六フッ化硫黄（ＳＦ６）ガスを含むガスを用いて半導体基板ＳＵＢをエッチングする工程と、例えばＣ４Ｆ８ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝部ＴＰの側面を被覆する工程とを繰り返す。そのため、図１６の溝部ＴＰの周辺をさらに拡大して示す断面図である図１７に示すように、溝部ＴＰは、深さ方向に沿って、幅が広い部分と幅が狭い部分とが交互に繰り返されることにより形成され、溝部ＴＰの側面には、スキャロップと呼ばれる凹凸が形成される。 When the trench TP having a large aspect ratio, which is the ratio of the depth DPT to the width WDT, is formed by dry etching, for example, a step of etching the semiconductor substrate SUB using a gas containing sulfur hexafluoride (SF 6 ) gas; The step of covering the side surface of the groove TP with a gas containing a fluorocarbon gas such as C 4 F 8 gas is repeated. Therefore, as shown in FIG. 17 which is a cross-sectional view showing the periphery of the groove portion TP in FIG. 16 in an enlarged manner, the groove portion TP has alternating wide portions and narrow portions along the depth direction. By being repeated, irregularities called scallops are formed on the side surface of the groove TP.
次に、図１８に示すように、絶縁膜ＩＦ１を形成する（図６のステップＳ１７３）。このステップＳ１７３では、開口部ＯＰ内、溝部ＴＰ内、および、半導体基板ＳＵＢの表面上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。また、絶縁膜ＩＦ１により、半導体素子としてのＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮを被覆し、かつ、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆する。このＯ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称される。 Next, as shown in FIG. 18, an insulating film IF1 is formed (step S173 in FIG. 6). In this step S173, silicon oxide is formed by CVD using a gas containing ozone (O 3 ) gas and tetraethoxysilane (TEOS) gas in the opening OP, in the trench TP, and on the surface of the semiconductor substrate SUB. An insulating film IF1 made of a film is formed. The insulating film IF1 covers the LDMOSFET QH, the p-channel type MISFET QP, and the n-channel type MISFET QN as semiconductor elements, and covers the side surface of the opening OP and the side surface of the trench TP. A silicon oxide film formed by a CVD method using a gas containing O 3 gas and TEOS gas is referred to as an O 3 TEOS film.
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。 Preferably, the insulating film IF1 made of a silicon oxide film can be formed by a quasi-atmospheric pressure CVD method as a CVD method using a gas containing O 3 gas and TEOS gas. The pressure at the time of film formation by the quasi-atmospheric pressure CVD method is smaller than the atmospheric pressure that is the pressure at the time of film formation by the normal pressure CVD method, and the pressure at the time of film formation by the low pressure CVD method is about 13 to 390 Pa For example, it is larger than 390 Pa and smaller than 0.1 MPa.
このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。ここで、膜の流動性は、例えば、M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538.において、図９を用いて説明されている。上記文献によれば、膜の流動性が良好であるとは、例えばある膜により角部を被覆する場合において、角部を被覆する部分の膜の膜厚が減少して膜全体が平坦化することを意味する。また、上記文献の図９にも示されているように、平面部を被覆する部分の膜の膜厚に対し、角部と、角部を被覆する部分の膜の表面との最短距離の比が小さいほど、膜の流動性が良好であり、膜全体が平坦化する。 This O 3 TEOS film has good step coverage and good fluidity. Here, the fluidity of the membrane is described in, for example, M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol. 30, 1991, pp. 1530-1538. This will be described with reference to FIG. According to the above literature, the fluidity of the film means that, for example, when a corner is covered with a certain film, the film thickness of the film covering the corner is reduced and the entire film is flattened. Means that. Further, as shown in FIG. 9 of the above document, the ratio of the shortest distance between the corner and the surface of the film covering the corner with respect to the film thickness of the film covering the flat surface. Is smaller, the fluidity of the film is better and the whole film is flattened.
したがって、図１７に示すように、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１を形成することにより、図１９に示すように、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の表面を平坦化することができる。 Therefore, as shown in FIG. 17, even when irregularities called scallops are formed on the side surface of the trench portion TP, the insulating film IF1 made of an O 3 TEOS film is formed on the side surface of the trench portion TP. As described above, the surface of the insulating film IF1 formed on the side surface of the trench TP can be planarized.
なお、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を、例えば１００ｎｍとすることができる。 The film thickness TH1 of the insulating film IF1 formed on the side surface of the trench TP can be set to 100 nm, for example.
次に、図２０に示すように、絶縁膜ＩＦ２を形成する（図６のステップＳ１７４）。このステップＳ１７４では、絶縁膜ＩＦ１上に、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。また、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。 Next, as shown in FIG. 20, an insulating film IF2 is formed (step S174 in FIG. 6). In step S174, an insulating film IF2 made of a silicon oxide film is formed on the insulating film IF1 by PECVD. Further, the side surface of the opening OP and the side surface of the trench TP are covered with the insulating film IF2 via the insulating film IF1.
例えば、ステップＳ１７４では、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。 For example, in step S174, the insulating film IF2 made of a silicon oxide film can be formed by PECVD using a gas containing tetraethoxysilane (TEOS) gas. A silicon oxide film formed by PECVD using a gas containing TEOS gas is referred to as a PTEOS film.
あるいは、ステップＳ１７４では、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成することができる。このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。 Alternatively, in step S174, the insulating film IF2 made of a silicon oxide film can be formed by PECVD using a gas containing silane (SiH 4 ) gas instead of the TEOS gas. A silicon oxide film formed by PECVD using a gas containing SiH 4 gas is referred to as a P-SiO film.
このＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性も、Ｏ３ＴＥＯＳ膜の段差被覆性よりも低く、かつ、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性も、Ｏ３ＴＥＯＳ膜の流動性よりも低い。そのため、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。したがって、開口部ＯＰの両側面、および、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの開口端に近いほど大きくすることができる。また、このような効果は、絶縁膜ＩＦ２が、ＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなるときに、大きくなる。 The step coverage of both the PTEOS film and the P-SiO film is lower than the step coverage of the O 3 TEOS film, and the fluidity of any of the PTEOS film and the P-SiO film is the flow of the O 3 TEOS film. Lower than sex. Therefore, the film thickness of the insulating film IF2 formed on the side surface of the opening OP and the side surface of the trench TP becomes thicker as it is closer to the opening end of the opening OP. In other words, the thickness of the insulating film IF2 formed on the side surface of the opening OP is thicker than the thickness of the insulating film IF2 formed on the side surface of the groove portion TP above the groove portion TP, and above the groove portion TP. The film thickness of the insulating film IF2 formed on the side surface is thicker than the film thickness of the insulating film IF2 formed on the side surface of the groove part TP at the bottom of the groove part TP. Therefore, the distance between the insulating films IF2 formed on both side surfaces of the opening OP and both side surfaces of the trench TP can be increased as the distance from the opening end of the opening OP increases. Further, such an effect is increased when the insulating film IF2 is made of a PTEOS film or a P-SiO film.
具体的には、図２０に示すように、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２１は、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２よりも小さい。したがって、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴよりも大きくすることができる。 Specifically, as shown in FIG. 20, the film thickness TH21 of the insulating film IF2 formed on the side surface of the trench TP is smaller than the film thickness TH22 of the insulating film IF2 formed on the side surface of the opening OP. Therefore, the interval between the insulating films IF2 formed on both side surfaces of the trench TP can be made larger than the interval DST between the insulating films IF2 formed on both side surfaces of the opening OP.
また、好適には、ステップＳ１７４では、平面視において、いずれの位置においても溝部ＴＰを閉塞しないように、絶縁膜ＩＦ２を形成する。これにより、図２１を用いて後述する絶縁膜ＩＦ３により、溝部ＴＰを閉塞することができる。 Preferably, in step S174, the insulating film IF2 is formed so as not to close the trench TP at any position in plan view. As a result, the trench TP can be closed by the insulating film IF3 described later with reference to FIG.
なお、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２を例えば２５０ｎｍとすることができる。そして、前述したように、溝部ＴＰの幅ＷＤＴを例えば１μｍとし、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を例えば１００ｎｍとするとき、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴを、例えば３００ｎｍとすることができる。 Note that the film thickness TH22 of the insulating film IF2 formed on the side surface of the opening OP can be set to, for example, 250 nm. As described above, when the width WDT of the trench TP is set to 1 μm, for example, and the film thickness TH1 of the insulating film IF1 formed on the side surface of the trench TP is set to 100 nm, for example, the insulation formed on both side surfaces of the opening OP. The distance DST between the films IF2 can be set to 300 nm, for example.
次に、図２１に示すように、絶縁膜ＩＦ３を形成する（図６のステップＳ１７５）。このステップＳ１７５では、絶縁膜ＩＦ２上に、オゾン（Ｏ３）ガスおよびテトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。また、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。 Next, as shown in FIG. 21, an insulating film IF3 is formed (step S175 in FIG. 6). In this step S175, an insulating film IF3 made of a silicon oxide film is formed on the insulating film IF2 by a CVD method using a gas containing ozone (O 3 ) gas and tetraethoxysilane (TEOS) gas. Further, the insulating film IF3 closes the trench TP while leaving a space SP in the trench TP.
好適には、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法として、準常圧ＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成することができる。準常圧ＣＶＤ法による成膜時の圧力は、常圧ＣＶＤ法による成膜時の圧力である大気圧よりも小さく、かつ、減圧ＣＶＤ法による成膜時の圧力である１３〜３９０Ｐａ程度の圧力よりも大きいので、例えば３９０Ｐａよりも大きく、かつ、０．１ＭＰａよりも小さい。 Preferably, the insulating film IF1 made of a silicon oxide film can be formed by a quasi-atmospheric pressure CVD method as a CVD method using a gas containing O 3 gas and TEOS gas. The pressure at the time of film formation by the quasi-atmospheric pressure CVD method is smaller than the atmospheric pressure that is the pressure at the time of film formation by the normal pressure CVD method, and a pressure of about 13 to 390 Pa that is the pressure at the time of film formation by the low pressure CVD method. For example, it is larger than 390 Pa and smaller than 0.1 MPa.
絶縁膜ＩＦ１と同様に、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜は、Ｏ３ＴＥＯＳ膜と称され、このＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。すなわち、Ｏ３ＴＥＯＳ膜の段差被覆性は、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性よりも高く、かつ、Ｏ３ＴＥＯＳ膜の流動性は、ＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性よりも高い。そのため、開口部ＯＰの側面に形成される絶縁膜ＩＦ３の膜厚、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚は、互いに略等しい。したがって、溝部ＴＰの側面にＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ３を形成することにより、図２１に示すように、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができる。 Similar to the insulating film IF1, O 3 gas and the silicon oxide film formed by a CVD method using a gas containing TEOS gas is referred to as O 3 TEOS film, the O 3 TEOS film has good step coverage And good fluidity. That is, the step coverage of the O 3 TEOS film is higher than that of any of the PTEOS film and the P-SiO film, and the fluidity of the O 3 TEOS film is any of the PTEOS film and the P-SiO film. Higher than fluidity. Therefore, the thickness of the insulating film IF3 formed on the side surface of the opening OP and the thickness of the insulating film IF3 formed on the side surface of the trench TP are substantially equal to each other. Therefore, by forming the insulating film IF3 made of the O 3 TEOS film on the side surface of the trench TP, as shown in FIG. 21, the trench TP can be closed while leaving the space SP in the trench TP.
溝部ＴＰ内に残される空間ＳＰの上端の位置を、閉塞位置ＣＰと称する。絶縁膜ＩＦ１により、スキャロップなど凹凸が形成された溝部ＴＰの側面を平坦性良く被覆することができ、絶縁膜ＩＦ２およびＩＦ３を用いて溝部ＴＰを閉塞することにより、溝部ＴＰ内に確実に空間ＳＰを残すことができる。また、図２５を用いて後述するように、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２を調整することにより、閉塞位置ＣＰが所望の位置まで下降するように調整した状態で、溝部ＴＰ内に容易に空間ＳＰを残すことができる。 The position of the upper end of the space SP left in the groove TP is referred to as a closed position CP. The insulating film IF1 can cover the side surface of the groove portion TP in which irregularities such as scallops are formed with good flatness, and the insulating film IF2 and IF3 are used to close the groove portion TP so that the space SP can be surely provided in the groove portion TP. Can leave. Further, as will be described later with reference to FIG. 25, in a state where the closing position CP is adjusted to be lowered to a desired position by adjusting the film thickness TH22 of the insulating film IF2 formed on the side surface of the opening OP. The space SP can be easily left in the groove TP.
なお、絶縁膜ＩＦ２の表面のうち平面部に形成される絶縁膜ＩＦ３の膜厚を、例えば７００ｎｍとすることができる。 Note that the film thickness of the insulating film IF3 formed on the planar portion of the surface of the insulating film IF2 can be set to, for example, 700 nm.
次に、図２２に示すように、絶縁膜ＩＦ３を平坦化する（図６のステップＳ１７６）。このステップＳ１７６では、ＣＭＰ法などを用いて絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する。図２２には、絶縁膜ＩＦ３および絶縁膜ＩＦ２を研磨し、絶縁膜ＩＦ３および絶縁膜ＩＦ２の表面を平坦化する例を示す。 Next, as shown in FIG. 22, the insulating film IF3 is planarized (step S176 in FIG. 6). In this step S176, the insulating film IF3 is polished by using a CMP method or the like, and the surface of the insulating film IF3 is flattened. FIG. 22 shows an example in which the insulating film IF3 and the insulating film IF2 are polished to flatten the surfaces of the insulating film IF3 and the insulating film IF2.
次に、絶縁膜ＩＦ４を形成する（図６のステップＳ１７７）。このステップＳ１７７では、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。これにより、図４に示したように、絶縁膜ＩＦ３上に、絶縁膜ＩＦ４が形成され、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４からなる絶縁膜ＩＦＴが形成される。 Next, the insulating film IF4 is formed (step S177 in FIG. 6). In step S177, an insulating film IF4 made of a silicon oxide film is formed by PECVD. Thereby, as shown in FIG. 4, the insulating film IF4 is formed on the insulating film IF3, and the insulating film IFT composed of the insulating films IF1, IF2, IF3, and IF4 is formed.
例えば、ステップＳ１７７では、テトラエトキシシラン（ＴＥＯＳ）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＴＥＯＳガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、ＰＴＥＯＳ膜と称される。 For example, in step S177, the insulating film IF4 made of a silicon oxide film can be formed by PECVD using a gas containing tetraethoxysilane (TEOS) gas. Similar to the insulating film IF2, a silicon oxide film formed by PECVD using a gas containing TEOS gas is referred to as a PTEOS film.
あるいは、ステップＳ１７７では、ＴＥＯＳガスに代え、シラン（ＳｉＨ４）ガスを含むガスを用いたＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ４を形成することができる。絶縁膜ＩＦ２と同様に、このＳｉＨ４ガスを含むガスを用いたＰＥＣＶＤ法により形成された酸化シリコン膜は、Ｐ−ＳｉＯ膜と称される。 Alternatively, in step S177, the insulating film IF4 made of a silicon oxide film can be formed by PECVD using a gas containing silane (SiH 4 ) gas instead of the TEOS gas. Similar to the insulating film IF2, a silicon oxide film formed by PECVD using a gas containing SiH 4 gas is referred to as a P-SiO film.
絶縁膜ＩＦ３により溝部ＴＰを閉塞する際に、溝部ＴＰの上方に位置する部分の絶縁膜ＩＦ３の中央部に、シームとも称される継ぎ目が形成されることがある。後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むおそれがある。 When the groove portion TP is closed by the insulating film IF3, a seam, also referred to as a seam, may be formed in the central portion of the insulating film IF3 located above the groove portion TP. When wet etching using an etching solution is performed in a later step, the etching solution may permeate the joint.
一方、絶縁膜ＩＦ３上に絶縁膜ＩＦ４を形成することにより、溝部ＴＰの上方に位置する部分の絶縁膜ＩＦ３に形成された継ぎ目を覆うことができる。これにより、後の工程でエッチング液を用いたウェットエッチングを行う際に、この継ぎ目にエッチング液が染み込むことを防止または抑制することができる。また、このような効果は、絶縁膜ＩＦ４が、ＰＴＥＯＳ膜またはＰ−ＳｉＯ膜からなるときに、大きくなる。 On the other hand, by forming the insulating film IF4 on the insulating film IF3, it is possible to cover the seam formed in the insulating film IF3 in the portion located above the trench TP. Thereby, when performing wet etching using an etching solution in a later step, it is possible to prevent or suppress the penetration of the etching solution into the seam. Further, such an effect is increased when the insulating film IF4 is made of a PTEOS film or a P-SiO film.
なお、絶縁膜ＩＦ４の膜厚を、例えば１００ｎｍとすることができる。 The film thickness of the insulating film IF4 can be set to 100 nm, for example.
このようにして、図１３に示すように、ＤＴＩ構造を形成することができる。なお、絶縁膜ＩＦ３の継ぎ目にエッチング液が染み込むおそれがない場合には、ステップＳ１７７を省略し、絶縁膜ＩＦ４を形成しないようにしてもよい。 In this way, a DTI structure can be formed as shown in FIG. Note that when there is no possibility that the etching solution may permeate into the joint of the insulating film IF3, step S177 may be omitted and the insulating film IF4 may not be formed.
なお、図１３を用いた説明、および、以下の説明では、理解を簡単にするために、絶縁膜ＩＦ１、ＩＦ２、ＩＦ３およびＩＦ４を一体化して絶縁膜ＩＦＴとして説明する。 In the description using FIG. 13 and the following description, the insulating films IF1, IF2, IF3, and IF4 will be described as an insulating film IFT in order to facilitate understanding.
次に、図２３に示すように、プラグＰＧを形成する（図５のステップＳ１８）。このステップＳ１８では、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達するプラグＰＧを形成する。 Next, as shown in FIG. 23, a plug PG is formed (step S18 in FIG. 5). In step S18, the n + type source region NSH, the n + type drain region NDH, the p + type contact region PCH, the p + type source region PSL, and the p + type drain region penetrate through the insulating film IFT and the insulating film HM1. A plug PG reaching each of PDL, n + -type source region NSL and n + -type drain region NDL is formed.
まず、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜ＩＦＴおよび絶縁膜ＨＭ１をドライエッチングする。これにより、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、ｎ＋型ソース領域ＮＳＨ、ｎ＋型ドレイン領域ＮＤＨ、ｐ＋型コンタクト領域ＰＣＨ、ｐ＋型ソース領域ＰＳＬ、ｐ＋型ドレイン領域ＰＤＬ、ｎ＋型ソース領域ＮＳＬおよびｎ＋型ドレイン領域ＮＤＬのそれぞれに達するコンタクトホールＣＨを形成する。 First, the insulating film IFT and the insulating film HM1 are dry-etched using a photoresist pattern (not shown) as an etching mask. Thereby, the n + type source region NSH, the n + type drain region NDH, the p + type contact region PCH, the p + type source region PSL, the p + type drain region PDL, penetrating the insulating film IFT and the insulating film HM1. Contact holes CH reaching the n + type source region NSL and the n + type drain region NDL are formed.
次に、コンタクトホールＣＨの内部に、プラグＰＧを形成する。例えば、コンタクトホールＣＨの内部を含む絶縁膜ＩＦＴ上に、窒化チタン膜からなるバリア膜をＣＶＤ法により形成した後、コンタクトホールＣＨを埋めるように、バリア膜上に、タングステン膜からなる導体膜をＣＶＤ法により形成する。その後、絶縁膜ＩＦＴ上の不要な導体膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＨの内部に、例えばタングステン膜からなる導体膜を含むプラグＰＧを形成することができる。 Next, the plug PG is formed inside the contact hole CH. For example, after a barrier film made of a titanium nitride film is formed by CVD on the insulating film IFT including the inside of the contact hole CH, a conductor film made of a tungsten film is formed on the barrier film so as to fill the contact hole CH. It is formed by the CVD method. Thereafter, unnecessary conductor films and barrier films on the insulating film IFT are removed by a CMP method or an etch back method. Thereby, the plug PG including a conductor film made of, for example, a tungsten film can be formed inside the contact hole CH.
次に、絶縁膜ＩＦＴ上に、例えばアルミニウム（Ａｌ）合金膜を主体とする１層目の配線Ｍ１を形成する。配線Ｍ１は、コンタクトホールＣＨ内のプラグＰＧと電気的に接続される。その後、１層目の配線Ｍ１上を含めて絶縁膜ＩＦＴ上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１を貫通して配線Ｍ１に達するプラグＰＧ１を形成する。 Next, a first layer wiring M1 mainly composed of, for example, an aluminum (Al) alloy film is formed on the insulating film IFT. The wiring M1 is electrically connected to the plug PG in the contact hole CH. Thereafter, an interlayer insulating film IL1 made of, for example, a silicon oxide film is formed on the insulating film IFT including the first layer wiring M1, and a plug PG1 penetrating the interlayer insulating film IL1 and reaching the wiring M1 is formed.
次に、層間絶縁膜ＩＬ１上に、例えばＡｌ合金膜を主体とする２層目の配線Ｍ２を形成する。配線Ｍ２は、層間絶縁膜ＩＬ１を貫通するプラグＰＧ１と電気的に接続される。その後、２層目の配線Ｍ２上を含めて層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２を貫通して配線Ｍ２に達するプラグＰＧ２を形成する。 Next, a second-layer wiring M2 mainly composed of, for example, an Al alloy film is formed on the interlayer insulating film IL1. The wiring M2 is electrically connected to the plug PG1 that penetrates the interlayer insulating film IL1. Thereafter, an interlayer insulating film IL2 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL1 including the second layer wiring M2, and a plug PG2 penetrating the interlayer insulating film IL2 and reaching the wiring M2 is formed. .
次に、層間絶縁膜ＩＬ２上に、例えばＡｌ合金膜を主体とする３層目の配線Ｍ３を形成する。配線Ｍ３は、層間絶縁膜ＩＬ２を貫通するプラグＰＧ２と電気的に接続される。その後、３層目の配線Ｍ３上を含めて層間絶縁膜ＩＬ２上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成する。このようにして、図１に示す半導体装置が形成される。 Next, a third-layer wiring M3 mainly composed of, for example, an Al alloy film is formed on the interlayer insulating film IL2. The wiring M3 is electrically connected to the plug PG2 that penetrates the interlayer insulating film IL2. Thereafter, an interlayer insulating film IL3 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL2 including the third-layer wiring M3. In this way, the semiconductor device shown in FIG. 1 is formed.
＜閉塞位置について＞
次に、溝部内に空間を残して溝部を閉塞する際の空間の閉塞位置について、比較例の半導体装置の製造方法と対比しながら説明する。図２４は、比較例の半導体装置の製造工程中における要部断面図である。
<About the blocking position>
Next, the closing position of the space when the groove is closed while leaving the space in the groove will be described in comparison with the method of manufacturing the semiconductor device of the comparative example. FIG. 24 is a fragmentary cross-sectional view of the comparative semiconductor device during its manufacturing process.
比較例の半導体装置の製造方法では、溝部ＴＰ内に、絶縁膜ＩＦ１０１およびＩＦ１０２からなる絶縁膜ＩＦＴ１００を形成する。絶縁膜ＩＦ１０１は、ホウ素（Ｂ）およびリン（Ｐ）が添加されたＴＥＯＳ（ＢＰ−ＴＥＯＳ）ガスを含むガスを用いたＣＶＤ法により形成された酸化シリコン膜からなり、ＢＰＳＧ（Boro-Phosphate Silicate Glass）膜とも称される。絶縁膜ＩＦ１０２は、ＰＥＣＶＤ法により形成された酸化シリコン膜からなる。 In the semiconductor device manufacturing method of the comparative example, the insulating film IFT100 made of the insulating films IF101 and IF102 is formed in the trench TP. The insulating film IF101 is made of a silicon oxide film formed by a CVD method using a gas containing TEOS (BP-TEOS) gas to which boron (B) and phosphorus (P) are added, and BPSG (Boro-Phosphate Silicate Glass) ) Also called membrane. The insulating film IF102 is made of a silicon oxide film formed by PECVD.
比較例の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法において、図６のステップＳ１７２を行って溝部ＴＰを形成した後、ＢＰ−ＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１０１を形成する。その後、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１０２を形成する。また、絶縁膜ＩＦ１０２により、溝部ＴＰ内に空間ＳＰ１００を残して溝部ＴＰを閉塞する。 In the method of manufacturing the semiconductor device of the comparative example, in the method of manufacturing the semiconductor device of the first embodiment, after performing step S172 in FIG. 6 to form the trench TP, the CVD method using a gas containing BP-TEOS gas is used. Then, an insulating film IF101 made of a silicon oxide film is formed. Thereafter, an insulating film IF102 made of a silicon oxide film is formed by PECVD. In addition, the insulating film IF102 closes the trench TP while leaving the space SP100 in the trench TP.
このＢＰＳＧ膜の段差被覆性は良好ではなく、かつ、ＢＰＳＧ膜の流動性は良好でない。そのため、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合には、溝部ＴＰの側面に形成された絶縁膜ＩＦ１の表面における凹凸の深さを減少させることはできず、絶縁膜ＩＦ１の表面を平坦化することはできない。 The step coverage of this BPSG film is not good, and the fluidity of the BPSG film is not good. Therefore, when unevenness called scallop is formed on the side surface of the trench TP, the depth of the unevenness on the surface of the insulating film IF1 formed on the side surface of the trench TP cannot be reduced. The surface cannot be flattened.
一方、ＰＴＥＯＳ膜の段差被覆性は良好でなく、かつ、ＰＴＥＯＳ膜の流動性は良好でない。この場合、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ１０２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ１０２の膜厚よりも厚い。したがって、溝部ＴＰの側面に絶縁膜ＩＦ１０２を形成することにより、溝部ＴＰ内に空間ＳＰ１００を残して溝部ＴＰを閉塞することはできるものの、空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなるおそれがある。 On the other hand, the step coverage of the PTEOS film is not good, and the fluidity of the PTEOS film is not good. In this case, the film thickness of the insulating film IF102 formed on the side surface of the opening OP and the side surface of the trench TP becomes thicker as it is closer to the opening end of the opening OP. In other words, the thickness of the insulating film IF102 formed on the side surface of the opening OP is thicker than the film thickness of the insulating film IF102 formed on the side surface of the groove portion TP above the groove portion TP, and above the groove portion TP. The thickness of the insulating film IF102 formed on the side surfaces of the insulating film IF is thicker than the thickness of the insulating film IF102 formed on the side surfaces of the groove portion TP at the bottom of the groove portion TP. Accordingly, by forming the insulating film IF102 on the side surface of the trench TP, the trench TP can be closed while leaving the space SP100 in the trench TP, but the closing position CP100 of the space SP100 may be higher than a desired position. There is.
空間ＳＰ１００の閉塞位置ＣＰ１００が所望の位置よりも高くなると、絶縁膜ＩＦ１０２を形成した後、例えば絶縁膜ＩＦ１０２を研磨し、絶縁膜ＩＦ１０２の表面を平坦化する際に、絶縁膜ＩＦ１０２の表面の高さ位置が空間ＳＰ１００の閉塞位置ＣＰ１００よりも低くなり、空間ＳＰ１００が絶縁膜ＩＦ１０２の表面に露出するおそれがある。そのため、研磨用のスラリーが空間ＳＰ１００に入り込むか、その後の洗浄工程において洗浄液が空間ＳＰ１００に入り込むおそれがある。また、その後、空間ＳＰ１００に入り込んだスラリーまたは洗浄液が空間ＳＰ１００から吹き出すことにより異物が発生するなどして、半導体装置の形状に欠陥が発生し、半導体装置の性能が低下するおそれがある。 When the blocking position CP100 of the space SP100 becomes higher than a desired position, after the insulating film IF102 is formed, for example, when the insulating film IF102 is polished and the surface of the insulating film IF102 is planarized, the surface of the insulating film IF102 is high. The position is lower than the closing position CP100 of the space SP100, and the space SP100 may be exposed on the surface of the insulating film IF102. Therefore, there is a possibility that the polishing slurry enters the space SP100 or the cleaning liquid enters the space SP100 in the subsequent cleaning process. In addition, after that, the slurry or the cleaning liquid that has entered the space SP100 blows out from the space SP100, and foreign matter is generated. For this reason, defects may occur in the shape of the semiconductor device, and the performance of the semiconductor device may be deteriorated.
また、絶縁膜ＩＦ１０２の表面を平坦化した後の絶縁膜ＩＦ１０２の表面の高さ位置が上昇するので、絶縁膜ＩＦ１０２、絶縁膜ＩＦ１０１および絶縁膜ＨＭ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２３参照）の幅に対する深さの比であるアスペクト比が高くなる。そのため、コンタクトホールＣＨおよびプラグＰＧ（図２３参照）を形状精度よく形成できず、半導体装置の性能が低下するおそれがある。 Further, since the height position of the surface of the insulating film IF102 after planarizing the surface of the insulating film IF102 increases, the insulating film IF102, the insulating film IF101, and the insulating film HM1 penetrate through the insulating film IF102, for example, the n + type source region NSL. The aspect ratio which is the ratio of the depth to the width of the contact hole CH (see FIG. 23) reaching the above becomes high. Therefore, the contact hole CH and the plug PG (see FIG. 23) cannot be formed with high shape accuracy, and the performance of the semiconductor device may be deteriorated.
あるいは、ＢＰＳＧ膜からなる絶縁膜ＩＦ１０１を形成する場合、ＢＰＳＧ膜中からホウ素（Ｂ）またはリン（Ｐ）がｐ−型エピタキシャル層ＥＰなどに拡散するおそれがある。そのため、例えばＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、または、ｎチャネル型のＭＩＳＦＥＴＱＮの閾値電圧などが変動してトランジスタ特性が劣化するおそれがある。 Alternatively, when the insulating film IF101 made of a BPSG film is formed, boron (B) or phosphorus (P) may diffuse from the BPSG film into the p − type epitaxial layer EP and the like. For this reason, for example, the threshold voltage of the LDMOSFET QH, the p-channel type MISFET QP, or the n-channel type MISFET QN may fluctuate to deteriorate the transistor characteristics.
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置の製造方法では、溝部ＴＰを形成した後、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１により、溝部ＴＰの側面を被覆する。次いで、ＰＥＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２により溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。次いで、Ｏ３ガスおよびＴＥＯＳガスを含むガスを用いたＣＶＤ法により、酸化シリコン膜からなる絶縁膜ＩＦ３を形成し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
<Main features and effects of the present embodiment>
On the other hand, in the manufacturing method of the semiconductor device of the first embodiment, after forming the trench TP, the insulating film IF1 made of a silicon oxide film is formed by a CVD method using a gas containing O 3 gas and TEOS gas, The side surface of the trench TP is covered with the insulating film IF1. Next, an insulating film IF2 made of a silicon oxide film is formed by PECVD, and the side surface of the trench TP is covered with the insulating film IF2 via the insulating film IF1. Next, an insulating film IF3 made of a silicon oxide film is formed by a CVD method using a gas containing O 3 gas and TEOS gas. The insulating film IF3 closes the groove portion TP while leaving the space SP in the groove portion TP.
絶縁膜ＩＦ１に含まれるＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、溝部ＴＰの側面にスキャロップと呼ばれる凹凸が形成されている場合でも、絶縁膜ＩＦ１の表面を平坦化することができる。 The O 3 TEOS film included in the insulating film IF1 has good step coverage and good fluidity. Therefore, even when unevenness called scallop is formed on the side surface of the trench part TP, the surface of the insulating film IF1 can be planarized.
一方、絶縁膜ＩＦ２に含まれるＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの段差被覆性も、Ｏ３ＴＥＯＳ膜の段差被覆性よりも低く、かつ、絶縁膜ＩＦ２に含まれるＰＴＥＯＳ膜およびＰ−ＳｉＯ膜のいずれの流動性も、Ｏ３ＴＥＯＳ膜の流動性よりも低い。そのため、開口部ＯＰの側面、および、溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、開口部ＯＰの開口端に近いほど厚くなる。言い換えれば、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の厚さは、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚く、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚は、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ２の膜厚よりも厚い。 On the other hand, the step coverage of both the PTEOS film and the P-SiO film included in the insulating film IF2 is lower than the step coverage of the O 3 TEOS film, and the PTEOS film and the P-SiO film included in the insulating film IF2 These fluidities are lower than the fluidity of the O 3 TEOS film. Therefore, the film thickness of the insulating film IF2 formed on the side surface of the opening OP and the side surface of the trench TP becomes thicker as it is closer to the opening end of the opening OP. In other words, the thickness of the insulating film IF2 formed on the side surface of the opening OP is thicker than the thickness of the insulating film IF2 formed on the side surface of the groove portion TP above the groove portion TP, and above the groove portion TP. The film thickness of the insulating film IF2 formed on the side surface is thicker than the film thickness of the insulating film IF2 formed on the side surface of the groove part TP at the bottom of the groove part TP.
したがって、開口部ＯＰの両側面、および、溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、開口部ＯＰの開口端に近いほど大きくすることができる。言い換えれば、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、溝部ＴＰの上部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔よりも大きくすることができる。そして、溝部ＴＰの上部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を、溝部ＴＰの底部で溝部ＴＰの両側面に形成される絶縁膜ＩＦ２同士の間隔よりも大きくすることができる。 Therefore, the distance between the insulating films IF2 formed on both side surfaces of the opening OP and both side surfaces of the trench TP can be increased as the distance from the opening end of the opening OP increases. In other words, the interval between the insulating films IF2 formed on both side surfaces of the opening OP can be made larger than the interval between the insulating films IF2 formed on both side surfaces of the groove portion TP above the groove portion TP. Then, the interval between the insulating films IF2 formed on both side surfaces of the groove portion TP in the upper part of the groove portion TP may be made larger than the interval between the insulating films IF2 formed on both side surfaces of the groove portion TP at the bottom of the groove portion TP. it can.
また、絶縁膜ＩＦ３に含まれるＯ３ＴＥＯＳ膜は、良好な段差被覆性を有し、かつ、良好な流動性を有する。そのため、開口部ＯＰの側面に形成される絶縁膜ＩＦ３の膜厚、溝部ＴＰの上部で溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚、および、溝部ＴＰの底部で溝部ＴＰの側面に形成される絶縁膜ＩＦ３の膜厚は、互いに略等しい。したがって、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができる。 Further, the O 3 TEOS film included in the insulating film IF3 has a good step coverage and a good fluidity. Therefore, the film thickness of the insulating film IF3 formed on the side surface of the opening OP, the film thickness of the insulating film IF3 formed on the side surface of the groove portion TP above the groove portion TP, and the side surface of the groove portion TP at the bottom portion of the groove portion TP. The film thicknesses of the formed insulating film IF3 are substantially equal to each other. Therefore, the groove portion TP can be closed while leaving the space SP in the groove portion TP.
図２５は、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚と、閉塞位置との関係を示すグラフである。図２５の横軸は、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚を示し、図２５の縦軸は、閉塞位置を示す。なお、このＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚とは、開口部ＯＰの側面に形成される絶縁膜ＩＦ２の膜厚ＴＨ２２（図２１参照）を意味する。また、図２５では、溝部ＴＰの深さＤＰＴを１５μｍとし、溝部ＴＰの幅ＷＤＴを１μｍとし、溝部ＴＰの側面に形成される絶縁膜ＩＦ１の膜厚ＴＨ１を１００ｎｍとした場合における、ＰＴＥＯＳ膜からなる絶縁膜ＩＦ２の膜厚と、閉塞位置との関係を示す。さらに、図２５の縦軸は、酸化シリコン膜からなる絶縁膜としての素子分離領域ＩＲと、ｎ＋型ドレイン領域ＮＤＬなどのｐ−型エピタキシャル層ＥＰとの界面からの、閉塞位置ＣＰの高さ位置を意味する。 FIG. 25 is a graph showing the relationship between the film thickness of the insulating film IF2 made of a PTEOS film and the closing position. The horizontal axis in FIG. 25 indicates the film thickness of the insulating film IF2 made of the PTEOS film, and the vertical axis in FIG. 25 indicates the blocking position. The film thickness of the insulating film IF2 made of this PTEOS film means the film thickness TH22 (see FIG. 21) of the insulating film IF2 formed on the side surface of the opening OP. In FIG. 25, from the PTEOS film when the depth DPT of the trench TP is 15 μm, the width WDT of the trench TP is 1 μm, and the film thickness TH1 of the insulating film IF1 formed on the side surface of the trench TP is 100 nm. The relationship between the film thickness of the insulating film IF2 and the closing position is shown. Further, the vertical axis in FIG. 25 represents the height of the blocking position CP from the interface between the element isolation region IR as an insulating film made of a silicon oxide film and the p − type epitaxial layer EP such as the n + type drain region NDL. Means position.
図２５に示すように、絶縁膜ＩＦ２の膜厚の減少、すなわち開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴ（図２１参照）の増加に伴って、閉塞位置ＣＰが下降することが分かる。これは、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔ＤＳＴの増加に伴って、溝部ＴＰが閉塞しにくくなり、閉塞位置ＣＰが下降するためである。したがって、本実施の形態１によれば、絶縁膜ＩＦ２の膜厚を調整することにより、閉塞位置ＣＰが所望の位置まで下降するように調整した状態で、溝部ＴＰ内に容易に空間ＳＰを残すことができる。 As shown in FIG. 25, the blocking position CP decreases as the film thickness of the insulating film IF2 decreases, that is, as the distance DST (see FIG. 21) between the insulating films IF2 formed on both side surfaces of the opening OP increases. I understand that This is because the groove portion TP is less likely to be closed and the closing position CP is lowered as the distance DST between the insulating films IF2 formed on both side surfaces of the opening OP increases. Therefore, according to the first embodiment, by adjusting the film thickness of the insulating film IF2, the space SP is easily left in the trench portion TP in a state where the closing position CP is adjusted to be lowered to a desired position. be able to.
なお、絶縁膜ＩＦ２を形成せず、良好な流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１およびＩＦ３のみにより溝部ＴＰを閉塞する場合には、Ｏ３ＴＥＯＳ膜により溝部ＴＰ内が埋め込まれ、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することができない。また、絶縁膜ＩＦ１およびＩＦ３を形成せず、Ｏ３ＴＥＯＳ膜の流動性よりも低い流動性を有するＰＴＥＯＳ膜などからなる絶縁膜ＩＦ２のみにより溝部ＴＰを閉塞する場合には、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞することはできるものの、空間ＳＰの閉塞位置ＣＰを容易に下降させることができない。 When the trench TP is closed only by the insulation films IF1 and IF3 made of the O 3 TEOS film having good fluidity without forming the insulation film IF2, the inside of the trench TP is embedded by the O 3 TEOS film, The groove portion TP cannot be closed while leaving the space SP in the groove portion TP. In addition, when the trench TP is closed only by the insulation film IF2 made of a PTEOS film having fluidity lower than that of the O 3 TEOS film without forming the insulation films IF1 and IF3, a space is formed in the trench TP. Although the groove portion TP can be closed while leaving SP, the closing position CP of the space SP cannot be easily lowered.
一方、本実施の形態１では、良好な流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に、Ｏ３ＴＥＯＳ膜の流動性よりも低い流動性を有するＰＴＥＯＳ膜からなる絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ３上に、ＰＴＥＯＳ膜の流動性よりも高い流動性を有するＯ３ＴＥＯＳ膜からなる絶縁膜ＩＦ３を形成する。これにより、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞しつつ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。 On the other hand, in the first embodiment, an insulating film IF1 made of an O 3 TEOS film having good fluidity is formed, and a PTEOS film having fluidity lower than the fluidity of the O 3 TEOS film is formed on the insulating film IF1. An insulating film IF2 made of O 3 TEOS film having fluidity higher than that of the PTEOS film is formed on the insulating film IF3. Thus, the closing position CP of the space SP can be easily lowered while leaving the space SP in the groove TP to close the groove TP.
このように、本実施の形態１によれば、空間ＳＰの閉塞位置ＣＰを所望の位置まで容易に下降させることができる。そのため、例えば絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する際に、絶縁膜ＩＦ３の表面の高さ位置が空間ＳＰの閉塞位置ＣＰよりも低くなることを防止または抑制することができる。また、空間ＳＰが絶縁膜ＩＦ３の表面に露出して研磨用のスラリーが空間ＳＰに入り込むこと、および、その後の洗浄工程において洗浄液が空間ＳＰに入り込むことを、防止または抑制することができる。したがって、その後、空間ＳＰに入り込んだスラリーまたは洗浄液が空間ＳＰから吹き出すことにより異物が発生することを防止または抑制し、半導体装置の形状に欠陥が発生することを防止または抑制し、半導体装置の性能を向上させることができる。 Thus, according to the first embodiment, the closed position CP of the space SP can be easily lowered to a desired position. Therefore, for example, when the insulating film IF3 is polished and the surface of the insulating film IF3 is planarized, it is possible to prevent or suppress the height position of the surface of the insulating film IF3 from becoming lower than the closing position CP of the space SP. it can. In addition, it is possible to prevent or suppress the space SP from being exposed on the surface of the insulating film IF3 and the polishing slurry from entering the space SP and the cleaning liquid from entering the space SP in the subsequent cleaning process. Therefore, after that, the slurry or cleaning liquid that has entered the space SP blows out from the space SP, thereby preventing or suppressing the generation of foreign matter, and preventing or suppressing the occurrence of defects in the shape of the semiconductor device. Can be improved.
また、絶縁膜ＩＦ３の表面を平坦化した後の絶縁膜ＩＦ３の表面の高さ位置が下降するので、絶縁膜ＩＦＴおよび絶縁膜ＨＭ１を貫通して、例えばｎ＋型ソース領域ＮＳＬなどに達するコンタクトホールＣＨ（図２３参照）の幅に対する深さの比であるアスペクト比を低くすることができる。そのため、コンタクトホールＣＨおよびプラグＰＧ（図２３参照）を形状精度よく形成することができ、半導体装置の性能を向上させることができる。 Further, since the height position of the surface of the insulating film IF3 after the surface of the insulating film IF3 is flattened, the contact that penetrates the insulating film IFT and the insulating film HM1 and reaches, for example, the n + -type source region NSL. The aspect ratio that is the ratio of the depth to the width of the hole CH (see FIG. 23) can be reduced. Therefore, the contact hole CH and the plug PG (see FIG. 23) can be formed with high shape accuracy, and the performance of the semiconductor device can be improved.
あるいは、本実施の形態１では、比較例と異なり、ＢＰＳＧ膜からなる絶縁膜ＩＦ１０１を形成しないので、ＢＰＳＧ膜中からホウ素（Ｂ）またはリン（Ｐ）がｐ−型エピタキシャル層に拡散するおそれがない。したがって、例えばＬＤＭＯＳＦＥＴＱＨ、ｐチャネル型のＭＩＳＦＥＴＱＰ、および、ｎチャネル型のＭＩＳＦＥＴＱＮの閾値電圧などが変動してトランジスタ特性が劣化することを、防止または抑制することができる。 Alternatively, in the first embodiment, unlike the comparative example, since the insulating film IF101 made of a BPSG film is not formed, boron (B) or phosphorus (P) may diffuse from the BPSG film into the p − type epitaxial layer. Absent. Therefore, for example, it is possible to prevent or suppress deterioration of transistor characteristics due to variations in threshold voltages of the LDMOSFET QH, the p-channel type MISFET QP, and the n-channel type MISFET QN.
なお、溝部ＴＰ内に空間ＳＰを形成することにより、ＤＴＩ構造ＤＳにより分離された素子のリーク電流を低減し、ブレークダウン電圧を高め、かつ、溝部ＴＰに接する箇所の電界強度を緩和することができる。 In addition, by forming the space SP in the trench TP, the leakage current of the element separated by the DTI structure DS can be reduced, the breakdown voltage can be increased, and the electric field strength at the portion in contact with the trench TP can be reduced. it can.
また、溝部ＴＰ内に空間ＳＰを形成することにより、空乏層の伸びを妨げるような隣接素子からの電界の働き、すなわち逆フィールドプレート効果を抑制することができ、結果として分離耐圧を高めることができる。また、溝部ＴＰ内に空間ＳＰを形成することにより、溝部ＴＰ内の応力を低減することができるため、その応力に起因する結晶欠陥の発生を抑制することもできる。 Further, by forming the space SP in the trench TP, it is possible to suppress the action of an electric field from an adjacent element that prevents the depletion layer from extending, that is, the reverse field plate effect, and as a result, the isolation breakdown voltage can be increased. it can. Moreover, since the stress in the groove TP can be reduced by forming the space SP in the groove TP, the occurrence of crystal defects due to the stress can be suppressed.
あるいは、素子分離領域ＩＲにＤＴＩ構造ＤＳが形成されることにより、溝部ＴＰの上部において応力が集中することを緩和できる。これにより、結晶欠陥の発生をさらに抑制することができる。 Alternatively, by forming the DTI structure DS in the element isolation region IR, it is possible to alleviate stress concentration on the upper portion of the trench TP. Thereby, generation | occurrence | production of a crystal defect can further be suppressed.
（実施の形態２）
実施の形態１の半導体装置の製造方法では、開口部と連通し、半導体基板の厚さ方向の途中まで達する溝部を形成した後、溝部内に絶縁膜を形成し、絶縁膜により、溝部内に空間を残して溝部を閉塞した。それに加えて、実施の形態２の半導体装置の製造方法では、溝部を形成した後、絶縁膜を形成する前に、開口部の側面を、溝部の側面よりも後退させる。
(Embodiment 2)
In the method of manufacturing the semiconductor device of the first embodiment, after forming a groove portion that communicates with the opening and reaches the middle of the thickness direction of the semiconductor substrate, an insulating film is formed in the groove portion, and the insulating film forms the groove portion in the groove portion. The groove was closed leaving a space. In addition, in the method of manufacturing the semiconductor device according to the second embodiment, the side surface of the opening is made to recede from the side surface of the groove portion after forming the groove portion and before forming the insulating film.
本実施の形態２の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であり、その説明を省略する。 The configuration of the semiconductor device according to the second embodiment is the same as the configuration of the semiconductor device according to the first embodiment, and the description thereof is omitted.
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図２６〜図３８は、実施の形態２の半導体装置の製造工程中における要部断面図である。図２６〜図３８は、ＤＴＩ構造周辺の構成を示す拡大断面図である。
<Method for Manufacturing Semiconductor Device>
Next, a method for manufacturing the semiconductor device according to the second embodiment will be described. 26 to 38 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the second embodiment. 26 to 38 are enlarged sectional views showing the configuration around the DTI structure.
なお、図２９〜図３１、図３４および図３８では、理解を簡単にするために、ＤＴＩ構造の両側にＭＩＳＦＥＴが形成される場合について示している。しかし、実施の形態１で図３に示したように、ＤＴＩ構造ＤＳは、ＬＤＭＯＳＦＥＴＱＨと、ｐチャネル型のＭＩＳＦＥＴＱＰとの間に形成されてもよいし、その他各種の素子の間に形成されてもよい。 29 to 31, FIG. 34, and FIG. 38 show the case where MISFETs are formed on both sides of the DTI structure for easy understanding. However, as shown in FIG. 3 in the first embodiment, the DTI structure DS may be formed between the LDMOSFET QH and the p-channel type MISFET QP, or may be formed between various other elements. Good.
本実施の形態２でも、実施の形態１で図７〜図１２を用いて説明した工程（図５のステップＳ１１〜ステップＳ１６）と同様の工程を行って、絶縁膜ＨＭ１および絶縁膜ＨＭ２を形成する。 Also in the second embodiment, the insulating film HM1 and the insulating film HM2 are formed by performing the same process as the process described in the first embodiment with reference to FIGS. 7 to 12 (step S11 to step S16 in FIG. 5). To do.
次に、本実施の形態２でも、実施の形態１で図１４および図１５を用いて説明した工程（図６のステップＳ１７１およびステップＳ１７２）を行って、例えば単結晶シリコン（Ｓｉ）からなる半導体基板ＳＵＢをドライエッチングすることにより、溝部ＴＰを形成する。 Next, also in the present second embodiment, the process described in the first embodiment with reference to FIGS. 14 and 15 (step S171 and step S172 in FIG. 6) is performed, for example, a semiconductor made of single crystal silicon (Si) The trench TP is formed by dry etching the substrate SUB.
この溝部ＴＰを形成する際に、溝部ＴＰの側面に露出した部分のシリコンがエッチングされ、図２６に示すように、溝部ＴＰの側面が開口部ＯＰの側面よりも後退することがある。このような場合、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも狭くなり、空間ＳＰの閉塞位置ＣＰ（後述する図３１参照）が上昇するおそれがある。 When forming this groove part TP, the silicon of the part exposed to the side surface of the groove part TP is etched, and as shown in FIG. 26, the side surface of the groove part TP may recede from the side surface of the opening OP. In such a case, the width WDO of the opening OP becomes narrower than the width WDT of the groove TP, and the closing position CP (see FIG. 31 described later) of the space SP may rise.
そこで、本実施の形態２では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜ＨＭ２を除去する。また、開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１および素子分離領域ＩＲをエッチングして除去する。 Therefore, in the second embodiment, after forming the trench TP, wet etching using, for example, hydrofluoric acid (HF) is performed. Thereby, the insulating film HM2 made of the silicon oxide film is removed. Further, the portion of the insulating film HM1 and the element isolation region IR exposed on the side surface of the opening OP are removed by etching.
これにより、図２７に示すように、開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１の側面、および、開口部ＯＰの側面に露出した部分の絶縁膜としての素子分離領域ＩＲの側面を、溝部ＴＰの側面よりも後退させる。言い換えれば、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる。そのため、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも広くなる。言い換えれば、溝部ＴＰの幅ＷＤＴが開口部ＯＰの幅ＷＤＯより狭くなる。ここで、空間ＳＰの閉塞位置ＣＰは、開口部ＯＰに比べて相対的に幅が狭い溝部ＴＰにより影響を受ける。したがって、空間ＳＰの閉塞位置ＣＰ（後述する図３１参照）を下降させることができる。 Thus, as shown in FIG. 27, the side surface of the insulating film HM1 exposed at the side surface of the opening OP and the side surface of the element isolation region IR as the insulating film of the portion exposed at the side surface of the opening OP are It is made to recede from the side surface of the groove part TP. In other words, the side surface of the opening OP is retracted from the side surface of the groove TP. Therefore, the width WDO of the opening OP becomes wider than the width WDT of the groove TP. In other words, the width WDT of the trench TP is narrower than the width WDO of the opening OP. Here, the closing position CP of the space SP is influenced by the groove portion TP having a relatively narrow width compared to the opening portion OP. Therefore, the closing position CP (see FIG. 31 described later) of the space SP can be lowered.
この開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第１変形例として、以下のような方法を行うことができる。 As a first modification of the method for retracting the side surface of the opening OP from the side surface of the groove TP, the following method can be performed.
本第１変形例では、溝部ＴＰを形成した後、例えば酸素（Ｏ２）ガスおよびトリフルオロメタン（ＣＨＦ３）ガスを含むガスを用いた等方性ドライエッチング、および、熱リン酸によるウェットエッチングの両方またはいずれか一方のみを行う。これにより、図２８に示すように、開口部ＯＰの側面に露出した部分の、窒化シリコン膜からなる絶縁膜ＨＭ１の側面を、溝部ＴＰの側面よりも後退させる。 In the first modification, after forming the groove TP, isotropic dry etching using a gas containing, for example, oxygen (O 2 ) gas and trifluoromethane (CHF 3 ) gas, and wet etching with hot phosphoric acid are performed. Do both or only one. As a result, as shown in FIG. 28, the side surface of the insulating film HM1 made of the silicon nitride film at the portion exposed on the side surface of the opening OP is set back relative to the side surface of the trench TP.
次に、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、図２７に示したように、酸化シリコン膜からなる絶縁膜ＨＭ２をエッチングして除去する。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲをエッチングすることにより、素子分離領域ＩＲの側面を溝部ＴＰの側面よりも後退させる。このとき、予め開口部ＯＰの側面に露出した部分の絶縁膜ＨＭ１の側面を溝部ＴＰの側面よりも後退させてあったことにより、絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出すことを防止または抑制することができる。 Next, wet etching using, for example, hydrofluoric acid (HF) is performed. Thereby, as shown in FIG. 27, the insulating film HM2 made of the silicon oxide film is removed by etching. Further, the side surface of the element isolation region IR is made to recede from the side surface of the groove portion TP by etching the element isolation region IR made of the silicon oxide film in the portion exposed on the side surface of the opening OP. At this time, since the side surface of the insulating film HM1 exposed in advance on the side surface of the opening OP is set back from the side surface of the trench TP, the end of the insulating film HM1 has a bowl shape from the side surface of the element isolation region IR. Can be prevented or suppressed.
本実施の形態２および本第１変形例では、次に、実施の形態１で図１８を用いて説明した工程（図６のステップＳ１７３）と同様の工程を行って、図２９に示すように、絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆する。また、実施の形態１で図２０を用いて説明した工程（図６のステップＳ１７４）と同様の工程を行って、図３０に示すように、絶縁膜ＩＦ２を形成し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。さらに、実施の形態１で図２１を用いて説明した工程（図６のステップＳ１７５）と同様の工程を行って、図３１に示すように、絶縁膜ＩＦ３を形成し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。
In the second embodiment and the first modified example, the same process as the process described in the first embodiment with reference to FIG. 18 (step S173 in FIG. 6) is performed, as shown in FIG. Then, the insulating film IF1 is formed, and the side surface of the opening OP and the side surface of the trench TP are covered with the insulating film IF1. Further, the same process as the process described in
本実施の形態２および本第１変形例では、開口部ＯＰの側面が溝部ＴＰの側面よりも後退しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることができ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。 In the second embodiment and the first modification, the side surface of the opening OP is set back from the side surface of the trench TP, so that the interval between the insulating films IF2 formed on both side surfaces of the opening OP is increased. And the closing position CP of the space SP can be easily lowered.
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
Thereafter, the process described in the first embodiment with reference to FIGS. 22, 4 and 23 (step S176 in FIG. 6, step S177 and step S18 in FIG. 5), and subsequent processes are performed, and this embodiment is performed. The semiconductor device of the
あるいは、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第２変形例として、以下のような方法を行うことができる。 Or the following methods can be performed as a 2nd modification of the method of retracting the side surface of the opening part OP rather than the side surface of the groove part TP.
本第２変形例では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。このとき、酸化シリコン膜からなる絶縁膜ＨＭ２を完全に除去せず、一部を除去するように調整し、図３２に示すように、開口部ＯＰの側面に露出した部分の酸化シリコン膜からなる絶縁膜ＨＭ２の端部を、溝部ＴＰの側面よりも後退させる。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲをエッチングすることにより、素子分離領域ＩＲの側面を、溝部ＴＰの側面よりも後退させる。 In the second modified example, after the trench portion TP is formed, wet etching using, for example, hydrofluoric acid (HF) is performed. At this time, the insulating film HM2 made of the silicon oxide film is not completely removed, but is adjusted so as to remove a part thereof, and as shown in FIG. The end of the insulating film HM2 is made to recede from the side surface of the trench TP. Further, by etching the element isolation region IR made of the silicon oxide film at the portion exposed on the side surface of the opening OP, the side surface of the element isolation region IR is made to recede from the side surface of the trench TP.
次に、異方性ドライエッチングを行って、後退した絶縁膜ＨＭ２の端部、および、後退した素子分離領域ＩＲの側面のいずれからも突出した部分の、窒化シリコン膜からなる絶縁膜ＨＭ１を除去する。これにより、図３３に示すように、上下から絶縁膜ＨＭ２と素子分離領域ＩＲとに挟まれていない部分の、窒化シリコン膜からなる絶縁膜ＨＭ１を除去し、絶縁膜ＨＭ１の側面を、溝部ＴＰの側面よりも後退させる。 Next, anisotropic dry etching is performed to remove the insulating film HM1 made of the silicon nitride film at the protruding end portion of the insulating film HM2 and the portion protruding from the side surface of the retracted element isolation region IR. To do. As a result, as shown in FIG. 33, the insulating film HM1 made of the silicon nitride film is removed from the upper and lower portions between the insulating film HM2 and the element isolation region IR, and the side surface of the insulating film HM1 is moved to the trench portion TP. Retreat more than the sides.
本実施の形態２の第２変形例では、次に、実施の形態１で図１８、図２０および図２１を用いて説明した工程（図６のステップＳ１７３〜ステップＳ１７５）と同様の工程を行う。これにより、図３４に示すように、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆し、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。 In the second modification of the second embodiment, the same processes as those described in the first embodiment with reference to FIGS. 18, 20, and 21 (steps S173 to S175 in FIG. 6) are performed. . Thus, as shown in FIG. 34, the insulating film IF1 covers the side surface of the opening OP and the side surface of the trench TP, and the insulating film IF2 covers the side surface of the opening OP and the side surface of the trench TP. The insulating film IF1 covers the insulating film IF1, and the insulating film IF3 closes the groove portion TP while leaving a space SP in the groove portion TP.
本第２変形例では、開口部ＯＰの側面が溝部ＴＰの側面よりも後退しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることができ、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。 In the second modified example, since the side surface of the opening OP is recessed from the side surface of the trench TP, the interval between the insulating films IF2 formed on both side surfaces of the opening OP can be increased, and the space SP The closing position CP can be easily lowered.
ただし、本第２変形例では、絶縁膜ＨＭ１と絶縁膜ＩＦ１との間に、絶縁膜ＨＭ２が残る点で、実施の形態２と異なる。 However, the second modification is different from the second embodiment in that the insulating film HM2 remains between the insulating film HM1 and the insulating film IF1.
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
Thereafter, the process described in the first embodiment with reference to FIGS. 22, 4 and 23 (step S176 in FIG. 6, step S177 and step S18 in FIG. 5), and subsequent processes are performed, and this embodiment is performed. The semiconductor device of the
あるいは、開口部ＯＰの側面を溝部ＴＰの側面よりも後退させる方法の第３変形例として、以下のような方法を行うことができる。 Or the following methods can be performed as a 3rd modification of the method of retracting the side surface of the opening part OP rather than the side surface of the groove part TP.
本第３変形例では、溝部ＴＰを形成した後、例えばフッ酸（ＨＦ）を用いたウェットエッチングを行う。これにより、酸化シリコン膜からなる絶縁膜ＨＭ２を除去する。また、開口部ＯＰの側面に露出した部分の、酸化シリコン膜からなる素子分離領域ＩＲを除去し、図３５に示すように、素子分離領域ＩＲの側面を溝部ＴＰの側面よりも後退させる。つまり、開口部ＯＰの側面の一部を、溝部ＴＰの側面よりも後退させる。このとき、窒化シリコン膜からなる絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出す。 In the third modified example, after the groove portion TP is formed, wet etching using, for example, hydrofluoric acid (HF) is performed. Thereby, the insulating film HM2 made of the silicon oxide film is removed. Further, the element isolation region IR made of the silicon oxide film is removed from the portion exposed on the side surface of the opening OP, and the side surface of the element isolation region IR is made to recede from the side surface of the trench TP as shown in FIG. That is, a part of the side surface of the opening OP is retracted from the side surface of the groove TP. At this time, the end of the insulating film HM1 made of the silicon nitride film protrudes from the side surface of the element isolation region IR in a bowl shape.
本第３変形例では、次に、実施の形態１で図１８および図２０を用いて説明した工程（図６のステップＳ１７３およびステップＳ１７４）と同様の工程を行う。これにより、図３６に示すように、絶縁膜ＩＦ１により、開口部ＯＰの側面、および、溝部ＴＰの側面を被覆し、絶縁膜ＩＦ２により、開口部ＯＰの側面、および、溝部ＴＰの側面を、絶縁膜ＩＦ１を介して被覆する。 In the third modification, next, the same process as the process described in the first embodiment with reference to FIGS. 18 and 20 (step S173 and step S174 in FIG. 6) is performed. 36, the insulating film IF1 covers the side surface of the opening OP and the side surface of the trench TP, and the insulating film IF2 covers the side surface of the opening OP and the side surface of the trench TP, as shown in FIG. Covering via the insulating film IF1.
ただし、本実施の形態２の第３変形例では、絶縁膜ＨＭ１の端部が素子分離領域ＩＲの側面から庇状に張り出しているため、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔が小さくなる。 However, in the third modification of the second embodiment, since the end of the insulating film HM1 protrudes in a bowl shape from the side surface of the element isolation region IR, the insulating films IF2 formed on both side surfaces of the opening OP are The interval of becomes smaller.
次に、開口部ＯＰの側面を被覆する絶縁膜ＩＦ２を、プラズマを用いてエッチングする。好適には、例えば高周波プラズマ（Radio Frequency Plasma）などの一般的なプラズマよりも高密度の高密度プラズマ（High Density Plasma；ＨＤＰ）を用いたエッチングを行う。これにより、図３７に示すように、開口部ＯＰの開口端付近では、絶縁膜ＩＦ２、絶縁膜ＩＦ１および絶縁膜ＨＭ１がエッチングされ、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔が大きくなる。 Next, the insulating film IF2 covering the side surface of the opening OP is etched using plasma. Preferably, for example, etching using high density plasma (HDP) having a higher density than general plasma such as radio frequency plasma is performed. As a result, as shown in FIG. 37, the insulating film IF2, the insulating film IF1, and the insulating film HM1 are etched in the vicinity of the opening end of the opening OP, and the distance between the insulating films IF2 formed on both side surfaces of the opening OP. Becomes larger.
次に、実施の形態１で図２１を用いて説明した工程（図６のステップＳ１７５）と同様の工程を行って、図３８に示すように、絶縁膜ＩＦ３により、溝部ＴＰ内に空間ＳＰを残して溝部ＴＰを閉塞する。 Next, a process similar to the process described in the first embodiment with reference to FIG. 21 (step S175 in FIG. 6) is performed, and as shown in FIG. 38, the space SP is formed in the trench TP by the insulating film IF3. The groove portion TP is closed.
本第３変形例では、ＨＤＰを用いてエッチングを行って、開口部ＯＰの両側面に形成される絶縁膜ＩＦ２同士の間隔を大きくすることにより、空間ＳＰの閉塞位置ＣＰを容易に下降させることができる。 In the third modification, etching is performed using HDP to increase the distance between the insulating films IF2 formed on both side surfaces of the opening OP, thereby easily lowering the closing position CP of the space SP. Can do.
その後、実施の形態１で図２２、図４および図２３を用いて説明した工程（図６のステップＳ１７６、ステップＳ１７７および図５のステップＳ１８）、ならびに、それ以降の工程を行って、本実施の形態２の半導体装置を製造することができる。
Thereafter, the process described in the first embodiment with reference to FIGS. 22, 4 and 23 (step S176 in FIG. 6, step S177 and step S18 in FIG. 5), and subsequent processes are performed, and this embodiment is performed. The semiconductor device of the
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法の特徴と同様の特徴を備えている。そのため、本実施の形態２の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法が有する効果と同様の効果を有する。
<Main features and effects of the present embodiment>
The manufacturing method of the semiconductor device according to the second embodiment has the same characteristics as the manufacturing method of the semiconductor device according to the first embodiment. Therefore, the method for manufacturing the semiconductor device according to the second embodiment has the same effect as that of the method for manufacturing the semiconductor device according to the first embodiment.
それに加えて、本実施の形態２の半導体装置の製造方法では、溝部ＴＰを形成した後、絶縁膜ＩＦ１を形成する前に、少なくとも開口部ＯＰの側面の一部を、溝部ＴＰの側面よりも後退させる。これにより、開口部ＯＰの幅ＷＤＯが溝部ＴＰの幅ＷＤＴよりも広くなる。言い換えれば、溝部ＴＰの幅ＷＤＴが開口部ＯＰの幅ＷＤＯより狭くなる。ここで、空間ＳＰの閉塞位置ＣＰは、開口部ＯＰに比べて相対的に幅が狭い溝部ＴＰにより影響を受ける。したがって、空間ＳＰの閉塞位置ＣＰを確実に下降させることができる。 In addition, in the method of manufacturing the semiconductor device of the second embodiment, after forming the trench TP and before forming the insulating film IF1, at least a part of the side surface of the opening OP is made to be more than the side surface of the trench TP. Retreat. As a result, the width WDO of the opening OP becomes wider than the width WDT of the groove TP. In other words, the width WDT of the trench TP is narrower than the width WDO of the opening OP. Here, the closing position CP of the space SP is influenced by the groove portion TP having a relatively narrow width compared to the opening portion OP. Therefore, the closing position CP of the space SP can be reliably lowered.
このように、本実施の形態２によれば、実施の形態１に比べ、空間ＳＰの閉塞位置ＣＰを所望の位置までさらに容易に下降させることができる。そのため、例えば絶縁膜ＩＦ３を研磨し、絶縁膜ＩＦ３の表面を平坦化する際に、絶縁膜ＩＦ３の表面の高さ位置が空間ＳＰの閉塞位置ＣＰよりも低くなることを、より確実に防止または抑制することができる。また、空間ＳＰが絶縁膜ＩＦ３の表面に露出してスラリーが空間ＳＰに入り込むこと、および、その後の洗浄工程において洗浄液が空間ＳＰに入り込むことを、より確実に防止または抑制することができる。 Thus, according to the second embodiment, the closed position CP of the space SP can be lowered more easily to a desired position as compared with the first embodiment. Therefore, for example, when the insulating film IF3 is polished and the surface of the insulating film IF3 is flattened, the height position of the surface of the insulating film IF3 can be more reliably prevented from becoming lower than the closing position CP of the space SP. Can be suppressed. Further, it is possible to more reliably prevent or suppress the space SP from being exposed to the surface of the insulating film IF3 and the slurry from entering the space SP, and the cleaning liquid from entering the space SP in the subsequent cleaning process.
したがって、その後、空間ＳＰに入り込んだスラリーまたは洗浄液が空間ＳＰから吹き出すことにより異物が発生することを、より確実に防止または抑制することができるので、半導体装置の形状に欠陥が発生することを、より確実に防止または抑制し、半導体装置の性能を、より確実に向上させることができる。 Therefore, since it can prevent or suppress more reliably generation | occurrence | production of a foreign material when the slurry or washing | cleaning liquid which entered into space SP blows out from space SP after that, it arises that a defect arises in the shape of a semiconductor device. It is possible to more reliably prevent or suppress the performance of the semiconductor device more reliably.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＣＨ コンタクトホール
ＣＨＰ 半導体チップ
ＣＰ 閉塞位置
ＤＰＴ 深さ
ＤＳ ＤＴＩ構造
ＤＳＴ 間隔
ＥＰ ｐ−型エピタキシャル層
ＧＥ、ＧＥＨ、ＧＥＮ、ＧＥＰ ゲート電極
ＧＩ ゲート絶縁膜
ＨＭ１、ＨＭ２ 絶縁膜
ＨＭＡ 高耐圧ＭＯＳ領域
ＨＶ 出力ドライバ部
ＩＦ１〜ＩＦ４、ＩＦＴ 絶縁膜
ＩＬ１〜ＩＬ３ 層間絶縁膜
ＩＲ 素子分離領域
ＬＧ ロジック部
ＬＭＡ 低耐圧ＭＯＳ領域
Ｍ１〜Ｍ３ 配線
ＮＢＲ ｎ型埋め込み領域
ＮＤＨ、ＮＤＬ ｎ＋型ドレイン領域
ＮＯＤＨ ｎ型オフセットドレイン領域
ＮＳＨ、ＮＳＬ ｎ＋型ソース領域
ＮＷＬ ｎ型ウエル領域
ＯＩＦ オフセット絶縁膜
ＯＰ 開口部
ＰＣＨ ｐ＋型コンタクト領域
ＰＤＬ ｐ＋型ドレイン領域
ＰＧ、ＰＧ１、ＰＧ２ プラグ
ＰＳＨ、ＰＳＬ ｐ＋型ソース領域
ＰＷＨ、ＰＷＬ、 ｐ型ウエル領域
ＱＨ ＬＤＭＯＳＦＥＴ
ＱＮ、ＱＰ ＭＩＳＦＥＴ
ＲＰ レジストパターン
ＳＩＬ シリサイド層
ＳＰ 空間
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＴＨ１、ＴＨ２１、ＴＨ２２ 膜厚
ＴＰ 溝部
ＷＤＯ、ＷＤＴ 幅
CH contact hole CHP semiconductor chip CP closing position DPT depth DS DTI structure DST interval EP p − type epitaxial layers GE, GEH, GEN, GEP gate electrode GI gate insulating film HM1, HM2 insulating film HMA high voltage MOS region HV output driver part IF1 to IF4, IFT insulating film IL1 to IL3 Interlayer insulating film IR Element isolation region LG Logic part LMA Low breakdown voltage MOS region M1 to M3 Wiring NBR n-type buried region NDH, NDL n + type drain region NODH n-type offset drain region NSH, NSL n + type source region NWL n type well region OIF Offset insulating film OP opening PCH p + type contact region PDL p + type drain region PG, PG1, PG2 Plug PSH, PSL p + type source region PWH, PWL, p type Hue Area QH LDMOSFET
QN, QP MISFET
RP Resist pattern SIL Silicide layer SP Space SUB Semiconductor substrate SW Side wall spacers TH1, TH21, TH22 Film thickness TP Groove WDO, WDT Width
Claims (12)
（ｂ）前記溝部内、および、前記半導体基板の前記主面上に、酸化シリコン膜を含む第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、酸化シリコン膜を含む第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜上に、酸化シリコン膜を含む第３絶縁膜を形成する工程、
（ｅ）ＣＭＰ法によって、前記第３絶縁膜の表面を研磨する工程、
（ｆ）前記（ｅ）工程後に、前記第３絶縁膜上に、酸化シリコン膜を含む第４絶縁膜を形成する工程、
を有し、
前記（ｂ）工程で、前記第１絶縁膜は、前記溝部の第１側面を被覆し、
前記（ｃ）工程で、前記第２絶縁膜は、前記第１絶縁膜を介して、前記溝部の前記第１側面を被覆し、
前記（ｄ）工程で、前記第３絶縁膜により、前記溝部内に空間を残して前記溝部を閉塞し、
前記（ｅ）工程後に、前記空間の最上端は、前記第３絶縁膜によって覆われている、半導体装置の製造方法。 (A) forming a groove in the main surface of the semiconductor substrate;
(B) forming a first insulating film including a silicon oxide film in the groove and on the main surface of the semiconductor substrate;
(C) forming a second insulating film including a silicon oxide film on the first insulating film;
(D) forming a third insulating film including a silicon oxide film on the second insulating film;
(E) a step of polishing the surface of the third insulating film by a CMP method;
(F) after the step (e), forming a fourth insulating film including a silicon oxide film on the third insulating film;
Have
In the step (b), the first insulating film covers the first side surface of the groove,
In the step (c), the second insulating film covers the first side surface of the groove portion through the first insulating film,
In the step (d), the third insulating film closes the groove part leaving a space in the groove part,
A method of manufacturing a semiconductor device, wherein the uppermost end of the space is covered with the third insulating film after the step (e).
前記（ｃ）工程では、前記溝部を閉塞しないように、前記第２絶縁膜を形成する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), the second insulating film is formed so as not to close the groove.
前記（ｂ）工程では、前記第１絶縁膜は、化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (b), the first insulating film is formed by a chemical vapor deposition method.
前記（ｃ）工程では、前記第２絶縁膜は、プラズマ化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), the second insulating film is formed by plasma enhanced chemical vapor deposition.
前記（ｄ）工程では、前記第３絶縁膜は、化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (d), the third insulating film is formed by a chemical vapor deposition method.
前記（ｃ）工程では、前記第２絶縁膜は、テトラエトキシシランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), the second insulating film is formed by plasma enhanced chemical vapor deposition using a gas containing tetraethoxysilane gas.
前記（ｃ）工程では、前記第２絶縁膜は、シランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (c), the second insulating film is formed by a plasma chemical vapor deposition method using a gas containing a silane gas.
前記（ｆ）工程では、前記第４絶縁膜は、テトラエトキシシランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (f), the fourth insulating film is formed by plasma enhanced chemical vapor deposition using a gas containing tetraethoxysilane gas.
前記（ｆ）工程では、前記第４絶縁膜は、シランガスを含むガスを用いたプラズマ化学気相成長法により形成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (f), the fourth insulating film is formed by plasma enhanced chemical vapor deposition using a gas containing silane gas.
（ｇ）前記（ａ）工程前に、前記半導体基板の前記主面上に、トランジスタを形成する工程、
を有し、
前記（ｂ）工程で、前記第１絶縁膜は前記トランジスタを覆う、半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, further comprising:
(G) a step of forming a transistor on the main surface of the semiconductor substrate before the step (a);
Have
The method of manufacturing a semiconductor device, wherein in the step (b), the first insulating film covers the transistor.
前記（ａ）工程で、平面視において、前記溝部は前記トランジスタを囲む、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10.
In the step (a), the groove portion surrounds the transistor in a plan view.
前記トランジスタのソース領域またはドレイン領域に達するコンタクトホールが、前記第１絶縁膜中に形成されている、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 10.
A method for manufacturing a semiconductor device, wherein a contact hole reaching a source region or a drain region of the transistor is formed in the first insulating film.
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