JP6360386B2 - スペクトラム拡散クロック生成回路 - Google Patents

Description

本発明はスペクトラム拡散クロック生成回路に関し、例えばデルタシグマ変調器を用いたスペクトラム拡散クロックの生成に関する。

電子機器によるＥＭＩ（Electro-Magnetic Interference）の発生を抑制するために、スペクトラム拡散クロック生成回路（SSCG:spread spectrum clock generator）が利用されている。ＳＳＣＧでは、ＰＬＬ（phase locked loop）回路等によって生成されるクロック信号を所定の変調周波数及び変調度に従って周波数変調することにより生成される。

特許文献１に開示されたＳＳＣＧは、ＰＬＬ回路において、フィードバック経路上に配置された位相補間器によって電圧制御発振器の出力クロック信号の位相を進めたり遅らせたりすることにより、位相比較部に入力される帰還クロック信号と参照クロック信号との位相差を周期的に増減させて、出力クロック信号を周波数変調する。

また、出力クロックのスペクトラム拡散を制御するための波形信号を、デルタシグマ変調器によりデルタシグマ変調し、これにより得られる疎密波に基づいて出力クロックの周波数を変調するＳＳＣＧがある。

特開２０１０−０３５０１５号公報

発明者は以下の問題を見出した。
デルタシグマ変調器を用いたスペクトラム拡散クロック生成回路においては、デルタシグマ変調器に起因したスプリアスが発生する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、スペクトラム拡散クロック生成回路は、出力クロックのスペクトラム拡散を制御するための波形信号に基づいて、１ビットを超える出力を行うデルタシグマ変調器と、デルタシグマ変調器の出力信号に応じて制御された逓倍数に従って出力クロック信号を分周する分周器とを有するものである。

前記一実施の形態によれば、スペクトラム拡散クロックの生成におけるスプリアスの発生を抑制することができる。

実施の形態１にかかるＳＳＣＧの構成を示すブロック図である。 実施の形態１にかかるデルタシグマ変調器の構成を示すブロック図である。 第２の比較例にかかるデルタシグマ変調器の量子化器の入出力特性の一例を示すグラフであり、（ａ）は量子化器における入力と出力の関係を示し、（ｂ）は量子化器の入力と微分非直線性誤差の関係を示している。 実施の形態１にかかるデルタシグマ変調器の量子化器の入出力特性の一例を示すグラフであり、（ａ）は量子化器における入力と出力の関係を示し、（ｂ）は量子化器の入力と微分非直線性誤差の関係を示している。 デルタシグマ変調器における量子化ノイズについて示すグラフであり、（ａ）はノイズシェーピング前の量子化ノイズの周波数スペクトラムを示し、（ｂ）はノイズシェーピング後の量子化ノイズの周波数スペクトラムを示し、（ｃ）は高周波成分がカットされた量子化ノイズの周波数スペクトラムを示している。 実施の形態１にかかるＳＳＣＧの回路構成の一例を示す回路図である。 実施の形態１にかかるＳＳＣＧによる出力クロック信号の周波数スペクトラムを示すグラフである。 実施の形態１にかかるＳＳＣＧの動作波形を示すグラフである。 実施の形態２にかかるＳＳＣＧの構成を示すブロック図である。 実施の形態２にかかる量子化器の入出力特性の一例を示すグラフであり、（ａ）は量子化器における入力と出力の関係を示し、（ｂ）は量子化器の入力と微分非直線性誤差の関係を示している。 実施の形態１にかかるデルタシグマ変調器の動作波形の一例を示すグラフである。 実施の形態２にかかるデルタシグマ変調器の動作波形の一例を示すグラフである。 実施の形態２にかかるＳＳＣＧの動作波形を示すグラフである。 実施の形態２にかかるＳＳＣＧによる出力クロック信号の周波数スペクトラムを示すグラフである。 実施の形態３にかかるＳＳＣＧの構成を示すブロック図である。 実施の形態３にかかるＳＳＣＧの回路構成の一例を示す回路図である。 実施の形態３にかかるＳＳＣＧの動作波形を示すグラフである。 実施の形態３の変形例にかかるＳＳＣＧの構成の一部を示すブロック図である。 実施の形態３の変形例にかかるＳＳＣＧの構成の一部を示すブロック図である。 デジタルシグマ変調を用いたデジタルアナログ変換器に波形整形器を利用した構成を示すブロック図である。 第１の比較例にかかるＳＳＣＧの構成を示すブロック図である。 第１の比較例にかかるＳＳＣＧの動作波形を示すグラフである。 第１の比較例にかかるＳＳＣＧによる出力クロック信号の周波数スペクトラムを示すグラフである。 第２の比較例にかかるＳＳＣＧの構成を示すブロック図である。 第２の比較例にかかるＳＳＣＧの動作波形を示すグラフである。 第２の比較例にかかるＳＳＣＧによる出力クロック信号の周波数スペクトラムを示すグラフである。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

＜事前の検討＞
実施の形態の説明をする前に、発明者が事前に検討した内容について説明する。
図２１は、第１の比較例にかかるＳＳＣＧ（スペクトラム拡散クロック生成回路）８の構成を示すブロック図である。ＳＳＣＧ８は、位相比較部１０と、電圧制御発振器（VCO: Voltage-controlled oscillator）１４と、三角波生成器１５と、ＳＳＣコントローラ８０と、位相補間器８１と、分周器８２とを有する。

位相比較部１０は、基準クロック信号ＲＣＬＫ及び帰還クロック信号ＶＣＬＫを受信し、基準クロック信号ＲＣＬＫと帰還クロック信号ＶＣＬＫとの間の位相差に応じた制御電圧Ｖｃを生成する。図２１に示される構成では、位相比較部１０は、位相比較器１１と、チャージポンプ１２と、ループフィルタ１３とを有する。

位相比較器１１は、基準クロック信号ＲＣＬＫと帰還クロック信号ＶＣＬＫの位相差を示す位相差信号を生成する。チャージポンプ１２は、位相比較器１１により生成された位相差信号に応じた電流をループフィルタ１３へ出力する。ループフィルタ１３は、チャージポンプ１２から供給される電流を平滑化及び積分して、制御電圧Ｖｃを生成する。

電圧制御発振器１４は、制御電圧Ｖｃに対応した発振周波数で発振し、出力クロック信号ＣＬＫＯＵＴを生成する。三角波生成器（波形生成回路）１５は、帰還クロック信号ＶＣＬＫを用いて、出力クロック信号ＣＬＫＯＵＴのスペクトラム拡散を制御するための波形信号として、予め定められた変調周波数の三角波の信号である三角波ＴＷＧを生成する。

ＳＳＣコントローラ８０は、三角波生成器１５により生成された三角波ＴＷＧに基づいて、位相補間器８１及び分周器８２に対し制御信号を送信する。例えば、基準クロック信号ＲＣＬＫを１００逓倍する際、変調度を±１％としてスペクトラム拡散する場合、ＳＳＣコントローラ８０は、三角波ＴＷＧの変調周波数で周期的に逓倍数１０１と９９を繰り返すよう分周器８２を制御する。また、ＳＳＣコントローラ８０は、三角波ＴＷＧの振幅の大きさに従って位相を進めたり遅らせたりするよう位相補間器８１を制御する。分周器８２により設定される逓倍数は、上記例の場合、１０１と９９の２種類であるが、分周器８２に加え、位相補間器８１による位相シフトを併用することにより、三角波ＴＷＧの波形に応じた細かな逓倍設定が実現される。

位相補間器８１は、ＳＳＣコントローラ８０からの制御信号で指定された位相シフト量だけ出力クロック信号ＣＬＫＯＵＴの位相をシフトさせる。そして、位相補間器８１は、位相シフトさせたクロック信号を分周器８２に出力する。分周器８２は、位相補間器８１から入力されたクロック信号について、ＳＳＣコントローラ８０からの制御信号で指定された逓倍数で分周し、帰還クロック信号ＶＣＬＫを生成する。分周器８２から出力された帰還クロック信号ＶＣＬＫは、位相比較器１１及び三角波生成器１５に供給される。

第１の比較例にかかるＳＳＣＧ８では、このように、分周器８２と位相補間器８１とを併用して設定される逓倍数を三角波ＴＷＧにより動的に変化させ、出力クロック信号ＣＬＫＯＵＴの周波数を拡散させることでスペクトラム拡散を実現している。図２２は、第１の比較例にかかるＳＳＣＧ８の動作波形を示すグラフであり、上段のグラフは三角波生成器１５が生成した三角波ＴＷＧの振幅の時間による推移を示し、下段のグラフは出力クロック信号ＣＬＫＯＵＴの周波数の時間による推移を示す。図２２に示されるように、出力クロック信号ＣＬＫＯＵＴは、三角波ＴＷＧの振幅の時間による推移に沿って、周波数が時間的に変化する。

図２３は、第１の比較例にかかるＳＳＣＧ８による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示すグラフである。なお、図２３において、実線が第１の比較例にかかるＳＳＣＧ８による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示しており、破線はスペクトラム拡散前の周波数スペクトラムを示している。ＳＳＣＧ８によれば、スペクトラム拡散により、一定の周波数で出力される場合すなわちスペクトラム拡散前の場合に比べ、最大電力が低減されることとなる。したがって、図２３に示されるように、ＳＳＣＧ８による出力クロック信号ＣＬＫＯＵＴは、拡散前に比べ周波数スペクトラムのピークが抑制される。

上述の通り、分周器８２に加えて位相補間器８１を用いることで、分周器８２のみの逓倍設定よりも細かな逓倍設定を実現し、図２３に示されるような周波数スペクトラムを得ることができるが、位相補間器８１を使用せずにスペクトラム拡散クロック生成回路を構成することもできる。以下、第２の比較例として、位相補間器８１を使用しないスペクトラム拡散クロック生成回路について説明する。

図２４は、第２の比較例にかかるＳＳＣＧ９の構成を示すブロック図である。ＳＳＣＧ９は、位相比較部１０と、電圧制御発振器１４と、三角波生成器１５と、デルタシグマ変調器９０と、ＳＳＣコントローラ９１と、分周器９２とを有する。第２の比較例にかかるＳＳＣＧ９は、主に、位相補間器８１がなく、また、デルタシグマ変調器９０が追加された点で第１の比較例にかかるＳＳＣＧ８と異なる。

デルタシグマ変調器９０は、三角波生成器１５が生成した三角波ＴＷＧの振幅成分をデルタシグマ変調して１ビットのデジタル値（出力信号ＤＳ）を出力する１次デルタシグマ変調器である。ＳＳＣコントローラ９１は、デルタシグマ変調器９０からの出力信号ＤＳに基づいて、分周器９２に対し制御信号を送信する。分周器９２は、電圧制御発振器１４から出力された出力クロック信号ＣＬＫＯＵＴについて、ＳＳＣコントローラ９１からの制御信号にしたがって分周し、帰還クロック信号ＶＣＬＫを生成する。分周器９２から出力された帰還クロック信号ＶＣＬＫは、位相比較部１０の位相比較器１１及び三角波生成器１５に供給される。以下、デルタシグマ変調器９０の動作の詳細について説明する。

図２５は、第２の比較例にかかるＳＳＣＧ９の動作波形を示すグラフである。なお、図２５において、上段のグラフは三角波生成器１５が生成した三角波ＴＷＧの振幅の時間による推移を示し、中段のグラフはデルタシグマ変調器９０の出力信号ＤＳの時間による推移を示し、下段のグラフは出力クロック信号ＣＬＫＯＵＴの周波数の時間による推移を示す。

図２５の中段のグラフに示されるように、デルタシグマ変調器９０は、三角波ＴＷＧを、２値の振幅を持つ疎密波へと変換する。したがって、デルタシグマ変調器９０の出力信号ＤＳは、信号値ｄｓ１と信号値ｄｓ２とを交互に繰り返すよう時間的に推移するが、その際の信号値ｄｓ１及び信号値ｄｓ２の継続時間は、三角波ＴＷＧの値に応じて異なる。

より具体的には、信号値ｄｓ１及び信号値ｄｓ２の継続時間は次のように変動する。なお、信号値ｄｓ１は信号値ｄｓ２よりも大きいものとする。デルタシグマ変調器９０に入力される三角波ＴＷＧの値が最小値から最大値へと変動する際、入力される三角波ＴＷＧの値が大きくなるに従い、信号値ｄｓ２の継続時間に対する信号値ｄｓ１の継続時間の比率が大きくなる。よって、三角波ＴＷＧの値が最大値となるとき、信号値ｄｓ１の継続時間は最大となる。また、デルタシグマ変調器９０に入力される三角波ＴＷＧの値が最大値から最小値へと変動する際、入力される三角波ＴＷＧの値が小さくなるに従い、信号値ｄｓ１の継続時間に対する信号値ｄｓ２の継続時間の比率が大きくなる。よって、三角波ＴＷＧの値が最小値となるとき、信号値ｄｓ２の継続時間は最大となる。なお、三角波ＴＷＧの値が中間値となるとき、信号値ｄｓ１の継続時間と信号値ｄｓ２の継続時間の比は１対１となる。

デルタシグマ変調器９０から出力される出力信号ＤＳにしたがって、ＳＳＣコントローラ９１は、分周器９２に対して逓倍数を設定する制御信号を出力する。具体的には、ＳＳＣコントローラ９１は、デルタシグマ変調器９０の出力信号ＤＳがとる２値の出力のそれぞれに異なる逓倍数を対応させており、出力信号ＤＳの値に応じた逓倍数を設定するよう分周器９２に制御信号を出力する。ＳＳＣコントローラ９１は、出力信号ＤＳの値が変化するまで、すなわち上述のデルタシグマ変調器９０の同一出力の継続時間だけ、当該出力信号ＤＳの値に対応する逓倍数で分周器９２が分周を行うよう制御信号を出力する。したがって、例えば、基準クロック信号ＲＣＬＫを１００逓倍する際、変調度を±１％としてスペクトラム拡散する場合、ＳＳＣコントローラ９１は、出力信号ＤＳの値が信号値ｄｓ１である間、分周器９２が逓倍数１０１で分周するよう制御信号を出力し、出力信号ＤＳの値が信号値ｄｓ２である間、分周器９２が逓倍数９９で分周するよう制御信号を出力する。このような動作により、図２５に示されるように、出力クロック信号ＣＬＫＯＵＴは、三角波ＴＷＧの振幅の時間による推移に沿って、周波数が時間的に変換する。

第２の比較例にかかるＳＳＣＧ９では、デルタシグマ変調によって疎密波に変換することで、三角波ＴＷＧの細かな振幅変動に対応した逓倍設定を可能としている。これにより、位相補間器８１による変調制御の精度と同等の変調制御を実現するＳＳＣＧを構成することができる。ところで、位相補間器８１を実現する回路構成に起因する電力の消費が大きいため、位相補間器８１を用いたＳＳＣＧの場合、低電力化への要求に応えることが困難である。このため、低電力化が要求される場合には、第２の比較例にかかるＳＳＣＧ９のように、デルタシグマ変調器９０を用いた構成の方が適している。

しかしながら、デルタシグマ変調器９０を用いたＳＳＣＧ９の場合、デルタシグマ変調器９０はスプリアスの原因となる量子化ノイズを発生するため、図２６に示されるように出力クロック信号ＣＬＫＯＵＴにスプリアスが発生してしまう。なお、図２６において、実線が第２の比較例にかかるＳＳＣＧ９による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示しており、破線はスペクトラム拡散前の周波数スペクトラムを示している。ＳＳＣＧ９によれば、スペクトラム拡散前に比べ最大電力が低減されるものの、第１の比較例にかかるＳＳＣＧ８による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムでは見られないピークが生じている。デルタシグマ変調器９０に起因するこのようなスプリアスは、ＥＭＩ低減度の要求を満たす上で妨げとなる。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

＜実施の形態１＞
図１は、実施の形態１にかかるＳＳＣＧ１の構成を示すブロック図である。ＳＳＣＧ１は、位相比較部１０と、電圧制御発振器１４と、三角波生成器１５と、デルタシグマ変調器１６と、ＳＳＣコントローラ１７と、分周器１８とを有する。実施の形態１にかかるＳＳＣＧ１は、第２の比較例にかかるＳＳＣＧ９におけるデルタシグマ変調器９０、ＳＳＣコントローラ９１及び分周器９２が、それぞれ、デルタシグマ変調器１６、ＳＳＣコントローラ１７及び分周器１８に代わっている。なお、本実施の形態では、ＳＳＣＧ１は、三角波生成器１５を備えるが、三角波生成器１５を備えず、デルタシグマ変調器１６が外部から波形信号を受信するよう構成してもよい。

デルタシグマ変調器１６は、三角波生成器１５が生成した波形信号である三角波ＴＷＧを受信し、この三角波ＴＷＧの振幅成分をデルタシグマ変調して多ビットのデジタル値を出力する１次デルタシグマ変調器である。すなわち、デルタシグマ変調器１６は、出力クロック信号のスペクトラム拡散を制御するための波形信号を受信し、受信した波形信号に基づいて、１ビットを超える出力を行う。より具体的には、本実施形態では、デルタシグマ変調器１６は、１．５ビットのデジタル値、すなわち３値を出力信号ＤＳとして出力する。このため、後述する図８に示されるように、デルタシグマ変調器１６からの出力信号ＤＳは、三角波ＴＷＧに応じて３つの出力値間で変動する。

より具体的には、デルタシグマ変調器１６からの出力信号ＤＳは、次のように変動する。なお、以下の説明では、デルタシグマ変調器１６は信号値ｄｓ１、ｄｓ２、ｄｓ３の３値を出力するものとして説明する（図８の中段のグラフ参照）。また、信号値ｄｓ１〜ｄｓ３は、ｄｓ１＞ｄｓ３＞ｄｓ２の関係にあるものとする。三角波ＴＷＧの値が中間値から最大値へと変動する際、出力信号ＤＳは、ｄｓ１とｄｓ３の２値を交互に出力するよう変動する。その際、入力される三角波ＴＷＧの値が大きくなるに従い、信号値ｄｓ３の継続時間に対する信号値ｄｓ１の継続時間の比率が増加する。三角波ＴＷＧの値が最大値から中間値へと変動する際も、出力信号ＤＳは、ｄｓ１とｄｓ３の２値を交互に出力するよう変動する。その際、入力される三角波ＴＷＧの値が小さくなるに従い、増加した上記比率が戻る。

三角波ＴＷＧの値が中間値から最小値へと変動する際、出力信号ＤＳは、ｄｓ２とｄｓ３の２値を交互に出力するよう変動する。その際、入力される三角波ＴＷＧの値が小さくなるに従い、信号値ｄｓ３の継続時間に対する信号値ｄｓ２の継続時間の比率が増加する。三角波ＴＷＧの値が最小値から中間値へと変動する際も、出力信号ＤＳは、ｄｓ２とｄｓ３の２値を交互に出力するよう変動する。その際、入力される三角波ＴＷＧの値が大きくなるに従い、増加した上記比率が戻る。

デルタシグマ変調器１６は、図２に示されるように、減算回路１９と、積分回路２０と、量子化器２１と、フィードバック回路２２を有する。減算回路１９は、入力信号である三角波ＴＷＧとフィードバック信号ＦＢとの差分を演算し、積分回路２０に出力する。積分回路２０は、出力クロック信号ＣＬＫＯＵＴのスペクトラム拡散を制御するための波形信号と、フィードバック回路２２の出力信号との差分信号を積分する。具体的には、積分回路２０は、減算回路１９からの出力を積分し、量子化器２１に出力する。量子化器２１は、積分回路２０による積分値である出力信号を１．５ビット、すなわち３値に量子化し、量子化後の値をデルタシグマ変調器１６の出力信号ＤＳとして出力する。フィードバック回路２２は、量子化器２１の出力を所定のデジタル値に変換する。具体的には、フィードバック回路２２は、量子化器２１からの出力信号ＤＳを受信し、１．５ビットのデジタル信号である出力信号ＤＳをそれぞれに対応した数値を持ったフィードバック信号ＦＢに変換して減算回路１９に供給する。

ＳＳＣコントローラ１７は、デルタシグマ変調器１６の出力信号ＤＳに応じて逓倍数を制御する制御回路である。ＳＳＣコントローラ１７は、ＳＳＣコントローラ９１と同様に、デルタシグマ変調器１６からの出力信号ＤＳに基づいて、分周器１８に対して逓倍数を設定する制御信号を出力する。ただし、ＳＳＣコントローラ１７は、デルタシグマ変調器１６の出力信号ＤＳがとる３値の出力のそれぞれに異なる逓倍数を対応させており、出力信号ＤＳの値に応じた逓倍数を設定するよう分周器１８に制御信号を出力する点で、ＳＳＣコントローラ９１と異なっている。

例えば、ＳＳＣコントローラ１７は、基準となる逓倍数をＮ（ただし、Ｎは整数）とすると、逓倍数として、Ｎ−１、Ｎ、Ｎ＋１のいずれかを分周器１８に設定する。この場合、ＳＳＣコントローラ１７は、デルタシグマ変調器１６の出力信号ＤＳの値が、取りうる３値のうち最大値であるときに、逓倍数Ｎ＋１を設定する。また、ＳＳＣコントローラ１７は、出力信号ＤＳの値が、取りうる３値のうち最小値であるときに、逓倍数Ｎ−１を設定する。また、ＳＳＣコントローラ１７は、出力信号ＤＳの値が、取りうる３値のうち最大値でも最小値でもない値のときに、逓倍数Ｎに設定する。

分周器１８は、ＳＳＣコントローラ１７により制御された逓倍数に従って出力クロック信号ＣＬＫＯＵＴを分周して帰還クロック信号ＶＣＬＫを生成し、位相比較部１０に供給する。ただし、分周器１８は、ＳＳＣコントローラ１７の制御の下、３つの逓倍数のうち、いずれかの逓倍数を選択し、選択された逓倍数で分周する。

次に、１ビットの出力を行うデルタシグマ変調器９０を１．５ビットの出力を行うデルタシグマ変調器１６に置き換えたことによる違いについて説明する。図３は、第２の比較例にかかるデルタシグマ変調器９０の量子化器（図示せず）の入出力特性の一例を示すグラフである。図３（ａ）は、デルタシグマ変調器９０の量子化器における入力と出力の関係を示し、図３（ｂ）は、デルタシグマ変調器９０の量子化器の入力と微分非直線性誤差の関係を示している。また、図４は、本実施の形態にかかるデルタシグマ変調器１６の量子化器２１の入出力特性の一例を示すグラフである。図４（ａ）は、量子化器２１における入力と出力の関係を示し、図４（ｂ）は、量子化器２１の入力と微分非直線性誤差の関係を示している。

図３（ａ）に示されるように、１ビットの出力を行うデルタシグマ変調器９０では、１ビット量子化器が用いられているため、入力信号は２値に量子化される。これに対し、図４（ａ）に示されるように、本実施の形態にかかるデルタシグマ変調器１６では、１．５ビットの量子化を行う量子化器２１が用いられているため、入力信号は３値に量子化される。このため、図３（ｂ）及び図４（ｂ）に示されるように、１ビット量子化器に比べ、量子化器２１の微分非直線性誤差は改善される。したがって、本実施の形態にかかるデルタシグマ変調器１６では、１ビットの出力を行うデルタシグマ変調器９０に比べ、量子化ノイズが抑制されることとなる。

ここで、デルタシグマ変調器における量子化ノイズと、ＳＳＣＧに発生するスプリアスとの関係について説明する。
デルタシグマ変調器の量子化器から生じる量子化ノイズの周波数スペクトラムσ_１（ｆ）は、一般的に、以下の式（１）のように表される。なお、式（１）において、Ｂは、量子化器の出力のビット数を示す。

図５（ａ）は、式（１）についてグラフで示したものである。なお、実際には、デルタシグマ変調器の動作周波数ｆ_ｄｓｍの半分の周波数までしか周波数成分は存在していないため、図５（ａ）に示されるように、ｆ_ｄｓｍ／２以上の周波数ではノイズは観測されない。

ここで、デルタシグマ変調器の出力においてノイズを観測する場合には、ノイズシェーピング効果を受けるため、量子化ノイズの周波数スペクトラムは、一般的に以下の式（２）のように式変形される。なお、σ_２（ｆ）は、ノイズシェーピング後の量子化ノイズの周波数スペクトラムを示す。

図５（ｂ）は、式（２）についてグラフで示したものである。
さらに、このノイズは、ＳＳＣＧのループフィルタ１３によって高周波成分がカットされるため、出力クロック信号ＣＬＫＯＵＴにおいて観測される量子化ノイズの総量Ｐ_{ｎｏｉｓｅ}は、以下の式（３）のように表される。なお、以下の説明において、フィルタ帯域ｆ_ｃとは、ループフィルタ１３における遮断周波数をいうものとする。図５（ｃ）は、式（３）についてグラフで示したものである。

式（３）より、出力クロック信号ＣＬＫＯＵＴにおいて観測される量子化ノイズ漏れを低減するためにはフィルタ帯域ｆ_ｃをデルタシグマ変調器の動作周波数ｆ_ｄｓｍに対し十分に小さくすることが有効であることが分かる。従来はこの比率を十分に小さくすることが可能であったため、量子化ノイズに起因するスプリアスの発生を抑制できていた。しかしながら，半導体プロセスの微細化に伴いアナログ素子の特性が劣化傾向にあることや、半導体ＩＰ(Intellectual Property)の高汎用性への要求などにより、フィルタ帯域ｆ_ｃを任意の値に管理することが困難となっている。結果的に、デルタシグマ変調器の量子化ノイズが十分に抑制されることなく出力へ漏れだすことでスプリアスが発生し、ＥＭＩ低減度のスペックを満たすことが困難となっている。

しかしながら、本実施の形態にかかるデルタシグマ変調器１６では、１．５ビットの量子化を行う量子化器２１が用いられているため、上述の通り、１ビット量子化器に比べ、量子化器２１の微分非直線性誤差は改善される。このため、本実施の形態にかかるデルタシグマ変調器１６では、１ビットの出力を行うデルタシグマ変調器９０に比べ、量子化ノイズが抑制される。この効果について、式（３）により算出すると、本実施の形態にかかるＳＳＣＧ１は、第２の比較例にかかるＳＳＣＧ９に比べ、デルタシグマ変調器で発生する量子化ノイズ成分を５．２ｄＢだけ改善することが可能となる。このことは、ＥＭＩ低減度のスペックから要求されるファイル帯域の許容値を約１．５倍大きくすることができることを意味する。すなわち、このことは、フィルタ帯域ｆ_ｃを有するＳＳＣＧ９の量子化ノイズと、フィルタ帯域ｆ_ｃ´（ただし、ｆ_ｃ´＝１．５×ｆ_ｃ）を有するＳＳＣＧ１の量子化ノイズとが同じであることを意味する。

したがって，半導体プロセスの微細化によるアナログ素子特性の劣化や、要求仕様の汎用化に伴うフィルタ帯域ｆ_ｃの増加の影響に対し、デジタルシグマ変調器の出力を１．５ビットとすることでその影響を抑制することが可能となる。よって、量子化ノイズ起因のスプリアス発生を抑制することができる。

ところで、上記説明においては、分周器１８は、ＳＳＣコントローラ１７の制御のもと、Ｎ−１、Ｎ、Ｎ＋１の逓倍数を切り替えて分周をするものとして示した。この場合、ＳＳＣＧ１は、Ｎ−１、Ｎ＋１の逓倍数を切り替えて分周する分周器９２を有した第２の比較例にかかるＳＳＣＧ９と同じ変調度のスペクトラム拡散を行うことができる。このように、第２の比較例にかかるＳＳＣＧ９の分周器９２による２つの逓倍数の間の逓倍数を、ＳＳＣＧ１にかかる分周器１８に追加することで、同じ変調度のスペクトラム拡散を実現することができる。

ここで、例えば、第２の比較例にかかるＳＳＣＧ９の分周器が、Ｎ、Ｎ＋１の逓倍数を切り替えて分周する場合には、このＳＳＣＧ９と同じ変調度のスペクトラム拡散を行うＳＳＣＧ１を実現する際に、例えば、次のような分周器１８を用いればよい。すなわち、分周器１８は、Ｎ、Ｎ＋０．５、Ｎ＋１の逓倍数を切り替えて分周するよう構成すればよい。分周器１８が分周に用いる逓倍数が、上記のＮ−１、Ｎ、Ｎ＋１のようにすべて整数値であることが回路構成の簡単化及び省電力化の上で好ましいが、Ｎ、Ｎ＋０．５、Ｎ＋１のように、いずれも０．５の整数倍の値であってもよい。なぜならば、この場合、０．５逓倍を実現する分周器が必要となるが、０．５逓倍であれば、出力クロック信号ＣＬＫＯＵＴのポジティブエッジとネガティブエッジを使用することによって、位相補間器を使用することなく、比較的容易に実現することが可能であるからである。このように、１．５ビット（３値）の出力を行うデルタシグマ変調器１６を用いたとしても、位相補間器を用いることがなく、ＳＳＣＧを構成することができる。このため、消費電力を抑制しつつ、量子化ノイズの発生量を低減できる。このため、フィルタ帯域ｆ_ｃを下げなくとも、不要なスプリアスの発生が抑制されたＳＳＣＧの実現を可能とする。なお、分周器１８が０．５以外の小数の逓倍数により分周するようＳＳＣＧ１を構成してもよい。

以上、実施の形態１にかかるＳＳＣＧ１について説明した。最後に、上述のＳＳＣＧ１を実現するための回路構成の具体例について説明する。図６は、ＳＳＣＧ１の回路構成の一例を示す回路図である。なお、図６に示した例では、説明の簡略化のため、三角波生成器１５と、デルタシグマ変調器１６と、ＳＳＣコントローラ１７の具体的な回路構成を示している。

図６に示されるように、三角波生成器１５は、セレクタ２３と、加算回路２４と、カウンタ２５と、論理回路２６とを有する。セレクタ２３は、論理回路２６からの信号にしたがい、＋１と−１のうちいずれかを選択して出力する。加算回路２４は、セレクタ２３からの出力とカウンタ２５からの出力を加算する。カウンタ２５は、帰還クロック信号ＶＣＬＫと同期して、加算回路２４からの出力をカウントする。論理回路２６は、カウンタ２５からの出力値が、予め定められた値すなわち三角波ＴＷＧの振幅の最大値又は最小値に到達すると、セレクタ２３の出力を切り替えるよう制御する。このような構成により、三角波生成器１５は、任意の周波数の三角波ＴＷＧを生成する。

また、デルタシグマ変調器１６は、上述の通り、減算回路１９と、積分回路２０と、量子化器２１と、フィードバック回路２２を有する。積分回路２０は、図６に示されるように、加算回路２７と積分器２８とを有し、減算回路１９からの出力を積分する。また、図６に示されるように、フィードバック回路２２は、セレクタ２９を有し、量子化器２１からの出力に応じて、デジタル信号値である＋Ａ、０、−Ａのいずれかを選択して出力する。なお、ここで、Ａは、フィードバック回路２２のフィードバック係数値である。

また、ＳＳＣコントローラ１７は、セレクタ３０を有し、デルタシグマ変調器１６からの出力に応じて、逓倍数Ｎ＋１、Ｎ、Ｎ−１のいずれかを選択して、分周器１８に対し制御信号Ｎｓｓｃを出力する。このような構成により、ＳＳＣコントローラ１７は、デルタシグマ変調器１６からの１．５ビットの出力信号ＤＳに応じて、分周器１８の逓倍設定を切り替える。

次に、実施の形態１にかかるＳＳＣＧ１における課題について説明する。
上述の通り、実施の形態１にかかるＳＳＣＧ１は、第２の比較例にかかるＳＳＣＧ９に比べて、スプリアスの発生は抑制されるという効果がある。しかしながら、発明者は、多ビットの出力を行うデルタシグマ変調器を採用したことにより新たに別成分のスプリアスが発生することを見出した。

図７は、実施の形態１にかかるＳＳＣＧ１による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示すグラフである。図７に示されるように、実施の形態１にかかるＳＳＣＧ１では、図２６に示した第２の比較例にかかるＳＳＣＧ９における周波数スペクトラムに比べ、スプリアスの発生は抑制されている。しかしながら、ＳＳＣＧ１による出力クロック信号ＣＬＫＯＵＴには、マルチビットの出力を行う構成であるデルタシグマ変調器１６に起因したスプリアス３１が発生してしまう。このスプリアス３１は、１．５ビット（３値）の出力を行うデルタシグマ変調器１６の場合、１ケ所の周波数成分でのみ発生し、ＥＭＩの低減度を制限する。このスプリアス３１は、デルタシグマ変調器１６へ入力される三角波ＴＷＧがフィードバック回路２２の出力信号付近となった時に対応する周波数で発生する。デルタシグマ変調器１６では、デルタシグマ変調器１６への入力信号とフィードバック回路２２の信号との差分が積分され、その積分値が量子化器２１の閾値を超えると出力値が変化する。したがって、デルタシグマ変調器１６への入力信号がフィードバック回路２２の出力信号付近となると、差分が小さくなり、積分値が閾値を超えるまでの積分時間が長期化する。このため、デルタシグマ変調器１６の出力が長期間にわたって一定値に留まってしまうことになる。

図８は、実施の形態１にかかるＳＳＣＧ１の動作波形を示すグラフである。なお、図８において、上段のグラフは三角波生成器１５が生成した三角波ＴＷＧの振幅の時間による推移を示し、中段のグラフはデルタシグマ変調器１６の出力信号ＤＳの時間による推移を示し、下段のグラフは出力クロック信号ＣＬＫＯＵＴの周波数の時間による推移を示す。図８に示されるように、出力信号ＤＳは、期間Ｔ_ＳＴＡＣの間、出力が一定値に留まっていしまっている。この期間Ｔ_ＳＴＡＣがＳＳＣＧ１のフィルタ帯域ｆ_ｃ以下となると、出力信号ＤＳの停滞が、出力クロック信号ＣＬＫＯＵＴに反映されてしまう。すなわち、（期間Ｔ_ＳＴＡＣの時間長）＞１／（フィルタ帯域ｆ_ｃ）となると、出力信号ＤＳの停滞が、出力クロック信号ＣＬＫＯＵＴに反映されてしまう。このため、図８に示されるように、期間Ｔ_ＳＴＡＣの間、出力クロック信号ＣＬＫＯＵＴの周波数も他の期間に比べて変動がなくなり、周波数が停滞してしまう。よって、出力クロック信号ＣＬＫＯＵＴにスプリアスが発生する。実施の形態２及び実施の形態３では、このスプリアスを低減するＳＳＣＧについて示す。

＜実施の形態２＞
図９は、実施の形態２にかかるＳＳＣＧ２の構成を示すブロック図である。ＳＳＣＧ２は、デルタシグマ変調器１６がデルタシグマ変調器４０へと置き換わった点を除き、図１に示したＳＳＣＧ１と同様の構成となっている。また、デルタシグマ変調器４０は、量子化器２１が量子化器４１へと置き換わった点を除き、図２に示したＳＳＣＧ１のデルタシグマ変調器１６と同様の構成となっている。量子化器４１は、量子化の閾値間隔の設定が、量子化器２１と異なっている。

量子化器２１における量子化の閾値間隔と、量子化器４１における量子化の閾値間隔との違いについて、図４と図１０を用いて説明する。なお、図１０は、量子化器４１の入出力特性の一例を示すグラフである。図１０（ａ）は、量子化器４１における入力と出力の関係を示し、図１０（ｂ）は、量子化器４１の入力と微分非直線性誤差の関係を示している。

図４（ａ）に示したように、量子化器２１では、量子化閾値は、{−０．５，＋０．５}に設定され、{−１，０，＋１}の３値の出力が行われた。これに対し、本実施の形態にかかる量子化器４１では、量子化閾値は、{−１／３，＋１／３}に設定され、量子化器２１と同様に{−１，０，＋１}の３値の出力が行われる。この閾値間隔の設定の違いについて、さらに説明する。図４（ａ）に示したように、量子化器２１は、入力が−０．５（閾値）〜０．５（閾値）の場合に限り、０を出力する。ここで、量子化器２１は、入力に応じて−１，０，１のいずれかを出力するため、量子化間隔は１である。−０．５から０．５までの閾値間隔も１であるから、閾値間隔は、量子化間隔と同じとなっている。これに対し、量子化器４１は、図１０（ａ）に示されるように、入力が−１／３（閾値）〜１／３（閾値）の場合に０を出力し、それ以外の場合には−１又は１を出力する。−１／３から１／３までの閾値間隔は２／３であるから、閾値間隔は、量子化間隔未満に設定されている。このように、本実施の形態にかかる量子化器４１は、量子化の閾値間隔のうち少なくとも一つは、量子化間隔未満の閾値間隔が設定されている。つまり、量子化器４１における量子化の閾値間隔には、量子化間隔未満の閾値間隔が含まれている。本実施の形態では、量子化器４１に設定される閾値間隔のうち、最大出力値に対応する閾値間隔及び最小出力値に対応する閾値間隔を除いた閾値間隔について、量子化間隔未満の閾値間隔が設定されている。

図４（ｂ）に示されるように、出力値：０に対応する閾値間隔について１とした場合、出力値：０における微分非直線性誤差は±０．５である。これに対し、図１０（ｂ）に示されるように、出力値：０に対応する閾値間隔について２／３とした場合、出力値：０における微分非直線性誤差は±１／３となる。上述の出力信号ＤＳの停滞は、デルタシグマ変調器の量子化器の出力が切り替わるまでに必要となる積分量、すなわち微分非直線性誤差を小さくすることで改善される。したがって、図１０に示される閾値設定を行った場合、図４に示される閾値設定を行った場合に比べ、デルタシグマ変調器の出力信号ＤＳの停滞は短くなる。これについて、図１１及び図１２を参照し、具体例により説明する。

図１１は、実施の形態１にかかるデルタシグマ変調器１６の動作波形の一例を示すグラフである。また、図１２は、本実施の形態にかかるデルタシグマ変調器４０の動作波形の一例を示すグラフである。図１１及び図１２において、上段に示されたグラフは、量子化器２１又は量子化器４１への入力信号の時間による推移を示している。すなわち、上段に示されたグラフは、積分回路２０からの出力の時間による推移を示している。また、図１１及び図１２において、下段に示されたグラフは、量子化器２１又は量子化器４１の出力の時間による推移を示している。なお、図１１に示す例では、量子化器２１の量子化閾値は、{−０．５，＋０．５}に設定され、量子化器２１の出力値：０に対応する閾値間隔は１である。また、図１２に示す例では、量子化器４１の量子化閾値は、{−１／３，＋１／３}に設定され、量子化器４１の出力値：０に対応する閾値間隔は２／３である。

また、本説明において、フィードバック回路２２の出力値は、−１，０，１のいずれかであるとする。すなわち、フィードバック回路２２は、出力信号の最大値として１を出力し、出力信号の最小値として１を出力し、この最大値と最小値の間の出力信号として０を出力する。フィードバック回路２２は、量子化器２１又は量子化器４１の出力が１である場合に１を出力し、量子化器２１又は量子化器４１の出力が−１である場合に−１を出力し、量子化器２１又は量子化器４１の出力が０である場合に０を出力するものとする。

また、ここでは、一例として、デルタシグマ変調器１６又はデルタシグマ変調器４０への入力が０付近である場合について説明する。より具体的には、デルタシグマ変調器１６又はデルタシグマ変調器４０への入力値は、０．１である。なお、デルタシグマ変調器１６又はデルタシグマ変調器４０への入力には、三角波ＴＷＧが用いられているため、正確には、時間の経過にしたがって、入力値はわずかに変動するが、ここでは説明のため、時間の経過にかかわらず入力値は０．１であるとする。

上記前提に基づいて、まず、図１１に示される量子化器２１の動作について説明する。量子化器２１は、積分回路２０による積分値が、０．５（閾値）に到達するまでの間、０を出力する。このため、フィードバック回路２２は、積分回路２０による積分値が、０．５（閾値）に到達するまでの間、０を出力する。デルタシグマ変調器１６への入力値は０．１であるため、デルタシグマ変調器１６への入力値とフィードバック回路２２の差分は、積分回路２０による積分値が、０．５（閾値）に到達するまでの間、０．１である。よって、積分回路２０による出力は時刻ごとに０．１ずつ増加することとなる。そして、積分回路２０による出力が０．５となり、量子化器２１の閾値に到達すると、量子化器２１は１回だけ１を出力する（図１１における時刻ｔ１、ｔ２、ｔ３参照）。これにより、フィードバック回路２２も１を出力するため、デルタシグマ変調器１６への入力値とフィードバック回路２２の差分は−０．９となり、積分回路２０の出力は−０．４に下がる。よって、量子化器２１の出力は再び０に戻る。

その後、デルタシグマ変調器１６では同様の動作が繰り返されることとなる。この場合、量子化器２１が１を出力する間隔は、図１１に示されるように９サイクルとなる。この９サイクルが、出力信号ＤＳが停滞する上述の期間Ｔ_ＳＴＡＣに対応する。

次に、図１２に示される量子化器４１の動作について説明する。量子化器４１は、積分回路２０による積分値が、１／３（閾値）に到達するまでの間、０を出力する。このため、フィードバック回路２２は、積分回路２０による積分値が、１／３（閾値）に到達するまでの間、０を出力する。デルタシグマ変調器４０への入力値は０．１であるため、デルタシグマ変調器４０への入力値とフィードバック回路２２の差分は、積分回路２０による積分値が、１／３（閾値）に到達するまでの間、０．１である。よって、積分回路２０による出力は時刻ごとに０．１ずつ増加することとなる。そして、積分回路２０による出力が０．４となり、量子化器４１の閾値である１／３に到達すると、量子化器４１は１回だけ１を出力する（図１２における時刻ｔ４、ｔ７、ｔ１０参照）。これにより、フィードバック回路２２も１を出力するため、デルタシグマ変調器４０への入力値とフィードバック回路２２の差分は−０．９となり、積分回路２０の出力は−０．５に下がる。よって、積分回路２０の出力が量子化器４１の閾値である−１／３に到達することとなり、量子化器４１は１回だけ−１を出力する（図１２における時刻ｔ５、ｔ８、ｔ１１参照）。これにより、フィードバック回路２２も−１を出力するため、デルタシグマ変調器４０への入力値とフィードバック回路２２の差分は１．１となり、積分回路２０の出力は０．６に上がる。よって、積分回路２０の出力が量子化器４１の閾値である１／３に再び到達することとなり、量子化器４１は１回だけ１を出力する（図１２における時刻ｔ６、ｔ９、ｔ１２参照）。すると、フィードバック回路２２も１を出力するため、デルタシグマ変調器４０への入力値とフィードバック回路２２の差分は−０．９となり、積分回路２０の出力は０．３に下がる。

その後、デルタシグマ変調器４０では同様の動作が繰り返されることとなる。この場合、量子化器４１が１、−１、１を出力した後、次に１、−１、１を出力するまでの間隔は、図１２に示されるように７サイクルとなる。この７サイクルが、出力信号ＤＳが停滞する上述の期間Ｔ_ＳＴＡＣに対応する。

このように、フィードバック回路２２の出力との差分が小さくなる０付近の入力に対し、量子化器４１の出力が切り替わるまでに必要となる積分量を２／３にすることにより、期間Ｔ_ＳＴＡＣの停滞時間を約２／３（７サイクル／９サイクル）に短くることが可能である。停滞時間を２／３にする場合、スプリアス成分を約３．５ｄＢ（≒２０log（２／３））低減することができる。

図１３は、実施の形態２にかかるＳＳＣＧ２の動作波形を示すグラフである。なお、上段のグラフは三角波生成器１５が生成した三角波ＴＷＧの振幅の時間による推移を示し、中段のグラフはデルタシグマ変調器４０の出力信号ＤＳの時間による推移を示し、下段のグラフは出力クロック信号ＣＬＫＯＵＴの周波数の時間による推移を示す。上述のように、量子化器４１において、量子化間隔未満の閾値間隔を設定したことにより、出力信号ＤＳが停滞する期間Ｔ１の時間長は、実施の形態１にかかるＳＳＣＧ１において出力信号ＤＳが停滞する期間Ｔ_ＳＴＡＣの時間長よりも短くなっている。このため、出力クロック信号ＣＬＫＯＵＴの周波数の停滞時間も実施の形態１にかかるＳＳＣＧ１に比べ短くなっている。したがって、図１４に示されるように、実施の形態１にかかるＳＳＣＧ１に比べ、スプリアスは低減される。なお、図１４において、実線は、実施の形態２にかかるＳＳＣＧ２による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示し、破線は、実施の形態１にかかるＳＳＣＧ１による出力クロック信号ＣＬＫＯＵＴの周波数スペクトラムを示す。

以上、実施の形態２にかかるＳＳＣＧ２について説明した。なお、ＳＳＣＧ２は、量子化器４１の閾値間隔を変更しただけであるため、図６に示したＳＳＣＧ１の回路構成と同様の回路構成により実現される。

＜実施の形態３＞
実施の形態２では、デルタシグマ変調器の量子化器の出力が変化するまでに必要となる積分量を小さくすることにより、デルタシグマ変調器の出力信号ＤＳが一定の値に停滞することを抑制した。実施の形態３では、別の方法により、デルタシグマ変調器の出力信号ＤＳが一定の値に停滞することを抑制する。デルタシグマ変調器の出力信号ＤＳが一定の値に停滞してしまう原因は、上述の通り、デルタシグマ変調器への入力とフィードバック回路２２の出力との差分が小さいことにある。したがって、実施の形態３では、デルタシグマ変調器への入力とフィードバック回路２２の出力との差分が予め定められた範囲内にならないよう、デルタシグマ変調器に入力される三角波ＴＷＧの波形を事前に整形する。

図１５は、実施の形態３にかかるＳＳＣＧ３の構成を示すブロック図である。ＳＳＣＧ３は、波形整形器５０が加わった点を除き、図１に示したＳＳＣＧ１と同様の構成となっている。波形整形器５０は、三角波生成器１５とデルタシグマ変調器１６との間に追加されている。波形整形器５０は、三角波生成器１５から出力された波形信号である三角波ＴＷＧを受信し、予め定められた振幅範囲内の波形について、振幅がこの予め定められた振幅範囲外となるよう整形し、整形後の波形をデルタシグマ変調器１６に供給する。

次にＳＳＣＧ３を実現するための回路構成の具体例について説明する。図１６は、ＳＳＣＧ３の回路構成の一例を示す回路図である。図１６に示されるように、ＳＳＣＧ３は、波形整形器５０が追加されている点で、図６に示した実施の形態１にかかるＳＳＣＧ１の回路構成と異なる。図１６に示した例では、波形整形器５０は、論理回路５１と、セレクタ５２とを有する。論理回路５１は、三角波生成器１５から出力された三角波ＴＷＧの振幅が、０以上かつ＋Ｂ未満の範囲内であるか否か、及び、−Ｂより大きくかつ０未満の範囲内であるか否かを判定する。論理回路５１による判定結果の信号はセレクタ５２に出力される。セレクタ５２は、論理回路５１からの信号にしたがい、三角波生成器１５からの出力値、＋Ｂ、−Ｂのうちいずれかを選択して出力する。このような構成により、波形整形器５０は、三角波ＴＷＧの振幅が０以上かつ＋Ｂ未満の範囲である場合、振幅値を＋Ｂに変更し、三角波ＴＷＧの振幅が−Ｂより大きくかつ０未満の範囲内である場合、振幅値を−Ｂに変更する。そして、デルタシグマ変調器１６は、波形整形器５０から出力された波形信号に基づいてデルタシグマ変調を行う。

図１７は、実施の形態３にかかるＳＳＣＧ３の動作波形を示すグラフである。なお、図１７において、上段のグラフは波形整形器５０による整形後の波形信号ＳＨＰの振幅の時間による推移を示し、中段のグラフはデルタシグマ変調器１６の出力信号ＤＳの時間による推移を示し、下段のグラフは出力クロック信号ＣＬＫＯＵＴの周波数の時間による推移を示す。図１７の上段のグラフに示されるように、波形整形器５０は、振幅が±Ｂの範囲内から外れるように三角波ＴＷＧについて整形している。具体的には、波形整形器５０は、三角波ＴＷＧにおいて、振幅が０以上かつ＋Ｂ未満の範囲内である場合、振幅値を＋Ｂに変更し、振幅が−Ｂより大きく、かつ０未満の範囲内である場合、振幅値を−Ｂに変更する。このように、波形整形器５０は、予め定められた振幅範囲内の波形の振幅値を、予め定められた振幅範囲内外の境界値へと変更する。なお、整形対象とする振幅の範囲は、例えば、デルタシグマ変調器の出力の停滞を引き起こす振幅が含まれるよう設定されればよい。具体的には、本実施形態では、図１７の上段のグラフに示されるように、実施の形態１にかかるＳＳＣＧ１におけるデルタシグマ変調器１６の出力が停滞する期間である期間Ｔ_ＳＴＡＣに対応する三角波ＴＷＧの振幅範囲が整形対象となっている。ただし、整形対象とする振幅の範囲は、必ずしも、デルタシグマ変調器の出力の停滞を引き起こす振幅の全てが含まれなくともよく、一部を含むよう設定されてもよい。

実施の形態１にかかるＳＳＣＧ１では、デルタシグマ変調器１６の出力値が一定値に留まる期間Ｔ_ＳＴＡＣがＳＳＣＧ１のフィルタ帯域ｆ_ｃよりも低くなることで、出力クロック信号ＣＬＫＯＵＴの周波数も、一定値に留まったデルタシグマ変調器１６の出力値の波形に追従してしまい、スプリアスが発生していた。これに対し、本実施の形態では、上述の通り、波形整形器５０により、三角波ＴＷＧの振幅が予め定められた範囲内とならないようにクリップする整形処理を実施している。これにより、本実施の形態にかかるデルタシグマ変調器１６の出力値が一定値に留まる期間Ｔ２は、実施の形態１にかかるデルタシグマ変調器１６の期間Ｔ_ＳＴＡＣよりも短くなる。その結果、デルタシグマ変調器１６の出力が固定化される期間がフィルタ帯域ｆ_ｃ以下とならないようにしている。一方、この対策により、デルタシグマ変調器１６に入力される波形の振幅が＋Ｂ又は−Ｂに一時的に停滞しているため、図１７の下段のグラフに示すように、出力クロック信号ＣＬＫＯＵＴの周波数もそれに追従するよう変化し、２回の停滞６０、６１が発生してしまう。しかし、この停滞は、デルタシグマ変調器１６の出力が固定化されてしまうことによる停滞に比べて、停滞期間が短いので、結果として、実施の形態１にかかるＳＳＣＧ１に比べてスプリアスを低減できる。実施の形態１にかかるＳＳＣＧ１では、出力クロック信号ＣＬＫＯＵＴが、一つの周波数に期間Ｔ_ＳＴＡＣの時間長だけ停滞していた。これに対し、本実施の形態では、図１７の上段のグラフに示されるように期間Ｔ_ＳＴＡＣに対応する波形を整形することで、実施形態１にかかる出力クロック信号ＣＬＫＯＵＴの停滞を２つの周波数の停滞６０、６１に分割している。これにより、本実施の形態にかかるＳＳＣＧ３の出力クロック信号ＣＬＫＯＵＴの停滞時間は、期間Ｔ_ＳＴＡＣの時間長の１／２以下とすることができる。このため、スプリアスのピーク電力を少なくとも６ｄＢ（＝２０log（１／２））だけ改善することが可能である。

以上、実施の形態３にかかるＳＳＣＧ３について説明した。なお、波形整形器５０が用いる閾値、すなわち上述の＋Ｂ又は−Ｂは、図１８に示されるように、三角波ＴＷＧの周波数である変調周波数、拡散度合を決定するための変調度、及びＳＳＣＧの逓倍数を決定する逓倍値（すなわち、上述の逓倍数Ｎ）に基づいて、自動的に設定されるよう構成してもよい。図１８に示した例では、デコーダ回路７０は、波形信号の周波数と、出力クロック信号のスペクトラム拡散の変調度と、逓倍数とに基づいて上述の境界値、すなわち、波形整形のための振幅の閾値を決定し、設定信号を波形整形器５０に出力する。デルタシグマ変調器１６の出力の停滞の動作は、変調周波数、変調度、逓倍数により定まる。したがって、デコーダ回路７０はこれらを入力として受付け、これら入力に対応する設定信号を波形整形器５０に出力する。デコーダ回路７０から出力された設定信号に基づいて、波形整形器５０は、波形整形のための振幅の閾値を設定する。このような構成によれば、波形整形の振幅の閾値が、波形信号の周波数と、変調度と、逓倍数とに基づいて自動的に設定されるため、任意のスペクトラム拡散に対応することができるＳＳＣＧを提供することができる。

上記説明では、波形整形器５０は三角波ＴＷＧを受け付けたが、図１９に示されるように、波形整形器５０は、三角波に限らず任意の他の波形信号を受け付けて波形を整形してもよい。また、波形整形器５０は、ＳＳＣＧに限らず、図２０に示すように、デジタルシグマ変調を用いたデジタルアナログ変換器に用いてもよい。図２０に示したデジタルアナログ変換器は、アナログ変換前のデジタル信号の波形を整形する波形整形器７１と、波形整形器７１の出力波形についてデルタシグマ変調するデルタシグマ変調器７２と、ローパスフィルタとして機能するフィルタ７３とから構成される。このような構成により、実施の形態３と同様、デルタシグマ変調器７２への入力値がデルタシグマ変調器７２のフィードバック回路の出力値付近とならないように、波形整形器７１はアナログ変換前のデジタル信号について整形する。その結果、フィルタ７３の通過後のアナログ信号において、ある値に信号が固定化されることを防ぐことができる。

また、実施の形態１〜３では、デルタシグマ変調器が１．５ビット（３値）の出力を行う構成について示したが、２ビット（４値）以上の出力をするデルタシグマ変調器を用いてもよいことはいうまでもない。なお、その場合、ビット数の増加に応じて、デルタシグマ変調器の量子化器の量子化の閾値の数も増加するので、波形整形器５０が整形する必要がある振幅範囲の数はその分増加する。また、出力クロック信号のスペクトラム拡散を制御するための波形信号も三角波に限定されない。

また、実施の形態２と実施の形態３とを組み合わせて、ＳＳＣＧを構成してもよい。この場合、閾値間隔に基づくスプリアスの低減効果と及び波形整形に基づくスプリアスの低減効果が得られるため、より効果的である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、２、３、８、９ ＳＳＣＧ（スペクトラム拡散クロック生成回路）
１０ 位相比較部
１１ 位相比較器
１２ チャージポンプ
１３ ループフィルタ
１４ 電圧制御発振器
１５ 三角波生成器
１６、４０，７２、９０ デルタシグマ変調器
１７、８０、９１ ＳＳＣコントローラ
１８、８２、９２ 分周器
１９ 減算回路
２０ 積分回路
２１、４１ 量子化器
２３、２９、３０、５２ セレクタ
２４、２７ 加算回路
２５ カウンタ
２６、５１ 論理回路
２８ 積分器
３１ スプリアス
５０、７１ 波形整形器
６０ 停滞
７０ デコーダ回路
７３ フィルタ
８１ 位相補間器

Claims (8)

1. 基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する位相比較部と、
   前記制御電圧に対応した発振周波数で発振し、出力クロック信号を生成する電圧制御発振器と、
   前記出力クロック信号のスペクトラム拡散を制御するための波形信号を受信し、ゼロ近傍領域における予め定められた振幅範囲内の波形について、振幅が前記予め定められた振幅範囲外となるよう整形する波形整形器と、
   前記波形整形器からの整形後の前記波形信号を受信し、整形後の前記波形信号に基づいて、１ビットを超える出力を行うデルタシグマ変調器と、
   前記デルタシグマ変調器の出力信号に応じて逓倍数を制御する制御回路と、
   前記制御回路により制御された逓倍数に従って前記出力クロック信号を分周して前記帰還クロック信号を生成し、前記位相比較部に供給する分周器と
   を有するスペクトラム拡散クロック生成回路。
2. 前記波形信号を生成する波形生成回路
   をさらに有し、
   前記波形整形器は、前記波形生成回路により生成された前記波形信号を受信する
   請求項１に記載のスペクトラム拡散クロック生成回路。
3. 前記分周器が分周に用いる逓倍数は、整数値である
   請求項１に記載のスペクトラム拡散クロック生成回路。
4. 前記分周器が分周に用いる逓倍数は、０．５の整数倍の値である
   請求項１に記載のスペクトラム拡散クロック生成回路。
5. 前記波形整形器は、ゼロ近傍領域における前記予め定められた振幅範囲内の波形の振幅値を、前記予め定められた振幅範囲内外の境界値へと変更する
   請求項１に記載のスペクトラム拡散クロック生成回路。
6. 前記波形信号の周波数と、前記出力クロック信号のスペクトラム拡散の変調度と、前記逓倍数とに基づいて前記境界値を決定するデコーダ回路
   をさらに有する
   請求項５に記載のスペクトラム拡散クロック生成回路。
7. 前記波形信号は、三角波の信号である
   請求項１に記載のスペクトラム拡散クロック生成回路。
8. 前記デルタシグマ変調器は、３値の出力を行う
   請求項１に記載のスペクトラム拡散クロック生成回路。

Images