Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP6364295B2 - 半導体装置の製造方法およびスパッタリング装置 - Google Patents
[go: Go Back, main page]

JP6364295B2 - 半導体装置の製造方法およびスパッタリング装置 - Google Patents

半導体装置の製造方法およびスパッタリング装置 Download PDF

Info

Publication number
JP6364295B2
JP6364295B2 JP2014192478A JP2014192478A JP6364295B2 JP 6364295 B2 JP6364295 B2 JP 6364295B2 JP 2014192478 A JP2014192478 A JP 2014192478A JP 2014192478 A JP2014192478 A JP 2014192478A JP 6364295 B2 JP6364295 B2 JP 6364295B2
Authority
JP
Japan
Prior art keywords
collimator
outer peripheral
semiconductor device
manufacturing
peripheral portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014192478A
Other languages
English (en)
Other versions
JP2016063187A (ja
Inventor
隆 濱屋
隆 濱屋
秀明 津金
秀明 津金
鈴木　秀典
秀典 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014192478A priority Critical patent/JP6364295B2/ja
Priority to US14/862,015 priority patent/US9748081B2/en
Publication of JP2016063187A publication Critical patent/JP2016063187A/ja
Priority to US15/682,190 priority patent/US20170345629A1/en
Application granted granted Critical
Publication of JP6364295B2 publication Critical patent/JP6364295B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3411—Constructional aspects of the reactor
    • H01J37/3447—Collimators, shutters, apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3402—Gas-filled discharge tubes operating with cathodic sputtering using supplementary magnetic fields
    • H01J37/3405—Magnetron sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置の製造技術に関し、特に、スパッタ技術を用いて半導体ウェハ上に薄膜を堆積する工程を有する半導体装置の製造に適用して有効な技術に関する。また、本発明は、スパッタリング装置に関し、特に、コリメータを有するスパッタリング装置に適用して有効な技術に関する。
半導体装置の製造工程では、半導体ウェハ（以下、単にウェハということもある）上に集積回路用の導電性薄膜を堆積する工程でスパッタリング装置が広く使用されている。
この種のスパッタリング装置を用いた薄膜形成技術の一つに、スパッタチャンバ内に設置されたウェハとターゲットとの間に、コリメータと呼ばれる多数の貫通孔を備えた円盤状の部材を配置するコリメートスパッタ技術が知られている。
このコリメートスパッタ技術は、ターゲットからウェハの主面に対して斜め方向に入射するスパッタ粒子をコリメータで減少させ、垂直成分を多く持つスパッタ粒子をウェハに入射させることによって、例えばアスペクト比の高い接続孔の底部などでのカバレッジを向上させる技術である。
近年、ウェハの大口径化に伴い、スパッタリング装置を用いた薄膜形成工程においては、ウェハの中心部と周辺部との間における膜厚分布の不均一性が顕在化するようになっている。
その対策の一つとして、特許文献１（国際公開第２００４／０４７１６０号）は、コリメータに設けられた多数の貫通孔のうち、コリメータの中心部側に位置する貫通孔のアスペクト比（孔の深さ／径）を周辺部側に位置する貫通孔のアスペクト比よりも高くする技術を開示している。
上記特許文献１に記載された技術によれば、コリメータの貫通孔を通過するスパッタ粒子の量がコリメータの中心部側よりも周辺部側で多くなるので、ウェハ周辺部での相対的な膜厚不足を補い、ウェハ面内膜厚分布の均一性を高めることが期待できる。
国際公開第２００４／０４７１６０号
本発明者の検討によれば、従来のコリメートスパッタ技術は、ターゲットの積算使用量が進むにつれて、ウェハの中心部に堆積される薄膜の厚さがウェハの外周部に堆積される薄膜の厚さに比べて次第に薄くなる傾向があることが見出された。
このような現象が発生すると、薄膜のウエハ面内均一性が悪化し、例えばシリサイド膜の抵抗バラツキや接合リークの発生リスクが増加するために、その対策としてターゲットを早めに交換しなればならず、ターゲットの使用効率が低下せざるを得ない。
本願発明の目的は、スパッタリング装置の使用効率を向上させることにある。
また、他の目的として、半導体装置の信頼性を向上させることにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、半導体ウェハとターゲットとの間の空間にコリメータを設置したスパッタリング装置を用いて前記半導体ウェハ上に薄膜を堆積する際、外周部より内側の領域の厚さを前記外周部の厚さよりも薄くしたコリメータを使用するものである。
また、一実施の形態におけるスパッタリング装置は、チャンバ内に設置された支持台と、複数個の貫通孔を備えたコリメータとを備え、コリメータの外周部の厚さが、外周部より内側の領域の厚さよりも厚くなっている。
スパッタリング装置の使用効率を向上させることができる。一実施の形態によれば、ターゲットの積算使用量が進行するにつれて発生する薄膜のウエハ面内均一性の低下を抑制してターゲットの使用効率を向上させることができる。
また、半導体装置の信頼性を向上させることができる。一実施の形態によれば、シリサイド膜の抵抗バラツキや接合リークの発生リスクを低減することができる。
実施の形態１で使用するマグネトロン方式のスパッタリング装置の主要部構成図である。 （ａ）は、実施の形態１で使用するコリメータの平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図である。 実施の形態１で使用するコリメータの変形例を示す平面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 実施の形態１の効果を説明する図である。 図７に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態２で使用するコリメータの断面図である。 （ａ）は、実施の形態３で使用するコリメータの平面図であり、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。 半導体ウェハの中心部からの距離と薄膜の膜厚との関係をターゲットの積算使用率別に示すグラフである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングを省略する場合がある。
（実施の形態１）
図１は、本実施の形態で使用するマグネトロン方式のスパッタリング装置の主要部構成図である。
スパッタリング装置４０は、成膜容器であるチャンバ４１を備えている。チャンバ４１の内部は、シールド４２およびその上部を覆うバッキングプレート４３によって密閉されており、クライオポンプやドライポンプなどの真空ポンプ４４によって所望の圧力（真空度）に設定されるようになっている。また、チャンバ４１の内部には、マスフローコントローラ４５を介してＡｒ（アルゴン）ガスなどのスパッタガスが所望の流量で供給される。
チャンバ４１の中央には、半導体ウェハＳＷを支持する支持台（ウェハステージ）４６と、支持台４６に半導体ウエハＳＷを設置するための昇降可能なリフター５３が設置されている。半導体ウェハＳＷは、その主面を上に向けた状態で支持台４６の上面に載置され、カバーリング４７によって支持台４６に固定される。半導体ウェハＳＷは、例えば直径３００ｍｍ、厚さ０．７〜０．８ｍｍ程度の単結晶シリコン基板からなる。支持台４６の上面に載置された半導体ウェハＳＷは、支持台４６に内蔵されたヒータ（図示せず）によって所望の温度に加熱される。
支持台４６の上方には、バッキングプレート４３に支持されたターゲット４８が支持台４６上の半導体ウェハＳＷと対向するように配置されている。ターゲット４８は、高純度の金属あるいは合金からなる厚さ３ｍｍ程度の薄い円盤状の板材であり、メタルボンディングあるいは拡散接合によってバッキングプレート４３の底面に固定されている。バッキングプレート４３およびその底面に固定されたターゲット４８は、直流電圧または高周波電圧が印加されるカソード（陰極）を構成している。
バッキングプレート４３の上部には、ターゲット４８の近傍に電界と直交する磁界を発生させるためのマグネット（永久磁石）が収容されたマグネット部４９が設置されている。マグネット部４９が発生する磁界は、カソードであるターゲット４８から出た電子とＡｒガスとの電離衝突を促進し、Ａｒイオンをターゲット４８の表面に効率よく引込んでスパッタさせる役割をする。マグネット部４９は、ターゲット４８の表面が均一にスパッタされるよう、水平面内で回転可能な状態でバッキングプレート４３の上部に取り付けられている。
バッキングプレート４３の底面に固定されたターゲット４８と、支持台４６上の半導体ウェハＳＷとの間の空間には、コリメータ５０ａが設置されている。コリメータ５０ａは、Ｔｉ（チタン）、ＳＵＳ（ステンレス鋼）などからなる円形の金属板に多数の貫通孔５１を設けたもので、その直径は、半導体ウェハＳＷよりも大きい。コリメータ５０ａは、ターゲット４８の下面および半導体ウェハＳＷの主面に対してそれぞれ平行となるように、その外周部がチャンバ４１のシールド４２にネジ止めされている。
半導体ウェハＳＷとターゲット４８との間の空間にコリメータ５０ａを配置した場合、Ａｒイオンの衝突によってターゲット４８の表面から叩き出されたスパッタ粒子のうち、半導体ウエハＳＷの主面に対して所定の角度以上の傾斜角で飛行するスパッタ粒子は、コリメータ５０ａの貫通孔５１の内壁に衝突し、半導体ウエハＳＷには到達しない。すなわち、半導体ウエハＳＷの主面に対して垂直あるいはそれに近い角度で飛行するスパッタ粒子のみが貫通孔５１を通過して半導体ウエハＳＷの主面に到達する。これにより、垂直成分を多く持つスパッタ粒子を半導体ウェハＳＷの主面に入射させることができるので、例えばアスペクト比の高い接続孔の底部などでのカバレッジを向上させることができる。また、コリメータ５０ａには、荷電粒子（主に電子）を捕捉する機能もあるので、半導体ウェハＳＷとターゲット４８との間の空間にコリメータ５０ａを配置することにより、半導体ウェハＳＷに加わるプラズマダメージを低減する効果も得られる。
ところで、本発明者は、コリメータを使用した既存のスパッタリング装置において、ターゲットの積算使用量が進むと、図１８に示すように、半導体ウエハの中心部に堆積される薄膜の厚さが半導体ウエハの外周部に堆積される薄膜の厚さに比べて徐々に薄くなる現象を見出し、さらに、その原因が主として下記の２点にあることを見出した。
第１の原因は、ターゲットの使用過程で生じるエロージョン（電気的侵食）の形状変化に起因するスパッタ粒子の進行方向および量の変化である。
半導体ウェハ上に堆積される薄膜の膜厚分布は、ターゲット表面のエロージョン領域（スパッタリング現象によりターゲット構成元素が叩き出されてターゲットが消耗する範囲）の分布に依存する。ターゲットの上方に配置したマグネットを回転させながらスパッタを行うマグネトロン方式のスパッタリング装置の場合、ターゲットのエロージョンピークは、マグネットが回転する軌跡に沿って同心円上に発生する。しかし、ターゲットの積算使用量が進み、エロージョン領域がターゲットの厚さ方向に拡大して行くと、スパッタ粒子の進行方向および量がターゲットの初期状態から変動する結果、マグネットの配置にも依存するが、半導体ウエハの中心部側に堆積される薄膜の厚さが外周部側に比べて薄くなることがある。
第２の原因は、ターゲット４８の使用過程で生じるコリメータの貫通孔の形状変化に起因するスパッタ粒子の進行方向および量の変化である。
前述したように、Ａｒイオンの衝突によってターゲットの表面から叩き出されたスパッタ粒子のうち、半導体ウエハの主面に対して所定の角度以上の傾斜角で飛行するスパッタ粒子（斜め方向スパッタ粒子）は、コリメータの貫通孔の内壁に衝突し、半導体ウエハには到達しない。ここで、コリメータの中心部近傍に配置された貫通孔には、このような斜め方向スパッタ粒子があらゆる方向から入射するのに対し、コリメータの外周部近傍に配置された貫通孔には、特定の方向（コリメータの中心部近傍方向）からしか斜め方向スパッタ粒子が入射しない。
そのため、ターゲットの積算使用量が進行すると、コリメータの中心部近傍に配置された貫通孔の側壁に付着するスパッタ粒子の量が相対的に多くなる。すなわち、コリメータの中心部近傍に配置された貫通孔の径が外周部近傍に配置された貫通孔の径に比べて狭くなる（アスペクト比が高くなる）。その結果、ターゲットの積算使用量が進むにつれて、コリメータの中心部近傍に配置された貫通孔を通過して半導体ウエハに到達するスパッタ粒子の数が相対的に減少し、半導体ウェハの中心部に堆積される薄膜の膜厚が外周部に比べて薄くなる。
そこで、本実施の形態では、コリメータ５０ａに次のような工夫を施している。図２（ａ）は、コリメータ５０ａの平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線に沿った断面図である。
図２（ａ）に示すように、コリメータ５０ａは、ハニカム状に配置された多数の貫通孔５１を備えている。すなわち、これらの貫通孔５１は、多数の正六角形を密に配置した六方最密格子形状となっている。また、これらの貫通孔５１は、その深さおよび直径（すなわち、アスペクト比）がコリメータ５０ａの全面で同一となっている。各貫通孔５１の深さは、例えば１３ｍｍであり、直径は、例えば１２．９ｍｍである（アスペクト比は約１．０１）。さらに、隣り合う貫通孔５１を相互に仕切る隔壁の厚さは、例えば１ｍｍである。
なお、コリメータ５０ａの外周部近傍に配置された貫通孔５１の平面形状は、コリメータ５０ａの外周形状に合わせて、正六角形と異なる形状、例えば図３に示すような、正六角形の一部を切り取った形状としてもよい。また、貫通孔５１の平面形状は、正六角形やその一部を切り取った形状に限定されるものではなく、例えば長方形、正方形、菱型、円形などであってもよい。
コリメータ５０ａの外周部には、コリメータ５０ａを図１に示すチャンバ４１のシールド４２にネジ止めするためのネジ穴５２が４箇所設けられている。図２（ｂ）に示すように、これらのネジ穴５２が設けられたコリメータ５０ａの外周部は、その内側の領域（多数の貫通孔５１が設けられた領域）に比べて厚さが大きい。コリメータ５０ａの外周部の厚さは、その内側の領域の厚さを１３ｍｍとした時、例えば１５ｍｍである。
なお、図２に示すコリメータ５０ａでは、多数の貫通孔５１が設けられた領域の下面側（半導体ウェハＳＷと対向する側）を外周部より薄くしているが、これとは逆に、多数の貫通孔５１が設けられた領域の上面側（ターゲット４８と対向する側）を外周部より薄くしてもよい。但し、半導体ウエハＳＷの主面に対して斜め方向から入射するスパッタ粒子（斜め方向スパッタ粒子）の数は、コリメータ５０ａの下面側を薄くした場合の方が多くなる。すなわち、コリメータ５０ａを通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域を広げる効果は、コリメータ５０ａの上面側を薄くした場合よりも図２に示すコリメータ５０ａの方が大きい。
次に、上記のようなコリメータ５０ａを備えたスパッタリング装置４０を用いて半導体ウェハＳＷ上に金属膜を堆積する工程を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）型集積回路の製造方法の一例について説明する。なお、ここでは、ＣＭＯＳ型集積回路を構成する一対の電界効果トランジスタ（導電型が互いに異なる一対の電界効果トランジスタ）をｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴと呼称する。
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（図１に示す半導体ウェハＳＷに対応）１０の主面に素子分離溝１１を形成する。素子分離溝１１は、まず、素子分離領域の半導体基板１０をエッチングして溝を形成した後、溝の内部を含む半導体基板１０上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜１２を堆積し、続いて溝の外部の不要な酸化シリコン膜１２をＣＭＰ（Chemical Mechanical Polishing）法で研磨、除去することにより形成する。
続いて、半導体基板１０の主面の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にボロン（Ｂ）をイオン注入し、他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にリン（Ｐ）をイオン注入することによって、ｐ型ウェル１３およびｎ型ウェル１４を形成した後、半導体基板１０をスチーム酸化することによって、ｐ型ウェル１３およびｎ型ウェル１４のそれぞれの表面にゲート酸化膜１５を形成する。
次に、図５に示すように、ｐ型ウェル１３の表面に形成されたゲート酸化膜１５上にｎチャネル型ＭＩＳＦＥＴのゲート電極１６を形成し、ｎ型ウェル１４の表面に形成されたゲート酸化膜１５上にｎチャネル型ＭＩＳＦＥＴのゲート電極１６を形成する。これらのゲート電極１６を形成するには、まず、ゲート酸化膜１５の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、レジストパターンをマスクにしたイオン注入法でｐ型ウェル１３の上部の多結晶シリコン膜にリンをドープし、ｎ型ウェル１４の上部の多結晶シリコン膜にボロンをドープする。続いて、レジストパターンをマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
次に、ｐ型ウェル１３にリンまたはヒ素（Ａｓ）をイオン注入することによって低不純物濃度のｎ−型半導体領域１７を形成し、ｎ型ウェル１４にボロンをイオン注入することによって低不純物濃度のｐ−型半導体領域１８を形成する。
次に、図６に示すように、半導体基板１０上にＣＶＤ法で堆積した窒化シリコン膜を異方的にエッチングすることによって、ゲート電極１６の側壁にサイドウォールスペーサー１９を形成する。このエッチングにより、ｎ−型半導体領域１７の表面およびｐ−型半導体領域１８の表面を覆っている薄いゲート酸化膜１５も除去される。
続いて、ｐ型ウェル１３にリンまたはヒ素をイオン注入することによって、高不純物濃度のｎ＋型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン）２０を形成し、ｎ型ウェル１４にボロンをイオン注入することによって高不純物濃度のｐ＋型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン）２１を形成する。
次に、半導体基板１０の表面をバッファードフッ酸で洗浄した後、この半導体基板１０（半導体ウェハＳＷ）を図１に示すスパッタリング装置４０のチャンバ４１に搬入して支持台４６の上に位置決めする。また、バッキングプレート４３の底面に高純度のＣｏ（コバルト）からなるターゲット４８を固定する。
続いて、チャンバ４１の内部を所定の真空度（例えば１〜８×１０−６Ｐａ程度）に設定すると共に、チャンバ４１の内部に所定の流量（例えば７０〜１１０ｓｃｃｍ程度）のＡｒガスを導入した後、ターゲット４８に負の電圧（負電位）を印加する。これにより、ターゲット４８と半導体ウエハＳＷとの間に電場が発生し、チャンバ４１の内部にプラズマ化したＡｒイオンが生成する。このＡｒイオンは、カソードであるターゲット４８の表面に衝突し、ターゲット４８を構成しているＣｏ原子をはじき出す。そして、はじき出されたターゲット原子（スパッタ粒子）の一部がコリメータ５０ａの貫通孔５１を通過して半導体ウエハＳＷの主面に到達する結果、図７に示すように、半導体基板１０（半導体ウェハＳＷ）の主面上にＣｏ膜２２が堆積される。
次に、図８を参照しながら、本実施の形態１の効果について説明する。図８は、ターゲット４８のエロージョンピーク位置から叩き出されたスパッタ粒子（Ｃｏ原子）のうち、コリメータを通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡを模式的に示したものである。
前述したように、ターゲット４８の上方に配置したマグネットを回転させながらスパッタを行うマグネトロン方式のスパッタリング装置４０の場合、ターゲット４８のエロージョンピークＥＰは、マグネットが回転する軌跡に沿った円形の領域付近に発生する。例えば、マグネットがターゲット４８の中心部、外周部およびそれらの中間部のそれぞれの真上に配置されている場合、ターゲット４８のエロージョンピークＥＰは、図に示すような３重の同心円となる。
ここでは、本実施の形態１のコリメータ５０ａを通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡ１を実線の円で示している。また、外周部（チャンバ４１のシールド４２にネジ止めされる領域）よりも内側の領域（貫通孔５１が設けられた領域）の厚さを外周部の厚さと同一（ここでは１５ｍｍ）にした従来仕様のコリメータを通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡ２を破線の円で示している。なお、ここでは、半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡ（ＤＡ１、ＤＡ２）の一部のみを示している。
本実施の形態１のコリメータ５０ａは、従来仕様のコリメータに比べてすべての貫通孔５１の深さが浅くなっている（アスペクト比が小さくなっている）。そのため、本実施の形態１のコリメータ５０ａの貫通孔５１を通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡ１は、従来仕様のコリメータの貫通孔を通過して半導体ウェハＳＷに堆積されるスパッタ粒子の成膜領域ＤＡ２に比べ、半導体ウェハＳＷの全域で広くなる。しかしながら、隣り合う成膜領域ＤＡが重複する割合は、いずれの場合も半導体ウェハＳＷの中心部＞中間部＞外周部となる。従って、本実施の形態１のコリメータ５０ａを使用した場合は、従来仕様のコリメータを使用した場合に比べ、半導体ウェハＳＷの中心部に近いほど、膜厚の増加が見込まれる。すなわち、本実施の形態１の成膜領域ＤＡ１と従来仕様の成膜領域ＤＡ２とを比較した場合、両者の膜厚差は、半導体ウェハＳＷの外周部よりも中間部の方が大きくなり、中間部よりも中心部の方が大きくなる。
これにより、本実施の形態１のコリメータ５０ａを備えたスパッタリング装置４０を使用して半導体基板１０（半導体ウェハＳＷ）の主面上にＣｏ膜２２（図７参照）を堆積することにより、ターゲット４８の積算使用量が進んだ場合でも、ウェハ面内におけるＣｏ膜２２の膜厚均一性を確保することができる。すなわち、本実施の形態によれば、半導体ウェハＳＷ面内のシリサイド膜厚の均一性が高まり、抵抗バラツキや接合リークの発生リスクを低減することができる。また、ターゲット４８の使用効率が改善され、一枚のターゲット４８で処理できる半導体ウェハＳＷの枚数が増加するので、ＣＭＯＳ型集積回路の製造コストを低減することができる。
次に、図７に続く製造工程について説明する。まず、Ｃｏ膜２２が堆積された半導体基板１０を非酸化性ガス雰囲気中で熱処理することにより、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域２０）およびゲート電極１６とＣｏ膜２２とを反応させると共に、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｐ＋型半導体領域２１）およびゲート電極１６とＣｏ膜２２とを反応させる。その後、例えば塩酸と過酸化水素の混合液を用いたウェットエッチングにより、未反応のＣｏ膜２２を除去する。
これにより、図９に示すように、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域２０）およびゲート電極１６のそれぞれの表面と、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｐ＋型半導体領域２１）およびゲート電極１６のそれぞれの表面とにＣｏシリサイド層２３が形成される。
なお、ソース、ドレイン（ｎ＋型半導体領域２０、ｐ＋型半導体領域２１）の表面やゲート電極１６の表面に形成するシリサイド層は、Ｃｏシリサイド層２３に限定されず、例えばＮｉ（ニッケル）シリサイド層であってもよい。この場合は、高純度のＮｉからなるターゲット４８を用いて半導体基板１０（半導体ウェハＳＷ）上にＮｉ膜を堆積する。
次に、図１０に示すように、半導体基板１０上にＣＶＤ法で窒化シリコン膜２４と酸化シリコン膜２５とを順次堆積した後、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域２０）およびｐチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｐ＋型半導体領域２１）のそれぞれの上部の酸化シリコン膜２５と窒化シリコン膜２４とをドライエッチングして接続孔２６を形成する。
次に、図１１に示すように、接続孔２６の内部にプラグ２７を形成した後、酸化シリコン膜２５の上部にＣＶＤ法で窒化シリコン膜２８と酸化シリコン膜２９とを順次堆積する。接続孔２６の内部のプラグ２７は、例えば半導体基板１０上にスパッタリング法で窒化チタン膜を堆積し、続いて窒化チタン膜上にＣＶＤ法でタングステン膜を堆積した後、酸化シリコン膜２５の上部の窒化チタン膜およびタングステン膜をＣＭＰ法で除去することにより形成する。
次に、図１２に示すように、酸化シリコン膜２９と窒化シリコン膜２８とをドライエッチングして配線溝３０を形成する。
次に、配線溝３０の付近を拡大した図１３に示すように、配線溝３０の内部を含む酸化シリコン膜２９上に配線用の導体膜３１を形成する。この導体膜３１は、例えばスパッタリング法で堆積したＴａ（タンタル）膜からなるバリア導体膜３１ａと、スパッタリング法で堆積したＣｕ（銅）膜からなるシード膜３１ｂとの積層膜からなる。
ここで、バリア導体膜３１ａを構成するＴａ膜およびシード膜３１ｂを構成するＣｕ膜は、前述したコリメータ５０ａを備えたスパッタリング装置４０を用いて堆積する。すなわち、バリア導体膜３１ａを堆積する際は、ターゲット４８として高純度のＴａターゲットを使用し、シード膜３１ｂを堆積する際は、ターゲット４８として高純度のＣｕターゲットを使用する。
これにより、ターゲット４８の積算使用量が進んだ場合でも、ウェハ面内におけるＴａ膜（バリア導体膜３１ａ）およびＣｕ膜（シード膜３１ｂ）の膜厚均一性を確保することができる。また、ターゲット４８の使用効率が改善され、一枚のターゲット４８で処理できる半導体ウェハＳＷの枚数が増加し、ＣＭＯＳ型集積回路の製造コストを低減することができる。
次に、図１４に示すように、導体膜３１の上部に電解メッキ法で膜厚３００ｎｍ程度の厚いＣｕ膜３２を堆積した後、図１５に示すように、配線溝３０の外部（酸化シリコン膜２９の上部）のＣｕ膜３２と導体膜３１とをＣＭＰ法で除去することにより、配線溝３０の内部にＣｕ膜３２と導体膜３１との積層膜からなる埋め込み配線３３を形成する。ここまでの工程により、ＣＭＯＳ型集積回路が略完成する。
（実施の形態２）
図１６は、本実施の形態２のコリメータ５０ｂの断面図である。本実施の形態２のコリメータ５０ｂの特徴は、その厚さが外周部から中心部に向かうに従って連続的に薄くなっていることである。すなわち、コリメータ５０ｂに形成された多数の貫通孔５１の深さは、外周部から中心部に向かうに従って連続的に浅くなっている。一方、多数の貫通孔５１のそれぞれの径は同一である。従って、コリメータ５０ｂに形成された貫通孔５１のアスペクト比は、外周部から中心部に向かうに従って連続的に小さくなっている。
本実施の形態２のコリメータ５０ｂにおいても、前記実施の形態１のコリメータ５０ａと同様、半導体ウェハＳＷの中心部に近いほど、膜厚の増加が見込まれるが、外周部近傍に配置された貫通孔５１のアスペクト比が相対的に高いので、半導体ウェハＳＷの外周部での成膜領域ＤＡの広がりが相対的に小さいという特徴がある。
図１６に示すコリメータ５０ｂは、その厚さが外周部から中心部に向かうに従って連続的に薄くなっているが、外周部から中心部に向かうに従って厚さを階段状に（すなわち不連続的に）薄くしてもよい。
また、図１６に示すコリメータ５０ｂは、その下面側（半導体ウェハＳＷと対向する側）が外周部から中心部に向かうに従って薄くなっているが、これとは逆に、上面側（ターゲット４８と対向する側）が外周部から中心部に向かうに従って薄くなっていてもよい。
（実施の形態３）
図１７（ａ）は、本実施の形態３のコリメータ５０ｃの平面図であり、図１７（ｂ）は、図１７（ａ）のＢ−Ｂ線に沿った断面図である。
本実施の形態３のコリメータ５０ｃの特徴は、貫通孔５１の径が外周部から中心部に向かうに従って連続的に大きくなっているが、その厚さは全体で均一になっていることである。
これにより、本実施の形態３のコリメータ５０ｃは、実施の形態２のコリメータ５０ｂと同様、貫通孔５１のアスペクト比が外周部から中心部に向かうに従って連続的に小さくなっているので、実施の形態２のコリメータ５０ｂと同様の効果が得られる。
なお、図１７に示すコリメータ５０ｃは、その厚さが全体で均一になっているが、実施の形態１のコリメータ５０ａのように、外周部のみをその内側の領域より厚くしてもよい。すなわち実施の形態１の構成と組み合わせた構成を採用してもよい。また、実施の形態２のコリメータ５０ｂのように、その厚さが外周部から中心部に向かうに従って連続的に薄くなっていても良い。すなわち実施の形態２の構成と組み合わせた構成を採用してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
半導体ウェハの中心部に堆積される薄膜の膜厚が外周部に比べて薄くなる現象は、ターゲットの積算使用量が進むにつれて顕著になるので、例えばターゲットの使用開始時には従来仕様のコリメータを使用し、ターゲットの積算使用量がある程度進んだ段階で実施の形態１〜３のいずれかのコリメータに切り替えてもよい。
また、スパッタリング装置に取り付けるマグネットのレイアウトやサイズによっては、ターゲットの積算使用量が進むにつれて半導体ウェハの中心部に堆積される薄膜の膜厚が外周部に比べて厚くなる場合がある。このようなスパッタリング装置を使って薄膜を堆積する時は、外周部の厚さをその内側の領域の厚さよりも小さくしたコリメータを使用することにより、ターゲットの積算使用量が進んだ場合でも、ウェハ面内における薄膜の膜厚均一性を確保することができる。
１０ 半導体基板
１１ 素子分離溝
１２ 酸化シリコン膜
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート酸化膜
１６ ゲート電極
１７ ｎ−型半導体領域
１８ ｐ−型半導体領域
１９ サイドウォールスペーサー
２０ ｎ＋型半導体領域（ソース、ドレイン）
２１ ｐ＋型半導体領域（ソース、ドレイン）
２２ Ｃｏ膜
２３ Ｃｏシリサイド層
２４ 窒化シリコン膜
２５ 酸化シリコン膜
２６ 接続孔
２７ プラグ
２８ 窒化シリコン膜
２９ 酸化シリコン膜
３０ 配線溝
３１ 導体膜
３１ａ バリア導体膜
３１ｂ シード膜
３２ Ｃｕ膜
３３ 埋め込み配線
４０ スパッタリング装置
４１ チャンバ
４２ シールド
４３ バッキングプレート
４４ 真空ポンプ
４５ マスフローコントローラ
４６ 支持台（ウェハステージ）
４７ カバーリング
４８ ターゲット
４９ マグネット部
５０ａ、５０ｂ、５０ｃ コリメータ
５１ 貫通孔
５２ ネジ穴
５３ リフター
ＤＡ、ＤＡ１、ＤＡ２ 成膜領域
ＥＰ エロージョンピーク
ＳＷ 半導体ウェハ

Claims (16)

  1. チャンバと、
    前記チャンバ内に設置され、半導体ウェハを支持する支持台と、
    前記支持台に支持された前記半導体ウェハと対向するように設置されたターゲットと、
    前記支持台に支持された前記半導体ウェハと前記ターゲットとの間の空間に設置され、その厚さ方向に沿って開設された複数個の貫通孔を備えたコリメータと、
    を備えるスパッタリング装置を用い、前記半導体ウェハの主面上に前記ターゲットを構成する成分を含む薄膜を堆積する工程を有する半導体装置の製造方法であって、
    前記複数個の貫通孔の径は、前記コリメータの外周部から中心部に向かうに従って連続的に大きくなっており、
    互いに隣接する前記複数個の貫通孔の間隔は、前記コリメータの外周部から中心部に向かうに従って連続的に小さくなっている、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記外周部には、前記コリメータを前記チャンバに固定するためのネジ穴が設けられており、前記複数個の貫通孔は前記外周部よりも内側の領域に設けられている、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記コリメータは、前記半導体ウェハと対向する第１の面と、前記第１の面とは反対側に位置し、前記ターゲットと対向する第２の面とを有し、
    前記コリメータの前記第１の面は、前記外周部よりも内側の領域が前記外周部に比べて前記第２の面に近接し、
    前記コリメータの前記第２の面は、前記外周部と前記外周部よりも内側の領域とが同一面となっている、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記コリメータの厚さは、前記コリメータの前記外周部から中心部に向かうに従って連続的に薄くなっている、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記スパッタリング装置は、前記ターゲットの近傍にマグネットが配置されたマグネトロン方式のスパッタリング装置である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記薄膜は、前記半導体ウェハの主面に形成されるシリサイド構造のための導電膜である、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記導電膜は、Ｃｏ膜またはＮｉ膜である、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記薄膜は、前記半導体ウェハの主面に形成される配線構造のための導電膜である、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記導電膜は、Ｃｕ膜である、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記複数個の貫通孔の深さは、互いに均一になっている、半導体装置の製造方法。
  11. チャンバと、
    前記チャンバ内に設置され、半導体ウェハを支持するための支持台と、
    前記支持台の上方に設置され、且つ、その厚さ方向に沿って開設された複数個の貫通孔を備えたコリメータと、
    を備えるスパッタリング装置であって、
    前記複数個の貫通孔の径は、前記コリメータの外周部から前記コリメータの中心部に向かうに従って連続的に大きくなっており、
    互いに隣接する前記複数個の貫通孔の間隔は、前記コリメータの外周部から中心部に向かうに従って連続的に小さくなっている、スパッタリング装置。
  12. 請求項１１記載のスパッタリング装置において、
    前記コリメータの前記外周部には、前記コリメータを前記チャンバに固定するためのネジ穴が設けられており、前記複数個の貫通孔は前記外周部より内側の領域に設けられている、スパッタリング装置。
  13. 請求項１１記載のスパッタリング装置において、
    前記コリメータは、前記支持台と対向する第１の面と、前記第１の面とは反対側に位置する第２の面とを有し、
    前記外周部より内側の領域における前記第１の面は、前記外周部における前記第１の面よりも、前記第２の面に近接しており、
    前記第２の面は、前記外周部と前記外周部より内側の領域とが同一面となっている、スパッタリング装置。
  14. 請求項１１記載のスパッタリング装置において、
    前記コリメータの厚さは、前記外周部から前記コリメータの中心部に向かうに従って連続的に薄くなっている、スパッタリング装置。
  15. 請求項１１記載のスパッタリング装置において、
    前記コリメータの上方にマグネットが配置された、スパッタリング装置。
  16. 請求項１１記載のスパッタリング装置において、
    前記複数個の貫通孔の深さは、互いに均一になっている、スパッタリング装置。
JP2014192478A 2014-09-22 2014-09-22 半導体装置の製造方法およびスパッタリング装置 Expired - Fee Related JP6364295B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014192478A JP6364295B2 (ja) 2014-09-22 2014-09-22 半導体装置の製造方法およびスパッタリング装置
US14/862,015 US9748081B2 (en) 2014-09-22 2015-09-22 Method of manufacturing semiconductor device and sputtering apparatus
US15/682,190 US20170345629A1 (en) 2014-09-22 2017-08-21 Method of manufacturing semiconductor device and sputtering apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014192478A JP6364295B2 (ja) 2014-09-22 2014-09-22 半導体装置の製造方法およびスパッタリング装置

Publications (2)

Publication Number Publication Date
JP2016063187A JP2016063187A (ja) 2016-04-25
JP6364295B2 true JP6364295B2 (ja) 2018-07-25

Family

ID=55526402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014192478A Expired - Fee Related JP6364295B2 (ja) 2014-09-22 2014-09-22 半導体装置の製造方法およびスパッタリング装置

Country Status (2)

Country Link
US (2) US9748081B2 (ja)
JP (1) JP6364295B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018154880A (ja) * 2017-03-17 2018-10-04 株式会社東芝 コリメータおよび処理装置
CN109390222B (zh) * 2017-08-08 2021-01-05 宁波江丰电子材料股份有限公司 准直器检具及其使用方法
KR102647861B1 (ko) * 2018-03-16 2024-03-18 삼성전자주식회사 콜리메이터, 그를 포함하는 반도체 소자의 제조장치 및 반도체 소자의 제조방법
WO2020088415A1 (zh) * 2018-10-31 2020-05-07 北京北方华创微电子装备有限公司 反应腔室及半导体加工设备
CN114631167A (zh) * 2019-11-05 2022-06-14 朗姆研究公司 单晶金属氧化物等离子体室部件
CN112011776B (zh) * 2020-08-28 2022-10-21 北京北方华创微电子装备有限公司 半导体工艺设备及其工艺腔室

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0718423A (ja) * 1993-07-06 1995-01-20 Japan Energy Corp 薄膜形成装置
KR970003828B1 (ko) * 1993-12-15 1997-03-22 현대전자산업 주식회사 콜리메이터
US5650052A (en) * 1995-10-04 1997-07-22 Edelstein; Sergio Variable cell size collimator
JPH09176847A (ja) * 1995-12-15 1997-07-08 Applied Materials Inc スパッタリング装置及びスパッタリング装置用コリメータ
JPH11140638A (ja) * 1997-11-07 1999-05-25 Nec Corp スパッタ装置及びコリメーター
US20030029715A1 (en) * 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US6780294B1 (en) * 2002-08-19 2004-08-24 Set, Tosoh Shield assembly for substrate processing chamber
TW200416838A (en) * 2002-11-20 2004-09-01 Renesas Tech Corp Method of fabricating semiconductor device
JP2007273490A (ja) * 2004-03-30 2007-10-18 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2012134360A (ja) * 2010-12-22 2012-07-12 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US9748081B2 (en) 2017-08-29
JP2016063187A (ja) 2016-04-25
US20160086779A1 (en) 2016-03-24
US20170345629A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
JP6364295B2 (ja) 半導体装置の製造方法およびスパッタリング装置
TWI517390B (zh) 具增強的遊離及ｒｆ功率耦合的低電阻率鎢ｐｖｄ
TWI747033B (zh) 具有嵌入式射頻屏蔽的半導體基板支撐件
CN106486335B (zh) 利用二次等离子体注入的等离子体蚀刻系统及方法
KR101760846B1 (ko) 고 종횡비 피처들에서 금속을 증착하는 방법
JP7034912B2 (ja) Ｐｖｄスパッタチャンバ向けのバイアス可能なフラックスオプティマイザ／コリメータ
CN105206498B (zh) 用于在电容耦接等离子体源下方对工件进行均匀照射的孔图案
KR101867531B1 (ko) 강화된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링
TW201840249A (zh) 用於沉積、佈植及處理之具多反應氣體、高偏壓功率及高功率脈衝源的pvd腔室之延伸部
JP5834944B2 (ja) マグネトロンスパッタ装置及び成膜方法
TWI632608B (zh) 局部半導體晶圓薄化
TWI667501B (zh) 光波分離結構與形成光波分離結構的方法
KR20140001203A (ko) 고 종횡비 피쳐들 내에 금속을 증착하기 위한 방법들
KR20130126887A (ko) 상호연결 구조물들을 형성하기 위한 방법들
JP2008214709A (ja) マグネトロンスパッタ装置
CN119343739A (zh) 用于产生用于远程等离子体处理的蚀刻剂的装置
JP4768689B2 (ja) マグネトロン型スパッタリング装置および半導体装置の製造方法
TW201026872A (en) RF sputtering arrangement
TWI673797B (zh) 製程零件、半導體製造設備及半導體製造方法
US7351596B2 (en) Method and system for operating a physical vapor deposition process
JP2006037120A (ja) 半導体装置の製造方法
JP2010255048A (ja) 半導体装置の製造方法、スパッタ装置及びコリメート板
JP2003209068A (ja) 半導体装置の製造方法
JP2002252175A (ja) 気相堆積装置及び方法
KR20100079482A (ko) 스퍼터링 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180702

R150 Certificate of patent or registration of utility model

Ref document number: 6364295

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees