JP6367167B2

JP6367167B2 - 半導体装置

Info

Publication number: JP6367167B2
Application number: JP2015178803A
Authority: JP
Inventors: 穣小田; 究佐久間; 真澄齋藤
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2015-09-10
Filing date: 2015-09-10
Publication date: 2018-08-01
Anticipated expiration: 2035-09-10
Also published as: JP2017054981A; US9985136B2; US20170077310A1

Description

本発明の実施形態は、半導体装置に関する。

ポリシリコン（ｐｏｌｙ-Ｓｉ）は、例えば、ＢｉＣＳ(Bit Cost Scalable)と呼ばれる３次元構造メモリ向けのチャネル材料、及び、３次元積層回路のチャネル材料として用いられている。ｐｏｌｙ-Ｓｉを用いた半導体装置においては、リーク電流の抑制が望まれている。

特許第３９８１５３２号公報

本発明の実施形態は、リーク電流を抑制可能な半導体装置を提供する。

本発明の実施形態によれば、第１半導体領域と、第２半導体領域と、第３半導体領域と、第１導電部と、第２導電部と、第３導電部と、を備えた半導体装置が提供される。前記第２半導体領域は、前記第１半導体領域と第１方向において離間して設けられている。前記第３半導体領域は、前記第１半導体領域と前記第２半導体領域との間に設けられている。前記第１導電部は、前記第１半導体領域と電気的に接続される、前記第２導電部は、前記第２半導体領域と電気的に接続される。前記第３導電部は、前記第１方向と交差する第２方向において、前記第３半導体領域と離間する。前記第３半導体領域は、非晶質の第１部分領域と、多結晶の第２部分領域と、を含む。前記第１部分領域は、第１金属を含む。前記第２部分領域は、前記第２方向において前記第１部分領域と積層されている。前記第２部分領域における前記第１金属の第１濃度は、前記第１部分領域における前記第１金属の第２濃度よりも低い、または、前記第２部分領域は、前記第１金属を含まない。前記第１半導体領域は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含む。前記第２半導体領域は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含む。前記第３半導体領域は、シリコン及びゲルマニウムの少なくともいずれかを含む。

図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図４（ａ）及び図４（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図５（ａ）及び図５（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図６（ａ）及び図６（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図８（ａ）及び図８（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図９（ａ）及び図９（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。チャネル層の界面付近にトラップされた金属の様子を例示する写真図である。図１２（ａ）〜図１２（ｃ）は、チャネル層下部の非晶質化方法を例示する模式図である。図１３（ａ）及び図１３（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図１４（ａ）及び図１４（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図１５（ａ）及び図１５（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図１６（ａ）及び図１６（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。図１７（ａ）及び図１７（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
図１（ａ）は、半導体装置を例示する模式的上面図である。
図１（ｂ）は、半導体装置を例示する模式的断面図である。

実施形態に係る半導体装置１１０は、第１半導体層１０と、第１導電部３１と、第２導電部３２と、第３導電部３３と、シリサイド層４０と、ゲート絶縁層５０と、基板７０と、を含む。

基板７０は、例えば、シリコンウェハー上にＣＭＯＳ(Complementary metal-oxide-semiconductor)回路が設けられた基板である。

基板７０の上には、第１半導体層１０が設けられている。第１半導体層１０は、第１半導体領域ｒ１と、第２半導体領域ｒ２と、第３半導体領域ｒ３と、を含む。第１半導体領域ｒ１は、例えば、ソース領域である。第２半導体領域ｒ２は、第１半導体領域ｒ１と第１方向において離間して設けられている。第２半導体領域ｒ２は、例えば、ドレイン領域である。第３半導体領域ｒ３は、第１半導体領域ｒ１と第２半導体領域ｒ２との間に設けられる。第３半導体領域ｒ３は、例えば、チャネル領域である。第１半導体層１０には、第１〜第３の半導体領域ｒ１〜ｒ３を含む第１トランジスタＴｒ１が設けられている。第１トランジスタＴｒ１は、例えば、ＴＦＴ（Thin Film Transistor）として例示される。

第１導電部３１は、第１半導体領域ｒ１と電気的に接続される。第１導電部３１は、例えば、ソース電極である。第２導電部３２は、第２半導体領域ｒ２と電気的に接続される。第２導電部３２は、例えば、ドレイン電極である。第３導電部３３は、第１方向と交差する第２方向において、第３半導体領域ｒ３と離間する。第３導電部３３は、例えば、ゲート電極である。第３導電部３３と第３半導体領域ｒ３との間にはゲート絶縁層５０が設けられている。

第３導電部３３から第１半導体層１０に向かう積層方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。第１方向は、例えば、Ｘ軸方向である。第２方向は、例えば、Ｚ軸方向である。

実施形態において、第３半導体領域ｒ３は、非晶質の第１部分領域ｐｒ１と、多結晶の第２部分領域ｐｒ２と、を含む。第１部分領域ｐｒ１は、第１金属を含む。第２部分領域ｐｒ２は、Ｚ軸方向において第１部分領域ｐｒ１と積層されている。例えば、第２部分領域ｐｒ２は、第１部分領域ｐｒ１と第３導電部３３との間に設けられる。第３半導体領域ｒ３は、シリコン（Ｓｉ）及びゲルマニウムの少なくともいずれかを含む。第１部分領域ｐｒ１は、例えば、アモルファスシリコン（ａ-Ｓｉ）を含む。第２部分領域ｐｒ２は、例えば、ポリシリコン（ｐｏｌｙ-Ｓｉ）を含む。第１半導体領域ｒ１は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含む。第１半導体領域ｒ１は、例えば、ｐｏｌｙ-Ｓｉを含む。第２半導体領域ｒ２は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含む。第２半導体領域ｒ２は、例えば、ｐｏｌｙ-Ｓｉを含む。

第２部分領域ｐｒ２における第１金属の第１濃度は、第１部分領域ｐｒ１における第１金属の第２濃度よりも低い、または、第２部分領域ｐｒ２は、第１金属を含まない。第１金属は、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）からなる群から選択される少なくともいずれかを含む。

ａ-Ｓｉとｐｏｌｙ-Ｓｉとは、例えば、ＴＥＭ(Transmission Electron Microscopy：透過電子顕微鏡)または電子線回折法などを用いて区別することができる。ＴＥＭであれば、着目箇所の高分解ＴＥＭ像を取得し、当該箇所における結晶格子の有無を確認することで多結晶か非晶質かを確認することが可能である。あるいは、着目箇所の電子線回折像を取得し、回折点の有無や強度を確認することで多結晶か非晶質かを確認することが可能である。

すなわち、実施形態においては、チャネル層となる第３半導体領域ｒ３の下部側に位置する第１部分領域ｐｒ１が非晶質化（アモルファス化）されている。第１部分領域ｐｒ１には、ＭＩＬＣ法（Metal Induced Lateral Crystallization:金属誘起横方向結晶成長法）による残留金属がトラップされている。第１部分領域ｐｒ１を非晶質化することで、高抵抗化し、残留金属の影響による電気伝導を抑制することができる。これにより、残留金属に起因するリーク電流を抑制することができる。

ｐｏｌｙ-Ｓｉにおいては、チャネル層中に存在する粒界や粒内欠陥によってキャリアがトラップされ、散乱される。このため、単結晶Ｓｉと比べて移動度の低下や、Ｓ値が増大、閾値シフトが生じる。これらを抑制するには、チャネル層中の粒界数を低く抑えるほうが良く、そのためにはｐｏｌｙ-Ｓｉを大粒径化することが望ましい。

ｐｏｌｙ-Ｓｉ層の形成技術としては、ａ-Ｓｉ層を形成した後に熱処理を行って結晶化させ、ｐｏｌｙ-Ｓｉ層を得るＳＰＣ法（Solid Phase Crystallization:固相成長法）が一般的である。さらなる大粒径化の手法として、ＭＩＬＣ法がある。ＭＩＬＣ法においては、シリサイドを形成する種結晶領域からａ-Ｓｉ層の結晶化が実施される。このとき、チャネル層内に金属（Ｎｉなど）が残留する。金属は、特に、半導体と絶縁膜との界面付近に残留し易いことが実験的に分かっている。金属は、バンドギャップ中のトラップ準位となり、リーク電流が増加する要因となる。金属は、移動度を低下させる要因となる。

ゲッタリングにより、チャネル層内に残留した金属を除去する参考例がある。この参考例の場合、ｐｏｌｙ-Ｓｉの特に下側界面付近にトラップされた残留金属を取り除くことは困難である。

これに対して、実施形態の構造においては、チャネル層となる第３半導体領域ｒ３の下部側に位置する第１部分領域ｐｒ１が非晶質化されている。つまり、チャネル層の下側界面付近が非晶質化されている。この第１部分領域ｐｒ１を非晶質化することで、高抵抗化し、チャネル層の下側界面付近にトラップされた残留金属による電気伝導を抑制することができる。これにより、残留金属に起因するリーク電流を抑制することができる。

図１（ａ）及び図１（ｂ）に表すように、第１部分領域ｐｒ１は、第２部分領域ｐｒ２と連続する。第３半導体領域ｒ３は、第３部分領域ｐｒ３をさらに含むことができる。第３部分領域ｐｒ３は、第１部分領域ｐｒ１と第２部分領域ｐｒ２との間に設けられる。第３部分領域ｐｒ３における第１金属の第３濃度は、第１濃度と第２濃度との間である。

基板７０は、第２半導体層（半導体層）２０と、第１絶縁層６１と、を含む。第２半導体層２０は、Ｚ軸方向において第１半導体層１０と離間して設けられている。第２半導体層２０には、例えば、シリコンなどが用いられる。第１絶縁層６１は、第１半導体層１０と、第２半導体層２０と、の間に設けられている。第１絶縁層６１には、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどが用いられる。

すなわち、第３半導体領域ｒ３は、Ｚ軸方向において第３導電部３３と第２半導体層２０との間に配置される。第１絶縁層６１は、第１部分ｐ１と、第２部分ｐ２と、を含む。第１絶縁層６１の第１部分ｐ１は、第２半導体層２０の一部と第１半導体領域ｒ１との間に設けられる。第１絶縁層６１の第２部分ｐ２は、第２半導体層２０の一部と第３半導体領域ｒ３との間に設けられる。

実施形態においては、第２導電部３２は、第２半導体領域ｒ２と第２半導体層２０との間に設けられる。第２導電部３２は、第２半導体層２０と電気的に接続されている。第１半導体領域ｒ１は、第１導電部３１と第１絶縁層６１との間に設けられる。つまり、第１導電部３１（ソース電極）は、第１半導体層１０の上側に位置し、第２導電部３２（ドレイン電極）は、第１半導体層１０の下側に位置する。

上記とは逆の配置でもよい。つまり、第１導電部３１（ソース電極）が、第１半導体層１０の下側に位置し、第２導電部３２（ドレイン電極）が、第１半導体層１０の上側に位置する。第１導電部３１及び第２導電部３２の両方が、第１半導体層１０の上側に設けられていてもよい。第１導電部３１及び第２導電部３２の両方が、第１半導体層１０の下側に設けられていてもよい。

シリサイド層４０は、第１半導体層１０の第１半導体領域ｒ１（ソース領域）及び第２半導体領域ｒ２（ドレイン領域）の上に設けられる。シリサイド層４０には、例えば、ＮｉＳｉなどが用いられる。

図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。
図２（ａ）〜図１０（ａ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図２（ｂ）〜図１０（ｂ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的上面図である。

図１１は、チャネル層の界面付近にトラップされた金属の様子を例示する写真図である。
図１２（ａ）〜図１２（ｃ）は、チャネル層下部の非晶質化方法を例示する模式図である。

図２（ａ）及び図２（ｂ）に表すように、Ｓｉウェハ上にＣＭＯＳ回路が形成された基板７０を準備する。基板７０は、第２半導体層２０と、第１絶縁層６１と、を含む。第２半導体層２０には、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、が形成されている。第２トランジスタＴｒ２は、ソース領域Ｓ２と、ゲート領域Ｇ２と、ドレイン領域Ｄ２と、を含む。第３トランジスタＴｒ３は、ソース領域Ｓ３と、ゲート領域Ｇ３と、ドレイン領域Ｄ３と、を含む。

第１絶縁層６１には、例えば、４つの配線部（配線層）６２ａ〜６２ｄが形成されている。配線部６２ａは、ソース領域Ｓ２と電気的に接続される。配線部６２ｂは、ドレイン領域Ｄ２と電気的に接続される。配線部６２ｃは、ソース領域Ｓ３と電気的に接続される。配線部６２ｄは、ドレイン領域Ｄ３と電気的に接続される。

実施形態においては、ＭＩＬＣ処理を行った後に、図１（ｂ）の第１部分領域ｐｒ１（チャネル層下部）に対応する多結晶半導体層のみ非晶質化する工程を含む。第１絶縁層６１としては、非晶質化後の非晶質半導体層の界面付近に金属をトラップさせやすい膜を選択することが望ましい。第１絶縁層６１には、例えば、密度が疎なＳｉＯ_２膜や、プラズマ等でダメージを受けたＳｉＯ_２膜、または、ＳｉＮ膜などが用いられる。

実施形態において、配線部６２ａ〜６２ｄのそれぞれは、複数の層により構成されている。配線部６２ａ〜６２ｄのそれぞれは、１層のみの構成としてもよい。

次に、図３（ａ）及び図３（ｂ）に表すように、第１絶縁層６１の上に、ＭＩＬＣに用いる金属部（金属層）６３を形成する。金属部６３の形成には、例えば、フォトリソグラフィ法、ＲＩＥ(Reactive Ion Etching)法、メタル成膜、および、ＣＭＰ(Chemical Mechanical Polishing:化学機械研磨)処理などが用いられる。

図４（ａ）及び図４（ｂ）に表すように、上記の金属部６３は、ＣＭＯＳ回路の配線部６２ａ〜６２ｄを形成する際に同時に形成してもよい。すなわち、配線部６２ａ〜６２ｄと同時に、第２半導体層２０とは電気的に接続されていない配線部６２ｅを形成しておく。そして、配線部６２ａ〜６２ｄのそれぞれの最上層に、金属部６３ａ〜６３ｄがそれぞれ形成され、配線部６２ｅの最上層に、金属部６３ｅが形成される。

これにより、金属部６３の形成に要する工程数を削減することが可能となる。金属部６３の材料としては、シリサイドを形成可能な金属であることが好ましい。金属部６３は、例えば、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）からなる群から選択される少なくともいずれかを含む。

配線部６２ａ〜６２ｄ及び配線部６２ｅにおいては、Ｗ、Ａｌ、Ｃｕ等の金属、およびこれらにＳｉやＮｉ、Ｔｉ、Ｐｄ、Ｐｔも含めた合金、または、グラフェンやＣＮＴ等の有機材料を用いても構わない。

次に、図５（ａ）及び図５（ｂ）に表すように、金属部６３ｅが形成された第１絶縁層６１の上に、非晶質半導体層１０ａと、ハードマスク層１１と、を形成する。非晶質半導体層１０ａとしては、例えば、Ｓｉ、ゲルマニウム（Ｇｅ）等を用いることができる。非晶質半導体層１０ａとしては、例えば、Ｓｉ_１-ｘＧｅ_ｘ（０＜ｘ＜１）、Ｇｅ_１−ｚＳｎ_ｚ（０＜ｚ＜１）、Ｓｉ_{１−ａ−ｂ}Ｇｅ_ａＳｎ_ｂ（０＜ａ，０＜ｂ,１−ａ−ｂ＜１、）、及び、ＧａＡｓ、ＩｎＡｓ、Ｉｎ_ｃＧａ_１−ｃＡｓ（０＜ｃ＜１）、ＧａＳｂ、ＩｎＳｂ、Ｉｎ_ｄＧａ_１−ｄＳｂ（０＜ｄ＜１）等の化合物半導体を用いることができる。

以下、非晶質半導体層１０ａとして、ａ-Ｓｉを用いた例について説明する。非晶質半導体層１０ａの材料は、これに限るものではない。結晶化後のｐｏｌｙ-Ｓｉ層の結晶性向上、およびデバイス特性の観点から、非晶質半導体層１０ａの厚さは、５０ナノメートル（ｎｍ）以下、特に、３０ｎｍ以下であることが好ましい。但し、後の工程で行うチャネル下部の非晶質化される層の厚さ次第では、５０ｎｍ以上でも構わない。

ハードマスク層１１には、結晶化後のｐｏｌｙ-Ｓｉとの選択的ＲＩＥが可能な材料が用いられる。ハードマスク層１１の材料としては、後の工程で斜めイオン注入される元素によるチャネル表面への注入を抑制できることが好ましい。ハードマスク層１１としては、例えば、ＳｉＯ_２、ＳｉＮ、またはＡｌ_２Ｏ_３膜、ＨｆＯ_２膜などのＨｉｇｈ−Ｋ膜などを用いることができる。後の工程においてチャネル下部の非晶質化プロセスを行わない場合は、図６（ａ）及び図６（ｂ）に表すように、ハードマスク層１１を形成せずとも構わない。

次に、図７（ａ）及び図７（ｂ）に表すように、非晶質半導体層１０ａを、ワイヤ形状に加工し、ワイヤ構造部ＷＬを形成する。ワイヤ構造部ＷＬの形成には、例えば、フォトリソグラフィ法及びＲＩＥ法などが用いられる。

ワイヤ構造部ＷＬを形成する理由は、ＭＩＬＣプロセスの際の結晶性を向上させるためである。ワイヤ構造部ＷＬを形成する理由は、後述するチャネル下部のｐｏｌｙ-Ｓｉ層をイオン注入処理で非晶質化するためである。ワイヤ構造部ＷＬの幅としては、例えば、１００ｎｍ以下、特に、５０ｎｍ以下であることが好ましい。

ワイヤ構造部ＷＬを含むアクティブ領域１２においては、ソース領域の一部またはドレイン領域の一部がＺ軸方向において金属部６３ｅと重なる位置に形成される。アクティブ領域１２においては、ソース領域の全てまたはドレイン領域の全てがＺ軸方向において金属部６３ｅと重なる位置に形成されてもよい。

チャネルとなるワイヤ構造部ＷＬは、Ｚ軸方向において金属部６３ｅと重ならないように形成されることが好ましい。これによれば、幅が広いソース領域またはドレイン領域から、ＭＩＬＣを生じさせ、ワイヤ構造部ＷＬの端部の狭窄領域でネッキングを起こさせる。ただし、結晶性向上よりもばらつき改善を優先させる場合には、ワイヤ構造部ＷＬの一部が金属部６３ｅと重なっても構わない。但し、ゲートスタック構造（チャネル）の直下には金属部６３ｅが配置されないことが好ましい。

次に、図８（ａ）及び図８（ｂ）に表すように、基板７０に対して熱処理を加える。これにより、金属部６３ｅと非晶質半導体層１０ａとを反応させ、反応によって生じたシリサイド層を結晶核としてＭＩＬＣを進行させ、多結晶半導体層１０ｂを得る。

このように、ソース領域またはドレイン領域の片側のみから、ＭＩＬＣを進行させることで余分な種結晶領域を設けることなく、結晶性を向上させることができる。ＭＩＬＣ結晶化不足によるばらつきを抑制する観点から、ソース領域及びドレイン領域の両側に結晶核となる金属部６３ｅを設けてもよい。

ＭＩＬＣを進行させる温度は、シリサイド層を形成する金属にもよるが、必要となるゲート長を十分に結晶化させることが可能な温度範囲内で可能な限り低いことが好ましい。これは、金属供給層からの金属拡散による金属汚染の抑制、および結晶性向上の観点から、低温でのＭＩＬＣが好ましいからである。例えば、Ｎｉを金属部６３ｅとして用いた場合、５マイクロメートル（μｍ）のゲート長を結晶化させるには、ＭＩＬＣの温度は、５３０℃以下が好ましい。アニール時間は、４時間以上が好ましい。

ＭＩＬＣにより形成された多結晶半導体層１０ｂの膜中には、ＭＩＬＣプロセスの際に拡散または残留した金属（ここではＮｉ）が存在している。金属は、例えば、第１絶縁層６１との界面付近及びハードマスク層１１との界面付近に残留しやすいことが実験的に分かっている。図１１の例は、チャネル層ｃｈの界面付近にトラップされた金属ｍの様子を示している。チャネル層ｃｈは、第１半導体層１０の一部に対応する。

ここで、図１２（ａ）に表すように、ハードマスク層１１を保護膜として、斜めにイオン注入処理(ION IMPLANTATION)ＩＭＰＬＡを行い、ワイヤ構造部ＷＬの多結晶半導体層１０ｂの下部のみを非晶質化して、非晶質半導体層１０ｃを得る。これにより、残留金属によるオフリークへの影響を抑制する。イオン注入元素としては、多結晶半導体層１０ｂと同一元素を用いるのが好ましい。イオン注入元素としては、周期表上で同族、かつ原子番号が大きい元素を用いても構わない。ｐｏｌｙ-Ｓｉの場合では、Ｓｉ、Ｇｅ等を用いることが可能である。さらには、非晶質化後の再結晶化を阻害するため、Ａｒ、Ｎｅ、Ｃ、Ｆ等を同時に注入しても構わない。これらの元素は、例えば、１０^２１ｃｍ^―２以上の密度で注入することが好ましい。

図１２（ｂ）及び図１２（ｃ）に表すように、多結晶半導体層１０ｂの表面側のハードマスク層１１の直下に残留した金属も除去する。このため、多結晶半導体層１０ｂの表面に対してＲＩＥ処理やＣＭＰ処理を行う。このようにして、第３半導体領域ｒ３の第１部分領域ｐｒ１及び第２部分領域ｐｒ２が形成される。

次に、図９（ａ）及び図９（ｂ）に表すように、ワイヤ構造部ＷＬの下部の非晶質化を行った後、ゲートスタック構造（ゲート絶縁層５０及び第３導電部３３）を形成し、セルフアラインプロセスにより、Ｎ^＋拡散層（図示せず）、シリサイド層４０を形成する。このようにして、配線層上に積層された第１トランジスタＴｒ１（ｐｏｌｙ-ＳｉＴＦＴ）を得る。

半導体装置１１０は、金属部６３ｅと、配線部６２ａ〜６２ｅと、を含む。金属部６３ｅは、第１金属（ここではＮｉ）を含む。金属部６３ｅは、Ｚ軸方向において第２半導体領域ｒ２の少なくとも一部と積層される。５つの配線部６２ａ〜６２ｅのうちの少なくとも一部（例えば、配線部６２ｅ）は、金属部６３ｅと第２半導体層２０との間に設けられている。配線部６２ｅは、金属部６３ｅと電気的に接続される。第１絶縁層６１は、第３部分ｐ３を有する。第３部分ｐ３は、第２半導体層２０と配線部６２ｅとの間に設けられている。配線部６２ｅは、第２半導体層２０と電気的に接続されていない。配線部６２ａ〜６２ｄは、第２半導体層２０と電気的に接続される。配線部６２ａ〜６２ｄと金属部６３ｅとは電気的に絶縁されている。金属部６３ｅ（及び配線部６２ｅ）と配線部６２ａ〜６２ｄとは、Ｚ軸方向において重ならない。

図１０（ａ）及び図１０（ｂ）に表すように、第１トランジスタＴｒ１の上に、ＳｉＯ_２またはＳｉＮ等の第２絶縁層８２を形成し、ＣＭＰ処理にて平坦化を行う。すなわち、第３導電部３３は、第３半導体領域ｒ３と第２絶縁層８２との間に設けられる。そして、第１トランジスタＴｒ１の第１半導体領域ｒ１（ソース領域）及び第２半導体領域ｒ２（ドレイン領域）へコンタクト配線、および上部配線層を形成し、第１導電部３１及び第２導電部３２をそれぞれ形成する。これにより、半導体装置１１０が得られる。

以上により、結晶性の良好なｐｏｌｙ-Ｓｉをチャネル材料とした積層ＴＦＴ構造をＣＭＯＳ回路上に形成することが可能となる。

このように、実施形態においては、チャネル層となる第３半導体領域ｒ３の下部側に位置する第１部分領域ｐｒ１が非晶質化されている。つまり、チャネル層の下側界面付近が非晶質化されている。この第１部分領域ｐｒ１を非晶質化することで、チャネル層の下側界面付近にトラップされた残留金属による電気伝導を抑制することができる。これにより、残留金属に起因するリーク電流を抑制することができる。

実施形態においては、基板内のトランジスタと接続する配線部とは別に設けられた金属部をシード層として、チャネル領域をワイヤ状に加工したのちにＭＩＬＣプロセスが実施される。このとき、ソース領域またはドレイン領域のいずれか一方から、チャネル層を含めた多結晶半導体層全体を結晶化させる。これにより、高移動度を有し結晶性の良い多結晶半導体層を形成することが可能となる。そして、斜めイオン注入プロセス等を用いて、チャネル下部領域のみを非晶質化する。これにより、チャネル下部領域に存在する残留金属による電気伝導を抑え、リーク電流の抑制が可能となる。

上記の積層ＴＦＴ構造を形成するときに、以下の２点によって決まるプロセス上限温度が存在する。１点目は、ＴＦＴより下層に形成されたデバイスの耐熱温度、２点目はチャネル下部の非晶質半導体層の再結晶化温度である。１点目のＴＦＴ下層デバイスの耐熱温度に関しては、例えば、ＣＭＯＳ回路が下層に存在する場合、ＣＭＯＳのゲートスタックやジャンクション構造（ｐ／ｎジャンクション、シリサイド構造）、配線層の耐熱温度などによって決まる。ＴＦＴ形成時の全工程におけるプロセス上限温度は、例えば、ＮｉシリサイドがＣＭＯＳにて形成されている場合には、７００℃程度となる。ＣＭＯＳの配線層にＣｕが使用されていれば、４５０℃程度となる。

また、ＣＭＯＳ回路以外にもＴＦＴより下層に存在するデバイスがあればそちらの耐熱温度を考慮する必要がある。例えば、ＲｅＲＡＭ等の金属酸化物等を用いたメモリが混載されていれば、その金属酸化物の耐熱温度（例えば、ＨｆＯ２のＲｅＲＡＭでは、６００℃程度）がプロセス上限温度になる。

２点目の非晶質層の再結晶化温度に関しては、例えば、多結晶半導体材料にＳｉを用いた場合、例えば、６００℃以下の温度にする。ただし、イオン注入のイオン種によっては結晶化温度が変動する。これは、斜めイオン注入による非晶質化後のプロセス上限温度である。このため、ここではＴＦＴのゲートスタック形成工程以降のプロセスのみの上限温度となる。

（第２の実施形態）
図１３（ａ）、図１３（ｂ）、図１４（ａ）、図１４（ｂ）、図１５（ａ）、図１５（ｂ）、図１６（ａ）、図１６（ｂ）、図１７（ａ）及び図１７（ｂ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程順模式図である。
図１３（ａ）〜図１７（ａ）は、半導体装置の製造方法を例示する工程順模式的断面図である。
図１３（ｂ）〜図１７（ｂ）は、半導体装置の製造方法を例示する工程順模式的上面図である。

本実施形態においては、第１の実施形態で用いた配線部６２ｅ及び金属部６３ｅを用いず、基板７０に形成されたＣＭＯＳ回路の配線部６２ａ及び金属部６３ａから、非晶質半導体層１０ａにＭＩＬＣを進行させて、多結晶半導体層１０ｂを形成する。

半導体装置１１１は、金属部６３ａと、配線部６２ａと、を含む。金属部６３ａは、第１金属（ここではＮｉ）を含む。金属部６３ａは、Ｚ軸方向において第２半導体領域ｒ２の少なくとも一部と積層される。配線部６２ａは、金属部６３ａと電気的に接続され、第２半導体層２０と電気的に接続される。金属部６３ａは、第２半導体領域ｒ２と配線部６２ａとの間に設けられている。つまり、金属部６３ａは、配線部６２ａと一体的に設けられている。

本実施形態においては、ＣＭＯＳ配線層を利用するため、第１の実施形態と比べて、寄生抵抗や寄生容量の増大を招く可能性がある。しかしながら、追加リソグラフィ等の工程が省略可能であり、コストメリットがある。本実施形態においては、第１の実施形態で説明したプロセスとほぼ同様である。本実施形態は、非晶質半導体層１０ａの下面と、ＣＭＯＳ配線層と一体で設けられた金属部６３ａと、が接続される点において第１の実施形態と相違する。

図１３（ａ）及び図１３（ｂ）に表すように、ＣＭＯＳ回路が形成された基板７０を用意する。このとき、工程簡略化のため、金属部６３ａの材料と、配線部６２ａの材料とは、同じでも構わない。この場合、金属部６３ａを別に設けなくてもよい。

イオン注入による非晶質化プロセスを用いない場合は、ハードマスク層１１を形成しなくても構わない。非晶質半導体層１０ａと金属部６３ａとの接触面積を可能な限り大きくすることが好ましい。これによりコンタクト抵抗を低減することができる。

アクティブ領域１２をワイヤ形状に加工し、図１３（ａ）及び図１３（ｂ）に表すような構造を得る。ＭＩＬＣによる結晶化、斜めイオン注入によるチャネル下部非晶質化、ゲートスタック構造、セルフアラインによるシリサイド層の構造の形成は、第１の実施形態と同様である。

図１４（ａ）及び図１４（ｂ）に表すように、第２絶縁層８２の形成後、ＣＭＰ処理による平坦化を行った後に配線部を形成する。これにより、半導体装置１１１が得られる。図１４（ａ）及び図１４（ｂ）の例では、第１半導体領域ｒ１（ソース領域）及び第２半導体領域ｒ２（ドレイン領域）のうち、一方の下面と電極が接続され、他方の上面と電極が接続される。ゲート対して非対称な構造となる。

第１半導体層１０の下面からコンタクトを取る場合は、コンタクト抵抗を下げるのが困難となる場合が考えられる。このため、図１５（ａ）及び図１５（ｂ）に表すように、第１半導体層１０の下面接続部側のソース領域及びドレイン領域のいずれか一方を、フルシリサイド化してもよい。この例では、第２半導体領域ｒ２（ドレイン領域）がフルシリサイド領域４１となる。これにより、半導体装置１１２が得られる。

フルシリサイド化する場合には、シリサイド層４０がゲート端部にオーバーラップして、ＧＩＤＬ(Gate-Induced-Drain-Leakage current)の増大を抑制する必要がある。そのためにはゲートの側壁を十分に厚くしたほうが望ましい。例えば、第１半導体層１０（ｐｏｌｙ-Ｓｉ層）の厚さが５０ｎｍの場合には、シリサイド層４０のＮｉＳｉ形成時にはＮｉの厚さを５０ｎｍ程度とすることが望ましい。これにより、シート抵抗を低減できる。ゲートの側壁については、寄生抵抗が大きくならず、かつＧＩＤＬを増大させない程度に形成する必要があり、例えば２０ｎｍ以上、５０ｎｍ以下、とすることが望ましい。

図１６（ａ）及び図１６（ｂ）に表すように、第１半導体層１０の下面接続部側のソース領域及びドレイン領域の両方を、フルシリサイド化してもよい。この例では、第１半導体領域ｒ１（ソース領域）及び第２半導体領域ｒ２（ドレイン領域）のそれぞれがフルシリサイド領域４２となる。これにより、下部配線よりコンタクトを取る側のみをフルシリサイドするプロセスに比べてプロセスを簡略にできる。これにより、半導体装置１１３が得られる。

図１７（ａ）及び図１７（ｂ）に表すように、第１半導体層１０の下面と同一電位を要する回路を形成する場合には、下面の導電部に加え、上面にも導電部を形成してもよい。この例では、第２半導体領域ｒ２（ドレイン領域）の下面に第２導電部３２が接続され、第２半導体領域ｒ２（ドレイン領域）の上面に第４導電部３４が接続される。なお、本実施形態におけるプロセス上限温度も、第１の実施形態と同様の基準となる。これにより、半導体装置１１４が得られる。

このように、実施形態においては、基板内のトランジスタと接続する配線部と一体的に設けられた金属部をシード層として、チャネル領域をワイヤ状に加工したのちにＭＩＬＣプロセスが実施される。このとき、ソース領域またはドレイン領域のいずれか一方から、チャネル層を含めた多結晶半導体層全体を結晶化させる。これにより、高移動度を有し結晶性の良い多結晶半導体層を形成することが可能となる。そして、斜めイオン注入プロセス等を用いてチャネル下部領域のみを非晶質化する。これにより、チャネル下部領域に存在する残留金属による電気伝導を抑え、リーク電流の抑制が可能となる。

実施形態によれば、リーク電流を抑制可能な半導体装置が提供できる。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、第１半導体領域、第２半導体領域、第３半導体領域、第１導電部、第２導電部及び第３導電部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１半導体層、１０ａ、１０ｃ…非晶質半導体層、１０ｂ…多結晶半導体層、１１…ハードマスク層、１２…アクティブ領域、２０…第２半導体層、３１〜３４…第１〜第４導電部、４０…シリサイド層、４１、４２…フルシリサイド領域、５０…ゲート絶縁層、６１…第１絶縁層、６２ａ〜６２ｅ…配線部、６３、６３ａ〜６３ｅ…金属部、７０…基板、８２…第２絶縁層、１１０〜１１４…半導体装置、Ｄ２、Ｄ３…ドレイン領域、Ｇ２、Ｇ３…ゲート領域、Ｓ２、Ｓ３…ソース領域、Ｔｒ１〜Ｔｒ３…第１〜第３トランジスタ、ＷＬ…ワイヤ構造部、ｃｈ…チャネル層、ｍ…金属、ｒ１〜ｒ３…第１〜第３半導体領域、ｐ１〜ｐ３…第１〜第３部分、ｐｒ１〜ｐｒ３…第１〜第３部分領域

Claims

第１半導体領域と、
前記第１半導体領域と第１方向において離間して設けられた第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間に設けられた第３半導体領域と、
前記第１半導体領域と電気的に接続された第１導電部と、
前記第２半導体領域と電気的に接続された第２導電部と、
前記第１方向と交差する第２方向において、前記第３半導体領域と離間する第３導電部と、
を備え、
前記第３半導体領域は、
第１金属を含む非晶質の第１部分領域と、
前記第２方向において前記第１部分領域と積層された多結晶の第２部分領域と、
を含み、
前記第２部分領域における前記第１金属の第１濃度は、前記第１部分領域における前記第１金属の第２濃度よりも低い、または、
前記第２部分領域は、前記第１金属を含まず、
前記第１半導体領域は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含み、
前記第２半導体領域は、シリコン及びゲルマニウムの少なくともいずれかの多結晶を含み、
前記第３半導体領域は、シリコン及びゲルマニウムの少なくともいずれかを含む、半導体装置。
前記第３半導体領域は、前記第１部分領域と前記第２部分領域との間に設けられた第３部分領域をさらに含み、
前記第３部分領域における前記第１金属の第３濃度は、前記第１濃度と前記第２濃度との間である請求項１記載の半導体装置。
前記第２部分領域は、前記第１部分領域と前記第３導電部との間に設けられている請求項１または２に記載の半導体装置。
半導体層と、
第１及び第２部分を有する第１絶縁層と、
をさらに備え、
前記第２方向において前記第３導電部と前記半導体層との間に前記第３半導体領域が配置され、
前記第１絶縁層の前記第１部分は、前記半導体層の一部と前記第１半導体領域との間に設けられ、
前記第１絶縁層の前記第２部分は、前記半導体層の一部と前記第３半導体領域との間に設けられている請求項１〜３のいずれか１つに記載の半導体装置。
前記第２導電部は、前記第２半導体領域と前記半導体層との間に設けられ、前記半導体層と電気的に接続されている請求項４記載の半導体装置。
前記第１半導体領域は、前記第１導電部と前記第１絶縁層との間に設けられている請求項４または５に記載の半導体装置。
金属部と、
配線部と、
をさらに備え、
前記金属部は、前記第１金属を含み、前記第２方向において前記第２半導体領域の少なくとも一部と積層され、
前記配線部の少なくとも一部は、前記金属部と前記半導体層との間に設けられると共に、前記金属部に電気的に接続され、
前記第１絶縁層は、第３部分を有し、
前記第３部分は、前記半導体層と前記配線部との間に設けられている請求項４〜６のいずれか１つに記載の半導体装置。
金属部と、
配線部と、
をさらに備え、
前記金属部は、前記第１金属を含み、前記第２方向において前記第２半導体領域の少なくとも一部と積層され、
前記配線部は、前記半導体層と電気的に接続され、前記金属部と電気的に接続される請求項４〜６のいずれか１つに半導体装置。
前記第１金属は、タングステン、コバルト、チタン、ニッケル、パラジウム、白金、アルミニウム及び銅からなる群から選択される少なくともいずれかを含む請求項１〜８のいずれか１つに記載の半導体装置。