JP6390451B2 - 電池ブロックの放電制御装置 - Google Patents

Description

本発明は、電池ブロックを構成する複数の電池セルを放電させる放電制御装置に関する。

例えば電気自動車の走行駆動用電源等に使用されるバッテリは、複数の二次電池セルを直列に接続して電池ブロックを構成し、その電池ブロックを複数直列に接続して所望の電源電圧が得られるように構成されている。そして、各電池ブロックには、それぞれ端子電圧を監視して制御するための監視回路（例えばＩＣとして構成される）が接続されており、各端子電圧が等しくなるように制御している。これらの監視回路の動作用電源は、それぞれが接続されている電池ブロックの電源より電源回路が生成したものが供給される。

しかし、各監視回路を構成しているトランジスタや抵抗等の素子にはばらつきがあるため、各電池ブロックの監視や制御を同様に行っていても実際の消費電流には差が生じる。したがって、各監視回路間の消費電流の差が各電池ブロック間の端子電圧をばらつかせる要因の１つとなっている。

このような問題を解決する従来技術の１つに特許文献１がある。特許文献１では、各電池ブロック２に接続される検出回路４に対して並列にバランス電流調整回路１３を接続し、バランス電流調整回路１３が自身に供給されるバランス電流を検出回路４に供給される電流の変化に応じて変化させ、双方の電流を含む電池ブロック２の負荷電流を均一化する。そして、前記負荷電流を各電池ブロック２で均一化するように、各バランス電流調整回路１３の間でバランス電流を調整している。

特許第５６０２３５３号公報

しかしながら、特許文献１の構成では、バランス電流を調整するために、電流検出抵抗１２や、差動アンプ１４，増幅回路１６や出力トランジスタ１７などで構成されるバランス電流調整回路１３を別途付加している。したがって、多くの回路素子が必要となり、構成が大型化すると共にコストアップを招来する。

本発明は上記事情に鑑みてなされたものであり、その目的は、別途付加する回路素子を極力増やすことなく、各電池ブロックの端子電圧が等しくなるように調整できる電池ブロックの放電制御装置を提供することにある。

請求項１記載の電池ブロックの放電制御装置によれば、スイッチング電源回路は、電池ブロックより入力される電源に基づいて負荷に供給する負荷用電源を生成する。信号生成手段は、スイッチング電源回路が負荷用電源を生成するために使用しているＰＷＭ信号のデューティに基づいて、複数の放電手段により行われる電池ブロックの放電状態を制御する制御信号を生成する。このように構成すれば、スイッチング電源回路の内部制御信号であるＰＷＭ信号を用いることで、各電池ブロックの放電状態を制御できる。したがって、多くの回路素子を追加せずとも、各電池ブロックの端子電圧が等しくなるように調整できる。

請求項４記載の電池ブロックの放電制御装置によれば、スイッチング電源回路は、チャージポンプ回路を有して構成され、複数の電池セルを直列に接続してなる電池ブロックより入力される電源に基づいて負荷に供給する負荷用電源を生成する。電源放電手段は、スイッチング電源回路の出力部に接続されて負荷用電源を放電させる。そして、放電時間制御手段は、チャージポンプ回路を構成する各降圧段部の降圧電圧が入力され、各降圧電圧の差に応じて電源放電手段により負荷用電源を放電させる時間を制御する。このように構成すれば、スイッチング電源回路がチャージポンプ回路を有して構成される場合も、各降圧電圧の差に応じて負荷用電源を放電させることで、各電池ブロックの端子電圧が等しくなるように調整できる。

第１実施形態であり、組電池の制御システムの構成を示す図 負荷の構成例を示す図 温度，電圧の変化に応じた負荷の消費電流の変化を示す図 電圧検出回路の構成例を示す図 断線検出時に放電時間を制御する信号を示す図 電圧検出回路の制御シーケンス（動作フェーズ）を示す図 消費電流値制御回路の構成例を示す図 電池ブロックの端子電圧と負荷の消費電流に応じて放電量を調整する場合の一例を示す図 第２実施形態であり、消費電流値制御回路の構成を示す図 動作タイミングチャート 第３実施形態であり、組電池の制御システムの構成を示す図 放電回路の構成例を示す図 動作フローチャート 第４実施形態であり、組電池の制御システムの構成を示す図 第５実施形態であり、電圧検出回路の構成例を示す図

（第１実施形態）
図１に示すように、組電池１は、ｎ個の電池ブロック２（１）〜２（ｎ）を直列に接続して構成されており、電池ブロック２は、ｍ個の電池セル３を直列に接続して構成されている。各電池ブロック２（１）〜２（ｎ）には、それぞれに対応してＩＣ（放電制御装置）４（１）〜４（ｎ）が接続されている。ＩＣ４は、電圧検出回路５，スイッチング電源回路６，負荷７及び消費電流制御回路８（信号生成手段）等を備えている。スイッチング電源回路６は、電池ブロック２の両端子（＋Ｂ，−Ｂ）に接続されており、電池ブロック２の端子電圧を降圧して生成した動作用電源を負荷７に供給する。

図２に示すように、例えば負荷７が定電流回路７ａ及び７ｂを備えているとする。定電流回路７ａにおいて、ＮＰＮトランジスタＴｒ１のベース・エミッタ間に接続されている抵抗素子Ｒ１に流れる電流を電流（１）とし、定電流回路７ｂにおいて、電池ブロック２の両端に、グランド側のＮＰＮトランジスタＴｒ２と直列に接続されている抵抗素子Ｒ２に流れる電流を電流（２）とする。これらの電流（１），（２）は、それぞれ図３（ａ），（ｂ）に示すように、抵抗素子Ｒ１，Ｒ２の抵抗値や、温度，電源電圧に応じて変化する。これが、電池ブロック２の端子電圧がばらつく要因となる。

図４に示すように、電圧検出回路５は、各電池セル３の両端子に抵抗素子１１，１２を介して接続されており、抵抗素子１１，１２の間にはコンデンサ１３が電圧検出回路５の外部で接続されている。また、抵抗素子１１，１２の間には、ツェナーダイオード１４及びＰチャネルＭＯＳＦＥＴ１５（放電手段）が電圧検出回路５の内部で接続されている。また、最上段の電池セル３（１）の正側端子と、最下段の電池セル３（ｍ）の負側端子との間には、抵抗素子１６及びＮチャネルＭＯＳＦＥＴ１７（放電手段）の直列回路が接続されている。

各電池セル３の正側，負側端子は、それぞれ抵抗素子１１，１２を介して電圧検出回路５の内部にある検出制御回路１８（放電手段）に接続されている。検出制御回路１８はマルチプレクサ（図示せず）を内蔵しており、各電池セル３の端子電圧を切替えて入力し検出するが、その際に図５に示すように、ＦＥＴ１５をオンして電池セル３を放電させ、ＦＥＴ１５をオフした際に電池セル３の端子電圧が復帰するか否かにより、断線検出及びリーク電流検出を行う。ＦＥＴ１７は、電池ブロック２の両端について、上記と同様に端子電圧及び断線の検出を行うためにオンオフ制御される。また、検出制御回路１８は、後述するように消費電流値制御回路８より入力される放電時間信号（制御信号）に応じて、ＦＥＴ１５又は１７オンする時間を制御する。

断線検出においては、（１）ＦＥＴ１７をオンすると共に、（２）奇数番目の電池セル３に対応するＦＥＴ１５オンオフして全ての電池セル３の電圧を測定し、（３）続いて偶数番目の電池セル３に対応するＦＥＴ１５オンオフして全ての電池セル３の電圧を測定する。その結果、電池セル３（２）〜３（ｍ−１）については、（２），（３）の電圧測定値に変化があれば「断線有り」となる。電池セル３（１），３（ｍ）については、対応するＦＥＴ１５を個別にオンオフし、電圧測定が−ＶＦ（ツェナーダイオード１４の順方向電圧）になった場合に「断線有り」となる（詳細については、例えば特開２０１４−４８０８７号公報，ＷＯ２０１２／１６４７６１号公報を参照。）。

再び図１を参照する。消費電流値制御回路８には、スイッチング電源回路６がスイッチング制御に使用しているＰＷＭ信号のデューティが入力されている。そして、消費電流値制御回路８は、前記デューティ値に応じて上述の放電時間信号を決定し、検出制御回路１８に出力する。

図６に示すように、電圧検出回路５は、電池セル３及び電池ブロック２の「均等化」，断線検出及びリーク電流を行う「故障検出」，負荷７に対して検出結果等の送信を行う「通信」の各動作フェーズを繰り返し実行する。上記の放電時間は、断線検出実行時間に相当する。

図７に示すように、消費電流値制御回路８は、例えばＤＡ（Duty/Analog）変換部８ａ（変換手段），ＡＤ変換部８ｂ（変換手段）及びマップ８ｃ（放電時間マップ）により構成される。ＤＡ変換部８ａは、例えば積分器で構成され、入力されるＰＷＭ信号のデューティに応じた電圧信号を生成する。ＡＤ変換部８ｂは前記電圧信号をＡ／Ｄ変換し、マップ８ｃは、Ａ／Ｄ変換データに応じて設定されている放電時間信号が記憶されており、入力されるデータに応じて放電時間信号を決定し、出力する。

尚、電圧検出回路５は、入力される放電時間信号に応じて放電時間を決定するだけでなく、例えば図８に示すように、その時点の電池ブロック２の端子電圧を参照することで放電時間を調整しても良い。すなわち、電池ブロック２の端子電圧が（標準値より）高く且つ負荷７の消費電流が小さい場合は放電電流を多く流すが、負荷７の消費電流が大きい場合は放電電流を余り多く流さないように調整する。また、電池ブロック２の端子電圧が低く且つ負荷７の消費電流が小さい場合は、前記と同様に放電電流を余り多く流さないようにし、負荷７の消費電流が大きい場合は放電電流を殆ど流さないように調整する。

以上のように本実施形態によれば、スイッチング電源回路６は、電池ブロック２より入力される電源に基づいて負荷７に供給する負荷用電源を生成する。消費電流値制御回路８は、スイッチング電源回路６が負荷用電源を生成するために使用しているＰＷＭ信号のデューティに基づいて、ＦＥＴ１５及び１７により行われる電池ブロック２の放電状態を制御する放電時間信号を生成する。

この場合、消費電流値制御回路８を、ＤＡ変換部８ａ，ＡＤ変換部８ｂ及びマップ８ｃにより構成し、マップ８ｃより前記デジタル値に対応した放電時間を読み出して、放電時間信号を生成する。このように構成すれば、スイッチング電源回路６の内部制御信号であるＰＷＭ信号を用いることで、各電池ブロック２の放電状態を制御できる。したがって、多くの回路素子を追加せずとも、各電池ブロック２の端子電圧が等しくなるように調整できる。また、電圧検出回路５が、その時点の電池ブロック２の端子電圧に応じて放電時間を調整することで、各電池ブロック２の端子電圧をより高い精度で調整できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図９に示すように、第２実施形態の消費電流値制御回路２１（信号生成手段）は、積分器２２（電圧信号生成手段），コンパレータ２３（１）〜２３（ｎ）及びロジック回路２４で構成されている。

積分器２２は、第１実施形態のＤＡ変換部８ａと同様にＰＷＭ信号を電圧信号に変換し、コンパレータ２３（１）〜２３（ｎ）の非反転入力端子に出力する。コンパレータ２３（１）〜２３（ｎ）の反転入力端子には、それぞれ異なる参照電圧Ｖref1〜Ｖrefnが与えられている。コンパレータ２３（１）〜２３（ｎ）の出力端子は、ロジック回路２４の各入力端子にそれぞれ接続されている。各参照電圧は（Ｖref1＜Ｖref2＜…＜Ｖrefn）となるように設定されている。また、ロジック回路２４には、タイミング信号が入力されている。このタイミング信号は、電圧検出回路５が断線検出を行うためＦＥＴ１５のオンを開始するタイミングで出力される。

次に、第３実施形態の作用について説明する。コンパレータ２３（１）〜２３（ｎ）は、積分器２２より入力される電圧信号とそれぞれの参照電圧Ｖref1〜Ｖrefnとを比較して信号ＩＮ１〜ＩＮｎ（比較結果信号）を生成し、ロジック回路２４に出力する。ロジック回路２４は、信号ＩＮ１〜ＩＮｎのうち何れの信号までがハイレベルを示しているかに応じて、放電時間信号を決定する。

例えば、全ての信号ＩＮ１〜ＩＮｎがローレベルであれば放電時間を（ｔ_Ｄ＋ｔ）としておき、信号ＩＮ１のみがハイレベルであれば放電時間を（ｔ_Ｄ＋２ｔ）に、信号ＩＮｎまで全てがハイレベルであれば放電時間を｛ｔ_Ｄ＋（ｎ＋１）ｔ｝に設定する。そして、ロジック回路２４は、図１０に示すように、タイミング信号が入力されると、それをトリガとして放電時間信号を電圧検出回路５に出力する。

以上のように第２実施形態によれば、消費電流値制御回路２１を、積分器２２，コンパレータ２３（１）〜２３（ｎ）及びロジック回路２４で構成した。この場合も、第１，第２実施形態と同様の効果が得られる。

（第３実施形態）
図１１に示すように、第３実施形態のＩＣ３１（放電制御装置）は、消費電流値制御回路３２（情報送信手段，放電時間制御手段）と、電池ブロック２の両端に接続される放電回路３３（放電手段）と、通信回路３４（情報送信手段）とを備えている。消費電流値制御回路３２は、通信回路３４により、バス３５を介して外部のマイクロコンピュータ（マイコン）３６（制御回路）と通信を行う。また、消費電流値制御回路３２は放電回路３３に対して、後述するように放電量制御信号を出力する。

図１２に示すように、放電回路３３のＰチャネルＭＯＳＦＥＴ３６ａ及び３６ｂは、電池ブロック２の端子＋Ｂ側に接続されてカレントミラー回路を構成している。ＦＥＴ３６ａのドレインと端子−Ｂとの間には、ＮチャネルＭＯＳＦＥＴ３７及び抵抗素子３８の直列回路が接続されている。オペアンプ３９の反転入力端子はＦＥＴ３７のソースに接続され、出力端子はＦＥＴ３７のゲートに接続されている。

オペアンプ３９の非反転入力端子には、消費電流値制御回路３２より放電量制御信号（Ｖ）が入力される。抵抗素子３８の抵抗値をＲ，カレントミラー回路のミラー比を１：ｎとすると、ＦＥＴ３６ｂのドレインより流出する電流Ｉは（＝ｎ×Ｖ／Ｒ）となる。前記ドレインは、抵抗素子Ｒ_Ｄを介して電池ブロック２の端子−Ｂに接続されている。また、消費電流値制御回路３２は、第１実施形態の消費電流値制御回路８におけるマップ８ｃをＣＰＵに置き換えたもので、ソフトウェアによる処理を実行する。

次に、第３実施形態の作用について説明する。図１３に示すように、負荷７によって消費される電流が変化したことに伴い電池ブロック２の電圧が変化する。これにより、スイッチング電源回路６のＰＷＭデューティが変化する（Ｓ１）。消費電流値制御回路３２は、前記デューティ値をＡ／Ｄ変換部８ｂを介して取得すると（Ｓ２）、そのデータを通信回路３３を介してマイコン３６に送信する。

マイコン３６は、受信したデューティ値から電池ブロック２の消費電流を算出する（Ｓ３）。そして、算出した消費電流が、各ＩＣ３１間でばらついているか否かを判断する（Ｓ４）。ばらつきがあれば（ＹＥＳ）、各ＩＣ３１の消費電流量が同一になるように放電調整量を算出し（Ｓ５）、各ＩＣ３１に送信する。すると、各各ＩＣ３１の消費電流値制御回路３２は、マイコン３６より送信された放電調整量に応じて放電量制御信号を放電回路３３に出力し、放電量を調整する（Ｓ６）。

以上のように第３実施形態によれば、送信回路３４には、スイッチング電源回路６のＰＷＭデューティが消費電流量を示す情報として消費電流値制御回路３２を介して入力され、当該情報をマイコン３６に送信する。マイコン３６は、各電池ブロック２の消費電流値制御回路３２と通信することで得られた前記情報から、各スイッチング電源回路６による消費電流量が等しくなるように個別に設定した放電時間の制御信号を送信する。すると、消費電流値制御回路３２は、前記制御信号に基づいて、放電回路３３により電池ブロック２を放電させる。このように構成すれば、各電池ブロック２の消費電流量を示す情報がマイコン３６に集約され、マイコン３６より送信された制御信号に基づいて、各電池ブロック２の端子電圧が等しくなるように調整される。

（第４実施形態）
図１４に示すように、第４実施形態のＩＣ４１（放電制御装置）は、降圧型のチャージポンプ回路で構成されるスイッチング電源回路４２を備えている。また、ＩＣ４１は、第１実施形態の構成に替わる電圧検出回路４３及び消費電流制御回路４４（放電時間制御手段）を備えており、スイッチング電源回路４２の出力側には、放電回路４５（電源放電手段）が配置されている。

スイッチング電源回路４２はｎ段構成であり、各降圧段部４６は、スイッチ回路４７及びダイオード４８の直列回路と、ダイオード４８のカソードと端子−Ｂとの間に接続されるコンデンサ４９とで構成されている。各降圧段部４６のスイッチ回路４７は、センス部５０（放電時間制御手段）より与えられるＰＷＭ信号によりオンオフ制御される。また、センス部５０には、各降圧段部４６の出力電圧が入力されている。放電回路４５による放電の制御は、消費電流制御回路４４により行われる。

次に、第４実施形態の作用について説明する。センス部５０は、各降圧段部４６のスイッチ回路４７に同じデューティのＰＷＭ信号を出力することで、各降圧段部４６によりそれぞれ一定の割合で電圧を低下させる。その場合、各降圧段部４６の出力電圧の低下量を参照することで電池ブロック２の電圧を算出し、消費電流制御回路４４に出力する。すると、消費電流制御回路４４は、前記電圧の大きさに応じて、放電回路４５によりスイッチング電源回路４２が出力する電力を放電させる。

以上のように第４実施形態によれば、スイッチング電源回路４２は、チャージポンプ回路を有して構成され、電池ブロック２より入力される電源に基づいて負荷７に供給する負荷用電源を生成する。放電回路４５は、スイッチング電源回路４２の出力部に接続されて負荷用電源を放電させる。そして、センス部５０には、チャージポンプ回路を構成する各降圧段部４６の降圧電圧が入力され、各降圧電圧の差に応じて放電回路４５により負荷用電源を放電させる時間を制御する。このように構成すれば、スイッチング電源回路４２がチャージポンプ回路を有して構成される場合も、各降圧電圧の差に応じて負荷用電源を放電させて、各電池ブロック２の端子電圧が等しくなるように調整できる。

（第５実施形態）
図１５に示すように、第５実施形態の電圧検出回路５１は、ＦＥＴ１６に対して並列に、もう１つのＰチャネルＭＯＳＦＥＴ５２（放電手段）が接続されている。検出制御回路５３は、ＦＥＴ１６，５２の何れか一方をオンするか、双方を同時にオンするかによって放電量を調整する。この場合、ＦＥＴ５２はＦＥＴ１６と同じサイズでも、異なるサイズでも良い。また、例えばＦＥＴ５２のソース側に抵抗素子を挿入してオン時の抵抗値を調整しても良い。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
放電手段として、バイポーラトランジスタを用いても良い。

図面中、１は組電池、２は電池ブロック、３は電池セル、４はＩＣ（放電制御装置）、６はスイッチング電源回路、７は負荷、８は消費電流制御回路（信号生成手段）、１５はＰチャネルＭＯＳＦＥＴ（放電手段）、１８は検出制御回路（放電手段）を示す。

Claims (4)

1. 複数の電池セル（３）を直列に接続してなる電池ブロック（２）の放電を行う複数の放電手段（１５，１７，５２）と、
   前記電池ブロックより入力される電源に基づいて、負荷（７）に供給する負荷用電源を生成するスイッチング電源回路（６）と、
   このスイッチング電源回路が前記負荷用電源を生成するために使用しているＰＷＭ信号が入力され、前記ＰＷＭ信号のデューティに基づいて前記複数の放電手段によって行われる放電状態を制御する制御信号を生成する信号生成手段（８，２１）とを備えたことを特徴とする電池ブロックの放電制御装置。
2. 前記信号生成手段（８）は、
   前記ＰＷＭ信号のデューティをデジタル値に変換する変換手段（８ａ，８ｂ）と、
   前記デジタル値に対応した放電時間が記憶されている放電時間マップ（８ｃ）とを備え、
   前記放電時間マップより前記デジタル値に対応した放電時間を読み出して、前記制御信号を生成することを特徴とする請求項１記載の電池ブロックの放電制御装置。
3. 前記信号生成手段（２１）は、
   前記ＰＷＭ信号のデューティに応じた電圧信号を生成する電圧信号生成手段（２２）と、
   前記電圧信号を、それぞれ異なる閾値電圧と比較する複数のコンパレータ（２３）と、
   これら複数のコンパレータの比較結果信号が入力され、各比較結果信号の値に応じて前記制御信号を生成するロジック回路（２４）とを備えることを特徴とする請求項１記載の電池ブロックの放電制御装置。
4. チャージポンプ回路を有して構成され、複数の電池セルを直列に接続してなる電池ブロックより入力される電源に基づいて、負荷に供給する負荷用電源を生成するスイッチング電源回路（４２）と、
   このスイッチング電源回路の出力部に接続され、前記負荷用電源を放電させる電源放電手段（４５）と、
   前記チャージポンプ回路を構成する各降圧段部の降圧電圧が入力され、各降圧電圧の差に応じて、前記電源放電手段により前記負荷用電源を放電させる時間を制御する放電時間制御手段（４４）とを備えたことを特徴とする電池ブロックの放電制御装置。

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