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JP6401394B2 - 高電圧ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ - Google Patents
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JP6401394B2 - 高電圧ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ - Google Patents

高電圧ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ Download PDF

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体製造の技術分野に関し、特に高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタに関する。
従来のＰ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＰＬＤＭＯＳ）構造は、高い耐電圧性を実現するために一定の長さの低ドープＰ型ドリフト領域を要する。それ故に、高電圧Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＮＬＤＭＯＳ）とＰＬＤＭＯＳの高電圧集積化の間、その構造は、低ドープＰ型領域に対する別のフォトエッチング作業が必要であり、これは工程の複雑性および工程コストを増加させる。
したがって、簡易な工程および低コスト化によってデバイスの高い耐電圧性能を実現することができる高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタを提供することが必要である。
高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、
基板と、
基板上に形成されたＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタと、
Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインに形成されたＰ型金属酸化物半導体電界効果トランジスタと、を備え、
Ｐ型金属酸化物半導体電界効果トランジスタのゲートは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのゲートとして機能し、Ｐ型金属酸化物半導体電界効果トランジスタのドレインは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインとして機能し、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースとして機能する。
前述の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、Ｐ型金属酸化物半導体電界効果トランジスタをＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインに配設することによってデバイスをオンにするとき、デバイスがＰ型金属酸化物半導体電界効果トランジスタの性能を有することができるようにし、オフにするとき、デバイスはＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタによる電圧に耐え、したがって高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの耐電圧性能を実現することができる。前述の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、低ドープＰ型ドリフト領域をその中に配設して耐電圧性を実現する必要がなく、それ故に、集積化工程の間、そのトランジスタは、簡易な製造工程および低コスト化を有するように、リソグラフィ層および注入（implantation）の数を増加させる必要がない。
本発明の実施形態による技術的解決策、または従来技術における技術的解決策をより明確に例示するために、本実施形態または従来技術を説明するための添付図面を以下に簡潔に紹介する。以下の説明における添付図面は、本発明のいくつかの実施形態にすぎないことが明らかであり、当業者であれば、創造的な努力をすることなく、添付図面から他の図面を導き出すことができる。
一実施形態における高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの概略図である。 図１に示した高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの等価構造である。
添付図面を参照しながら、本発明の実施形態を以下により詳細に説明する。しかし、本発明の様々な実施形態は、多くの異なった形態での実施が可能であり、本明細書に記載される実施形態に限定解釈されるものではない。むしろ、これらの実施形態は、本開示を徹底的かつ完全なものにして、本発明の範囲を当業者に十分に伝えるために提供されるものである。同じまたは類似の参照符号を用いて識別される要素は、同じまたは類似の要素を指す。
本明細書および図面では、層または領域に配置した参照符号ＮおよびＰは、これらの層または領域が複数の電子または正孔を含むことを示している。さらに、ＮまたはＰに配置された参照符号＋および−は、ドーパントの濃度が、このような符号が配置されていない層内でドーパントの濃度より高いまたは低いということを示している。以下の実施形態および図面の説明では、類似の構成要素が類似の参照符号とともに配置され、本明細書では冗長な例示が省略される。
高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＰＬＤＭＯＳトランジスタ）は、基板と、基板上に形成されたＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＮＬＤＭＯＳトランジスタ）と、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインに形成されたＰ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）とを備える。Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタおよびＰ型金属酸化物半導体電界効果トランジスタは、当該技術分野において共通の電界効果トランジスタ構造を使用することができ、ある特定の電界効果トランジスタ構造に限定されることはない。本実施形態では、Ｐ型金属酸化物半導体電界効果トランジスタのゲートは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのゲートとして機能し、Ｐ型金属酸化物半導体電界効果トランジスタのドレインは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインとして機能し、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースとして機能する。
前述の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、Ｐ型金属酸化物半導体電界効果トランジスタをＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインに配設することによってデバイスをオンにするとき、デバイスがＰ型金属酸化物半導体電界効果トランジスタの性能を有することができるようにし、オフにするとき、デバイスはＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタによる電圧に耐え、したがって高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの耐電圧性能を実現することができる。前述の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、低ドープＰ型ドリフト領域をその中に配設して耐電圧性を実現する必要がなく、それ故に、集積化工程の間、そのトランジスタは、簡易な製造工程および低コスト化を有するように、リソグラフィ層および注入の数を増加させる必要がない。
本実施形態では、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタを、以下の特定の実施形態とともにさらに詳細に例示する。
図１は、一実施形態における高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの概略図を示す。図１に示すように、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（高電圧ＰＬＤＭＯＳトランジスタ）１０は、基板１００と、基板１００上に配置されたＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＮＬＤＭＯＳトランジスタ）部分２００と、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタ２００のドレインに配置されたＰ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）部分３００とを備える。
本実施形態では、基板１００は、Ｐ型基板である。デバイスの耐電圧性を実現するために、基板１００の抵抗率は概ね大きめである。本実施形態では、基板１００の抵抗率は、５０Ω・ｃｍ〜９５Ω・ｃｍである。他の実施形態では、基板の抵抗率はデバイスの特定の要件に従って決定され得ると理解できる。
ＮＬＤＭＯＳトランジスタ２００部分は、基板１００上に配置されたＰウェル２０２および第１のＮウェル２０４と、Ｐウェル２０２上に配置された第１のソース引き出し領域２０６と、第１のＮウェル２０４上に配置されたフィールド酸化物層２０８と、Ｐウェル２０２の表面から第１のＮウェル２０４の表面まで延在する第１のゲート酸化物層２１０と、第１のゲート酸化物層２１０およびフィールド酸化物層２０８の表面に配置された第１のポリシリコンゲート２１２とを備える。第１のソース引き出し領域２０６は、第１のＮ型引き出し領域および第１のＰ型引き出し領域を含み、金属電極２０によって引き出されて、ＮＬＤＭＯＳトランジスタ２００のソースとして機能し、高電圧ＰＬＤＭＯＳトランジスタ１０のソースＳとしても機能する。第１のポリシリコンゲート２１２は、金属電極２０によって引き出されて、ＮＬＤＭＯＳトランジスタ２００のゲートとして機能する。Ｐウェル２０２は、ＮＬＤＭＯＳトランジスタ２００部分にデバイス導電トレンチを設けるように構成され、したがってデバイスの切り替えは、そのゲートによって制御することができる。本実施形態では、Ｐウェル２０２のドーピング濃度は、ＰＬＤＭＯＳトランジスタ１０の耐電圧性能をさらに向上させるように、第１のＮウェル２０４のドーピング濃度より高い。他の実施形態では、Ｐウェル２０２のドーピング濃度は、Ｐウェル２０２のドーピング濃度がある合理的な範囲内であることを確実にするならば、第１のＮウェル２０４のドーピング濃度以下であり得る。本実施形態では、Ｐウェル２０２のドーピング濃度は、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。ＰＬＤＭＯＳトランジスタ１０では、ＮＬＤＭＯＳトランジスタ２００が耐電圧部分として通常時に開いておくことを確実にするために、ＮＬＤＭＯＳトランジスタ２００のゲートをハイレベルに設定する。第１のＮウェル２０４は、ＰＬＤＭＯＳトランジスタの耐電圧領域として機能する。ＰＬＤＭＯＳトランジスタ１０をオフにするとき、第１のＮウェル２０４は、デバイスに必要な耐電圧容量を提供することができる。第１のＮウェル２０４の長さは、ＰＬＤＭＯＳトランジスタ１０の耐電圧要件に従って設定することができる。第１のソース引き出し領域２０６における第１のＰ型引き出し領域は、Ｐ＋引き出し領域であり、第１のＮ型引き出し領域は、Ｎ＋引き出し領域である。
ＰＭＯＳトランジスタ３００部分は、基板１００上に配置された第２のＮウェル３０２と、第２のＮウェル３０２上に配置されたドレイン引き出し領域３０４および第２のソース引き出し領域３０６と、第２のＮウェル３０２の表面に配置され、かつドレイン引き出し領域３０４と第２のソース引き出し領域３０６との間に配置された第２のゲート酸化物層３０８と、第２のゲート酸化物層３０８の表面上に配置された第２のポリシリコンゲート３１０とを備える。ドレイン引き出し領域３０４は、金属電極２０によって引き出されて、ＰＭＯＳトランジスタ３００のドレインとして機能し、ＰＬＤＭＯＳトランジスタ１０のドレインＤとしても機能する。第２のポリシリコンゲート３１０は、金属電極２０によって引き出されて、ＰＭＯＳトランジスタ３００のゲートとして機能し、ＰＬＤＭＯＳトランジスタ１０のゲートＧとしても機能する。第２のソース引き出し領域３０６は、第２のＰ型引き出し領域および第２のＮ型引き出し領域を含み、それらは金属電極２０によって接続されて、ＰＭＯＳトランジスタ３００のソースとして機能する。第２のＮウェル３０２は、ＰＭＯＳトランジスタ３００のチャネル領域であり、ＰＭＯＳトランジスタ３００のゲートによってＰＬＤＭＯＳトランジスタ１０全体のオンオフを制御する。本実施形態では、第２のＮウェル３０２のドーピング濃度は、第１のＮウェル２０４のドーピング濃度より高く、第１のＮウェル２０４と接触してチャネルの導電性能を向上させる。第２のＮウェル３０２のドーピング濃度は、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。第２のＮウェル３０２のウェル深さが増大し、したがってＰＭＯＳトランジスタ１０のゲートのオーバーラップ面積、ソース引き出し領域、およびドレイン引き出し領域が増大し、これは寄生容量の増大となり、ＰＬＤＭＯＳトランジスタ１０全体の性能に影響を与える。それ故に、第２のＮウェル３０２のウェル深さは、あまり深くすることができない。本実施形態では、第２のＮウェル３０２のウェル深さは、寄生容量を低減するように第１のＮウェル２０４のウェル深さ未満である。他の実施形態では、第２のＮウェル３０２のウェル深さは、第１のＮウェル２０４のウェル深さ以上であり得る。本実施形態では、第２のＮウェル３０２のウェル深さは、４ミクロン〜６ミクロンである。ドレイン引き出し領域３０４は、Ｐ＋引き出し領域であり、第２のソース引き出し領域３０６内の第２のＰ型引き出し領域は、Ｐ＋引き出し領域である。第２のＮ型引き出し領域は、Ｎ＋引き出し領域である。フィールド酸化物層２０８は、第１のＮウェル２０４の表面から第２のＮウェル３０２の表面まで延在する。
図２は、図１に示した高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタの等価構造を示す。ＮＬＤＭＯＳトランジスタ２００が通常時に開いておくことを確実にするために、ＮＬＤＭＯＳトランジスタ２００のゲートをハイレベルに設定する。デバイスのＰＭＯＳトランジスタ３００のゲートＧのみが制御端子として機能することができることを確実にするように、ＮＬＤＭＯＳ＿Ｇのスイッチング特性がＰＭＯＳと一致する（同時にオンにし、同時にオフにする）ことが、図２の接続関係から分かる。ＰＭＯＳ＿Ｄは、ＰＬＤＭＯＳトランジスタ１０のドレインであり、デバイスが作動するときに超高電圧であり、ＮＬＤＭＯＳ＿Ｓは、ＰＬＤＭＯＳトランジスタ１０のソースである。特に、高電圧ＰＬＤＭＯＳトランジスタ１０のゲートＧがハイレベルであるとき、デバイスをオフにし、ドリフト領域としてより長い第１のＮウェル２０４による電圧に耐え、高電圧ＰＬＤＭＯＳトランジスタ１０のゲートがローレベルであるとき、デバイスをオンにし、デバイスの電流が第２のＮウェル３０２を通過し、次いで第１のＮウェル２０４領域へ流れて電流路を形成する。
前述の高電圧ＰＬＤＭＯＳトランジスタ１０は、ＰＭＯＳトランジスタ３００をＮＬＤＭＯＳトランジスタ２００のドレインに配設することによってデバイスをオンにするとき、デバイスがＰＭＯＳトランジスタ２００の性能を有することができるようにし、オフにするとき、デバイスはＮＬＤＭＯＳトランジスタ２００による電圧に耐え、したがって高電圧ＰＬＤＭＯＳトランジスタ１０の耐電圧性能を実現することができる。さらに、ＰＭＯＳトランジスタ３００およびＮＬＤＭＯＳトランジスタ２００の製造は同期して行われ、したがって追加の処理工程を必要としない。前述の高電圧ＰＬＤＭＯＳトランジスタ１０は、低ドープＰ型ドリフト領域をその中に配設して耐電圧性を実現する必要がなく、それ故に集積化工程の間、そのトランジスタは、簡易な製造工程および低コスト化を有するように、リソグラフィ層および注入の数を増加させる必要がない。
前述の実施形態の様々な技術的特徴はいかなる方法で組み合わすことも可能であり、説明を単純にするために、前述の実施形態の様々な技術的特徴の起こりうるすべての組み合わせは説明していない。しかし、これらの技術的特徴のこのような組み合わせが互いに矛盾しない限り、それらは本明細書に記載した範囲内であるとみなされるべきである。
本発明は特定の実施形態を参照して本明細書に例示および説明したが、本発明は例示した詳細に限定されることを意図するものではない。むしろ、特許請求の範囲の同等のものの範囲内で、かつ本発明から逸脱することなく、細部に様々な変更がなされてもよい。
１０ 高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（高電圧ＰＬＤＭＯＳトランジスタ）
２０ 金属電極
１００ 基板
２００ Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタ（ＮＬＤＭＯＳトランジスタ）
２０２ Ｐウェル
２０４ 第１のＮウェル
２０６ 第１のソース引き出し領域
２０８ フィールド酸化物層
２１０ 第１のゲート酸化物層
２１２ 第１のポリシリコンゲート
３００ Ｐ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）
３０２ 第２のＮウェル
３０４ ドレイン引き出し領域
３０６ 第２のソース引き出し領域
３０８ 第２のゲート酸化物層
３１０ 第２のポリシリコンゲート

Claims (13)

  1. 基板と、
    基板上に形成されたＮ型横方向二重拡散金属酸化物半導体電界効果トランジスタと、
    Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインに形成されたＰ型金属酸化物半導体電界効果トランジスタと、を備え、
    Ｐ型金属酸化物半導体電界効果トランジスタのゲートのみが、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのゲートのスイッチング特性をＰ型金属酸化物半導体電界効果トランジスタと一致させることで高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのゲートの制御端子として機能し、Ｐ型金属酸化物半導体電界効果トランジスタのドレインは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのドレインとして機能し、Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースは、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタのソースとして機能し、
    前記Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタは、
    前記基板上に配置されたＰウェルと、
    前記基板上に配置された第１のＮウェルと、
    前記Ｐウェル上に配置され、かつ金属電極によって引き出されて、前記Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタの前記ソースとして機能する、第１のソース引き出し領域と、
    前記第１のＮウェル上に配置されたフィールド酸化物層と、
    前記Ｐウェルの表面から前記第１のＮウェルの表面まで延在する第１のゲート酸化物層と、
    前記第１のゲート酸化物層および前記フィールド酸化物層の表面に配置され、かつ金属電極によって引き出されて、前記Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタのゲートとして機能する、第１のポリシリコンゲートと、を備え、
    前記Ｐウェルのドーピング濃度は、１×１０ １２ ｃｍ −３ 〜１×１０ １３ ｃｍ −３ であることを特徴とする、高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  2. 前記基板は、Ｐ型基板であることを特徴とする、請求項１に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  3. 前記基板の抵抗率は、５０Ω・ｃｍ〜９５Ω・ｃｍであることを特徴とする、請求項２に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  4. 前記Ｎ型横方向二重拡散金属酸化物半導体電界効果トランジスタの前記ゲートはハイレベルであることを特徴とする、請求項１に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  5. 前記第１のソース引き出し領域は、第１のＰ型引き出し領域および第１のＮ型引き出し領域を含み、前記第１のＮ型引き出し領域は、金属電極を介して前記第１のＰ型引き出し領域に接続されることを特徴とする、請求項１に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  6. 前記Ｐウェルのドーピング濃度は、前記第１のＮウェルのドーピング濃度より高いことを特徴とする、請求項１に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  7. 前記Ｐ型金属酸化物半導体電界効果トランジスタは、
    前記基板上に配置され、かつ前記第１のＮウェルと接触する、第２のＮウェルと、
    前記第２のＮウェル上に配置され、かつ金属電極によって引き出されて、前記Ｐ型金属酸化物半導体電界効果トランジスタの前記ドレインとして機能する、ドレイン引き出し領域と、
    前記第２のＮウェル上に配置され、かつ金属電極によって引き出されて、前記Ｐ型金属酸化物半導体電界効果トランジスタのソースとして機能する、第２のソース引き出し領域と、
    前記第２のＮウェルの表面に配置され、かつ前記第２のソース引き出し領域と前記ドレイン引き出し領域との間に配置された、第２のゲート酸化物層と、
    前記第２のゲート酸化物層上に形成され、かつ金属電極によって引き出されて、前記Ｐ型金属酸化物半導体電界効果トランジスタの前記ゲートとして機能する、第２のポリシリコンゲートと、を備えることを特徴とする、請求項１に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  8. 前記第２のソース引き出し領域は、第２のＰ型引き出し領域および第２のＮ型引き出し領域を含み、前記第２のＮ型引き出し領域は、金属電極を介して前記第２のＰ型引き出し領域に接続されることを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  9. 前記フィールド酸化物層は、前記第１のＮウェルの前記表面から前記第２のＮウェルの前記表面まで延在することを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  10. 前記第２のＮウェルのドーピング濃度は、前記第１のＮウェルのドーピング濃度より高いことを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  11. 前記第２のＮウェルのドーピング濃度は、１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３であることを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  12. 前記第２のＮウェルのウェル深さは、前記第１のＮウェルのウェル深さ以下であることを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
  13. 前記第２のＮウェルのウェル深さは、４ミクロン〜６ミクロンであることを特徴とする、請求項７に記載の高電圧Ｐ型横方向二重拡散金属酸化物半導体電界効果トランジスタ。
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