JP6413719B2 - 半導体装置 - Google Patents

Description

この発明は、ステッピングモータなどの相互インダクタンス負荷に流れる負荷電流を制御するパワー半導体素子と、負荷の異常を検出しパワー半導体素子を保護する集積回路を同一半導体基板に集積した半導体装置に関する。

図７（ａ）は、ステッピングモータの要部の全体構成を示す図である。図７（ｂ）はステッピングモータのロータ９７とコイル９０の配置を示す図である。ステッピングモータはロータ９７とロータ９７を回す４つのコイル９０（９１〜９４）を備える。図７（ａ）に示されるように、制御回路５０１ａ〜５０１ｄは、それぞれ出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄを備える。出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄは、それぞれに接続された前記のコイル９１〜９４に流れる各電流を制御する。出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄにはまた、それぞれに寄生ダイオード（参照数字なし）が並列に接続されている。さらに、制御回路５０１ａ〜５０１ｄは、それぞれ図示しない各種検出回路（過熱検出回路、過電流検出回路など）および保護回路を備える。この他に、電源としてのバッテリーＢが必要になる。

図７（ｂ）に示されるように、前記の４つのコイル９１〜９４はロータ９７の周りに配置されている。対向する２つのコイル９１，９３は一つの例えば鉄心９５に巻かれて相互インダクタンスを有する鉄心入りコイルである。同様に、対向する２つのコイル９２，９４は一つの例えば鉄心９６に巻かれて相互インダクタンスを有する鉄心入りコイルである。そのため、各鉄心入りコイル９１，９３を相互インダクタンス負荷と称し、各鉄心入りコイル９２，９４もまた相互インダクタンス負荷と称する。また、一つの鉄心９５に巻かれた２つのコイル（１対のコイル９１，９３）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ａ,５１ｃは互いにコンプリメンタリー動作（一方がオンするとき、他方はオフするように二者の間で行われる動作のこと）する。また、一つの鉄心９６に巻かれた２つのコイル（１対のコイル９２，９４）にそれぞれ接続する１対の出力段ｎＭＯＳＦＥＴ５１ｂ,５１ｄも互いにコンプリメンタリー動作する。この４つのコイル９１〜９４がロータ９７の周りに配置されてロータ９７に回転力を与える。

前記の１つのコイル９０と１つの制御回路５０１の出力段ｎＭＯＳＦＥＴ５１で１つのアームを構成する。尚、参照数字９０はコイル９１〜９４を総称する際に用いられるものであり、参照数字５１は出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄを総称する際に用いられるものである。また、同様に、参照数字５０１は制御回路５０１ａ〜５０１ｄを総称する際に用いられるものである。

このステッピングモータは第１アーム〜第４アームの４つのアームで制御される。第１アーム〜第４アームには相互インダクタンス負荷であるコイル９１〜９４をそれぞれ通る負荷電流が流れる。各アームにはそれぞれ１つの制御回路５０１が設けられている。これらのアームを備えたステッピングモータは、例えば、自動車の排ガス再循環などに用いられる。そのため、以下、アームのことをＥＧＲと称す。ＥＧＲとはＥｘａｕｓｔ Ｇａｓ Ｒｅｃｉｒｃｕｌａｔｉｏｎ（排ガス再循環）の略である。また、前記の第１アーム〜第４アームは、ここではＥＧＲ１〜ＥＧＲ４と称し、それぞれはコイル９１〜９４と出力段ｎＭＯＳＦＥＴ５１ａ〜５１ｄで構成される。

制御回路５０１は入力端子であるＩＮ端子（ＩＮ）、出力端子であるＯＵＴ端子（ＯＵＴ）、ステータス端子(状態出力端子)であるＳＴ端子（ＳＴ）、グランド端子であるＧＮＤ端子（ＧＮＤ）の４つの端子を有している。

図８は、図７（ａ）に示した第１アームＥＧＲ１と第３アームＥＧＲ３を、その構成を簡略化して示すブロック図である。第１アームＥＧＲ１がオフして第３アームＥＧＲ３がオンすると、相互インダクタンス負荷である鉄心９５入りコイル９３に誘導起電力が生じる。この誘導起電力により、点線の矢印で示す経路で、図７（ａ）に示す出力段ｎＭＯＳＦＥＴ５１ｃに並列に接続された寄生ダイオード（符号なし）を介して、バッテリー電源Ｂを充電する向きに電流が流れる。このとき、ＯＵＴ３端子の極性が負となる。その後定常状態になると、既にオン状態となっている第３アームＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃを介して、正規の電流が鉄心入りコイル９３（インダクタンス負荷）に流れて正常動作に移行する。ここで、タイミングジェネレータからの信号により制御回路５０１ａと５０１ｃとが駆動される。

図９は、図７（ａ）に示す制御回路５０１（５０１ａ〜５０１ｄ）の詳細回路図である。制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。制御回路５０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗６４，６５、ｎＭＯＳＦＥＴ部５２と寄生ダイオード部５３で構成される出力段ｎＭＯＳＦＥＴ５１を備える。また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５０１のドレイン５２ｂとゲート５２ａの間に接続されるダイナミッククランプツェナーダイオード５４を備える。このダイナミッククランプツェナーダイオード５４は、互いに逆直列接続するツェナーダイオード５４ａ，５４ｂで構成される。

また、制御回路５０１は、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに接続し、後述する保護動作時ゲート電荷引き抜き回路５５を構成するｎＭＯＳＦＥＴ５５ａを備える。制御回路５０１は、さらに、ｎＭＯＳＦＥＴ５５ａのドレイン（符号なし）に接続する抵抗６３と、抵抗６３に接続し定電流源５６ａ（デプレッションＭＯＳＦＥＴ５６ｂ）からなる通常動作時ゲート電荷引き抜き回路５６を備える。また、制御回路５０１は、定電流源５６ａと抵抗６３の接続点６３ａに接続し、過熱検出回路５９、過電流検出回路６０のそれぞれに接続するロジック回路５７を備える。

ＳＴ端子には、ツェナーダイオード６６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するためのｎＭＯＳＦＥＴ５８ａとが接続される。ＳＴ端子には、さらに、ロジック回路５７から異常信号が出たときに、ＳＴ端子に異常信号を伝達するｎＭＯＳＦＥＴ５８ｂからなるＳＴ−ＭＯＳ回路５８が接続される。

また、ＩＮ端子は、ツェナーダイオード６６ｃのカソードとロジック回路５７に接続され、ＧＮＤ端子は各ｎＭＯＳＦＥＴのソースに接続され、ＯＵＴ端子は出力段ｎＭＯＳＦＥＴ５１のドレインおよび分圧抵抗６４，６５に接続される。

ＳＴ−ＭＯＳ回路５８は以下のように断線を検知する。負荷（コイル９０）に異常が無いときでは、出力段のｎＭＯＳＦＥＴ５１がオフすると、負荷を介してバッテリーＢに接続されているＯＵＴ端子の電圧は上昇する。そのため、２つの抵抗６５の接続点から取り出される電圧も上昇して、ｎＭＯＳＦＥＴ５８ａはオンする。ｎＭＯＳＦＥＴ５８ａのドレイン電極はＳＴ端子に接続しているため、負荷に異常が無い（正常である）ときの状態検出信号が、ＳＴ端子に出力される。

一方、ＯＵＴ端子に接続する負荷（コイル９０）が焼切れるあるいはコネクタが外れるといった断線が生じた場合、負荷はＯＵＴ端子から開放され、バッテリーＢの電圧は負荷の部分で保持される。そのため、ＯＵＴ端子の電圧は上昇せず、分圧抵抗６５の２つの抵抗の接続点から引き出され、断線検出ライン６９のリードを通じてｎＭＯＳＦＥＴ５８ａのゲートに与えられる電圧も上昇しない。このときｎＭＯＳＦＥＴ５８ａはオフ状態のままであり、負荷が開放され断線されている状態を示す状態検出信号を、ＳＴ端子から出力することができる。

また、同じＳＴ−ＭＯＳ回路５８において、ｎＭＯＳＦＥＴ５８ａと並列に接続されたｎＭＯＳＦＥＴ５８ｂの動作については、以下の通りである。ロジック回路５７が出力段ｎＭＯＳＦＥＴ５１の過熱あるいは過電流といった異常状態を検知したときは、ロジック回路５７は異常信号（論理ハイ、Ｈ）をｎＭＯＳＦＥＴ５８ｂのゲート電極に出力する。これにより、ｎＭＯＳＦＥＴ５８ｂがオンとなり、状態検出信号（異常信号）がＳＴ端子に出力される。

ＳＴ端子には図示しない制御装置（マイコン等）が外部から接続される。タイミングジェネレータから出力される出力段ｎＭＯＳＦＥＴ５１へのゲート信号の論理値と、ＳＴ端子から出力される信号の論理値との組合せによって、ＯＵＴ端子に接続される負荷が異常の無い状態か、あるいは上記のいずれかの異常状態にあるかを、制御装置が判断する。

図１０は、図６に示す制御回路５０１（５０１ａ〜５０１ｄ）をｎ半導体基板７０に形成した、従来の半導体装置５００（５００ａ〜５００ｄ）の要部を示す断面図である。半導体装置５００ａ〜５００ｄそれぞれにおける制御回路５０１ａ〜５０１ｄの回路構成は全て同じである。また、制御回路５０１を構成するバッテリーＢは外付けである。

半導体装置５００は、縦型の出力段ｎＭＯＳＦＥＴ５１を備える。また、半導体装置５００には、ｎ半導体基板７０の表面層に複数のｐウェル領域７１，７３，７６が形成される。また、半導体装置５００は、前記の複数のｐウェル領域のうちの一つのｐウェル領域７６の表面層に形成されるロジック回路５７、図示しない過熱検出回路５９、図示しない過電流検出回路６０を備える。ｐウェル領域７６の表面層には、さらに、保護動作時ゲート電荷引き抜き回路５５の横型ｎＭＯＳＦＥＴ５５ａおよび通常動作時ゲート電荷引き抜き回路５６を備える。

ＧＮＤ配線と接続するｎ⁺型の領域として、他のｐウェル領域の一つであるｐウェル領域７１の表面層に形成される出力段ｎＭＯＳＦＥＴ５１のｎソース領域７２（ソース５２ｃ）を備える。さらに残りの一つのｐウェル領域であるｐウェル領域７３の表面層に形成されるダイナミッククランプツェナーダイオード５４を構成するツェナーダイオード５４ａ（ｎ半導体基板７０内に形成）のｎカソード領域７４を備える。他に、ｎ半導体基板７０の表面層に形成されて、グランドＧＮＤと接続するｎ⁺領域７５を備える。

ＳＴ端子（ＳＴ）は、前記のｐウェル領域７６に形成されてＳＴ−ＭＯＳ回路５８を構成する横型のｎＭＯＳＦＥＴ５８ｂのｎドレイン領域７９に、抵抗６７ｅを介して接続される。ＩＮ端子（ＩＮ）は、ゲート配線６８により、出力段ｎＭＯＳＦＥＴ５１のゲート５２ａに抵抗６７ｂ、６３および６７ａを介して接続される。ＯＵＴ端子（ＯＵＴ）は、ｎ半導体基板７０の裏面全体に形成された電極に接続される。ｎ半導体基板７０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ５１のドレイン電極となる。

ＧＮＤ端子（ＧＮＤ）は、保護動作時ゲート電荷引き抜き回路５５を構成する横型ｎＭＯＳＦＥＴ５５ａのｎソース領域（符号なし）に接続する。また、ＧＮＤ端子は、通常動作時ゲート電荷引き抜き回路５６を構成する定電流源５６ａとなるデプレッションＭＯＳＦＥＴ５６ｂのｎソース領域７８に接続する。さらに、ＧＮＤ端子はロジック回路５７の横型ｎＭＯＳＦＥＴ５７ａのｎソース領域（符号なし）と、ｎドレイン領域７９がＳＴ端子（ＳＴ）に接続するｎＭＯＳＦＥＴ５８ｂ（５８ａ）のｎソース領域（符号なし）およびｐウェル領域７６と、それぞれ接続する。

他に、横型のｎＭＯＳＦＥＴ５５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ５６ｂのｎドレイン領域７７はゲート配線６８に接続される。また、ＩＮ端子とＧＮＤ端子との間に接続されるサージ保護用のツェナーダイオード８１と、ＧＮＤ端子とＳＴ端子との間に接続されるツェナーダイオード８２を備える。

出力段ｎＭＯＳＦＥＴ５１のｐウェル領域７１とｎソース領域７２（ソース５２ｃ）も共にグランドＧＮＤに接続する。このｐウェル領域７１とｎ半導体基板７０で出力段ｎＭＯＳＦＥＴ５１の寄生ダイオード部５３を形成する。

図９に示される過熱検出回路５９、過電流検出回路６０、ロジック回路５７、保護動作時ゲート電荷引き抜き回路５５および通常動作時ゲート電荷引き抜き回路５６は、図１０のｐウェル領域内７６に形成され、それぞれが一定の距離離すことで自己分離されている。

図１１は、図７（ａ）に示す第１アームＥＧＲ１〜第４アームＥＧＲ４への入力電圧ＶＩＮ１〜ＶＩＮ４の波形をそれぞれ示す動作波形図である。

第１アームＥＧＲ１への入力電圧ＶＩＮ１、第２アームＥＧＲ２への入力電圧ＶＩＮ２および第３アームＥＧＲ３への入力電圧ＶＩＮ３の位相に対して、第２アームＥＧＲ２への入力電圧ＶＩＮ２、第３アームＥＧＲ３への入力電圧ＶＩＮ３および第４アームＥＧＲ４への入力電圧ＶＩＮ４の位相は、それぞれ入力電圧ＶＩＮのパルス幅の半分の時間だけの遅れがある。この入力電圧ＶＩＮはゲート配線６８を伝達されて出力段ｎＭＯＳＦＥＴ５１のゲート電圧となる。このＶＩＮがＨレベルのときに、アームＥＧＲの出力段ｎＭＯＳＦＥＴ５１には負荷電流が流れて、アームＥＧＲがオン状態になる。ＥＧＲ１〜ＥＧＲ４が順にオン状態になることでロータ９７が回転し、コイル９０とロータ９７からなるステッピングモータが回転動作する。このステッピングモータが回転動作することで、例えば、図示しない自動車の排ガスを流す経路に設けられた弁の開閉が行なわれ、排ガスの再循環が行なわれる。

第１アームＥＧＲ１を構成する出力段ｎＭＯＳＦＥＴ５１ａと、第３アームＥＧＲ３を構成する出力段ｎＭＯＳＦＥＴ５１ｃは、一方がオン状態のとき他方はオフ状態となるコンプリメンタリー動作（相補動作）をする。つまり、第１アームＥＧＲ１と第３アームＥＧＲ３は相補関係にある。そのため、第１アームＥＧＲ１の入力電圧ＶＩＮ１の立下り時点が、第３アームＥＧＲ３の入力電圧ＶＩＮ３の立ち上がり時点となる（Ｃの箇所）。また、ＥＧＲ２とＥＧＲ４も同様にコンプリメンタリー動作をする。

図１２は、第３アームＥＧＲ３の制御回路５０１ｃにおける入力電圧ＶＩＮ３、電圧ＶＳＴ３，電圧ＶＯＵＴ３および電流ＩＯＵＴ３の波形と、第１アームＥＧＲ１の制御回路５０１ａにおける入力電圧ＶＩＮ１、電圧ＶＳＴ１，電圧ＶＯＵＴ１および電流ＩＯＵＴ１の波形とを示す波形図である。ここで、符号ＶＩＮで表される入力電圧は、符号ＩＮで表される入力端子であるＩＮ端子への入力電圧（ゲート電圧、制御電圧とも言う）であり、符号ＶＳＴで表される電圧は、符号ＳＴで表されるステータス端子であるＳＴ端子の電圧であり、符号ＶＯＵＴで表される電圧は、符号ＯＵＴで表される出力端子であるＯＵＴ端子の電圧である出力段ｎＭＯＳＦＥＴ５１のドレイン電圧であり、符号ＩＯＵＴで表される電流は、ＯＵＴ端子に流れる電流、すなわち出力段ｎＭＯＳＦＥＴ５１に流れるドレイン電流である。この電流ＩＯＵＴはまた、アームＥＧＲのコイル９０（相互インダクタンス負荷）に流れる負荷電流でもある。

図１２に示されるように、時刻ｔ₀で入力電圧ＶＩＮ３としてオン信号が入力され、入力電圧ＶＩＮ１としてオフ信号が入力されたとする。そうすると、第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａはオフされて、ミラー容量の存在による時間遅れの後の時刻ｔ₁において、電流ＩＯＵＴ１はゼロとなり、電圧ＶＯＵＴ１は電源電圧であるバッテリーＢの電圧となる。第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａの状態がオン状態からオフ状態に変わる時刻ｔ₁で、第３アームＥＧＲ３の出力段ｎＭＯＳＦＥＴ５１ｃの状態はオフ状態からオン状態に移行する。これにより、電圧ＶＯＵＴ３が立ち下がる。時刻ｔ₁の後の過程では、第３アームＥＧＲ３のコイル９３と第１アームＥＧＲ１のコイル９１との間の相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって第３アームＥＧＲ３のコイル９３に逆向きに電流（逆電流）が流れる。この逆電流は相互インダクタンスの値によって定まる期間続き、その後、順電流が逆電流を上回った時刻ｔ₂で、第３アームＥＧＲ３を流れる電流はバッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流は回生電流としてバッテリーＢを充電する。

また、それを防止するために相互インダクタンス負荷に還流ダイオードを設ける場合がある。

また、特許文献１に開示されている半導体装置は、負荷装置をスイッチング制御するためのパワー半導体素子、および負荷装置の異常を検出する半導体集積回路を備える。さらにパワー半導体素子の出力端子電圧を、直列に接続されたプルダウン用抵抗で分圧するプルダウン用の分圧回路、分圧回路から電源電圧が供給されて負荷装置の開放検出を行うＭＯＳＦＥＴ、および半導体集積回路から出力される異常信号によってオン、あるいはオフ動作するＭＯＳＦＥＴが内蔵されている。また、負荷装置の開放状態の検出結果を外部に出力する状態出力端子を備えている。この構成とすることで、半導体集積回路への電源供給がなくても、負荷駆動システムにおける負荷開放状態が検出できる半導体装置を提供できる。この場合の負荷装置としては、ソレノイドやコイルなどの自己インダクタンス負荷を用いることを想定している。

特許文献２には、負荷に流す電流をオン、オフする第一のスイッチング手段と、前記負荷に流れる電流を検出する電流検出手段と、この電流検出手段と負荷との接続を開閉するためにオン、オフを行う第二のスイッチング手段と、この第二のスイッチング手段と前記第一のスイッチング手段とを制御する制御手段とをもつ半導体装置が記載されている。この半導体装置において、前記制御手段は、負荷の駆動開始時には前記第一のスイッチング手段をオンした後に前記第二のスイッチング手段をオンし、前記電流検出手段は、過電流を検出したとき、前記第一のスイッチング手段のみをオフする。さらにこの構成により、負荷短絡時に半導体素子を確実かつ迅速にオフさせ、負荷短絡から半導体素子を保護する半導体装置を提供できることが記載されている。この場合もソレノイドやコイルなどの自己インダクタンス負荷を用いることを想定している。

特許文献３では、誘導負荷の逆電流に起因して半導体装置の出力の電位よりも接地ＧＮＤの電位が高くなったとき、自己診断出力が繋がるＭＯＳＦＥＴの寄生トランジスタがオンしないように、常時オンのデプレッション型ＭＯＳＦＥＴのドレインから前記のＭＯＳＦＥＴのバックゲートに電圧を供給することが記載されている。この場合はステッピングモータなどの相互インダクタンス負荷を用いることを想定している。

特開２０１０−１１００９３号公報 特開２０００−１２８５３号公報 特開２０１１−２３９２４２号公報

図１３（ａ）は、第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのオフ期間に、出力段ｎＭＯＳＦＥＴ５１ｃがオンとなっている第３アームＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路Ｐ１、Ｐ２を示す該半導体装置５００ｃの断面図である。図１２に示される時刻ｔ₁とｔ₂の間の期間では、第３アームＥＧＲ３のコイル９３と第１アームＥＧＲ１のコイル９１との間の相互インダクタンスの存在によりコイル９３に発生した誘起起電力（逆起電力）に起因する逆電流が半導体装置５００ｃに流れる。出力段ｎＭＯＳＦＥＴ５１ｃの寄生ダイオード部５３を通る経路Ｐ１とｐウェル領域７６からｎ半導体基板７０を通る経路Ｐ２が第３アームＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路になる。

一方、ｐウェル領域７６表面には、複数のｎ⁺型の領域が形成されており、その一部はゲート配線６８を介してＩＮ３端子へ、あるいは抵抗６７ｅを介してＳＴ３端子に接続する。この一部のｎ⁺型の領域（ｎコレクタ領域）は、ｐウェル領域７６（ｐベース領域）およびｎ半導体基板７０（ｎエミッタ領域）とともに、寄生トランジスタ８８を形成している。図１３（ｂ）は、この寄生トランジスタ８８の模式断面図である。コイル９３に発生した誘起起電力（逆起電力）により、およそ０ＶのＧＮＤ３端子に接続されたｐウェル領域７６とＯＵＴ３端子に接続されたｎ半導体基板７０とのｐｎ接合には、順方向バイアス電圧が印加されて、ＧＮＤ３端子からＯＵＴ３端子に逆電流が流れる。この場合、ＯＵＴ３端子には、ＧＮＤ３端子に対してｐウェル領域７６とｎ半導体基板７０とのｐｎ接合における内蔵電位差（Ｖｂｉ）である例えば−０．６Ｖの分だけ電圧降下Ｖ１が生じる。これにより、図１３（ｂ）のように、ｐウェル領域７６から半導体基板７０に正孔が注入される。

また、順バイアスされているｐｎ接合では、ｎ半導体基板７０からｐウェル領域７６に電子が注入される。ＩＮ３端子には、ＧＮＤ３端子に対して何らかの正の電圧が印加されているので、ＩＮ３端子に接続するｎ⁺型の領域とｐウェル領域７６とのｐｎ接合には逆バイアス電圧が印加されている。そのため、ｐウェル領域７６（ｐベース領域）に注入された電子は、濃度を減少させつつも、その一部がＩＮ３端子に接続するｎ⁺型の領域に達する。このように電子がｎ⁺型の領域に達することにより、ＩＮ３端子からＯＵＴ３端子に向かって、寄生トランジスタ８８のコレクタ電流Ｉｎｐｎが流れることになる。

ＳＴ３端子に接続するｎ⁺型の領域にもＩＮ３端子への電子と同様に電子は到達する。このため、ＳＴ３端子からＯＵＴ３端子に向かって、コレクタ電流Ｉｎｐｎが流れる。このＳＴ３端子からのコレクタ電流Ｉｎｐｎにより、ＳＴ３端子の電圧はｎ半導体基板７０の電圧と等しくなる。そのため、逆電流が流れている期間は、ＳＴ３端子の電圧のレベルはｎ半導体基板７０と同じＬレベルとなる。このようにＳＴ端子の電圧は、本来Ｈレベルであるべき期間にＬレベルになるため、ＳＴ３端子の電圧が入力されるマイコン（ＭＣ）に誤検出を生じさせる。

また、還流ダイオードを前記したように設けると部品点数が増加しコストアップになる。

さらに、特許文献１、２にそれぞれ開示された半導体装置では、自己インダクタンス負荷を用いることを想定している。したがって、前記した相互インダクタンス負荷に接続するパワー半導体素子において、ＯＵＴ端子の極性が負になった時に引き起こされる寄生トランジスタの誤動作については記載されていない。

また、特許文献３に開示された半導体装置では、デプレッションＭＯＳＦＥＴ内の寄生トランジスタの動作は、例えば、ｐウェル領域の不純物濃度の分布にばらつきが生じた場合には不安定になり易い。このため、デプレッションＭＯＳＦＥＴ内の寄生トランジスタが動作しない場合には、自己診断出力が入力されるＭＯＳＦＥＴの寄生トランジスタが誤動作してＤＩＡＧ端子（ＳＴ端子に相当する）を、常時正規の電圧を維持することができない。

この発明の目的は、前記の課題を解決して、相互インダクタンス負荷に接続し、半導体装置内に形成される寄生トランジスタの誤動作を抑制し、ＳＴ端子の電圧を常時正規の電圧に維持することができる半導体装置を提供することにある。

相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、
該出力段スイッチング素子の異常を検出する検出回路と、
前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、
前記状態検知回路にカソードを接続し、グランドにアノードを接続して該状態検知回路に直列接続される分圧ダイオードと、を有する制御回路を備え、前記出力段スイッチング素子は、第２導電型の半導体層の表面層に該半導体層を該出力段スイッチング素子の高電位側として形成され、前記半導体層は前記制御回路の出力端子に接続され、前記検出回路と前記ロジック回路は、前記第２導電型の半導体層の表面層に形成された第１導電型の第１ウェル領域に形成され、前記状態検知回路は、前記第２導電型の半導体層の表面層に、前記第１導電型の第１ウェル領域と離間して形成された第１導電型の第２ウェル領域表面に形成された第２導電型の横型ＭＯＳＦＥＴで構成され、前記第１導電型の第１ウェル領域および前記出力段スイッチング素子の低電位側は前記制御回路のグランド端子に接続され、前記第１導電型の第２ウェル領域は前記第２導電型の横型ＭＯＳＦＥＴのバックゲートを構成し、該バックゲートには前記分圧ダイオードのカソードが接続されて、前記第１導電型の第２ウェル領域を前記分圧ダイオードのアノードを介して前記グランド端子に接続された半導体装置とする。

前記出力端子が前記負荷を介して電源の高電位側に接続され、前記グランド端子が前記電源の低電位側に接続されていると好ましい。

また、前記第１ウェル領域と前記半導体層との第１ｐｎ接合に印加された順バイアス電圧が、前記分圧ダイオードの第２ｐｎ接合に印加された電圧と、前記第２ウェル領域と前記半導体層との第３ｐｎ接合に印加された電圧との和に等しくなるようにすると好ましい。

また、前記第２ｐｎ接合に印加された電圧を、該第２ｐｎ接合のビルトイン電圧より小さくすると好ましい。

また、前記第３ｐｎ接合に印加された電圧を、該第３ｐｎ接合のビルトイン電圧より小さくすると好ましい。

また、前記第１ウェル領域と前記第２ウェル領域との離間距離を、１０μｍ以上５００μｍ以下にすると好ましい。

また、前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されると好ましい。

また、前記酸化膜は、前記第１ウェル領域および第２ウェル領域の両方と離間するように前記半導体層表面に形成された第１導電型の第３ウェル領域上に形成されると好ましい。

また、前記第２ウェル領域と第３ウェル領域との離間距離、および第２ウェル領域と第３ウェル領域との離間距離が、それぞれ１０μｍ以上５００μｍ以下であると好ましい。

また、前記出力段スイッチング素子が、第２導電型の縦型のＭＯＳＦＥＴであると好ましい。

また、前記第１ウェル領域と前記第２ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。

また、前記第２ウェル領域と前記第３ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いと好ましい。

また、前記分圧ダイオードが、ポリシリコンで形成されると好ましい。

また、前記分圧ダイオードが横型の拡散接合型ダイオードであり、該横型の拡散接合型ダイオードが、前記第１ウェル領域の拡散深さより深く、前記第１ウェル領域の不純物濃度より高く、かつ前記第１ウェル領域と前記第２ウェル領域から離して形成される第１導電型の第３ウェル領域の表面層に形成されると好ましい。

また、第１導電型の第４ウェル領域が、前記第１導電型の第２ウェル領域表面に形成された前記状態検知回路を構成する前記第２導電型の横型ＭＯＳＦＥＴを形成する領域の内の少なくともソース領域に重なるように前記第１導電型の第２ウェル領域に形成され、
前記第４ウェル領域は、前記第２ウェル領域の拡散深さより深い拡散深さと、前記第２ウェル領域の不純物濃度より高い不純物濃度とを有し、かつ、前記分圧ダイオードのカソードに接続される構成にすると好ましい。

この発明によれば、相互インダクタンス負荷に接続する半導体装置において、グランドのＧＮＤ端子にダイオードのアノードを接続し、カソードを、状態検知回路であるＳＴ−ＭＯＳ回路を構成する横型ｎＭＯＳＦＥＴのバックゲートに接続する。これにより、横型ｎＭＯＳＦＥＴの寄生トランジスタが誤動作することを抑制できて、ＳＴ−ＭＯＳ回路の出力端子であるＳＴ端子の電圧は常時正規の電圧に維持されることができる。

この発明の半導体装置１００，あるいは２００を用いた制御回路１０１の要部を示す回路図である。 この発明の実施の形態１に係る半導体装置１００の要部を示す断面図である。 第３アームＥＧＲ３の制御回路１０１ｃにおける入力電圧ＶＩＮ３、電圧ＶＳＴ３，電圧ＶＯＵＴ３および電流ＩＯＵＴ３の波形と、第１アームＥＧＲ１の制御回路１０１ａにおける入力電圧ＶＩＮ１、電圧ＶＳＴ１，電圧ＶＯＵＴ１および電流ＩＯＵＴ１の波形とを示す波形図である。 （ａ）は第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａがターンオフし、第３アームＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃがターンオンする場合を説明した半導体装置１００ｃの断面図であり、（ｂ）は分圧ダイオード４０による電圧分担を模式的に示す断面図である。 この発明の実施の形態２に係る半導体装置２００の要部を示す断面図である。 半導体装置２００の変形例の要部を示す断面図である。 ステッピングモータの要部を示す構成図であり、（ａ）は要部の全体構成を示す図であり、（ｂ）はステッピングモータのロータ９７とコイル９０の配置図である。 図７（ａ）に示した第１アームＥＧＲ１と第３アームＥＧＲ３の構成を簡略化して示すブロック図である。 図７（ａ）で示す制御回路５０１の詳細回路図である。 ｎ半導体基板７０に図６に示す制御回路５０１を形成した従来の半導体装置５００の要部を示す断面図である。 図７（ａ）に示す第１アームのＥＧＲ１〜第４アームＥＧＲ４への入力電圧ＶＩＮ１〜入力電圧ＶＩＮ４の波形をそれぞれ示す波形図である。 第３アームＥＧＲ３の制御回路５０１ｃにおける入力電圧ＶＩＮ３、電圧ＶＳＴ３，電圧ＶＯＵＴ３および電流ＩＯＵＴ３の波形と、第１アームＥＧＲ１の制御回路５０１ａにおける入力電圧ＶＩＮ１、電圧ＶＳＴ１，電圧ＶＯＵＴ１および電流ＩＯＵＴ１の波形とを示す波形図である。 （ａ）は第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ５１ａのオフ期間に、出力段ｎＭＯＳＦＥＴ５１ｃがオンとなっている第３アームＥＧＲ３の半導体装置５００ｃに流れる逆電流の経路Ｐ１、Ｐ２を示す該半導体装置５００ｃの断面図であり、（ｂ）は寄生トランジスタの動作を示す模式断面図である。 この発明の実施の形態１にかかる分圧ダイオード４０を示す断面図である。

図１は、この発明の半導体装置１００あるいは１０１を用いた制御回路１０１（１０１ａ〜１０１ｄ）の要部を示す回路図である。制御回路１０１は、ＯＵＴ端子の電圧を分圧する分圧抵抗１４，１５、ｎＭＯＳＦＥＴ部２と寄生ダイオード部３で構成される出力段ｎＭＯＳＦＥＴ１を備える。また、制御回路１０１は、出力段ｎＭＯＳＦＥＴ１のドレイン２ｂとゲート２ａの間に接続されるダイナミッククランプツェナーダイオード４を備える。このダイナミッククランプツェナーダイオード４は、互いに逆直列接続するツェナーダイオード４ａ，４ｂで構成される。制御回路１０１は、前述の第１アームＥＧＲ１、第２アームＥＧＲ２、第３アームＥＧＲ３、第４アームＥＧＲ４にそれぞれ備えられる制御回路１０１ａ、制御回路１０１ｂ、制御回路１０１ｃ、制御回路１０１ｄを代表する。

制御回路１０１は、出力段ｎＭＯＳＦＥＴ１のゲート２ａに接続し保護動作時ゲート電荷引き抜き回路５を構成する横型ｎＭＯＳＦＥＴ５ａを備える。制御回路１０１はさらに、横型ｎＭＯＳＦＥＴ５ａのドレイン（符号なし）に接続する抵抗１３と、抵抗１３に接続し定電流源６ａからなる通常動作時ゲート電荷引き抜き回路６を備える。

また、制御回路１０１は定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂと抵抗１３の接続点１３ａに接続し、過熱検出回路９、過電流検出回路１０のそれぞれに接続するロジック回路７を備える。過電流検出は、分圧抵抗１４の接続点１４ａから引き出された検出ラインを過電流検出回路１０に接続することにより行う。

ＳＴ端子には、ツェナーダイオード１６ｂと、負荷が正常に接続されているかあるいは断線等で異常開放されているかの状態を検知（断線検知）するための横型ｎＭＯＳＦＥＴ８ａが接続される。断線検知は、分圧抵抗１５の接続点１５ａから引き出される断線検出ライン１９のリードを横型ｎＭＯＳＦＥＴ８ａのゲートに接続することによって、前述の図９に示される構成と同様の構成により行われる。さらに、ＳＴ端子には、ロジック回路７から異常信号が出たときに、ＳＴ端子に異常信号を伝達する横型ｎＭＯＳＦＥＴ８ｂが接続される。異常検出も、前述の図９に示される構成と同様の構成により行われる。このように制御回路１０１は、これらの横型ｎＭＯＳＦＥＴ８ａ、８ｂからなるＳＴ−ＭＯＳ回路８とを備える。

また、制御回路１０１はツェナーダイオード１６ｃのカソードとロジック回路７に接続するＩＮ端子、各ｎＭＯＳＦＥＴのソースに接続するＧＮＤ端子、出力段ｎＭＯＳＦＥＴ１のドレインおよび分圧抵抗１４，１５に接続するＯＵＴ端子を備える。

ＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ａおよび横型ｎＭＯＳＦＥＴ８ｂのバックゲートには、分圧ダイオード４０がアノードをＧＮＤ端子に接続して直列に接続される。

つぎに、この本発明に係る半導体装置を、以下の実施の形態について具体的に説明する。尚、下記において、第１導電型はｐ型、第２導電型はｎ型で示したが、逆の場合もある。

（実施の形態１）
図２は、この発明の実施の形態１に係る半導体装置１００の要部を示す断面図である。図１に示す制御回路１０１が、同一のｎ型半導体基板２０の表面に形成される。制御回路１０１を構成するバッテリーＢなどは外付けである。半導体装置１００は、前述の第１アームＥＧＲ１、第２アームＥＧＲ２、第３アームＥＧＲ３、第４アームＥＧＲ４に、それぞれ半導体装置１００ａ、半導体装置１００ｂ、半導体装置１００ｃ、半導体装置１００ｄを代表する。

半導体装置１００は、縦型の出力段ｎＭＯＳＦＥＴ１を備える。半導体装置１００は、ｎ型半導体基板２０の表面層に形成される複数のｐウェル領域２１，２３，２６，２６ａを備える。半導体装置１００はさらに、前記の複数のｐウェル領域のうちの一つのｐウェル領域２６の表面層に形成されるロジック回路７、図示しない過熱検出回路９、過電流検出回路１０を備える。ｐウェル領域２６の表面層には、さらに、保護動作時ゲート電荷引き抜き回路５の横型ｎＭＯＳＦＥＴ５ａおよび通常動作時ゲート電荷引き抜き回路６を備える。

ＳＴ−ＭＯＳ回路８を構成するｐウェル領域２６ａの表面層には、横型ｎＭＯＳＦＥＴ８ａ，８ｂを備える。ｐウェル領域２６ａは分圧ダイオード４０のカソード４０ａに接続し、そのアノード４０ｂはＧＮＤ端子に接続する。ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂに共通のバックゲートになる。

ＧＮＤ配線と接続するｎ⁺型の領域として、他のｐウェル領域の一つであるｐウェル領域２１の表面層に形成される出力段ｎＭＯＳＦＥＴ１のｎソース領域２２（ソース２ｃ）を備える。さらに残りの一つのｐウェル領域であるｐウェル領域２３の表面層に形成されるダイナミッククランプツェナーダイオード４を構成するツェナーダイオード４ａ（ｎ型半導体基板２０内に形成）のｎカソード領域２４を備える。ダイナミッククランプツェナーダイオード４のツェナーダイオード４ｂのカソードは、抵抗１７ａ、抵抗１３、抵抗１７ｂ等を介してＩＮ端子に接続する。ＩＮ端子は、抵抗１７ｃを介してＧＮＤ端子に接続する。他に、ｎ型半導体基板２０の表面層に形成されるＧＮＤと接続するｎ⁺領域２５を備える。

ＳＴ端子（ＳＴ）は、前記のｐウェル領域２６ａに形成されてＳＴ−ＭＯＳ回路８を構成する横型ｎＭＯＳＦＥＴ８ｂのｎドレイン領域２９に、抵抗１７ｅを介して接続する。また、ＳＴ端子は抵抗１７ｄを介して電源Ｂの高電位側端子に接続し、電源Ｂの低電位側端子はグランド（ＧＮＤ）に接続される。ＩＮ端子（ＩＮ）は、ゲート配線１８により、出力段ｎＭＯＳＦＥＴ１のゲート２ａに抵抗１７ｂ、１３および１７ａを介して接続される。ＳＴ端子はさらに、断線検知の信号あるいは異常信号を処理するためのマイコン等に接続される。

ＯＵＴ端子（ＯＵＴ）は、ｎ型半導体基板２０の裏面全体に形成された電極に接続される。ｎ型半導体基板２０の裏面全体に形成された電極は、出力段ｎＭＯＳＦＥＴ１のドレイン電極となる。

ＧＮＤ端子（ＧＮＤ）は、保護動作時ゲート電荷引き抜き回路５を構成する横型ｎＭＯＳＦＥＴ５ａのｎソース領域（符号なし）が接続する。さらに、ＧＮＤ端子（ＧＮＤ）は、通常動作時ゲート電荷引き抜き回路６を構成する定電流源６ａとなるデプレッションＭＯＳＦＥＴ６ｂのｎソース領域２８、およびロジック回路７の横型ｎＭＯＳＦＥＴ７ａのｎソース領域（符号なし）に接続する。また、ＧＮＤ端子には、ｎドレイン領域２９がＳＴ端子（ＳＴ）に接続する横型ｎＭＯＳＦＥＴ８ｂのｎソース領域（符号なし）およびｐウェル領域２６とがそれぞれ接続する。

他に、横型ｎＭＯＳＦＥＴ５ａのｎドレイン領域（符号なし）およびデプレッションＭＯＳＦＥＴ６ｂのｎドレイン領域２７は、ゲート配線１８に接続される。また、ＩＮ端子とＧＮＤ端子との間に接続されるサージ保護用のツェナーダイオード３１と、ＧＮＤ端子とＳＴ端子との間に接続されるツェナーダイオード３２を備える。

また、出力段ｎＭＯＳＦＥＴ１のｐウェル領域２１とｎソース領域２２（ソース２ｃ）も、共にグランドＧＮＤに接続する。このｐウェル領域２１とｎ型半導体基板２０で出力段ｎＭＯＳＦＥＴ１の寄生ダイオード部３を形成する。

前記のｐウェル領域２６とｐウェル領域２６ａとは、その間の間隔Ｌを、ｐウェル領域２６からｎ型半導体基板２０に注入される正孔の拡散長以上に離すと、互いの領域に形成されたＭＯＳＦＥＴ同士がほとんど干渉することなく、電気的に分離することができる。例えば、ｐウェル領域２６とｐウェル領域２６ａとの間隔Ｌは１０μｍ程度でよい。間隔Ｌを２０μｍ以上、あるいはさらに５０μｍ以上とすると、互いが干渉しなくなるのでよい。さらに正孔の拡散長は、ｎ型半導体基板２０の濃度にもよるが、約１００μｍ以上であるので、間隔Ｌを１００μｍ以上とすると、十分干渉を抑えられる。一方、この間隔Ｌを大きくすると、半導体装置１００のチップサイズが大きくなり好ましくないので、間隔Ｌは例えば５００μｍ以下とすればよい。すなわち、間隔Ｌは、１０μｍ以上５００μｍ以下、好ましくは２０μｍ以上２００μｍ以下、さらには５０μｍ以上１００μｍ以下であるとよい。あるいは、２００μｍ以上５００μｍ以下であってもよい。

前記の分圧ダイオード４０はｎ型半導体基板２０上に絶縁膜を介して例えばポリシリコンで形成されたツェナーダイオードのようなダイオードである。図１４は、この発明の実施の形態１にかかる分圧ダイオード４０を示す断面図である。ｎ型半導体基板２０の表面層にｐウェル領域２６およびｐウェル領域２６ａの両方と離間するように、ｐウェル領域２６ｂが形成される。ｐウェル領域２６の表面上には熱酸化あるいは化学気相成長（ＣＶＤ）といった方法で形成された酸化膜６１を備える。この酸化膜６１の表面にポリシリコン膜が形成されている。このポリシリコン膜にドーパントのイオン注入およびそれに続く熱処理によって、ｎカソード領域４２ａとｐアノード領域４２ｂを有するツェナーダイオードであるポリシリコンダイオード４２が形成されている。このポリシリコンダイオード４２が、分圧ダイオード４０である。分圧ダイオード４０のｎカソード領域４２ａは、ｐウェル領域２６ｂと離間して形成されたｐウェル領域２６ａに電気的に接続する。このｐウェル領域２６ａは、ＳＴ−ＭＯＳ回路８を構成する各横型ｎＭＯＳＦＥＴ８ａおよび８ｂのバックゲートである。なお、ｐウェル領域２６をｐウェル領域２６ｂとの離間距離およびｐウェル領域２６ａとｐウェル領域２６ｂとの離間距離も、それぞれ前述のｐウェル領域２６とｐウェル領域２６ａの間の間隔Ｌと同様でよい。

出力段ｎＭＯＳＦＥＴの耐圧が１００Ｖ以下、あるいは３００Ｖ以下といった低耐圧の場合は、前述のｐウェル領域２６ｂは無くても良い。一方、出力段ｎＭＯＳＦＥＴの耐圧が３００Ｖ以上であったり、出力段ｎＭＯＳＦＥＴがＩＧＢＴといった６００Ｖ以上の高耐圧のスイッチング素子であったりする場合は、前述のｐウェル領域２６ｂを形成するとよい。スイッチング素子が高耐圧素子の場合、ｐウェル領域２６ｂが無いと、分圧ダイオード４０のポリシリコンとｎ型半導体基板２０の表面との間に、数１００Ｖの電圧が印加される場合がある。その際、印加された電圧が酸化膜６１の絶縁耐圧をこえて、絶縁破壊が発生する可能性がある。しかし、ポリシリコンの下部にｐウェル領域２６ｂを形成しておけば、空乏層はｐウェル領域２６ｂとｎ型半導体基板２０との間のｐｎ接合に形成されるので、酸化膜には電圧が印加されず、絶縁破壊を防ぐことができる。

図１に示される過熱検出回路９、過電流検出回路１０、ロジック回路７、保護動作時ゲート電荷引き抜き回路５および通常動作時ゲート電荷引き抜き回路６は、全て図２のｐウェル領域２６内部に形成され、それぞれが他の回路から一定の距離離されて形成されることで自己分離されている。

図１において参照数字１８はＩＮ端子と出力段ｎＭＯＳＦＥＴ１のゲート２ａを結ぶゲート配線を示し、参照数字１９は断線検出ラインを示している。

図３は、第３アームＥＧＲ３の制御回路１０１ｃにおける入力電圧ＶＩＮ３、電圧ＶＳＴ３，電圧ＶＯＵＴ３および電流ＩＯＵＴ３の波形と、第１アームＥＧＲ１の制御回路１０１ａにおける入力電圧ＶＩＮ１、電圧ＶＳＴ１，電圧ＶＯＵＴ１および電流ＩＯＵＴ１の波形とを示す波形図である。第３アームＥＧＲ３と第１アームＥＧＲ１の構成は図７（ａ）、図７（ｂ）および図８に示される第３アームＥＧＲ３と第１アームＥＧＲ１の構成と同じである。

ここで、電圧ＶＩＮ１，ＶＩＮ３はそれぞれ入力端子であるＩＮ１端子、ＩＮ３端子へ入力される入力電圧（ゲート電圧、制御電圧）である。電圧ＶＳＴ１，ＶＳＴ３はそれぞれステータス端子であるＳＴ１端子、ＳＴ３端子の電圧である。電圧ＶＯＵＴ１，ＶＯＵＴ３はそれぞれ出力端子であるＯＵＴ１端子、ＯＵＴ３端子の電圧で、出力段ｎＭＯＳＦＥＴ１ａ，１ｃのドレイン電圧である。電流ＩＯＵＴ１，ＩＯＵＴ３はそれぞれ出力段ｎＭＯＳＦＥＴ１ａ，１ｃに流れるドレイン電流である。この電流ＩＯＵＴ１，３はまた、それぞれ第１アームＥＧＲ１，第３アームＥＧＲ３のコイル９１，９３（相互インダクタンス負荷）に流れる負荷電流である。

図４（ａ）は、第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａ（図７の５１ａに相当）がターンオフし、第３アームＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃ（図７の５１ｃに相当）がターンオンする場合を説明した半導体装置１００ｃの断面である。図４（ｂ）は分圧ダイオード４０による電圧分担を模式的に示す断面図である。
図３に示されるように、時刻ｔ₀で入力電圧ＶＩＮ３としてオン信号が入力され、入力電圧ＶＩＮ１としてオフ信号が入力されたとする。そうすると、第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａはオフされて、ミラー容量の存在による時間遅れの後の時刻ｔ₁において、電流ＩＯＵＴ１はゼロとなり、電圧ＶＯＵＴ１は電源電圧であるバッテリーＢの電圧となる。第１アームＥＧＲ１の出力段ｎＭＯＳＦＥＴ１ａの状態がオン状態からオフ状態に変わる時刻ｔ₁で、第３アームＥＧＲ３の出力段ｎＭＯＳＦＥＴ１ｃの状態はオフ状態からオン状態に移行する。これにより、電圧ＶＯＵＴ３が立ち下がる。時刻ｔ₁の後の過程では、第３アームＥＧＲ３のコイル９３と第１アームＥＧＲ１のコイル９１との間の相互インダクタンスの影響により、グランドＧＮＤからバッテリーＢに向かって第３アームＥＧＲ３のコイル９３（図７（ａ））に逆向きに電流（逆電流）が流れる。この逆電流は相互インダクタンスの値によって定まる期間続き、その後、順電流が逆電流を上回った時刻ｔ₂で、第３アームＥＧＲ３を流れる電流はバッテリーＢからグランドＧＮＤに向う電流（順電流）に切り替る。この逆電流は回生電流としてバッテリーＢを充電する。

このように、第３アームＥＧＲ３に接続する相互インダクタンス負荷（図７のコイル９３に相当）には、ＯＵＴ３端子の極性が負、ＧＮＤ端子の極性が正になるように誘導起電力（逆起電力）が発生する。この起電力により、図４（ａ）に示すように、ＧＮＤ端子からＯＵＴ３端子に向かって電流ＩＯＵＴ３が流れる。この電流ＩＯＵＴ３は出力段ｎＭＯＳＦＥＴ１ｃ（図７の出力段ｎＭＯＳＦＥＴ５１ｃに相当）の寄生ダイオード部３に流れる電流Ｉ１、ｐウェル領域２６を介して流れる電流Ｉ２、分圧ダイオード４０を介して流れるＩ３に分かれる。

前述のように図３の時刻ｔ₁〜ｔ₂では、ｐウェル領域２６を介してＧＮＤ３端子からＯＵＴ３端子に向けて流れる電流Ｉ２により、ｐウェル領域２６とｎ型半導体基板２０のｐｎ接合ｆにｐｎ接合ｆでの電圧降下に相当する立ち上がり電圧Ｖ１（内蔵電位に関係する）が発生する。この立ち上がり電圧Ｖ１は、例えば、０．６〜０．７Ｖである。一方ＧＮＤ端子に接続する分圧ダイオード４０は、アノード４０ｂとカソード４０ａとの間にｐｎ接合ｊを有する。また、図４（ｂ）に示すように、分圧ダイオード４０のカソード４０ａと直列接続するｐウェル領域２６ａとｎ型半導体基板２０との間にもｐｎ接合ｋが形成される。立ち上がり電圧Ｖ１は、ｐｎ接合ｊおよびｐｎ接合ｋに印加される。

立ち上がり電圧Ｖ１（≒０．７Ｖ）は、分圧ダイオード４０のｐｎ接合ｊに印加される電圧Ｖ２と、ｐウェル領域２６ａとｎ型半導体基板２０とのｐｎ接合ｋに印加される電圧Ｖ３に分圧される（Ｖ１＝Ｖ２＋Ｖ３）。それぞれの電圧Ｖ２，Ｖ３は、分圧比にもよるが、例えば、電圧Ｖ１が均等に分圧されるとした場合には、Ｖ２，Ｖ３≒０．３５Ｖとなる。尚、電圧Ｖ１，Ｖ２，Ｖ３はそれぞれｐｎ接合ｆ、ｊ、ｋの順方向電圧である。ｐｎ接合ｊ、ｋそれぞれに印加される分圧された電圧Ｖ２，Ｖ３（≒０．３５Ｖ）は、分圧比によらず、ともにｐｎ接合ｊとｋ全体に印加される立ち上がり電圧（約０．７Ｖ）より低くなる。そのため、ｐｎ接合ｊ、ｋそれぞれには極めて小さな電流が流れるだけである。つまり、ｐｎ接合ｋにはｐウェル領域２６とｎ型半導体基板２０とのｐｎ接合ｆの立ち上がり電圧（約０．７Ｖ）より低い電圧が印加されるため、寄生トランジスタ３８は動作しない。これにより、ＳＴ−ＭＯＳ回路８は誤動作せず、ＳＴ端子には正常な信号が入力される。

ｐウェル領域２６ａは横型ｎＭＯＳＦＥＴ８ａ，８ｂに共通のバックゲートである。このバックゲートは、寄生トランジスタ３８のベースｑとなる。この寄生トランジスタ３８がオン状態になるためには、ｐウェル領域２６ａとｎ型半導体基板２０のｐｎ接合ｋにＶ３＝０．７Ｖの電圧を印加する必要がある。つまり、ベースｑに０．７Ｖの電圧を印加する必要がある。しかし、バックゲートに分圧ダイオード４０が直列に接続されているため、ベースｑにはＶ１より小さい電圧しか印加されない。これにより、前記したように、寄生トランジスタ３８はオン動作しない。その結果、ＯＵＴ３端子が負極性、ＧＮＤ３端子が正極性になった場合にも、ＳＴ３端子の電圧への影響が抑制されて、ＳＴ端子の電圧が正規の電圧に維持される。

分圧ダイオード４０を１個でなく、複数個直列接続して形成した場合には、寄生トランジスタ３８のベースｑに印加される電圧は低くなり、さらに動作し難くなるので好ましい。しかし、直列に接続される分圧ダイオード４０の個数を増加させるとｐウェル領域２６ａの電位状態が不安定になり易いので、５個程度以下になるようにするのがよい。

（実施の形態２）
図５は、この発明の実施の形態２に係わる半導体装置２００の要部を示す断面図である。半導体装置２００の図２に示す半導体装置１００との違いは、半導体装置１００の分圧ダイオード４０をｎ型半導体基板２０内に不純物拡散形成した横型の拡散接合型ダイオード４１とした点である。

実施の形態２では、図２で示すｐウェル領域２６とｐウェル領域２６ａの間に新たにｐウェル領域２６ｂを設ける。このｐウェル領域２６ｂの不純物濃度をｐウェル領域２６，２６ａより高くする。このより高い不純物濃度を有するｐウェル領域２６ｂ内に図２に示す分圧ダイオード４０に相当する横型の拡散接合型ダイオード４１を形成する。この拡散接合型ダイオード４１はｎカソード領域４１ａとｐアノード領域４１ｂを有している。

ｐウェル領域２６ａには横型ｎＭＯＳＦＥＴ８ｂ（８ａ）が形成される。また、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎソース領域２９ａに重なるようにｐウェル領域２６ｃを形成する。ｐウェル領域２６ｃは、拡散深さがｐウェル領域２６ａの拡散深さより深く、またｐウェル領域２６ｂと同程度の高い不純物濃度を有する。さらにこのｐウェル領域２６ｃにｎソース領域２９ａから離して高濃度のｐコンタクト領域２６ｄを形成する。ｐコンタクト領域２６ｄは横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなる。前記の横型拡散接合型ダイオード４１のｎカソード領域４１ａとｐコンタクト領域２６ｄ（バックゲート）を互いに接続する。

図３の時刻ｔ₁とｔ₂の間では、ＧＮＤ端子とＯＵＴ端子との間の電圧は、ｐウェル領域２６とｎ型半導体基板２０のｐｎ接合ｆの電圧の約０．７Ｖになる。この０．７Ｖの電圧は、横型拡散接合型ダイオード４１のｐｎ接合ｊと、ｐウェル領域２６ａとｎ型半導体基板２０のｐｎ接合ｋで分圧され、ｐウェル領域２６ａとＯＵＴ端子との間の電圧（前記のＶ３に相当する）は、例えば、０．３５Ｖになる。このｐウェル領域２６ａは寄生トランジスタ３８のベースｑとなる。このベースｑとＯＵＴ端子との間に印加される電圧が０．３５Ｖでは寄生トランジスタ３８はオン状態にならない。その結果、実施の形態１に係る前記半導体装置１００におけるのと同様に、ＳＴ端子の電圧は常時正規の電圧維持されることができる。

ｐウェル領域２６ｂ、２６ｃにおける不純物濃度を高濃度にする理由は以下の通りである。不純物濃度を高くすると、このｐウェル領域２６ｂとｎ型半導体基板２０とのｐｎ接合、ｐウェル領域２６ｃとｎ型半導体基板２０とのｐｎ接合との各々における立ち上がり電圧が、ｐウェル領域２６ａとｎ型半導体基板２０とのｐｎ接合ｋとの立ち上がり電圧よりも高くなる。これにより、ｐウェル領域２６ｂ、２６ｃの各々からｎ型半導体基板２０に抜ける電流を抑制することができる。また、横型の拡散接合型ダイオード４１のｎカソード領域４１ａ、ｐウェル領域２６ｂおよびｎ型半導体基板２０で形成される寄生トランジスタ３８ａをオンし難くできる。

さらに、横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のｎドレイン領域２９側にも、図５の点線で示すようにｐウェル領域２６ｃと同様の不純物濃度でｐウェル領域２６ｅを形成すれば、寄生トランジスタ３８の面積が小さくなり、寄生トランジスタ３８を一層オンし難くする。

前記のｐウェル領域２６ｂと２６ｃの間の距離も、ｐウェル領域２６と２６ａの間の距離Ｌと同程度にするとよい。

図６は、この発明の実施の形態２に係る半導体装置２００の変形例の要部を示す断面図である。さらに、図６に示すように、横型拡散接合型ダイオード４１のｐアノード領域４１ｂとｎカソード領域４１ａを接するか、あるいは十分近接させることで、図５に示す横型拡散接合型ダイオード４１の横方向抵抗ｒを小さくする。これによって、ｐウェル領域２６ｂからｎ型半導体基板２０に抜ける電流を小さくすることができる。その結果、横型拡散接合型ダイオード４１のｎカソード領域４１ａから横型ｎＭＯＳＦＥＴ８ｂ（８ａ）のバックゲートとなるｐウェル領域２６ａに確実に電位を伝達することができて、寄生トランジスタ３８ａをオンし難くすることができる。

１，１ａ，１ｃ 出力段ｎＭＯＳＦＥＴ
２ ｎＭＯＳＦＥＴ部
２ａ ゲート
２ｂ ドレイン
２ｃ ソース
３ 寄生ダイオード部
４ ダイナミッククランプツェナーダイオード
４ａ，４ｂ，１６ｂ，１６ｃ，３１，３２ ツェナーダイオード
５ 保護動作時ゲート電荷引き抜き回路
６ 通常動作時ゲート電荷引き抜き回路
６ａ 定電流源
６ｂ デプレッションＭＯＳＦＥＴ
７ ロジック回路
８ ＳＴ−ＭＯＳ回路
５ａ，７ａ，７ｂ，８ａ,８ｂ 横型ｎＭＯＳＦＥＴ
９ 過熱検出回路
１０ 過電流検出回路
１３，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ 抵抗
１３ａ，１４ａ，１５ａ 接続点
１４，１５ 分圧抵抗
１８ ゲート配線
１９ 断線検出ライン
２０ ｎ型半導体基板
２１，２３，２６，２６ａ，２６ｂ，２６ｃ，２６ｅ ｐウェル領域
２２，２８，２９ａ ｎソース領域
２５ ｎ⁺領域
２６ｄ ｐコンタクト領域
２７，２９ ｎドレイン領域
３８，３８ａ 寄生トランジスタ
４０ 分圧ダイオード
４０ａ カソード
４０ｂ アノード
４１ 拡散接合型ダイオード
２４，４１ａ，４２ａ ｎカソード領域
４１ｂ，４２ｂ ｐアノード領域
４２ ポリシリコンダイオード
６１ 酸化膜
９０，９１，９３ コイル
９７ ロータ
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，２００ 半導体装置
１０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ 制御回路
ＩＮ ＩＮ端子
ＳＴ ＳＴ端子
ＯＵＴ ＯＵＴ端子
ＧＮＤ ＧＮＤ端子

Claims (15)

1. 相互インダクタンスを有する負荷に流れる電流を制御する出力段スイッチング素子と、
   該出力段スイッチング素子の異常を検出する検出回路と、
   前記検出回路の出力により前記出力段スイッチング素子の状態を判断するロジック回路と、
   前記負荷と前記出力段スイッチング素子の接続状態および前記ロジック回路の判断結果を状態出力端子に出力する状態検知回路と、
   前記状態検知回路にカソードを接続し、グランドにアノードを接続して該状態検知回路に直列接続される分圧ダイオードと、
   を有する制御回路を備え、
   前記出力段スイッチング素子は、第２導電型の半導体層の表面層に該半導体層を該出力段スイッチング素子の高電位側として形成され、前記半導体層は前記制御回路の出力端子に接続され、
   前記検出回路と前記ロジック回路は、前記第２導電型の半導体層の表面層に形成された第１導電型の第１ウェル領域に形成され、
   前記状態検知回路は、前記第２導電型の半導体層の表面層に、前記第１導電型の第１ウェル領域と離間して形成された第１導電型の第２ウェル領域表面に形成された第２導電型の横型ＭＯＳＦＥＴで構成され、
   前記第１導電型の第１ウェル領域および前記出力段スイッチング素子の低電位側は前記制御回路のグランド端子に接続され、
   前記第１導電型の第２ウェル領域は前記第２導電型の横型ＭＯＳＦＥＴのバックゲートを構成し、該バックゲートには前記分圧ダイオードのカソードが接続されて、前記第１導電型の第２ウェル領域を前記分圧ダイオードのアノードを介して前記グランド端子に接続されたことを特徴とする半導体装置。
2. 前記出力端子が前記負荷を介して電源の高電位側に接続され、
   前記グランド端子が前記電源の低電位側に接続されたことを特徴とする請求項１に記載の半導体装置。
3. 前記第１ウェル領域と前記半導体層との第１ｐｎ接合に印加された順バイアス電圧が、前記分圧ダイオードの第２ｐｎ接合に印加された電圧と、前記第２ウェル領域と前記半導体層との第３ｐｎ接合に印加された電圧との和に等しいことを特徴とする請求項１に記載
   の半導体装置。
4. 前記第２ｐｎ接合に印加された電圧は、該第２ｐｎ接合のビルトイン電圧より小さいことを特徴とする請求項３に記載の半導体装置。
5. 前記第３ｐｎ接合に印加された電圧は、該第３ｐｎ接合のビルトイン電圧より小さいことを特徴とする請求項３に記載の半導体装置。
6. 前記第１ウェル領域と前記第２ウェル領域との離間距離が、１０μｍ以上５００μｍ以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記分圧ダイオードが、前記半導体層の表面側に形成された酸化膜上に形成されてなることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記酸化膜は、前記第１ウェル領域および第２ウェル領域の両方と離間するように前記半導体層表面に形成された第１導電型の第３ウェル領域上に形成されていることを特徴とする請求項７に記載の半導体装置。
9. 前記第１ウェル領域と第３ウェル領域との離間距離、および第２ウェル領域と第３ウェル領域との離間距離が、それぞれ１０μｍ以上５００μｍ以下であることを特徴とする請求項８に記載の半導体装置。
10. 前記出力段スイッチング素子が、第２導電型の縦型のＭＯＳＦＥＴであることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記第１ウェル領域と前記第２ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
12. 前記第２ウェル領域と前記第３ウェル領域との離間距離が、前記第１ウェル領域から前記半導体層に注入される少数キャリアの拡散長より長いことを特徴とする請求項８または９に記載の半導体装置。
13. 前記分圧ダイオードが、ポリシリコンで形成されることを特徴とする請求項７〜９のいずれか一項に記載の半導体装置。
14. 前記分圧ダイオードが横型の拡散接合型ダイオードであり、
    該横型の拡散接合型ダイオードが、前記第１ウェル領域の拡散深さより深く、前記第１ウェル領域の不純物濃度より高く、かつ前記第１ウェル領域と前記第２ウェル領域から離して形成される第１導電型の第３ウェル領域の表面層に形成されることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
15. 第１導電型の第４ウェル領域が、前記第１導電型の第２ウェル領域表面に形成された前記状態検知回路を構成する前記第２導電型の横型ＭＯＳＦＥＴを形成する領域の内の少なくともソース領域に重なるように前記第１導電型の第２ウェル領域に形成され、
    前記第４ウェル領域は、前記第２ウェル領域の拡散深さより深い拡散深さと、前記第２ウェル領域の不純物濃度より高い不純物濃度とを有し、かつ、前記分圧ダイオードのカソードに接続されることを特徴とする請求項１〜１４のいずれか一項に記載の半導体装置。