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JP6433050B2 - 相補型窒化ガリウム集積回路及びそれらの作製方法 - Google Patents
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Description

本明細書に記載する主題の実施形態は、複数のトランジスタを含む窒化ガリウム（ＧａＮ）集積回路一般に関する。
ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）は、ドープ領域ではなくヘテロ接合がトランジスタの導電性チャネルを提供する電界効果トランジスタの一種である。そのようなＨＥＭＴにおいて、ヘテロ接合（又はチャネル）は異なるバンドギャップを有する半導体材料の２つの層の間のコンタクト領域に存在する。たとえば、窒化ガリウム（ＧａＮ）ベースのＨＥＭＴにおいて、２次元電子ガス（２ＤＥＧ）が、ＧａＮ基板とバリア層（たとえば、アルミニウムＧａＮ（ＡｌＧａＮ）層）との間のコンタクト領域内に存在し得る。２次元電子ガスは、本質的には、２次元においては（すなわち、ヘテロ接合に沿って）自由に動くことができるが、３次元においては（すなわち、デバイスを通じて垂直には）動くことができない、ヘテロ接合にある電子の集合体である。２次元電子ガスと関連付けられる電流が、ヘテロ接合の上の空間的に分離したロケーションに位置付けられるコンタクトの間に流れ得る。
国際公開第２０１３／０８４０２０号パンフレット
ＧａＮベースのＨＥＭＴは高出力高速スイッチング用途に特によく適することが分かっているが、ＧａＮ技術はより従来型の半導体技術（たとえば、シリコンベースの技術）と比較したときに、設計者にいくつかの課題を提示する。
一実施形態によると、本発明は、モノリシック集積回路において、
上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
前記ＧａＮ層の前記上面の上方に形成され、第１の部分及び第２の部分を有する第２の層であって、該第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層の前記第１の部分は前記ＧａＮ層の第１の領域の上に形成され、前記第２の層の前記第２の部分は前記ＧａＮ層の第２の領域の上に形成される、第２の層と、
前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層とを備える、モノリシック集積回路を要旨とする。
上記のモノリシック集積回路は、前記第２の層の前記第１の部分及び前記ＧａＮ層の前記第１の領域の上方に形成されている第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、前記第２の層の前記第１の部分及び前記ＧａＮ層の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトの間に形成されている第１のチャネル制御コンタクトであって、前記第２の層の前記第１の部分、前記２次元電子ガス、前記第１の電流搬送コンタクト及び第２の電流搬送コンタクト、ならびに前記第１のチャネル制御コンタクトは第１の導電型を有する第１のトランジスタの部分を形成する、第１のチャネル制御コンタクトと、前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記第２の領域の上に形成されている第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成されている第２のチャネル制御コンタクトであって、前記第３の層、前記第２の層の前記第２の部分、前記２次元正孔ガス、前記第３の電流搬送コンタクト及び第４の電流搬送コンタクト、ならびに前記第２のチャネル制御コンタクトは第２の導電型を有する第２のトランジスタの部分を形成する、第２のチャネル制御コンタクトとをさらに備えるものであってもよい。そして、前記第１のトランジスタと前記第２のトランジスタとの間の分離構造をさらに備え、前記分離構造は、分離メサ、インプラント領域、及びインプラントウェル、ならびにトレンチ分離構造から選択されることもできる。
また、前記第２の層は、窒化アルミニウムガリウム（ＡｌＧａＮ）合金、窒化インジウムアルミニウム（ＩｎＡｌＮ）合金、及び窒化インジウムガリウム（ＩｎＧａＮ）合金から選択される材料から形成されているものであってもよい。
前記第２の層は、２０パーセント〜３０パーセントの範囲内の原子百分率のアルミニウムを有する窒化アルミニウムガリウム（ＡｌＧａＮ）合金から形成されていることができ、前記第２の層の前記第１の部分は第１の厚さを有し、前記第２の層の前記第２の部分は、前記第１の厚さよりも大きい第２の厚さを有することができる。この場合、前記第２の層の前記第１の部分に係る前記第１の厚さは、１５ナノメートル〜３０ナノメートルの範囲内にあること、及び前記第２の層の前記第２の部分に係る前記第２の厚さは、４０ナノメートル〜１００ナノメートルの範囲内にあることが可能である。
さらに、前記２次元電子ガスは、前記第２の層の前記第１の部分と前記ＧａＮ層との間のコンタクト領域内に存在し、前記２次元電子ガスは、前記第２の層の前記第２の部分と前記ＧａＮ層との間のコンタクト領域においては抑制されているものであってよく、あるいは、前記２次元電子ガスは、前記第２の層の前記第１の部分と前記ＧａＮ層との間のコンタクト領域内に存在し、前記第２の層の前記第２の部分と前記ＧａＮ層との間のコンタクト領域内にも存在するものであってもよい。
前記第３の層はｐ型ドーパントをドープした半導体材料を含んでなるものでもよい。
前記第３の層は、１０ｎｍ〜３０ｎｍの範囲内の厚さを有するものであってもよい。
さらなる実施形態において、モノリシック集積回路を含む電子回路において、前記モノリシック集積回路は、
上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
前記ＧａＮ層の前記上面の第１の領域の上方に形成される、第１の導電型の第１のトランジスタであって、該第１のトランジスタは、
第２の層の第１の部分であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層の前記第１の部分との間のコンタクト領域内に２次元電子ガスがもたらされる、第２の層の第１の部分と、
前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方に形成される第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、
前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に形成される第１のチャネル制御コンタクトとを有した第１のトランジスタと、
前記ＧａＮ層の前記上面の第２の領域の上方に形成される、第２の導電型第２のトランジスタであって、該第２のトランジスタは、
前記第２の層の第２の部分と、
前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と該第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層と、
前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方に形成される第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、
前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成される第２のチャネル制御コンタクトとを有した第２のトランジスタとを備える、電子回路を要旨とする。
前記電子回路はインバータとして構成されることができ、その場合、前記電子回路は、
前記第１のトランジスタの前記第１の電流搬送端子に結合されている正入力端子であって、該正入力端子は電圧源から第１の電圧を受け取るように構成されている、正入力端子と、
前記第２のトランジスタの前記第４の電流搬送端子に結合されている負入力端子であって、該負入力端子は前記電圧源から第２の電圧を受け取るように構成されている、負入力端子と、
前記第１のトランジスタの前記第１のチャネル制御コンタクトに結合されている第１のトランジスタ制御端子であって、該第１のトランジスタ制御端子は、コントローラから第１のスイッチ制御信号を受信するように構成されている、第１のトランジスタ制御端子と、
前記第２のトランジスタの前記第２のチャネル制御コンタクトに結合されている第２のトランジスタ制御端子であって、前記第１のトランジスタ制御端子は、コントローラから第２のスイッチ制御信号を受信するように構成されている、第２のトランジスタ制御端子と、
第１のカソード及び第１のアノードを有する第１のダイオードであって、前記第１のカソードは前記第１のトランジスタの前記第１の電流搬送コンタクトに結合されており、前記第１のアノードは前記第１のトランジスタの前記第２の電流搬送コンタクトに結合されている、第１のダイオードと、
第２のカソード及び第２のアノードを有する第２のダイオードであって、前記第２のカソードは前記第２のトランジスタの前記第３の電流搬送コンタクトに結合されており、前記第２のアノードは前記第２のトランジスタの前記第４の電流搬送コンタクトに結合されている、第２のダイオードと、
前記第２の電流搬送コンタクト及び前記第３の電流搬送コンタクトに結合されている出力端子であって、該出力端子は、ＡＣ信号を負荷に提供するように構成されている、出力端子とをさらに備えることができる。
または、前記電子回路はプッシュプル出力として構成されることができ、前記電子回路は、
第１の入力、第２の入力、及び出力を有する比較器であって、前記出力は前記第１のトランジスタ及び第２のトランジスタの前記第１のチャネル制御コンタクト及び第２のチャネル制御コンタクトに結合されている、比較器と、
前記比較器の前記第１の入力に結合されている入力端子と、
前記第１のトランジスタの前記第１の電流搬送端子に結合されている第１の電源端子と、
前記第２のトランジスタの前記第４の電流搬送端子に結合されている第２の電源端子と、
前記比較器の前記第２の入力に結合されている出力端子であって、前記第１のトランジスタの前記第２の電流搬送端子及び前記第２のトランジスタの前記第３の電流搬送端子も該出力端子に結合されている、出力端子とをさらに備えることができる。
あるいは、前記電子回路は化合物トランジスタとして構成されることができ、前記電子回路は、
前記第１のトランジスタの前記チャネル制御コンタクトに結合されている入力端子であって、前記第１のトランジスタの前記第１の電流搬送端子は前記第２のトランジスタの前記チャネル制御コンタクトに結合されている、入力端子と、
前記第２のトランジスタの前記第３の電流搬送端子に結合されているソース端子と、
前記第１のトランジスタの前記第２の電流搬送端子、及び、前記第２のトランジスタの前記第４の電流搬送端子に結合されているドレイン端子とをさらに備えることができる。
一実施形態において、本発明は、モノリシック集積回路を作製するための方法において、
第１のバンドギャップを有した第１の窒化ガリウム（ＧａＮ）層を提供する工程と、
前記ＧａＮ層の上面の上方に第２の層を形成する工程であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層は、前記ＧａＮ層の前記上面の第１の領域の上に形成されている第１の部分と、前記ＧａＮ層の前記上面の第２の領域の上に形成されている第２の部分とを有する、第２の層を形成する工程と、
前記第２の層の前記第２の部分の上に第３の層を形成する工程であって、前記第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層を形成する工程とを備えることを要旨とする。
前記第２の層を形成する工程は、前記第１の領域及び前記第２の領域の上に第１の副層を形成する工程であって、前記第１の副層は第１の厚さを有する、第１の副層を形成する工程と、前記第１の副層の、前記ＧａＮ層の前記第２の領域の上にある部分の上に第２の副層を形成する工程であって、ただし、前記第１の副層の、前記ＧａＮ層の前記第１の部分の上にある部分には形成せず、前記ＧａＮ層の前記第２の領域の上の前記第１の副層及び第２の副層の組合せは、前記第１の厚さよりも大きい第２の厚さを有する、第２の副層を形成する工程とを備えるものであってもよい。
前記第３の層を形成する前に、前記ＧａＮ層の前記第２の領域と前記第２の層との間のコンタクト領域においては前記２次元電子ガスを抑制する工程をさらに備えることもできる。
上記の方法はさらに、前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方に第１の電流搬送コンタクト及び第２の電流搬送コンタクトを形成する工程と、
前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に第１のチャネル制御コンタクトを形成する工程であって、前記第２の層の前記第１の部分、前記２次元電子ガス、前記第１の電流搬送コンタクト及び第２の電流搬送コンタクト、ならびに前記第１のチャネル制御コンタクトは第１の導電型を有する第１のトランジスタの部分を形成する、第１のチャネル制御コンタクトを形成する工程と、
前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方に第３の電流搬送コンタクト及び第４の電流搬送コンタクトを形成する工程と、
前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に第２のチャネル制御コンタクトを形成する工程であって、前記第３の層、前記第２の層の前記第２の部分、前記２次元正孔ガス、前記第３の電流搬送コンタクト及び第４の電流搬送コンタクト、ならびに前記第２のチャネル制御コンタクトは第２の導電型を有する第２のトランジスタの部分を形成する、第２のチャネル制御コンタクトを形成する工程とを備えることもできる。
以下の図面と併せて考察して詳細な説明及び請求項を参照することで、より完全に本主題を理解することができる。これらの図面では全般にわたり同様の参照符号は類似の要素を示している。
一実施形態による相補型ＧａＮ集積回路の一部分を示す断面図。 一実施形態による図１の相補型ＧａＮ集積回路を製造するための一連の作製工程のうちの１つを示す断面図。 一実施形態による図１の相補型ＧａＮ集積回路を製造するための一連の作製工程のうちの１つを示す断面図。 一実施形態による図１の相補型ＧａＮ集積回路を製造するための一連の作製工程のうちの１つを示す断面図。 一実施形態による図１の相補型ＧａＮ集積回路を製造するための一連の作製工程のうちの１つを示す断面図。 一実施形態による図１の相補型ＧａＮ集積回路を製造するための一連の作製工程のうちの１つを示す断面図。 一実施形態の相補型ＧａＮ集積回路を製造するための別の実施形態による一連の作製工程のうちの１つを示す断面図。 一実施形態の相補型ＧａＮ集積回路を製造するための別の実施形態による一連の作製工程のうちの１つを示す側面図。 一実施形態の相補型ＧａＮ集積回路を製造するための別の実施形態による一連の作製工程のうちの１つを示す側面図。 一実施形態の相補型ＧａＮ集積回路を製造するための別の実施形態による一連の作製工程のうちの１つを示す断面図。 一実施形態の相補型ＧａＮ集積回路を製造するための別の実施形態による一連の作製工程のうちの１つを示す断面図。 一実施形態による単相ハーフブリッジインバータを提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ集積回路を示す図。 図１２の単相ハーフブリッジインバータと等価な回路図。 一例の実施形態に応じた、プッシュプル出力を提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ集積回路を示す図。 図１４のプッシュプル出力と等価な回路図。 一実施形態による化合物トランジスタを提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ集積回路を示す図。 図１６の化合物トランジスタと等価な回路図。
下記の詳細な記載は本来説明のためのものに過ぎず、本主題の実施形態又はこのような実施形態の適用及び使用を限定することを意図しない。本明細書で使用される「例示的な」及び「例」という言葉は、「事例、具体例、又は実例としての役割を果たすこと」を意味する。例示又は例として本明細書に記載される一切の実施態様は、必ずしも他の実施態様よりも好適又は有利であるとは解釈されない。さらに、上記技術分野、背景技術、又は以下の詳細な説明で提示される、いかなる表示又は暗示された理論によっても束縛されることは意図されていない。
図１は、一実施形態による相補型ＧａＮ集積回路（ＩＣ）１００の一部分の側部を示す断面図である。ＩＣ１００は、一実施形態によると、第１のＧａＮ層１３０と、第２の層１４０と、第３の層１５０と、複数のコンタクト１１４、１１６、１１８、１２４、１２６、１２８とを含む。下記により詳細に説明するように、ＩＣ１００は、ＧａＮ層１３０の第１の領域１３２の内部及び上部に設けられた第１の導電型（たとえば、Ｎチャネル又はＮ型）の第１のトランジスタ１１０と、ＧａＮ層１３０の第２の領域１３４の内部及び上部に設けられた、上記と異なる第２の導電型（たとえば、Ｐチャネル又はＰ型）の第２のトランジスタ１２０とを含む。トランジスタ１１０、１２０は同じ半導体層（すなわち、ＧａＮ層１３０）上に形成されるため、ＩＣ１００及びトランジスタ１１０、１２０はモノリシックであると考えられる。さらに、トランジスタ１１０、１２０は異なる導電型であるため、ＩＣ１００は、「相補型ＩＣ」（すなわち、異なる導電型の複数のトランジスタを有するモノリシックＩＣ）と考えられてもよい。加えて、トランジスタ１１０、１２０が上に形成されるベース層はＧａＮ層１３０であるため、ＩＣ１００は本明細書において「相補型ＧａＮ ＩＣ」と称される場合がある。
下記により詳細に説明するように、ＧａＮ層１３０の上部はトランジスタ１１０のチャネル層として機能することができる。ＧａＮ層１３０は、一実施形態において、約２．０マイクロメートル（ミクロン）〜約１０．０マイクロメートルの範囲内の厚さ１３６を有し得る。代替的に、ＧａＮ層１３０はより厚くてもよく、又はより薄くてもよい。ＧａＮ ＩＣ１００の機械的安定性を高めるために、ＧａＮ層１３０は、別のベース基板（図１には図示せず）（たとえば、バルクＧａＮ基板、シリコン基板、炭化ケイ素（ＳｉＣ）基板、サファイア基板など）上での窒化ガリウムエピタキシを使用して形成されてもよい。言い換えれば、第１のＧａＮ層１３０のエピタキシャル成長を可能にするために使用されてもよいベース基板は、ＧａＮ、シリコン、ＳｉＣ、又は任意の他の適切な材料から形成することができる。代替の実施形態において、ＧａＮ層１３０は、それ自体がベース基板を含んでもよい。したがって、「ＧａＮ層」という用語は、本明細書において使用される場合、ＧａＮ基板を指してもよいし、又はベース基板上に成長されるＧａＮ層を指してもよい。一実施形態によると、ＧａＮ層１３０は、ドーパントを用いずに、又はごくわずかな量のドーパントを用いてＧａＮから形成されてもよい。代替的に、ＧａＮ層１３０は、基板を調整する目的で相対的に小さい割合のドーパントを有してもよい。たとえば、ＧａＮ層１３０は、最大約１．０原子百分率のアルミニウム（Ａｌ）、インジウム（Ｉｎ）、又は他の元素を含んでもよい。ＧａＮ層１３０はまた、様々な割合のドーパントを含んでもよい。
ｎ型ドナー供給層と考えられてもよい第２の層１４０は、ＧａＮ層１３０の上面の上に形成される。第２の層１４０は、一実施形態において、たとえば、ＩＩＩ族窒化物の合金から形成されてもよい。たとえば、第２の層１４０は、ＡｌＧａＮ合金、ＩｎＡｌＮ合金、ＩｎＧａＮ合金、又は別の適切な合金から選択される材料から形成されてもよい。特定の実施形態に応じて、第２の層１４０は、約２０パーセント〜約３０パーセントの範囲内の原子百分率のアルミニウムを含有するＡｌＧａＮ合金から形成されてもよい。代替の実施形態において、アルミニウムの割合はより低くてもよく、又はより高くてもよい。
ＧａＮ層１３０は第１のバンドギャップを有し、第２の層１４０は、第２の、相対的により広いバンドギャップを有する。たとえば、ＧａＮ層１３０は、約３．４電子ボルト（ｅＶ）のバンドギャップを有してもよく（絶対温度２９５度で歪みの無いＧａＮについて）、第２の層１４０は、約４．０ｅＶのバンドギャップを有してもよい（歪みの無いバリア層材料について）。第２の層１４０のバンドギャップは、他の実施形態においてより低くてもよく、又はより高くてもよい。いずれにせよ、ＧａＮ層１３０のバンドギャップ及び第２の層１４０のバンドギャップは互いに異なる。したがって、ＧａＮ層１３０の上に第２の層１４０が形成される結果として、ＧａＮ層１３０と第２の層１４０との間のコンタクト領域に２次元電子ガス（２ＤＥＧ）１２２（すなわち、高移動度電子の集合）が形成されることになる。後により詳細に説明するように、２次元電子ガス１２２は、トランジスタ１１０の導電性チャネルに対応する領域内に位置しており、２次元電子ガス１２２は、トランジスタ１１０の電流搬送電極１２４、１２６の間を流れる電流を提供してもよい。図１に示すＩＣ１００の実施形態において、Ｎチャネルトランジスタ１１０の機能にとっては重要なため、２次元電子ガス１２２はＧａＮ１３０の領域１３２内に存在するが、２次元電子ガス１２２は、ＧａＮ層１３０の領域１３４内（すなわち、Ｐチャネルトランジスタ１２０の下）では抑制されている。代替の実施形態において、図７〜図１１とともに説明することになるように、代替的に、Ｐチャネルトランジスタの下に２次元電子ガスが留まることを可能にしてもよい。
一実施形態によると、ＧａＮ層１３０の第１の領域１３２の上の第２の層１４０の第１の部分は第１の厚さ１４２を有し、ＧａＮ層１３０の第２の領域１３４の上の第２の層１４０の第２の部分は、第１の厚さ１４２よりも大きい第２の厚さ１４４を有する。たとえば、第１の厚さ１４２は、約１５ｎｍ〜約３０ｎｍの範囲内にあってもよく、第２の厚さ１４４は、約４０ｎｍ〜約１００ｎｍの範囲内にあってもよい。他の実施形態において、第１の厚さ１４２及び第２の厚さ１４４は、上記に与えられた範囲よりも小さくてもよく、又はより大きくてもよい。
第２の層１４０の第２の部分の上面の上に（すなわち、ＧａＮ層１３０の第２の領域１４４の上に）第３の層１５０が形成される。第３の層１５０は、一実施形態において、たとえば、ｐ型ドーパント（たとえば、マグネシウム（Ｍｇ）、炭素（Ｃ）など）をドープした半導体材料（たとえば、ＧａＮ）から形成されてもよい。特定の実施形態において、たとえば、第３の層１５０は、ＭｇをドープしたＧａＮから形成されてもよく、Ｍｇドーピング濃度は約１．０×１０１７ｃｍ−３〜約１．０×１０２０ｃｍ−３の範囲内にある。代替の実施形態において、Ｍｇドーピング濃度はより低くてもよく、又はより高くてもよい。第３の層１５０は、一実施形態において、約１０ｎｍ〜約３０ｎｍの範囲内の厚さ１５２を有する。代替的に、第３の層１５０はより薄くてもよく、又はより厚くてもよい。
第３の層１５０は、一実施形態において、第２の層１４０の第２のバンドギャップと異なる第３のバンドギャップを有する。たとえば、第３の層１５０は、約３．５ｅＶのバンドギャップを有してもよい（歪みの無い材料について）。第３の層１５０のバンドギャップは、他の実施形態においてより低くてもよく、又はより高くてもよい。いずれにせよ、第３の層１５０のバンドギャップ及び第２の層１４０のバンドギャップは互いに異なる。したがって、第２の層１４０の上に第３の層１５０が形成される結果として、第３の層１５０と第２の層１４０との間のコンタクト領域に２次元正孔ガス（２ＤＨＧ）１１２（すなわち、正孔の集合）が形成されることになる。後により詳細に説明するように、２次元正孔ガス１１２は、トランジスタ１２０の導電性チャネルに対応する領域内に位置しており、２次元正孔ガス１１２は、トランジスタ１２０の電流搬送電極１１４、１１６の間を電流が流れることを可能にすることができる。
トランジスタ１１０は、電子電界効果トランジスタ（たとえば、ＨＥＭＴ）と考えられてもよく、逆に、トランジスタ１２０は正孔電界効果トランジスタと考えられてもよい。トランジスタ１１０は図示のように、「ノーマリオン」トランジスタであり、電界がない状態で電流伝導コンタクト１２４、１２６の間に電流が流れることができ、逆に電界があれば２次元電子ガス１２２の連続性、及び、そのため電流伝導コンタクト１２４、１２６の間の電流の伝導と干渉することになる。一実施形態によれば、コンタクト１２４、１２６の間の電流伝導を遮断するために十分な電界は、チャネル制御コンタクト１２８に電圧又は電流を印加することによって生成され得るが、チャネル制御コンタクト１２８は電流搬送コンタクト１２４、１２６の間、かつ２次元電子ガス１２２の上に設けられる。同様に、トランジスタ１２０は、図示のように、「ノーマリオン」トランジスタであり、電界がない状態で電流伝導コンタクト１１４、１１６の間に電流が流れことができ、逆に電界があれば２次元正孔ガス１１２の連続性、及び、そのため電流伝導コンタクト１１４、１１６の間の電流の伝導と干渉することになる。一実施形態によれば、コンタクト１１４、１１６の間の電流伝導を遮断するために十分な電界は、チャネル制御コンタクト１１８に電圧又は電流を印加することによって生成され得るが、チャネル制御コンタクト１１８は電流搬送コンタクト１１４、１１６の間、かつ２次元正孔ガス１１２の上に設けられる又は。代替の実施形態において、トランジスタ１１０及び／又はトランジスタ１２０の構造は、トランジスタ１１０、１２０のいずれか又は両方が「ノーマリオフ」トランジスタであるように変更されてもよい。
トランジスタ１１０、１２０とともに、ＩＣ１００は、様々なデバイスの間の導電性相互接続とともに、Ｎチャネルトランジスタ（たとえば、トランジスタ１１０に類似のトランジスタ）、Ｐチャネルトランジスタ（たとえば、トランジスタ１２０に類似のトランジスタ）、ダイオード、抵抗器、キャパシタ、インダクタなどの任意の組合せを含む、追加の能動及び／又は受動素子の任意の組合せを含んでもよい。加えて、トランジスタ１１０、１２０は互いに直に隣接しているように示されているが、トランジスタ１１０、１２０は、任意の数の介在するデバイスによって互いから空間的に分離されてもよく（ただし、依然として同じ層１３０上にある）、かつ／又は１つ以上の分離構造がトランジスタ１１０、１２０の間に存在してもよい。たとえば、分離構造は、破線のボックス１７０によって示される領域内に存在してもよい。様々な実施形態において、分離構造は、分離メサ、インプラント領域又はウェル、及び／又はトレンチ分離構造を含んでもよい。
図２〜図６は、一例の実施形態に応じた、図１の相補型ＧａＮ ＩＣ１００を製造するための一連の作製工程の側断面図を示す。最初に図２及び工程２００を参照すると、方法は、第１のＧａＮ層２３０（たとえば、図１のＧａＮ層１３０）の上面の上に第１の副層２４０を形成することを含む。一実施形態によると、第１の副層２４０は、エピタキシによってＧａＮ層２３０の上面の直上に形成される。前述のように、ＧａＮ層２３０は、ＧａＮ基板、シリコン基板、ＳｉＣ基板、サファイア基板などとしてのベース基板上のエピタキシャル成長層であることもできる。代替的に、ＧａＮ層２３０自体が基板であってもよい。
いずれにせよ、第１の副層２４０は、約１５ｎｍ〜約３０ｎｍの範囲内の厚さ２４２を有してもよいが、第１の副層２４０はまた、より厚くてもよく、又はより薄くてもよい。第１の副層２４０は、一実施形態において、たとえば、ＩＩＩ族窒化物の合金（たとえば、ＡｌＧａＮ合金、ＩｎＧａＮ合金、ＩｎＡｌＮ合金、又は別の適切な合金）から形成されてもよい。
一実施形態によると、ＧａＮ層２３０は、第１の副層２４０のバンドギャップよりも狭いバンドギャップを有する。前述のように、この結果として、ＧａＮ２３０層と第１の副層２４０との間のコンタクト領域内に２次元電子ガス２２２が形成されることになる。
ここで図３及び工程３００を参照すると、第１の副層２４０の上面にパターニングされたフォトレジストマスクが被着され、それによって、ＧａＮ層２３０の第１の領域３３２の上の第１の副層２４０上にマスク材料３１０が存在し、ＧａＮ層２３０の第２の領域３３４の上にマスク材料の中の開口が存在し、したがって、第１の副層２４０の一部分が露出する。その後、第１の副層２４０を通じて少なくとも２次元電子ガス２２２の深さまでイオン３２０を注入するために、イオン注入プロセスが実行される。イオン注入プロセスの結果として、ＧａＮ層２３０の第２の領域３３４内では２次元電子ガス２２２が抑制されることになる。したがって、この結果、ＧａＮ層２３０の第１の領域３３２内には存在するが、ＧａＮ層２３０の第２の領域３３４内では抑制されるように、変化のある２次元電子ガス３２２がもたらされる。様々な実施形態によると、イオン注入プロセスのパラメータ及びイオン注入プロセスのために選択されるイオン３２０は、イオン注入プロセスが、結晶性半導体材料の構造に物理的な損傷を引き起こすようなものである。より具体的には、イオン注入プロセスの結果として、ＧａＮ層２３０の第２の領域３３４内のＧａＮ層２３０と第１の副層２４０との間のコンタクト領域内にトラップが形成されることになる。
一実施形態によると、イオン注入プロセスのためのイオン３２０は、第１の副層２４０又はコンタクト領域内に電荷が生成されないように選択される。たとえば、イオン３２０は、酸素（Ｏ）、アルゴン（Ａｒ）、又は、非電荷生成特性を有する他のイオンから選択されてもよい。代替的に、イオン３２０は、第１の副層２４０及びコンタクト領域内に電荷を生成し得る材料を含んでもよい。たとえば、代替の実施形態において、イオン３２０は、マグネシウム（Ｍｇ）、炭素（Ｃ）、又は、電荷生成特性を有する他のイオンから選択されてもよい。
ここで図４及び工程４００を参照すると、第２の副層４４２が、第１の副層２４０のマスクされていない部分（すなわち、第１の副層２４０の、ＧａＮ層２３０の第２の領域３３４の上にある部分）の上に形成される。第２の副層４４２は、第１の副層２４０と同じ材料又は異なる材料から形成されてもよい。第１の副層２４０と第２の副層４４２との間の境界は、図４において破線で示されている。第１の副層２４０及び第２の副層４４２の材料が同じである場合、実際には境界は存在し得ないため、この線は、後続の図面において再び描かれていない。
一実施形態によると、第２の副層４４２は、エピタキシによって第１の副層２４０の上面の直上に形成される。第２の副層４４２は、約２５ｎｍ〜約７０ｎｍの範囲内の厚さ４４６を有してもよく、それによって、第１の副層２４０及び第２の副層４４２の組み合わさった厚さ４４４は、約４０ｎｍ〜約７０ｎｍの範囲内にある。第２の副層４４２はまた、より厚くてもよく、又はより薄くてもよい。第２の副層４４２が形成される結果として、第１のＧａＮ層２３０の上に重なる、多様な厚さを有する第２の層４４０（たとえば、図１の第２の層１４０）がもたらされる。より具体的には、ＧａＮ層２３０の第１の領域３３２の上の第２の層４４０の第１の部分は第１の厚さ２４２を有し、ＧａＮ層２３０の第２の領域３３４の上の第２の層４４０の第２の部分は、第１の厚さ２４２よりも大きい第２の厚さ４４４を有する。一実施形態によると、結果として第２の層４４０を形成する選択的エピタキシが、二酸化ケイ素、窒化ケイ素、又は、別の適切な材料であって、１）選択的ウェットもしくはドライエッチングによって後の作製工程において容易に除去することができ、２）エピタキシ温度成長に耐えることができ、３）その上、面上にエピタキシを発生させないようなマスク材料３１０を使用して実行することができる。
ここで図５及び工程５００を参照すると、第２の層４４０の上面の上に（すなわち、ＧａＮ層２３０の第２の領域３４４の上に）第３の層５５０が形成される。一実施形態によると、第３の層５５０は、エピタキシによって第２の層４４０の上面の直上に形成される。マスク材料３１０が依然としてその場所にあることによって、第３の層５５０はＧａＮ層２３０の第２の領域３３４の上にのみ存在し、ＧａＮ層２３０の第１の領域３３２の上には存在しない。第３の層５５０は、一実施形態において、約１０ｎｍ〜約３０ｎｍの範囲内の厚さ５５２を有する。代替的に、第３の層５５０はより薄くてもよく、又はより厚くてもよい。
前述のように、第３の層５５０は、一実施形態において、たとえば、ｐ型ドーパントをドープした半導体材料（たとえば、ＧａＮ）から形成されてもよい。同じく前述のように、第３の層５５０は、第２の層４４０の第２のバンドギャップと異なる第３のバンドギャップを有する。したがって、第２の層４４０の上に第３の層５５０が形成される結果として、第３の層５５０と第２の層４４０との間のコンタクト領域に２次元正孔ガス５１２が形成されることになる。
ここで図６及び工程６００を参照すると、マスク材料３１０が除去されてもよく、複数の導電性コンタクト６１４、６１６、６１８、６２４、６２６、６２８が、それぞれ第３の層５５０及び第２の層２４０の上に形成されてもよい。より具体的には、第１のＮチャネルトランジスタ６１０を形成するために、電流伝導コンタクト６２４、６２６が、ＧａＮ層２３０の第１の領域３３２の上になっている第２の層２４０の一部分上の２次元電子ガス３２２よりも上方に形成され、電流伝導コンタクト６２４、６２６の間にチャネル制御コンタクト６２８が形成される。したがって、第１のトランジスタ６１０は、第２の層４４０の、第１の領域３３２の上になっている部分と、２次元電子ガス３２２と、電流搬送コンタクト６２４、６２６と、チャネル制御コンタクト６２８とを有する。同様に、第２のＰチャネルトランジスタ６２０を形成するために、電流伝導コンタクト６１４、６１６が、第３の層５５０上の２次元正孔ガス５１２の上方に形成され、電流伝導コンタクト６１４、６１６の間にチャネル制御コンタクト６１８が形成される。したがって、第２のトランジスタ６２０は、第３の層５５０と、第２の層４４０の、第２の領域３３４の上になっている部分と、２次元正孔ガス５１２と、電流搬送コンタクト６１４、６１６と、チャネル制御コンタクト６１８とを有する。図１２〜図１７とともに説明されるように、様々な追加の回路要素（たとえば、導電線及びバイア、ならびに様々な能動及び受動素子）が、その後、第１のトランジスタ６１０及び第２のトランジスタ６２０に電気的に結合されて、様々なタイプの電気回路を形成してもよい。
図２〜図６は、２つのエピタキシャルプロセスを使用して第２の層（たとえば、図１、図４の第２の層１４０、４４０）が形成される、相補型ＧａＮ ＩＣ（たとえば、図１のＩＣ１００）を作製する方法を示している。図７〜図１１とともに説明する代替の実施形態において、単一のエピタキシャルプロセス、及びその後、選択的エッチングプロセスを使用して第２の層（たとえば、図１０の第２の層１０４０）が形成されてもよい。
より具体的には、図７〜図１１は、別の例の実施形態に応じた、一実施形態の相補型ＧａＮ ＩＣ（たとえば、図１１のＧａＮ ＩＣ１１０５）を製造するための一連の作製工程の側断面図を示す。最初に図７及び工程７００を参照すると、方法は、第１のＧａＮ層７３０（たとえば、図１のＧａＮ層１３０）の上面の上に相対的に厚い第２の層７４０を形成することを含む。一実施形態によると、第２の層７４０は、エピタキシによってＧａＮ層７３０の上面上に直接に形成される。前述のように、ＧａＮ層７３０は、ＧａＮ基板、シリコン基板、ＳｉＣ基板、サファイア基板などとしてのベース基板上のエピタキシャル成長層であることもできる。代替的に、ＧａＮ層７３０自体が基板であってもよい。いずれにせよ、第２の層７４０は、約４０ｎｍ〜約１００ｎｍの範囲内の厚さ７４２を有してもよいが、第２の層７４０はまた、より厚くてもよく、又はより薄くてもよい。第２の層７４０は、一実施形態において、たとえば、ＩＩＩ族窒化物の合金（たとえば、ＡｌＧａＮ合金、ＩｎＧａＮ合金、ＩｎＡｌＮ合金、又は別の適切な合金）から形成されてもよい。
前述の実施形態と同様に、ＧａＮ層７３０は約３．５ｅＶのバンドギャップを有してもよく、第２の層７４０は相対的により広いバンドギャップを有してもよい。したがって、この結果として、ＧａＮ層７３０と第２の層７４０との間のコンタクト領域内に２次元電子ガス７２２が形成されることになる。
ここで図８及び工程８００を参照すると、第２の層７４０の上面の上に第３の層８５０が形成される。一実施形態に応じて、第３の層８５０は、エピタキシによって第２の層７４０の上面上に直接に形成される。第３の層８５０は、一実施形態において、約１０ｎｍ〜約３０ｎｍの範囲内の厚さ８５２を有する。代替的に、第３の層８５０はより薄くてもよく、又はより厚くてもよい。
前述のように、第３の層８５０は、一実施形態において、たとえば、ｐ型ドーパントをドープした半導体材料（たとえば、ＧａＮ）から形成されてもよい。同じく前述のように、第３の層８５０は、第２の層７４０の第２のバンドギャップと異なる第３のバンドギャップを有する。したがって、第２の層７４０の上に第３の層８５０が形成される結果として、第３の層８５０と第２の層７４０との間のコンタクト領域に２次元正孔ガス８１２が形成されることになる。
ここで図９及び工程９００を参照すると、第３の層８５０の上面にパターニングされたエッチマスクが被着され、それによって、ＧａＮ層７３０の第２の領域９３４の上の第３の層８５０上にマスク材料９１０が存在し、ＧａＮ層７３０の第１の領域９３２の上にマスク材料の中の開口が存在し、したがって、第３の層８５０の一部分が露出する。その後、選択的エッチングプロセスが、第３の層８５０及び第２の層７４０の材料に対して選択的であるエッチャントを使用して実行される。エッチングプロセスは、第２の層７４０全体が貫通してエッチングされる前に終了する。
図１０及び工程１０００を参照すると、マスク材料９１０が除去されることによって、エッチングプロセスは、元の厚さ７４２を有する第１の部分１０４４と、第２の厚さ１０４６を有する第２の部分１０４４とを含む変化のつけられた第２の層１０４０をもたらす。一実施形態によると、第２の厚さ１０４６は、約１５ｎｍ〜約３０ｎｍの範囲内にあるが、第２の厚さ１０４６はまた、より大きくてもよく、又はより小さくてもよい。加えて、エッチングプロセスは、２次元正孔ガス１０１２がＧａＮ基板７３０の第２の領域９３４の上にのみ存在し、ＧａＮ基板７３０の第１の領域９３２の上には存在しない、変化をつけた第３の層１０５０及び変化をつけた２次元正孔ガス１０１２をもたらす。
ここで図１１及び工程１１００を参照すると、複数の導電性コンタクト１１１４、１１１６、１１１８、１１２４、１１２６、１１２８が、それぞれ第３の層１０５０及び第２の層１０４０の上に形成されてもよい。より具体的には、第１のＮチャネルトランジスタ１１１０を形成するために、電流伝導コンタクト１１２４、１１２６が、ＧａＮ基板７３０の第１の領域９３２の上になっている第２の層１０４０の一部分上の２次元電子ガス７２２の上に形成され、電流伝導コンタクト１１２４、１１２６の間にチャネル制御コンタクト１１２８が形成される。したがって、第１のトランジスタ１１１０は、第２の層１０４０の、第１の領域９３２の上になっている部分と、２次元電子ガス７２２と、電流搬送コンタクト１１２４、１１２６と、チャネル制御コンタクト１１２８とを有する。同様に、第２のＰチャネルトランジスタ１１２０を形成するために、電流伝導コンタクト１１１４、１１１６が、第３の層１０５０上の２次元正孔ガス１０１２の上に形成され、電流伝導コンタクト１１１４、１１１６の間にチャネル制御コンタクト１１１８が形成される。したがって、第２のトランジスタ１１２０は、第３の層１０５０と、第２の層１０４０の、第２の領域９３４の上になっている部分と、２次元正孔ガス１０１２と、電流搬送コンタクト１１１４、１１１６と、チャネル制御コンタクト１１１８とを有する。２次元電子ガス７２２の、ＧａＮ基板７３０の第２の領域９３４の中の部分は、第２のトランジスタ１１２０の一部分を形成するものとは考えられない。いずれにせよ、第１のトランジスタ１１１０及び第２のトランジスタ１１２０は、結合ＧａＮ ＩＣ１１０５の別の実施形態の部分を形成する。ここでも、図１２〜図１７とともに説明されるように、様々な追加の回路要素が、その後、第１のトランジスタ１１１０及び第２のトランジスタ１１２０に電気的に結合されて、様々なタイプの電気回路を形成してもよい。図１２〜図１７は、図１の相補型ＧａＮ ＩＣ実施形態を利用する回路の実施形態を示しているが、図１２〜図１７の回路実施形態は、図１１の相補型ＧａＮ ＩＣ実施形態をも利用し得ることが理解されるべきである。
図１２は、一例の実施形態に応じた、単相ハーフブリッジ電圧源インバータ１２００（すなわち、ＤＣ−ＡＣ変換器）を提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ ＩＣ１００を示し、図１３は、図１２の単相ハーフブリッジインバータ１２００の等価な概略図１３００である。基本的に、インバータ１２００、１３００は、ＤＣ電圧源（たとえば、ＤＣ電圧源１３６０）からＡＣ出力波形を生成するように構成されている。
インバータ１２００、１３００は、図１２及び図１３に示すような様々な導電性構造とともに結合される、少なくとも２つの相補型トランジスタ１１０、１２０、１３１０、１３２０及び少なくとも２つのダイオード１２３０、１２４０、１３３０、１３４０を含む。加えて、一実施形態によると、インバータ１２００、１３００は、低次電流高調波が、電圧源１３６０（図１２には示されていない）に戻されることを低減するように機能することができる少なくとも２つのキャパシタ１３５０、１３５２（図１２には示されていない）を含んでもよい。ダイオード１２３０、１２４０、１３３０、１３４０及びキャパシタ１３５０、１３５２のうちの少なくとも１つは、トランジスタ１１０、１２０、１３１０、１３２０とともにモノリシックに形成されてもよく、又は、ダイオード１２３０、１２４０、１３３０、１３４０及びキャパシタ１３５０、１３５２のうちの少なくとも１つの一部もしくはすべては、別個の基板上に形成されてもよく、かつ／もしくは別個の独立した構成要素であってもよい。
上述のように、インバータ１２００、１３００は単相ハーフブリッジインバータである。ＧａＮ ＩＣの他の実施形態を使用して、限定ではないが、単相フルブリッジインバータ、多相インバータ、電流源インバータ、マルチレベルインバータなどを含む、他のタイプのインバータも形成されてもよい。図１２及び図１３に示すハーフブリッジインバータ１２００、１３００の実施形態において、インバータ１２００、１３００は２つのレグを有し、インバータ１２００、１３００の第１のレグは第１のトランジスタ１１０、１３１０及び第１のダイオード１２３０、１３３０を有し、インバータ１２００、１３００の第２のレグは第２のトランジスタ１２０、１３２０及び第２のダイオード１２４０、１３４０を有する。第１のダイオード１２３０、１３３０のカソードは第１のトランジスタ１１０、１３１０の第１の電流搬送コンタクト１２４に結合されており、第１のダイオード１２３０、１３３０のアノードは第１のトランジスタ１１０、１３１０の第２の電流搬送コンタクト１２６に結合されている。同様に、第２のダイオード１２４０、１３４０のカソードは第２のトランジスタ１２０、１３２０の第１の電流搬送コンタクト１１４に結合されており、第２のダイオード１２４０、１３４０のアノードは第２のトランジスタ１２０、１３２０の第２の電流搬送コンタクト１１６に結合されている。
インバータ１２００、１３００は、正入力端子１２８０、１３８０と、負入力端子１２８２、１３８２と、第１のトランジスタ制御端子１２８４、１３８４と、第２のトランジスタ制御端子１２８６、１３８６と、出力端子１２８８、１３８８とをも有する。正入力端子１２８０、１３８０は第１のトランジスタ１１０、１３１０の第１の電流搬送端子１２４に結合されており、電圧源１３６０から正電圧を受け取るように構成されている。負入力端子１２８２、１３８２は第２のトランジスタ１２０、１３２０の第２の電流搬送端子１１６に結合されており、電圧源１３６０から負電圧を受け取るように構成されている。
第１のトランジスタ制御端子１２８４、１３８４は第１のトランジスタ１１０、１３１０のチャネル制御コンタクト１２８に結合されており、第１のトランジスタ制御端子１２８４、１３８４は、コントローラ（図示せず）から第１のスイッチ制御信号を受信するように構成されている。第２のトランジスタ制御端子１２８６、１３８６は第２のトランジスタ１２０、１３２０のチャネル制御コンタクト１１８に結合されており、第２のトランジスタ制御端子１２８６、１３８６は、コントローラから第２のスイッチ制御信号を受信するように構成されている。第１のスイッチ制御信号及び第２のスイッチ制御信号は、両方のトランジスタ１１０、１２０、１３１０、１３２０が同時にオン（すなわち、伝導状態）でないように供給される。より詳細には、スイッチ制御信号は、（たとえば、パルス幅変調、キャリアベースの技法、空間ベクトル技法、選択的高調波技法、又は何らかの他の変調方式を使用して）対象の周波数付近のほぼ正弦波形を生成するように変調される。
第１のトランジスタ１１０、１３１０の第２の電流搬送コンタクト１２６、及び、第２のトランジスタ１２０、１３２０の第１の電流搬送コンタクト１１４に結合されている出力端子１２８８、１３８８においてＡＣ出力信号が生成される。出力端子１２８８、１３８８はＡＣ出力信号を負荷（たとえば、図１２には示されていない負荷１３９０）に提供するように構成されている。
図１４は、一例の実施形態による、プッシュプル出力１４００を提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ ＩＣを示し、図１５は、図１４のプッシュプル出力１４００の等価な概略図１５００である。プッシュプル出力１４００、１５００は、交互に、接続されている負荷（たとえば、図１４には示されていない負荷１５４０）に電流を供給し、又は当該負荷から電流を吸収するように構成されている。
プッシュプル出力１４００、１５００は、図１４及び図１５に示すような様々な導電性構造とともに結合される、少なくとも２つの相補型トランジスタ１１０、１２０、１５１０、１５２０及び比較器１４３０、１５３０を含む。比較器１４３０、１５３０は、トランジスタ１１０、１２０、１５１０、１５２０とともにモノリシックに形成されてもよく、又は、比較器１４３０、１５３０は、別個の基板上に形成されてもよく、かつ／もしくは別個の独立した構成要素を含んでもよい。
プッシュプル出力１４００、１５００は、第１の電源端子１４５０、１５５０と、第２の電源端子１４５２、１５５２と、入力端子１４５４、１５５４と、出力端子１４５６、１５５６とをも有する。入力端子１４５４、１５５４は比較器１４３０、１５３０の第１の入力に結合されており、比較器１４３０、１５３０の第２の入力は出力端子１４５６、１５５６に結合されている。第１の電源端子１４５０、１５５０は第１のトランジスタ１１０、１５１０の第１の電流搬送端子１２４に結合されており、第１の基準電圧（たとえば、ＶＳＳ）を受け取るように構成されている。第２の電源端子１４５２、１５５２は第２のトランジスタ１２０、１５２０の第２の電流搬送端子１１６に結合されており、第２の基準電圧（たとえば、ＶＤＤ又はグランド）を受け取るように構成されている。第１のトランジスタ１１０、１５１０の第２の電流搬送端子１２６及び第２のトランジスタ１２０、１５２０の第１の電流搬送端子１１４はともに結合されており、出力端子１４５６、１５５６及び比較器１４３０、１５３０の第２の入力にも結合されている。
動作中、基準電圧が入力端子１４５４、１５５４に（及び、したがって比較器１４３０、１５３０の第１の入力端子に）提供される。比較器１４３０、１５３０はその第２の入力端子において、出力端子１４５６、１５５６において負荷に提供される電圧をも受け取り、比較器は２つの電圧値を比較して、それに応じてスイッチ制御信号をトランジスタ１１０、１２０、１５１０、１５２０に提供する。スイッチ制御信号は、任意の所与の時点において、第１のトランジスタ１１０、１５１０又は第２のトランジスタ１２０、１５２０のいずれかに、電流を伝導させてもよい。より具体的には、第１のトランジスタ１１０、１５１０が伝導している（かつ、第２のトランジスタ１２０、１５２０が伝導していない）とき、第１のトランジスタ１１０、１５１０は電流を電源（図示せず）から負荷１５４０に提供する。逆に、第２のトランジスタ１２０、１５２０が伝導している（かつ、第１のトランジスタ１１０、１５１０が伝導していない）とき、第２のトランジスタ１２０、１５２０は、負荷からの電流をグランド又は負電源までシンクする。
図１６は、一例の実施形態による、化合物トランジスタ１６００（Ｓｚｉｋｌａｉペアとしても公知である）を提供するための追加の電気接続及び回路構成要素を有する図１の相補型ＧａＮ ＩＣを示し、図１７は、図１６の化合物トランジスタ１６００の等価な概略図１７００である。
化合物トランジスタ１６００、１７００は、図１６及び図１７に示すような様々な導電性構造とともに結合される、少なくとも２つの相補型トランジスタ１１０、１２０、１７１０、１７２０を含む。化合物トランジスタ１６００、１７００は、入力端子１６３０、１７３０と、ソース端子１６３２、１７３２と、ドレイン端子１６３４、１７３４とをも有する。入力端子１６３０、１７３０は第１のトランジスタ１１０、１７１０のチャネル制御コンタクト１２８に結合されている。第１のトランジスタ１１０、１７１０の第１の電流搬送端子１２４は、第２のトランジスタ１２０、１７２０のチャネル制御コンタクト１１８に結合されている。第２のトランジスタ１２０の第１の電流搬送端子１１４はソース端子１６３２、１７３２に結合されている。第１のトランジスタ１１０、１７１０及び第２のトランジスタ１２０、１７２０の第２の電流搬送端子１２６、１１６はドレイン端子１６３４、１７３４に結合されている。
様々な相補型ＧａＮ ＩＣ実施形態が実装され得る上記の回路例に加えて、様々な相補型ＧａＮ実施形態が様々な他のタイプの回路において実装されてもよい。そのような回路は、限定ではないが、ＡＣ−ＤＣ変換器（整流器）、ＤＣ−ＤＣ変換器、ＡＣ−ＡＣ変換器、ダーリントンペア、及び様々な他のタイプの回路を含む。したがって、上記で与えられた例は限定であるようには意図されていない。
モノリシック集積回路の一実施形態は、ＧａＮ層と、第２の層と、第３の層とを含む。ＧａＮ層は、上面及び第１のバンドギャップを有する。第２の層はＧａＮ層の上面の上に形成され、第１の部分及び第２の部分を有する。第２の層は第１のバンドギャップと異なる第２のバンドギャップを有し、結果として、ＧａＮ層と第２の層との間のコンタクト領域内に２次元電子ガスがもたらされる。第２の層の第１の部分はＧａＮ層の第１の領域の上に形成され、第２の層の第２の部分はＧａＮ層の第２の領域の上に形成される。第３の層は第２の層の第２の部分の上に形成される。第３の層は第２のバンドギャップと異なる第３のバンドギャップを有し、結果として、第２の層と第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる。
電子回路の一実施形態は、ＧａＮ層、第１のトランジスタ、及び第２のトランジスタを含んでなるモノリシック集積回路を含む。ＧａＮ層は、上面及び第１のバンドギャップを有する。第１のトランジスタは第１の導電型であり、ＧａＮ層の上面の第１の領域の上に形成される。第１のトランジスタは第２の層の第１の部分と、第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、第１のチャネル制御コンタクトとを含む。第２の層は第１のバンドギャップと異なる第２のバンドギャップを有し、結果として、ＧａＮ層と第２の層の第１の部分との間のコンタクト領域内に２次元電子ガスがもたらされる。第１の電流搬送コンタクト及び第２の電流搬送コンタクトは、第２の層の第１の部分及びＧａＮ層の上面の第１の領域の上方に形成される。第１のチャネル制御コンタクトは、第２の層の第１の部分及びＧａＮ層の上面の第１の領域の上、かつ第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に形成される。第２のトランジスタは第２の導電型であり、ＧａＮ層の上面の第２の領域の上に形成される。第２のトランジスタは第２の層の第２の部分と、第２の層の第２の部分の上に形成される第３の層と、第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、第２のチャネル制御コンタクトとを含む。第３の層は第２のバンドギャップと異なる第３のバンドギャップを有し、結果として、第２の層と第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる。第３の電流搬送コンタクト及び第４の電流搬送コンタクトは、第３の層、第２の層の第２の部分、及びＧａＮ層の上面の第２の領域の上方に形成される。第２のチャネル制御コンタクトは、第３の層、第２の層の第２の部分、及びＧａＮ層の上面の第２の領域の上、かつ第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成される。
モノリシック集積回路を作製する方法の一実施形態は、第１のバンドギャップを有する第１のＧａＮ層を提供する工程と、ＧａＮ層の上面の上に第２の層を形成する工程であって、第２の層は第１のバンドギャップと異なる第２のバンドギャップを有し、結果として、ＧａＮ層と第２の層との間のコンタクト領域内に２次元電子ガスがもたらされる、第２の層を形成する工程とを含む。第２の層は、ＧａＮ層の上面の第１の領域の上に形成されている第１の部分と、ＧａＮ層の上面の第２の領域の上に形成されている第２の部分とを有する。方法は、第２の層の第２の部分の上に第３の層を形成する工程をも含み、第３の層は第２のバンドギャップと異なる第３のバンドギャップを有し、結果として、第２の層と第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる。
簡潔にするために、従来の半導体作製技法は本明細書においては詳細に説明されていない場合がある。加えて、特定の専門用語は本明細書においては参照のみを目的として使用されている場合もあり、したがって、限定であるようには意図されておらず、「第１の」、「第２の」といった用語、及び、構造を指す他のこのような数に関する用語は文脈において明確に指示されていない限り、並び又は順序を暗示してはいない。
本明細書において使用される場合、「ノード」とは、任意の内部又は外部の基準点、接続点、接点、信号線、導体素子などを意味し、そこに、所与の信号、論理レベル、電圧、データパターン、電流、又は量が存在する。さらに、２つ以上のノードが１つの物理的要素によって実現されてもよい（また、共通のノードにおいて受信又は出力されるが、２つ以上の信号が多重化、変調、又は他の様態で区別されることができる）。
上記の記載は、ともに「接続される」又は「結合される」ものとして要素もしくはノード又は特徴に言及している。本明細書において使用される場合、別途明確に述べられていない限り、「接続される」とは、１つの要素が別の要素に直接的に結び付けられている（又は直接的にそれと通信する）ことを意味し、必ずしも機械的にではない。同様に、別途明確に述べられていない限り、「結合される」とは、１つの要素が別の要素に直接的に又は間接的に結び付けられている（又は直接的にもしくは間接的にそれと通信する）ことを意味し、必ずしも機械的にではない。したがって、図面に示されている概略図は要素の１つの例示的な構成を図示しているが、追加の介在する要素、デバイス、特徴、又は構成要素が図示される主題の実施形態において存在してもよい。
前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、膨大な数で様々な実施形態が存在することを理解されたい。本明細書に記載される１つ以上の例示的な実施形態は、権利を請求する主題の範囲、適用性又は構成を限定することを決して意図していないことも理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つ以上の実施形態を実行するための有意義な指針を当業者に提供するものである。構成要素の機能及び構成の中で、各種の変更は、既知の同等物及び本特許出願を行うときに予見される同等物を含む特許請求の範囲に記載される範囲から逸脱することなく行うことが可能でことは理解されよう。

Claims (19)

  1. モノリシック集積回路において、
    上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
    前記ＧａＮ層の前記上面の上方に形成され、第１の部分及び第２の部分を有する第２の層であって、該第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層の前記第１の部分は前記ＧａＮ層の第１の領域の上に形成され、前記第２の層の前記第２の部分は前記ＧａＮ層の第２の領域の上に形成され、前記第２の層の前記第１の部分は第１の厚さを有し、前記第２の層の前記第２の部分は、前記第１の厚さよりも大きい第２の厚さを有する、第２の層と、
    前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層とを備える、モノリシック集積回路。
  2. モノリシック集積回路において、
    上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
    前記ＧａＮ層の前記上面の上方に形成され、第１の部分及び第２の部分を有する第２の層であって、該第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層の前記第１の部分は前記ＧａＮ層の第１の領域の上に形成され、前記第２の層の前記第２の部分は前記ＧａＮ層の第２の領域の上に形成され、前記２次元電子ガスは、前記第２の層の前記第１の部分と前記ＧａＮ層との間のコンタクト領域内に存在し、前記２次元電子ガスは、前記第２の層の前記第２の部分と前記ＧａＮ層との間のコンタクト領域においては抑制されている、第２の層と、
    前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層とを備える、モノリシック集積回路。
  3. 前記第２の層の前記第１の部分及び前記ＧａＮ層の前記第１の領域の上方に形成されている第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトの間に形成されている第１のチャネル制御コンタクトであって、前記第２の層の前記第１の部分、前記２次元電子ガス、前記第１の電流搬送コンタクト及び第２の電流搬送コンタクト、ならびに前記第１のチャネル制御コンタクトは第１の導電型を有する第１のトランジスタの部分を形成する、第１のチャネル制御コンタクトと、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記第２の領域の上に形成されている第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成されている第２のチャネル制御コンタクトであって、前記第３の層、前記第２の層の前記第２の部分、前記２次元正孔ガス、前記第３の電流搬送コンタクト及び第４の電流搬送コンタクト、ならびに前記第２のチャネル制御コンタクトは第２の導電型を有する第２のトランジスタの部分を形成する、第２のチャネル制御コンタクトとをさらに備える、請求項１又は２に記載のモノリシック集積回路。
  4. 前記第１のトランジスタと前記第２のトランジスタとの間の分離構造をさらに備え、前記分離構造は、分離メサ、インプラント領域、及びインプラントウェル、ならびにトレンチ分離構造から選択される、請求項３に記載のモノリシック集積回路。
  5. 前記第２の層は、窒化アルミニウムガリウム（ＡｌＧａＮ）合金から形成されている、請求項１又は２に記載のモノリシック集積回路。
  6. 前記第２の層は、２０パーセント〜３０パーセントの範囲内の原子百分率のアルミニウムを有する窒化アルミニウムガリウム（ＡｌＧａＮ）合金から形成されている、請求項１又は２に記載のモノリシック集積回路。
  7. 前記第２の層の前記第１の部分に係る前記第１の厚さは、１５ナノメートル〜３０ナノメートルの範囲内にある、請求項１に記載のモノリシック集積回路。
  8. 前記第２の層の前記第２の部分に係る前記第２の厚さは、４０ナノメートル〜１００ナノメートルの範囲内にある、請求項１に記載のモノリシック集積回路。
  9. 前記２次元電子ガスは、前記第２の層の前記第１の部分と前記ＧａＮ層との間のコンタクト領域内に存在し、前記第２の層の前記第２の部分と前記ＧａＮ層との間のコンタクト領域内にも存在する、請求項１又は２に記載のモノリシック集積回路。
  10. 前記第３の層はｐ型ドーパントをドープした半導体材料を含んでなる、請求項１又は２に記載のモノリシック集積回路。
  11. 前記第３の層は、１０ｎｍ〜３０ｎｍの範囲内の厚さを有する、請求項１又は２に記載のモノリシック集積回路。
  12. モノリシック集積回路を含む電子回路において、前記モノリシック集積回路は、
    上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
    前記ＧａＮ層の前記上面の第１の領域の上方に形成される、第１の導電型の第１のトランジスタであって、該第１のトランジスタは、
    第２の層の第１の部分であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層の前記第１の部分との間のコンタクト領域内に２次元電子ガスがもたらされる、第２の層の第１の部分と、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方に形成される第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に形成される第１のチャネル制御コンタクトとを有し、
    前記第２の層の前記第１の部分は第１の厚さを有し、前記第２の層の前記第２の部分は、前記第１の厚さよりも大きい第２の厚さを有する、第１のトランジスタと、
    前記ＧａＮ層の前記上面の第２の領域の上方に形成される、第２の導電型第２のトランジスタであって、該第２のトランジスタは、
    前記第２の層の第２の部分と、
    前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と該第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層と、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方に形成される第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成される第２のチャネル制御コンタクトとを有した第２のトランジスタとを備える、電子回路。
  13. モノリシック集積回路を含む電子回路において、前記モノリシック集積回路は、
    上面及び第１のバンドギャップを有する窒化ガリウム（ＧａＮ）層と、
    前記ＧａＮ層の前記上面の第１の領域の上方に形成される、第１の導電型の第１のトランジスタであって、該第１のトランジスタは、
    第２の層の第１の部分であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層の前記第１の部分との間のコンタクト領域内に２次元電子ガスがもたらされる、第２の層の第１の部分と、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方に形成される第１の電流搬送コンタクト及び第２の電流搬送コンタクトと、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に形成される第１のチャネル制御コンタクトとを有し、
    前記２次元電子ガスは、前記第２の層の前記第１の部分と前記ＧａＮ層との間のコンタクト領域内に存在し、前記２次元電子ガスは、前記第２の層の前記第２の部分と前記ＧａＮ層との間のコンタクト領域においては抑制されている、第１のトランジスタと、
    前記ＧａＮ層の前記上面の第２の領域の上方に形成される、第２の導電型第２のトランジスタであって、該第２のトランジスタは、
    前記第２の層の第２の部分と、
    前記第２の層の前記第２の部分の上に形成される第３の層であって、該第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と該第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層と、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方に形成される第３の電流搬送コンタクト及び第４の電流搬送コンタクトと、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に形成される第２のチャネル制御コンタクトとを有した第２のトランジスタとを備える、電子回路。
  14. 前記電子回路はインバータとして構成され、前記電子回路は、
    前記第１のトランジスタの前記第１の電流搬送端子に結合されている正入力端子であって、該正入力端子は電圧源から第１の電圧を受け取るように構成されている、正入力端子と、
    前記第２のトランジスタの前記第４の電流搬送端子に結合されている負入力端子であって、該負入力端子は前記電圧源から第２の電圧を受け取るように構成されている、負入力端子と、
    前記第１のトランジスタの前記第１のチャネル制御コンタクトに結合されている第１のトランジスタ制御端子であって、該第１のトランジスタ制御端子は、コントローラから第１のスイッチ制御信号を受信するように構成されている、第１のトランジスタ制御端子と、
    前記第２のトランジスタの前記第２のチャネル制御コンタクトに結合されている第２のトランジスタ制御端子であって、前記第１のトランジスタ制御端子は、コントローラから第２のスイッチ制御信号を受信するように構成されている、第２のトランジスタ制御端子と、
    第１のカソード及び第１のアノードを有する第１のダイオードであって、前記第１のカソードは前記第１のトランジスタの前記第１の電流搬送コンタクトに結合されており、前記第１のアノードは前記第１のトランジスタの前記第２の電流搬送コンタクトに結合されている、第１のダイオードと、
    第２のカソード及び第２のアノードを有する第２のダイオードであって、前記第２のカソードは前記第２のトランジスタの前記第３の電流搬送コンタクトに結合されており、前記第２のアノードは前記第２のトランジスタの前記第４の電流搬送コンタクトに結合されている、第２のダイオードと、
    前記第２の電流搬送コンタクト及び前記第３の電流搬送コンタクトに結合されている出力端子であって、該出力端子は、ＡＣ信号を負荷に提供するように構成されている、出力端子とをさらに備える、請求項１２又は１３に記載の電子回路。
  15. 前記電子回路はプッシュプル出力として構成され、前記電子回路は、
    第１の入力、第２の入力、及び出力を有する比較器であって、前記出力は前記第１のトランジスタ及び第２のトランジスタの前記第１のチャネル制御コンタクト及び第２のチャネル制御コンタクトに結合されている、比較器と、
    前記比較器の前記第１の入力に結合されている入力端子と、
    前記第１のトランジスタの前記第１の電流搬送端子に結合されている第１の電源端子と、
    前記第２のトランジスタの前記第４の電流搬送端子に結合されている第２の電源端子と、
    前記比較器の前記第２の入力に結合されている出力端子であって、前記第１のトランジスタの前記第２の電流搬送端子及び前記第２のトランジスタの前記第３の電流搬送端子も該出力端子に結合されている、出力端子とをさらに備える、請求項１２又は１３に記載の電子回路。
  16. 前記電子回路は化合物トランジスタとして構成され、前記電子回路は、
    前記第１のトランジスタの前記チャネル制御コンタクトに結合されている入力端子であって、前記第１のトランジスタの前記第１の電流搬送端子は前記第２のトランジスタの前記チャネル制御コンタクトに結合されている、入力端子と、
    前記第２のトランジスタの前記第３の電流搬送端子に結合されているソース端子と、
    前記第１のトランジスタの前記第２の電流搬送端子、及び、前記第２のトランジスタの前記第４の電流搬送端子に結合されているドレイン端子とをさらに備える、請求項１２又は１３に記載の電子回路。
  17. モノリシック集積回路を作製するための方法において、
    第１のバンドギャップを有した第１の窒化ガリウム（ＧａＮ）層を提供する工程と、
    前記ＧａＮ層の上面の上方に第２の層を形成する工程であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層は、前記ＧａＮ層の前記上面の第１の領域の上に形成されている第１の部分と、前記ＧａＮ層の前記上面の第２の領域の上に形成されている第２の部分とを有し、前記第２の層を形成する工程は、
    前記第１の領域及び前記第２の領域の上に第１の副層を形成する工程であって、前記第１の副層は第１の厚さを有する、第１の副層を形成する工程と、
    前記第１の副層の、前記ＧａＮ層の前記第２の領域の上にある部分の上に第２の副層を形成する工程であって、ただし、前記第１の副層の、前記ＧａＮ層の前記第１の部分の上にある部分には形成せず、前記ＧａＮ層の前記第２の領域の上の前記第１の副層及び第２の副層の組合せは、前記第１の厚さよりも大きい第２の厚さを有する、第２の副層を形成する工程とを備える、第２の層を形成する工程と、
    前記第２の層の前記第２の部分の上に第３の層を形成する工程であって、前記第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層を形成する工程とを備える、方法。
  18. モノリシック集積回路を作製するための方法において、
    第１のバンドギャップを有した第１の窒化ガリウム（ＧａＮ）層を提供する工程と、
    前記ＧａＮ層の上面の上方に第２の層を形成する工程であって、前記第２の層は前記第１のバンドギャップと異なる第２のバンドギャップを有する結果、前記ＧａＮ層と前記第２の層との間のコンタクト領域内に２次元電子ガスがもたらされ、前記第２の層は、前記ＧａＮ層の前記上面の第１の領域の上に形成されている第１の部分と、前記ＧａＮ層の前記上面の第２の領域の上に形成されている第２の部分とを有する、第２の層を形成する工程と、
    前記第２の層の前記第２の部分の上に第３の層を形成する前に、前記ＧａＮ層の前記第２の領域と前記第２の層との間のコンタクト領域においては前記２次元電子ガスを抑制する工程と、
    前記第３の層を形成する工程であって、前記第３の層は前記第２のバンドギャップと異なる第３のバンドギャップを有する結果、前記第２の層と前記第３の層との間のコンタクト領域内に２次元正孔ガスがもたらされる、第３の層を形成する工程とを備える、方法。
  19. 前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方に第１の電流搬送コンタクト及び第２の電流搬送コンタクトを形成する工程と、
    前記第２の層の前記第１の部分及び前記ＧａＮ層の前記上面の前記第１の領域の上方、かつ前記第１の電流搬送コンタクトと第２の電流搬送コンタクトとの間に第１のチャネル制御コンタクトを形成する工程であって、前記第２の層の前記第１の部分、前記２次元電子ガス、前記第１の電流搬送コンタクト及び第２の電流搬送コンタクト、ならびに前記第１のチャネル制御コンタクトは第１の導電型を有する第１のトランジスタの部分を形成する、第１のチャネル制御コンタクトを形成する工程と、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方に第３の電流搬送コンタクト及び第４の電流搬送コンタクトを形成する工程と、
    前記第３の層、前記第２の層の前記第２の部分、及び前記ＧａＮ層の前記上面の前記第２の領域の上方、かつ前記第３の電流搬送コンタクトと第４の電流搬送コンタクトとの間に第２のチャネル制御コンタクトを形成する工程であって、前記第３の層、前記第２の層の前記第２の部分、前記２次元正孔ガス、前記第３の電流搬送コンタクト及び第４の電流搬送コンタクト、ならびに前記第２のチャネル制御コンタクトは第２の導電型を有する第２のトランジスタの部分を形成する、第２のチャネル制御コンタクトを形成する工程とをさらに備える、請求項１７又は１８に記載の方法。
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