JP6433871B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２００３−２０８７９３号公報 特開２０１０−２６２６９６号公報 特開平１１−１２１７２１号公報

信頼性を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、半導体基板に平行な第１方向に沿って配置され互いが直列に接続された第１選択トランジスタ、第１メモリセル、及び第２選択トランジスタを有する第１ストリングを含む第１ブロックと、第１選択トランジスタのドレインに接続された第１ビット線と、第１メモリセルの制御ゲートに接続される第１ワード線と、第２選択トランジスタのソースに接続された第１プラグと、第１プラグが接続されたソース線と、ソース線に接続された第１配線と、第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、第１ワード線並びに第１及び第２選択ゲート線に電圧を印加可能なロウデコーダと、ソース線に電圧を印加可能なソース線ドライバと、ロウデコーダとソース線ドライバとを接続する第２配線とを含む。ロウデコーダは、ドライバ回路と、第１ワード線と前記ドライバ回路とを接続する第１トランジスタと、第１配線と前記第２配線とを接続する第２トランジスタと、第１選択ゲート線とドライバ回路とを接続する第３トランジスタと、第２選択ゲート線とドライバ回路とを接続する第４トランジスタと、第１乃至第４トランジスタのゲートに共通に接続された第１ブロックデコーダとを含む。ソース線ドライバは、第１配線、第２トランジスタ、及び第２配線を介して入力された第１電圧に応じて、ソース線の電圧を制御する。第１プラグからソース線ドライバまでのソース線の第１配線長は、第１配線とソース線との接続位置からソース線ドライバまでのソース線の第２配線長と同じである。

図１は、一実施形態に係る半導体記憶装置のブロック図である。 図２は、一実施形態に係る半導体記憶装置にかかるメモリセルアレイのレイアウト図である。 図３は、一実施形態に係る半導体記憶装置のセンスアンプの回路図である。 図４は、一実施形態に係る半導体記憶装置の備えるロウデコーダの平面図である。 図５は、一実施形態に係る半導体記憶装置の読み出し動作時のタイミングチャートである。 図６は、一実施形態に係る半導体記憶装置の備えるロウデコーダの動作とソース線ＣＥＬＳＲＣの電圧の関係の具体例を示すブロック図である。 図７は、一実施形態に係る半導体記憶装置の備えるロウデコーダの動作とソース線ＣＥＬＳＲＣの電圧の関係の具体例を示すブロック図である。 図８は、読み出し時にソース線ＣＥＬＳＲＣを流れる電流Ｉｃｅｌｌとソース線ドライバ１１４における電圧制御との関係の一例を示すブロック図である。 図９は、一実施形態に係る半導体記憶装置におけるソース線の位置と電圧との関係を示すグラフである。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

以下の実施形態では半導体記憶装置として、メモリセルトランジスタが半導体基板の上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１ 構成について
一実施形態の半導体記憶装置の構成について説明する。

１．１ 半導体記憶装置の全体構成について
まず、本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。図１に示すように、本実施形態のＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。

メモリセルアレイ１１１は、データを不揮発に記憶する。そしてメモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。

ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１５を備えている。メモリセルトランジスタは、半導体基板上に二次元に配列されている。なお、１つのブロックに含まれるＮＡＮＤストリング１１５の数は任意である。

ＮＡＮＤストリング１１５の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。更に、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。

メモリセルトランジスタＭＴ０〜ＭＴ１５は、その電流経路が直列に接続される。この直列接続の一端側のメモリセルトランジスタＭＴ０のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ１５のソースは、選択トランジスタＳＴ２のドレインに接続されている。

同一ブロックＢＬＫ内の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＳＧＤに共通に接続される。同様に、同一ブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＳＧＳに共通に接続される。

また、ブロックＢＬＫ内の各ＮＡＮＤストリング１１５のメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通に接続される。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。

また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。すなわちソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。そして、ソース線ＣＥＬＳＲＣは、ソース線ドライバ１１４に接続されている。

更にソース線ＣＥＬＳＲＣは、各ブロックＢＬＫに対応するモニタ配線ＬＳＲＣ（ＬＳＲＣ０、ＬＳＲＣ１、…）が接続されている。モニタ配線ＬＳＲＣは、ソース線ＣＥＬＳＲＣと、各ブロックＢＬＫの選択トランジスタＳＴ２のソース（ソース線コンタクトＳＣ）との接続位置における電圧をモニタするための配線である。そしてモニタ配線ＬＳＲＣは、一方がソース線ＣＥＬＳＲＣに接続されて、他方がロウデコーダ１１２に接続される。

次に、ソース線ＣＥＬＳＲＣとモニタ配線ＬＳＲＣの接続について、図２を用いて詳細に説明する。

図２に示すように、本実施形態において、各ブロックＢＬＫは、半導体基板に水平な第１方向に沿って、ソース線ドライバ１１４から遠い位置からソース線ドライバ１１４に向かって、ブロックＢＬＫ０、ＢＬＫ１、…の順に配置されている。各ブロックＢＬＫ内では、半導体基板に水平で第１方向と垂直な第２方向に沿って、複数のＮＡＮＤストリング１１５が配置されている。そして、ＮＡＮＤストリング１１５内では、第１方向に沿ってソース線ドライバ１１４から遠い位置からソース線ドライバ１１４に向かって、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴ１５及び選択トランジスタＳＴ２が順に配置されている。

ソース線ＣＥＬＳＲＣは、メモリセルアレイ１１１の上方(半導体基板に垂直な第３方向)において各ブロックＢＬＫを覆うように複数の配線で形成されており、各選択トランジスタＳＴ２のソースと接続される。より具体的には、ソース線ＣＥＬＳＲＣは、ブロックＢＬＫ０の各選択トランジスタＳＴ２のソースと、ソース上に設けられたソース線コンタクトＳＣ０を介して接続され、ブロックＢＬＫ１の各選択トランジスタＳＴ２のソースと、ソース線コンタクトＳＣ１を介して接続される。以下、ソース線ドライバ１１４とソース線コンタクトＳＣ０及びＳＣ１とを接続するソース線ＣＥＬＳＲＣの配線長を、それぞれＬ０及びＬ１とすると、Ｌ０＞Ｌ１の関係にある。

また、モニタ配線ＬＳＲＣは、対応するブロックＢＬＫのソース線コンタクトＳＣとソース線ＣＥＬＳＲＣとの接続位置に近い場所に接続される。例えば、モニタ配線ＬＳＲＣ０及びＬＳＲＣ１は、ソース線ドライバ１１４までの配線長がそれぞれＬ０及びＬ１となる位置で、ソース線ＣＥＬＳＲＣに接続される。

なお、図２の例では、モニタ配線ＬＳＲＣがソース線ＣＥＬＳＲＣに接続される場合について説明したが、モニタ配線ＬＳＲＣがソース線ＣＥＬＳＲＣと異なる配線層で形成され、ソース線コンタクトＳＣと接続されても良い。この場合、ソース線コンタクトＳＣにモニタ配線ＬＳＲＣとソース線ＣＥＬＳＲＣが共通に接続される。また、図２の例では、ソース線ＣＥＬＳＲＣがメモリセルアレイ１１１全体を覆うように形成されている場合について説明したが、覆っていなくても良い。

図１に戻り、センスアンプ１１３は、ビット線に対応する複数のセンスアンプユニット１２０を備える。センスアンプユニット１２０は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またセンスアンプユニット１２０は、データの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。以下、センスアンプ１１３が一括して読み出し及び書き込みを行うデータの単位を「ページ」と呼ぶ。

ロウデコーダ１１２は、例えばデータの書き込み及び読み出しの際、対象となるブロックを選択して、ワード線ＷＬ、並びにセレクトゲート線ＳＧＤ及びＳＧＳに必要な電圧を印加する。またロウデコーダ１１２は、ＣＧドライバ１１６、ブロックデコーダ１１７、並びにスイッチ部１１８を備える。

ＣＧドライバ１１６は、ワード線ＷＬ０〜１５、並びにセレクトゲート線ＳＧＤ及びＳＧＳにそれぞれ対応した配線ＣＧ０〜ＣＧ１５、ＣＧＤ、及びＣＧＳに必要な電圧を供給する。

ブロックデコーダ１１７（１１７−０、１１７−１、…）は、外部コントローラより入力されるロウアドレスをデコードして、対象となるブロックＢＬＫを選択する。より具体的にはブロックデコーダ１１７は、ブロックＢＬＫ毎に設けられる。そして例えばブロックＢＬＫ０が選択された場合には、ブロックＢＬＫ０に対応するブロックデコーダ１１７−０が信号線ＴＧ０を“Ｈ”レベルにする。

スイッチ部１１８は、ブロックＢＬＫ毎に設けられ、ｎチャネルＭＯＳトランジスタ１０（１０−０〜１０−１５）、ｎチャネルＭＯＳトランジスタ１１（１１−０及び１１−１）、及びｎチャネルＭＯＳトランジスタ１２を備える。

以下、ブロックＢＬＫ０を例として、トランジスタ１０〜１２の接続について具体的に説明する。なお、他のブロックＢＬＫも同じ構成である。まずワード線ＷＬ０に対応するトランジスタ１０−０は、ソースまたドレインのいずれか一方がワード線ＷＬ０に接続され、他方が配線ＣＧ０に接続され、ゲートが信号線ＴＧ０に接続される。トランジスタ１０−１〜１０−１５も同様に、ソースまたドレインのいずれか一方がそれぞれワード線ＷＬ１〜ＷＬ１５に接続され、他方がそれぞれ配線ＣＧ１〜ＣＧ１５に接続され、ゲートが信号線ＴＧ０に共通に接続される。

またトランジスタ１１−０（または１１−１）は、ソースまたドレインのいずれか一方がセレクトゲート線ＳＧＤ（またはＳＧＳ）に接続され、他端が配線ＣＧＤ（またはＣＧＳ）に接続され、ゲートが信号線ＴＧ０に共通に接続される。

またトランジスタ１２は、ソースまたドレインのいずれか一方がモニタ配線ＬＳＲＣ０に接続され、他方がモニタ配線ＳＲＣ＿ＭＯＮＩに接続され、ゲートが信号線ＴＧ０に接続される。よって、信号線ＴＧ０は、スイッチ部１１８に設けられた複数のトランジスタ１０〜１２のゲートに共通に接続される。そして、信号線ＴＧ０が“Ｈ”レベルとされると、ブロックＢＬＫ０に対応するトランジスタ１０、１１、及び１２が全てオン状態となる。

ソース線ドライバ１１４は、ソース線ＣＥＬＳＲＣの電圧を制御する。そしてソース線ドライバ１１４は、ｎチャネルＭＯＳトランジスタ１３及び比較器１５を備える。比較器１５は、非反転入力端子がモニタ配線ＳＲＣ＿ＭＯＮＩと接続され、反転入力端子が、配線ＮＳＲＣと接続され、出力端子がトランジスタ１３のゲートに接続される。配線ＮＳＲＣは、書き込み、読み出し、消去動作時に、ソース線ＣＥＬＳＲＣに必要な電圧が与えられる。そして比較器１５は、モニタ配線ＳＲＣ＿ＭＯＮＩの電圧、すなわち選択ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧と、配線ＮＳＲＣの電圧とを比較した結果を出力する。

ここで、比較器１５の入力端子は、比較器１５内の図示せぬトランジスタにゲート接続されている。このため、モニタ配線ＳＲＣ＿ＭＯＮＩに電流はほぼ流れず、モニタ配線ＬＳＲＣ及びモニタ配線ＳＲＣ＿ＭＯＮＩの電圧降下は、ほぼ生じない。つまり、比較器１５の非反転入力端子には、選択ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧が入力される。以下においては、モニタ配線ＬＳＲＣ及びモニタ配線ＳＲＣ＿ＭＯＮＩの電圧降下は、便宜的に生じないものとして記載する。

トランジスタ１３は、ソースまたドレインのいずれか一方がソース線ＣＥＬＳＲＣに接続され、他方が接地されている。そしてトランジスタ１３は、比較器１５の出力に応じて、ソース線ＣＥＬＳＲＣの電圧を制御する。すなわち、ソース線ドライバ１１４は、モニタ配線ＳＲＣ＿ＭＯＮＩの電圧と配線ＮＳＲＣの電圧が等しくなるように、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧を制御する。なお、トランジスタ１３の個数は１個に限定されず、複数個のトランジスタ１３が並列接続され、ゲートが共通に接続されていても良い。

また、本実施形態では、メモリセルトランジスタＭＴが半導体基板上に二次元に配置されている場合について説明したが、半導体基板上方に三次元に積層されても良い。

三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．２ センスアンプの構成について
次にセンスアンプ１１３の構成について、図３を用いて説明する。なお本実施形態では、電流センス方式のセンスアンプユニット１２０について説明する。センスアンプユニット１２０は、ビット線１本毎に対応しており、ビット線ＢＬの本数と同じ数のセンスアンプユニット１２０がある。

図３に示すように、センスアンプユニット１２０は、センス回路ＳＡ及びラッチ回路ＳＤＬを備えている。なお、個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。

センス回路ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、またラッチ回路ＳＤＬの保持するデータに応じてビット線ＢＬに電圧を印加する。ラッチ回路ＳＤＬは、データを一時的に保持する。ラッチ回路ＳＤＬは、データの書き込み時には、外部コントローラから受信した書き込みデータを保持する。データの読み出し時には、センス回路ＳＡでセンス・増幅されたデータを保持し、外部コントローラへ送信する。

センス回路ＳＡは、ｎチャネルＭＯＳトランジスタ２０〜２８、ｐチャネルＭＯＳトランジスタ２９、及びキャパシタ素子３０を備えている。

トランジスタ２０は、ソースまたはドレインのいずれか一方が対応するビット線ＢＬに接続され、他方がトランジスタ２１のソースまたはドレインのいずれか一方に接続され、ゲートに信号ＢＬＳが入力される。

トランジスタ２１は、ソースまたはドレインの他方がノードＳＣＯＭに接続され、ゲートに信号ＢＬＣが入力される。トランジスタ２１は、対応するビット線ＢＬを、信号ＢＬＣの電位に応じてクランプするためのものである。

トランジスタ２５は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＲＣＧＮＤに接続され、ゲートに信号ＩＮＶ＿Ｓが入力される。

トランジスタ２２は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＳＲＣに接続され、ゲートに信号ＢＬＸが入力される。

トランジスタ２９は、ソースまたはドレインのいずれか一方がノードＳＳＲＣに接続され、他方より電圧ＶＤＤＳＡが印加され、ゲートに信号ＩＮＶ＿Ｓが入力される。ＶＤＤＳＡは、電圧発生回路よりセンスアンプ１１３に供給される電源電圧である。

トランジスタ２３は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＥＮに接続され、ゲートに信号ＸＸＬが入力される。

トランジスタ２４は、ソースまたはドレインのいずれか一方がノードＳＳＲＣに接続され、他方がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。

トランジスタ２７は、ソースまたはドレインのいずれか一方がトランジスタ２８のソースまたはドレインのいずれか一方に接続され、他方が接地され、ゲートがノードＳＥＮに接続される。

トランジスタ２８は、ソースまたはドレインのいずれか他方がバスＬＢＵＳに接続され、ゲートに信号ＳＴＢが入力される。

トランジスタ２６は、ソースまたはドレインのいずれか一方がノードＳＥＮに接続され、他方がバスＬＢＵＳに接続され、ゲートに信号ＢＬＱが入力される。

キャパシタ素子３０は、一方の電極がノードＳＥＮに接続され、他方の電極にクロックＣＬＫが入力される。

１．３ ロウデコーダの平面構成について
次に、ロウデコーダ１１２の平面構成について、特にスイッチ部１１８のトランジスタ１０〜１２のレイアウトに着目して、図４を用いて説明する。図４の例では、ブロックＢＬＫ０について詳細に図示しているが、他のブロックＢＬＫも同様である。

図４に示すように、ロウデコーダ１１２は、半導体基板表面に水平な第２方向に沿って、メモリセルアレイ１１１と隣り合うように配置される。そしてロウデコーダ１１２内において、スイッチ部１１８及びブロックデコーダ１１７は、第２方向に沿ってメモリセルアレイ１１１に近い側から、スイッチ部１１８、ブロックデコーダ１１７の順に配置される。より具体的には、各ブロックＢＬＫに対応するスイッチ部１１８及びブロックデコーダ１１７が第２方向に並んで配置されており、例えばブロックＢＬＫ０に対応するスイッチ部１１８の隣にブロックデコーダ１１７−０が配置される。

またブロックデコーダ１１７は、半導体基板表面に水平で第２方向と垂直な第１方向に沿ってブロックＢＬＫ毎に配置されている。スイッチ部１１８も同様に、第１方向に沿ってブロックＢＬＫ毎に配置されている。図４の例では、紙面上方から下方に向かってブロックＢＬＫ０、ブロックＢＬＫ１、…と順に配置されている。

各ブロックＢＬＫのスイッチ部１１８内には、半導体基板に設けられた図示せぬ活性領域上に、トランジスタ１０、１１、及び１２が配置され、これらは互いに図示せぬ素子分離領域で分離されている。

スイッチ部１１８内においては、３つのトランジスタ１２が、メモリセルアレイ１１１に最も近い位置で、第１方向に沿って配置されている。またトランジスタ１２は、ソースまたはドレインのいずれか一方がモニタ配線ＬＳＲＣ０に共通に接続され、他方がモニタ配線ＳＲＣ＿ＭＯＮＩに共通に接続されている。具体的には、トランジスタ１２のソース及びドレイン上にはコンタクトが形成され、各コンタクトは、トランジスタ１２の上方（半導体基板に垂直な第３方向）に形成されたモニタ配線ＬＳＲＣ０あるいはモニタ配線ＳＲＣ＿ＭＯＮＩに対応する金属配線に接続される。

トランジスタ１０−０〜１０−１５、並びにトランジスタ１１−０及び１１−１は、それぞれ１本のワード線ＷＬ０〜ＷＬ１５、並びにセレクトゲート線ＳＧＤ及びＳＧＳに対応して１つ設けられている。そして、トランジスタ１０−０〜１０−１５、並びにトランジスタ１１−０及び１１−１は、トランジスタ１２の隣に、第２方向に沿って３列に配置されている。図４の例では、ブロックデコーダ１１７−０からトランジスタ１２に向かって、トランジスタ１１−０、１１−１、トランジスタ１０−０〜１０−１５が順に配置されている。またトランジスタ１０及び１１は、ソースまたはドレインの一方が、ＣＧドライバ１１６にそれぞれ接続されている。そしてトランジスタ１０の他方はワード線ＷＬに接続され、トランジスタ１１の他方はセレクトゲート線ＳＧＤ及びＳＧＤに接続される。なお、図４の例では、紙面の都合上、説明を容易にするため、ワード線ＷＬ０〜ＷＬ１５、並びにセレクトゲート線ＳＧＤ及びＳＧＳは、第１方向（スイッチ部１１８の上方）に引き出されている。実際のレイアウトでは、例えばワード線ＷＬ、並びにセレクトゲート線ＳＧＤ及びＳＧＳに対応する金属配線が、トランジスタ１０及び１１の第３方向に沿った上方に形成され、トランジスタ１０及び１１のソースまたドレインと、コンタクトを介して接続される。

また、トランジスタ１０、１１及び１２は、第２方向に沿って配置された列毎に、ゲート上に形成されたコンタクトを介して、信号線ＴＧ０に対応する金属配線に共通に接続されている。そしてブロックデコーダ１１７−０に近い位置で、３本の信号線ＴＧ０は結合され、１本の信号線ＴＧ０がブロックデコーダ１１７−０に接続されている。

またロウデコーダ１１２内において、ＣＧドライバ１１６は、スイッチ部１１８に対して第１方向に沿って配置され、図４の例では、紙面下方側に配置されている。

なお、図４の例では、１つのブロックＢＬＫに対し、トランジスタ１０、１１、及び１２が第２方向に沿って３列に配置されているが、１列でも良く、２列でも良く、４列以上でも良く、特に限定されない。更にトランジスタ１０、１１、及び１２の順序も限定されない。また、トランジスタ１２が３つ並列に接続されているが、１つでも、２つでも、４つ以上でも良く、個数は特に限定されない。トランジスタ１２のサイズ、あるいはオン抵抗等を考慮して適宜、決定されるのが好ましい。また、トランジスタ１０及び１１は、１本のワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳに対して１つ設けられているが、トランジスタ１２と同様に、１本の配線に対し複数個設けられても良い。そして、例えばワード線ＷＬ０に対し２つのトランジスタ１０−０を設ける場合、２つのトランジスタ１０−０は、ソースまたドレインを共有した構造とされても良い。また、トランジスタ１０、１１、及び１２は、それぞれのサイズ（ゲート長、ゲート幅、ソースまたはドレインの面積等）が同じでも良く、異なっていても良い。例えばトランジスタ１０−０〜１０−１５においても、それぞれサイズが異なっていても良い。また、ロウデコーダ１１２が、複数に分割されていても良い。例えば偶数番のブロックＢＬＫに対応するロウデコーダ１１２と、奇数番のブロックＢＬＫに対応するロウデコーダ１１２に分割されて、それぞれが第２方向に沿ってメモリセルアレイ１１１の両側に配置されていても良い。

２ 読み出し動作について
次に、本実施形態に係るデータの読み出し動作について、特に各配線の電圧に着目して図５を用いて説明する。

図５に示すように、まず時刻ｔ１で、ロウデコーダ１１２は、選択ブロックＢＬＫのブロックデコーダ１１７において信号線ＴＧを“Ｈ”レベルにする。これにより対応するスイッチ部１１８のトランジスタ１０、１１、及び１２がオン状態となる。よって、選択ブロックＢＬＫに対応するモニタ配線ＬＳＲＣとモニタ配線ＳＲＣ＿ＭＯＮＩとが電気的に接続される。そしてロウデコーダ１１２は、選択ブロックＢＬＫのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にするための電圧である。またロウデコーダ１１２は、選択ブロックＢＬＫの選択ワード線ＷＬに電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出し対象データの閾値レベルに応じた電圧である。例えば読み出し対象のメモリセルトランジスタＭＴの閾値が電圧ＶＣＧＲＶより高い場合、メモリセルトランジスタＭＴはオフ状態となり、閾値が電圧ＶＣＧＲＶより低い場合、メモリセルトランジスタＭＴはオン状態となる。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、ＶＲＥＡＤ＞ＶＣＧＲＶである。

次に時刻ｔ２で、センスアンプ１１３は、ビット線ＢＬに電圧ＶＢＬを印加する。より具体的には、センスアンプユニット１２０内において、信号ＢＬＳ及び信号ＢＬＸが“Ｈ”レベルとされ、信号ＩＮＶ＿Ｓが“Ｌ”レベルとされることにより、トランジスタ２０、２２、及び２９がオン状態となる。そして信号ＢＬＣの電圧がＶＢＬ＋Ｖｔ２１（Ｖｔ２１はトランジスタ２１の閾値電圧）とされることより、センスアンプユニット１２０は、対応するビット線ＢＬに電圧ＶＢＬを印加する。

また、ソース線ドライバ１１４は、ソース線ＣＥＬＳＲＣに電圧ＶＳＲＣを印加する。電圧ＶＳＲＣは、読み出し動作の際、対応するブロックＢＬＫの選択トランジスタＳＴ２のソースに印加される電圧であり、ＶＳＲＣ＜ＶＢＬの関係がある。より具体的には、ソース線ドライバ１１４は、配線ＮＳＲＣに印加された電圧ＶＳＲＣとモニタ配線ＳＲＣ＿ＭＯＮＩの電圧とが同じになるように制御する。すなわち、ソース線ドライバ１１４は、選択ブロックＢＬＫ（の選択トランジスタＳＴ２のソース）におけるソース線ＣＥＬＳＲＣの電圧がＶＳＲＣとなるように制御する。このとき、選択ブロックＢＬＫの選択トランジスタＳＴ２のソースからソース線ＣＥＬＳＲＣを介してソース線ドライバ１１４に電流が流れるため、ソース線ＣＥＬＳＲＣの配線抵抗に応じた電圧降下が生じる。よって、ソース線ＣＥＬＳＲＣとソース線ドライバ１１４との接続位置におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ））となる。但し、
Ｉｃｅｌｌ；ソース線ＣＥＬＳＲＣに流れる電流、
Ｒｓｃ；ソース線ＣＥＬＳＲＣの配線抵抗、である。

次に時刻ｔ３で、センスアンプユニット１２０の信号ＨＬＬが“Ｈ”レベルとされる。これにより、トランジスタ２４がオン状態となり、ノードＳＥＮには電圧ＶＳＥＮ（＞ノードＳＣＯＭの電圧）が印加される。

次に時刻ｔ４で、センスアンプユニット１２０の信号ＨＬＬが“Ｌ”レベルとされ、トランジスタ２４はオフ状態となる。また、信号ＸＸＬが“Ｈ”レベルとされ、トランジスタ２３はオン状態となる。これにより、ビット線ＢＬに接続された読み出し対象のメモリセルトランジスタＭＴがオン状態の場合、ノードＳＥＮからビット線ＢＬに電流が流れるため、ノードＳＥＮは放電される。他方で、メモリセルトランジスタＭＴがオフ状態の場合、ノードＳＥＮからビット線ＢＬに電流は流れないため、ノードＳＥＮは当初の電圧ＶＳＥＮをほぼ維持する。

次に時刻ｔ５で、センスアンプユニット１２０において、信号ＳＴＢが“Ｈ”レベルとされて、データがストローブされる。すなわち読み出しデータがラッチ回路ＳＤＬに転送される。具体的には、ノードＳＥＮの電圧が“Ｈ”レベル（トランジスタ２７の閾値より高い電圧）であれば、トランジスタ２７がオン状態となる。よって、バスＬＢＵＳを介してラッチ回路ＳＤＬから電流が流れるため、ラッチ回路には“Ｌ”レベルが転送される。他方で、ノードＳＥＮの電圧が“Ｌ”レベルであれば、トランジスタ２７がオフ状態となるため、バスＬＢＵＳは初期状態の“Ｈ”レベルを維持する。すなわちラッチ回路ＳＤＬは、“Ｈ”レベルを保持する。

次に時刻ｔ６で、リカバリ処理が行われ、各配線の電圧がリセットされる。

３ 読み出し時におけるロウデコーダの動作の具体例について
次に、読み出し時におけるロウデコーダの動作とソース線ＣＥＬＳＲＣの電圧の関係の具体例について、特に選択ブロックＢＬＫとソース線ＣＥＬＳＲＣの電圧の関係に着目して、図６及び図７を用いて説明する。図６はブロックＢＬＫ０が選択された場合を示し、図７はブロックＢＬＫ１が選択された場合を示している。

なお、図６及び図７では、説明を簡略にするため、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにこれらに接続されるトランジスタ１１が省略されている。各ブロックＢＬＫにおけるワード線ＷＬは、１本だけ図示されている。ブロックＢＬＫ０は、ブロックＢＬＫ１よりもソース線ドライバ１１４までの配線長が長い。

また、ソース線ＣＥＬＳＲＣは、図中において、便宜的に斜線を付した領域で示されており、例えばメモリセルアレイ１１１の上方に、全てのブロックＢＬＫの全面を覆うように複数の配線が設けられている。

また、ソース線ドライバ１１４においては、トランジスタ１３が３個の例を示す。

図６を用いて、ブロックＢＬＫ０が選択される場合について説明する。ブロックデコーダ１１７−０において、ブロックＢＬＫ０の信号線ＴＧ０が“Ｈ”レベルとされる。これにより、対応するトランジスタ１０及び１２がオン状態とされる。従って、ブロックＢＬＫ０に対応するモニタ配線ＬＳＲＣ０とモニタ配線ＳＲＣ＿ＭＯＮＩとが電気的に接続される。これにより、ソース線ドライバ１１４は、ブロックＢＬＫ０におけるソース線ＣＥＬＳＲＣの電圧が配線ＮＳＲＣに印加された例えば電圧ＶＳＲＣと等しくなるように制御する。

そしてソース線ＣＥＬＳＲＣでは、ブロックＢＬＫ０からソース線ドライバ１１４に向かって電流Ｉｃｅｌｌが流れる。このとき、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ０））となる。但し、Ｒｓｃ０；ブロックＢＬＫ０の選択トランジスタＳＴ２のソースからソース線ドライバ１１４のトランジスタ１３までのソース線ＣＥＬＳＲＣの配線抵抗、である。

図７を用いて、ブロックＢＬＫ１が選択される場合について説明する。ブロックＢＬＫ１が選択される場合、ブロックデコーダ１１７−１において、信号線ＴＧ１が“Ｈ”レベルとされる。よって、ブロックＢＬＫ１に対応したモニタ配線ＬＳＲＣ１とモニタ配線ＳＲＣ＿ＭＯＮＩとが電気的に接続される。従って、ソース線ドライバ１１４は、ブロックＢＬＫ１におけるソース線ＣＥＬＳＲＣの電圧が配線ＮＳＲＣに印加された電圧ＶＳＲＣと等しくなるように制御する。このとき、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ１））となる。但し、Ｒｓｃ１；ブロックＢＬＫ１の選択トランジスタＳＴ２のソースからソース線ドライバのトランジスタ１３までのソース線ＣＥＬＳＲＣの配線抵抗、である。

ここで、ブロックＢＬＫ１は、ブロックＢＬＫ０よりもソース線ドライバ１１４に近い位置に配置されているため、ソース線の配線抵抗はＲｓｃ０＞Ｒｓｃ１の関係にある。従って、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧は、ブロックＢＬＫ０よりもブロックＢＬＫ１を選択した方が高くなり、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ０））＜（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ１））の関係にある。

４ 本実施形態における効果について
本実施形態に係る構成であると、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下説明する。

図８を用いて、一般的な、読み出し時にソース線ＣＥＬＳＲＣを流れる電流Ｉｃｅｌｌとソース線ドライバ１１４における電圧制御との関係について説明する。図８では、モニタ配線ＳＲＣ＿ＭＯＮＩは、ソース線ドライバ１１４とソース線ＣＥＬＳＲＣとの接続位置に接続されている。よってソース線ドライバ１１４は、ソース線ドライバ１１４とソース線ＣＥＬＳＲＣとの接続位置を基準としてソース線ＣＥＬＳＲＣの電圧を制御する。

データの読み出し動作では、ソース線ＣＥＬＳＲＣにおいて、読み出し対象のブロックＢＬＫからソース線ドライバ１１４に電流Ｉｃｅｌｌが流れる。電流Ｉｃｅｌｌが流れることで、選択ブロックＢＬＫとソース線ドライバ１１４との間で電圧降下が生じる。すなわち、ソース線ドライバ１１４が、ソース線ドライバ１１４とソース線ＣＥＬＳＲＣとの接続位置を基準としてソース線ＣＥＬＳＲＣの電圧を制御する場合、選択ブロックＢＬＫにおける電圧は、電圧降下の分だけ高くなる。例えば図８の例では、ブロックＢＬＫ０が選択されている。そして、ソース線ドライバ１１４は、ソース線ドライバ１１４とソース線ＣＥＬＳＲＣとの接続位置の電圧が電圧ＶＳＲＣとなるように制御している。このような場合、選択ブロックＢＬＫ０におけるソース線ＣＥＬＳＲＣの電圧は電圧降下の分だけ高くなり（ＶＳＲＣ＋（Ｉｃｅｌｌ×Ｒｓｃ０））となる。

各ブロックＢＬＫからソース線ドライバ１１４までのソース線ＣＥＬＳＲＣの長さは、ブロックＢＬＫの配置により異なる。つまり、ブロック毎にソース線ＣＥＬＳＲＣの配線抵抗Ｒｓｃが異なるため、ブロックＢＬＫ毎に生じる電圧降下の大きさが異なる。

また、読み出し時に流れる電流Ｉｃｅｌｌは、保持しているデータ（メモリセルトランジスタＭＴのオン／オフ状態）により異なるため、保持しているデータによっても電圧降下の大きさが異なる。

よって、ソース線ドライバ１１４が、例えばソース線ドライバ１１４とソース線ＣＥＬＳＲＣとの接続位置を基準としてソース線ＣＥＬＳＲＣの電圧を制御すると、各ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの実際の電圧は、電圧降下の分だけ高い電圧（電圧ＶＳＲＣから浮いた状態）となる。このため、ソース線ドライバ１１４がソース線ＣＥＬＳＲＣの電圧をＶＳＲＣに制御しても、選択ブロックＢＬＫにおける印加電圧はばらつく。更には、保持しているデータによっても各ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧が異なってしまう。

読み出し動作においてソース線ＣＥＬＳＲＣの電圧がばらつくと、メモリセルトランジスタＭＴにおけるゲートとソースの電位差にばらつきが生じる。例えばソース線ＣＥＬＳＲＣの電圧がメモリセルトランジスタＭＴのゲート電圧より高くなると、対象となるメモリセルトランジスタＭＴがカットオフ状態となりデータが正常に読み出せなくなる可能性がある。または、ノードＳＥＮの放電のスピードにばらつきが生じ、データをストローブする際のノードＳＥＮの電圧にばらつきが生じる可能性がある。

すなわち、ソース線ＣＥＬＳＲＣの電圧がばらつくと、読み出しデータにばらつきが生じる。つまり、例えば実データの閾値分布よりも読み出しデータの閾値分布が広がって見える可能性がある。または、誤読み出しが生じる可能性がある。したがって、ソース線ＣＥＬＳＲＣの電圧がばらつくと読み出しデータの信頼性が低下する。また、データの書き込み動作や消去動作で行われるベリファイでも同様の問題が生じる可能性があるため、これらの動作に対する信頼性も低下する。

これに対し、本実施形態に係る構成では、ブロックＢＬＫ毎にソース線ＣＥＬＳＲＣの電圧をモニタするためのモニタ配線ＬＳＲＣを備える。そして、ロウデコーダ１１２は、各ブロックＢＬＫに対応して、モニタ配線ＬＳＲＣとモニタ配線ＳＲＣ＿ＭＯＮＩとを接続するためのトランジスタ１２を備える。各トランジスタ１２のゲートは、対応するブロックＢＬＫのブロックデコーダ１１７（信号線ＴＧ）にそれぞれ接続されている。よって、ブロックデコーダ１１７がモニタ配線ＬＳＲＣとモニタ配線ＳＲＣ＿ＭＯＮＩとの接続を制御することにより、ソース線ドライバ１１４は、選択ブロックＢＬＫとソース線ＣＥＬＳＲＣとの接続位置を基準としてソース線ＣＥＬＳＲＣの電圧を制御することができる。

更に本実施形態に係る構成では、ソース線ドライバ１１４がソース線ＣＥＬＳＲＣの電圧をモニタする際、モニタ配線ＬＳＲＣ及びモニタ配線ＳＲＣ＿ＭＯＮＩにはほとんど電流が流れない。よって、モニタ配線ＬＳＲＣ及びモニタ配線ＳＲＣ＿ＭＯＮＩにおける電圧降下は、ほぼ生じない。これにより、ソース線ドライバ１１４は、電圧降下の影響をほとんど受けることなく、ソース線ＣＥＬＳＲＣの電圧をモニタすることができる。また、電圧降下がほとんど生じないため、ブロックＢＬＫとソース線ドライバ１１４との位置関係、すなわちモニタ配線ＬＳＲＣ及びモニタ配線ＳＲＣ＿ＭＯＮＩの配線長、によるモニタ配線ＳＲＣ＿ＭＯＮＩの電圧のばらつきはほとんど生じない。よって、ブロックＢＬＫ間でのモニタ配線ＳＲＣ＿ＭＯＮＩの電圧ばらつきを抑制できる。

従って、本実施形態に係る構成では、ソース線ドライバ１１４は、電圧降下の影響をほとんど受けることなく、選択ブロックＢＬＫとソース線ＣＥＬＳＲＣとの接続位置を基準としてソース線ＣＥＬＳＲＣの電圧を制御することができる。よって選択ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧ばらつきを抑制でき、読み出しデータの信頼性を向上できる。

以下、ソース線ドライバ１１４がソース線ＣＥＬＳＲＣの電圧をモニタする位置と、ソース線ＣＥＬＳＲＣの電圧との関係について、図９を用いて説明する。

図９に示すように、ソース線ドライバ１１４とソース線ＣＥＬＳＲＣの接続位置を基準（電圧ＶＳＲＣ）とすると（図９の破線（Ｃ））、ブロックＢＬＫ０が選択される場合、ブロックＢＬＫ０におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ＋（Ｉｃｅｌｌ×Ｒｓｃ０））となる。またブロックＢＬＫ１が選択される場合、ブロックＢＬＫ１におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ＋（Ｉｃｅｌｌ×Ｒｓｃ１））となる。このように、ブロックＢＬＫ毎にソース線ＣＥＬＳＲＣの電圧が異なる。

これに対し、本実施形態に係る構成において、選択ブロックＢＬＫとソース線ＣＥＬＳＲＣの接続位置を基準とすると、ブロックＢＬＫ０が選択される場合(図９の実線（Ａ）)、ブロックＢＬＫ０におけるソース線ＣＥＬＳＲＣの電圧はＶＳＲＣとなる。また、ブロックＢＬＫ１が選択される場合（図９の実線（Ｂ））、ブロックＢＬＫ１におけるソース線ＣＥＬＳＲＣの電圧は、実線（Ａ）と同様に、ＶＳＲＣとなる。つまり、本実施形態であれば、いずれのブロックＢＬＫが選択された場合においても、選択ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧をほぼ同じにすることができる。なお、ブロックＢＬＫ０が選択される場合、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ０）となる。また、ブロックＢＬＫ１が選択される場合、ソース線ドライバ１１４におけるソース線ＣＥＬＳＲＣの電圧は、（ＶＳＲＣ−（Ｉｃｅｌｌ×Ｒｓｃ１））となる。

更に本実施形態に係る構成であると、書き込みあるいは消去動作時のベリファイにおいても、読み出したデータのばらつきを抑制できる。従って、書き込み及び消去動作における信頼性も向上できる。

更に本実施形態に係る構成であると、半導体記憶装置の面積をほとんど増加させることなく、選択ブロックＢＬＫにおけるソース線ＣＥＬＳＲＣの電圧をモニタすることができる。本効果につき、以下説明する。

例えば、ブロックＢＬＫ毎にソース線ＣＥＬＳＲＣの電圧をモニタする回路を新たに設け、モニタ結果に応じて、ソース線ＣＥＬＳＲＣの電圧（配線ＮＳＲＣの電圧）を制御するような場合、モニタ回路あるいは制御回路等の追加により半導体記憶装置の面積が増加する傾向にある。これに対し本実施形態では、ロウデコーダ１１２内にトランジスタ１２を追加し、ブロックデコーダ１１７がトランジスタ１２の制御を行うことができる。よって、ブロックＢＬＫ毎にトランジスタ１２を追加すれば良いので、半導体記憶装置の面積をほとんど増加させることなく、本実施形態に係る構成を実現できる。

５．変形例等
上記実施形態に係る半導体記憶装置は、第１ブロック(BLK0@図1)、第１ワード線(WL@図1)、ソース線(CELSRC@図1)、ロウデコーダ(112@図1)、ソース線ドライバ(114@図1)、及び第１配線(SRC_MONI@図1)を備える。第１ブロックは、第１メモリセル(MT@図1)を有する第１ストリング(115@図1)を含む。第１ワード線は、第１メモリセルの制御ゲートに接続される。ソース線は、第１メモリセルのソースに接続される。ロウデコーダは、第１ワード線に電圧を印加可能である。ソース線ドライバは、ソース線に電圧を印加する。第１配線は、ロウデコーダとソース線ドライバとを接続する。ロウデコーダは、第１ワード線が接続された第１トランジスタ(10@図1)と、ソース線と第１配線とを接続する第２トランジスタ(12@図1)と、第１及び第２トランジスタのゲートを共通に接続する第２配線(TG0@図1)と、第２配線に電圧を印加する第１ブロックデコーダ(117@図1)とを含み、ソース線ドライバは、第２トランジスタ及び第１配線を介して入力された電圧に応じて、ソース線の電圧を制御する。

上記実施形態により、信頼性を向上した半導体記憶装置を提供できる。

なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。例えば、上記実施形態では電流センス方式のセンスアンプを用いたが、電圧センス方式のセンスアンプを用いても良い。

更に上記実施形態は、トランジスタ１２がロウデコーダ１１２内に配置されている場合について説明したが、ロウデコーダ１１２内に配置されていなくても良く、トランジスタ１２のゲートがブロックデコーダ１１７に接続されていれば良い。

更に上記実施形態は、メモリセルトランジスタＭＴが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリにも適用できる。更には、ＮＡＮＤ型フラッシュメモリに限定されず、他の記憶素子を用いた半導体記憶装置においても適用できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１０−０〜１０−１５、１１−０、１１−１、１２、１３、２０〜２８…ｎチャネルＭＯＳトランジスタ半導体基板、１５…比較器、２９…ｐチャネルＭＯＳトランジスタ、３０…キャパシタ素子、１００…ＮＡＮＤ型フラッシュメモリ、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１１６…ＣＧドライバ、１１７−０、１１７−１…ブロックデコーダ、１１８…スイッチ部、１２０…センスアンプユニット

Claims (5)

1. 半導体基板に平行な第１方向に沿って配置され互いが直列に接続された第１選択トランジスタ、第１メモリセル、及び第２選択トランジスタを有する第１ストリングを含む第１ブロックと、
   前記第１選択トランジスタのドレインに接続された第１ビット線と、
   前記第１メモリセルの制御ゲートに接続された第１ワード線と、
   前記第２選択トランジスタのソースに接続された第１プラグと、
   前記第１プラグが接続されたソース線と、
   前記ソース線に接続された第１配線と、
   前記第１及び第２選択トランジスタのゲートにそれぞれ接続された第１及び第２選択ゲート線と、
   前記第１ワード線並びに前記第１及び第２選択ゲート線に電圧を印加可能なロウデコーダと、
   前記ソース線に電圧を印加可能なソース線ドライバと、
   前記ロウデコーダと前記ソース線ドライバとを接続する第２配線と
   を備え、前記ロウデコーダは、
   ドライバ回路と、
   前記第１ワード線と前記ドライバ回路とを接続する第１トランジスタと、
   前記第１配線と前記第２配線とを接続する第２トランジスタと、
   前記第１選択ゲート線と前記ドライバ回路とを接続する第３トランジスタと、
   前記第２選択ゲート線と前記ドライバ回路とを接続する第４トランジスタと、
   前記第１乃至第４トランジスタのゲートに共通に接続された第１ブロックデコーダと
   を含み、
   前記ソース線ドライバは、前記第１配線、前記第２トランジスタ、及び前記第２配線を介して入力された第１電圧に応じて、前記ソース線の前記電圧を制御し、
   前記第１プラグから前記ソース線ドライバまでの前記ソース線の第１配線長は、前記第１配線と前記ソース線との接続位置から前記ソース線ドライバまでの前記ソース線の第２配線長と同じである
   半導体記憶装置。
2. 前記第１メモリセルの読み出しにおいて、前記第１ブロックデコーダは、前記第１乃至第４トランジスタをオン状態にする
   請求項１記載の半導体記憶装置。
3. 前記第１方向に沿って配置され互いが直列に接続された第３選択トランジスタ、第２メモリセル、及び第４選択トランジスタを有する第２ストリングを含む第２ブロックと、
   前記第２メモリセルの制御ゲートに接続された第２ワード線と、
   前記第４選択トランジスタのソースと前記ソース線とを接続する第２プラグと、
   前記ソース線に接続された第３配線と、
   前記第３及び第４選択トランジスタのゲートにそれぞれ接続された第３及び第４選択ゲート線と
   を更に備え、前記ロウデコーダは、
   前記第２ワード線と前記ドライバ回路とを接続する第５トランジスタと、
   前記第３配線と前記第２配線とを接続する第６トランジスタと、
   前記第３選択ゲート線と前記ドライバ回路とを接続する第７トランジスタと、
   前記第４選択ゲート線と前記ドライバ回路とを接続する第８トランジスタと、
   前記第５乃至第８トランジスタのゲートに共通に接続された第２ブロックデコーダと
   を更に含み、
   前記第２メモリセルの読み出しにおいて、前記第１ブロックデコーダは、前記第１乃至第４トランジスタをオフ状態にし、前記第２ブロックデコーダは、前記第５乃至第８トランジスタをオン状態にし、前記ソース線ドライバは、前記第３配線、前記第６トランジスタ、及び前記第２配線を介して入力された第２電圧に応じて、前記ソース線の前記電圧を制御し、
   前記第２プラグから前記ソース線ドライバまでの前記ソース線の第３配線長は、前記第３配線と前記ソース線との接続位置から前記ソース線ドライバまでの前記ソース線の第４配線長と同じである
   請求項１または２記載の半導体記憶装置。
4. 前記ソース線ドライバは、前記第１電圧または前記第２電圧と第３電圧とを比較する比較器と、前記ソース線に接続され、当該比較器の出力結果により前記ソース線の前記電圧を制御する第９トランジスタとを含む
   請求項３記載の半導体記憶装置。
5. 前記第１配線長は、前記第３配線長よりも長く、
   前記第２トランジスタと前記第２配線との接続位置から前記ソース線ドライバまでの前記第２配線の第５配線長は、前記第６トランジスタと前記第３配線との接続位置から前記ソース線ドライバまでの前記第２配線の第６配線長よりも長い
   請求項３に記載の半導体記憶装置。