JP6435787B2 - ドライバー及び電子機器 - Google Patents

Description

本発明は、ドライバー及び電子機器等に関する。

プロジェクターや情報処理装置、携帯型情報端末等の種々の電子機器において表示装置（例えば液晶表示装置）が用いられている。このような表示装置では高精細化が進んでおり、それに伴ってドライバーが１つの画素を駆動する時間が短くなっている。例えば、電気光学パネル（例えば液晶表示パネル）を駆動する手法として相展開駆動がある。この駆動手法では、例えば１回に８本のソース線を駆動し、それを１６０回繰り返して１２８０本のソース線を駆動する。ＷＸＧＡ（１２８０×７６８画素）のパネルを駆動する場合、上記１６０回の駆動（即ち水平走査線１本の駆動）を７６８回繰り返すことになる。リフレッシュレートを６０Ｈｚとすると、単純計算で１画素あたりの駆動時間は約１３５ナノ秒である。実際には、画素を駆動しない期間（例えばブランキング期間等）があるため、１画素あたりの駆動時間は約７０ナノ秒程度と更に短くなる。

特開２０００−３４１１２５号公報 特開２００１−１５６６４１号公報

上記のような画素の駆動時間の短縮にともなって、アンプ回路によって時間内にデータ電圧の書き込みを終えることが困難になりつつある。このような課題を解決する駆動手法として、キャパシターの電荷再分配により電気光学パネルを駆動する手法（以下、容量駆動と呼ぶ）が考えられる。例えば、特許文献１、２には、キャパシターの電荷再分配をＤ／Ａ変換に利用した技術が開示されている。Ｄ／Ａ変換回路では、駆動側の容量と負荷側の容量が共にＩＣに内蔵されており、それらの容量の間で電荷再分配が生じる。例えば、このようなＤ／Ａ変換回路の負荷側の容量をＩＣ外部の電気光学パネルの容量に置き換え、ドライバーとして用いたとする。この場合、ドライバー側の容量と電気光学パネル側の容量との間で電荷再分配が行われる。

このように電荷再分配を用いる容量駆動では、自在に電荷を供給できるアンプ回路に比べてデータ電圧の精度が低下するという課題がある。このような課題を解決する駆動手法として、容量駆動による高速な駆動を開始した後に更にアンプ回路により高精度なデータ電圧を出力する手法（以下、電圧駆動と呼ぶ）が考えられる。この場合、階調データに対応した電圧をアンプ回路に出力するＤ／Ａ変換回路が設けられる。

しかしながら、Ｄ／Ａ変換回路の出力（アンプ回路の入力）が、階調データに対応した電圧にセトリングする時間が長い場合、それを受けるアンプ回路の出力がデータ電圧にセトリングする時間が長くなるという課題がある。そのため、画素の書き込み時間内に高精度なデータ電圧を書き込めない可能性がある。

本発明の幾つかの態様によれば、電圧駆動においてアンプ回路の出力のセトリング時間を短縮することが可能なドライバー及び電子機器等を提供できる。

本発明の一態様は、入力ノードの電圧を増幅し、前記増幅した電圧をデータ電圧としてデータ電圧出力端子に出力する電圧駆動回路と、複数の基準電圧から階調データに対応する基準電圧を選択し、前記選択された基準電圧を前記電圧駆動回路の前記入力ノードに出力するＤ／Ａ変換回路と、前記階調データに対応する第１〜第ｎの補助用キャパシター駆動電圧（ｎは２以上の自然数）を第１〜第ｎの補助用キャパシター駆動用ノードに出力する補助用キャパシター駆動回路と、前記電圧駆動回路の前記入力ノードと前記第１〜第ｎの補助用キャパシター駆動用ノードとの間に設けられる第１〜第ｎの補助用キャパシターを有する補助用キャパシター回路と、を含むドライバーに関係する。

本発明の一態様によれば、補助用キャパシター駆動回路が第１〜第ｎの補助用キャパシター駆動電圧を出力して第１〜第ｎの補助用キャパシターを駆動し、それにより第１〜第ｎの補助用キャパシターと電圧駆動回路の入力ノードの寄生容量との間で電荷再分配が行われ、階調データに対応する電圧が電圧駆動回路の入力ノードに設定される。これにより、電圧駆動回路の入力を高速にセトリングでき、電圧駆動においてアンプ回路の出力のセトリング時間を短縮することが可能となる。

また本発明の一態様では、前記階調データに対応する第１〜第ｎのキャパシター駆動電圧を第１〜第ｎのキャパシター駆動用ノードに出力するキャパシター駆動回路と、前記第１〜第ｎのキャパシター駆動用ノードと前記データ電圧出力端子との間に設けられる第１〜第ｎのキャパシターを有するキャパシター回路と、を含み、前記電圧駆動回路は、前記キャパシター駆動回路と前記キャパシター回路により電気光学パネルを駆動する容量駆動が開始された後に、前記データ電圧を前記データ電圧出力端子に出力する電圧駆動を行ってもよい。

このようにすれば、容量駆動を先に開始することで高速にデータ電圧にセトリングさせることが可能であり、その後に電圧駆動を行うことで、容量駆動よりも高精度にデータ電圧を出力することが可能となる。これにより、容量駆動による高速な駆動と電圧駆動による高精度な駆動を両立できる。

また本発明の一態様では、前記第１〜第ｎの補助用キャパシターの第ｉの補助用キャパシター（ｉはｎ以下の自然数）の容量は、前記第１〜第ｎのキャパシターの第ｉのキャパシターの容量よりも小さくてもよい。

電気光学パネル側容量に比べて電圧駆動回路の入力ノードの寄生抵抗（例えばアンプ回路の入力ゲート容量や入力ノードの配線容量等）は小さい。そのため、容量駆動のキャパシター回路に比べて補助用キャパシター回路の容量を小さくできる。これにより、電荷再分配のＣＲ時定数が小さくなるので、電圧駆動回路の入力電圧を補助用電圧設定回路により高速に駆動できる。

また本発明の一態様では、前記補助用キャパシター回路は、前記電圧駆動回路の前記入力ノードと前記第１〜第ｎの補助用キャパシターとの間に設けられるスイッチ回路を有してもよい。

Ｄ／Ａ変換回路の出力から見ると、補助用キャパシター回路は負荷容量として見えるため、Ｄ／Ａ変換回路の出力のＣＲ時定数が増える。この点、本発明の一態様によれば、スイッチ回路をオフすることで電圧駆動回路の入力ノードから補助用キャパシター回路を遮断できる。これにより、電圧駆動回路の入力電圧がＤ／Ａ変換回路の出力電圧にセトリングする時間を増加させることなく、補助用電圧設定回路による高速なセトリングが可能となる。

また本発明の一態様では、前記スイッチ回路は、前記電圧駆動回路が前記データ電圧を前記データ電圧出力端子に出力する電圧駆動を開始する前に、オンからオフになってもよい。

このようにすれば、スイッチ回路をオンにして補助用電圧設定回路により高速に駆動し、その後にスイッチ回路をオフにすることでＤ／Ａ変換回路により電圧駆動回路の入力ノードに正確な電圧を供給できる。そして、スイッチ回路をオフにした後に電圧駆動を開始することで、Ｄ／Ａ変換回路による正確な電圧により電圧駆動を行うことができる。

また本発明の一態様では、前記電圧駆動回路は、前記データ電圧を出力するアンプ回路と、前記アンプ回路の出力と前記データ電圧出力端子との間に設けられる電圧駆動用スイッチ回路と、を有し、前記補助用キャパシター回路の前記スイッチ回路は、前記電圧駆動用スイッチ回路がオフからオンになる前に、オンからオフになってもよい。

アンプ回路による駆動よりも容量駆動の方が高速であるため、電圧駆動と容量駆動を同時に行うと、アンプ回路の出力に引っ張られてデータ電圧への漸近が遅くなる。この点、本発明の一態様によれば、電圧駆動用スイッチ回路を設けたことで、アンプ回路の出力とデータ電圧出力端子を遮断して、高速な容量駆動によりデータ電圧を出力することが可能になる。そして、電圧駆動用スイッチ回路がオフからオンになる前に、補助用キャパシター回路のスイッチ回路がオンからオフになることで、電圧駆動を開始する前に補助用キャパシター回路をＤ／Ａ変換回路の出力から遮断できる。

また本発明の一態様では、前記電圧駆動回路は、反転増幅回路であってもよい。

反転増幅回路ではサミングノードの電圧が一定の電圧に固定されるので、出力レンジの端でも差動対の入力電圧が変化しない。そのため、ボルテージフォロア等の非反転増幅回路に比べて出力レンジの広い範囲において良好な特性（例えばセトリング時間）を得やすい。

また本発明の一態様では、前記補助用キャパシター駆動回路は、前記階調データの論理反転データに対応する前記第１〜第ｎの補助用キャパシター駆動電圧を出力してもよい。

このようにすれば、補助用電圧設定回路が反転出力を行う（容量駆動の出力範囲を所与の基準電圧に対して反転した電圧範囲を出力する）ので、反転増幅回路を用いて電圧駆動を行うことができる。

また本発明の一態様では、前記データ電圧出力端子と基準電圧のノードとの間に設けられる可変容量回路を含み、前記可変容量回路の容量と電気光学パネル側容量を加算した容量と、前記キャパシター回路の容量とが、所与の容量比関係になるように、前記可変容量回路の容量が設定されていてもよい。

このようにすれば、電気光学パネル側容量が異なる場合であっても、それに応じて可変容量回路の容量を調整することによって所与の容量比関係が実現され、その容量比関係に対応した所望のデータ電圧の範囲を実現できる。即ち、種々の接続環境（例えば、ドライバーに接続される電気光学パネルの機種や、ドライバーが実装されるプリント基板の設計等）において汎用可能な容量駆動を実現できる。

また本発明の他の態様は、上記のいずれかに記載されたドライバーを含む電子機器に関係する。

ドライバーの第１構成例。 図２（Ａ）、図２（Ｂ）は、階調データに対応するデータ電圧の説明図。 ドライバーの第２構成例。 比較例のシミュレーション結果。 第２構成例の補助用電圧設定回路についての動作タイミングチャート。 第２構成例のシミュレーション結果。 第２構成例の電圧駆動回路についての動作タイミングチャート。 ドライバーの変形構成例。 図９（Ａ）〜図９（Ｃ）は、第１構成例におけるデータ電圧の説明図。 ドライバーの第３構成例。 図１１（Ａ）〜図１１（Ｃ）は、第３構成例におけるデータ電圧の説明図。 ドライバーの詳細な構成例。 検出回路の詳細な構成例。 可変容量回路の容量を設定する処理のフローチャート。 図１５（Ａ）、図１５（Ｂ）は、可変容量回路の容量を設定する処理の説明図。 ドライバーの第２の詳細な構成例。 第２の詳細な構成例の動作タイミングチャート。 第２の詳細な構成例の動作タイミングチャート。 ドライバーの第３の詳細な構成例と、電気光学パネルの詳細な構成例と、ドライバーと電気光学パネルの接続構成例。 ドライバーと電気光学パネルの動作タイミングチャート。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ドライバーの第１構成例
図１に、本実施形態のドライバーの第１構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、データ電圧出力端子ＴＶＱを含む。なお以下では、キャパシターの容量値を表す符号として、そのキャパシターの符号と同一の符号を用いる。

ドライバー１００は、例えば集積回路装置（ＩＣ）により構成される。集積回路装置は、例えばシリコン基板に回路が形成されたＩＣチップ、或はＩＣチップがパッケージに収納された装置に対応する。ドライバー１００の端子（データ電圧出力端子ＴＶＱ等）は、ＩＣチップのパッド或はパッケージの端子に対応する。

キャパシター回路１０は、第１〜第ｎのキャパシターＣ１〜Ｃｎ（ｎは２以上の自然数）を含む。またキャパシター駆動回路２０は、第１〜第ｎの駆動部ＤＲ１〜ＤＲｎを含む。なお以下では、ｎ＝１０の場合を例にとって説明するが、ｎは２以上の自然数であればよい。例えばｎは、階調データのビット数と同数に設定すればよい。

キャパシターＣ１〜Ｃ１０の第ｉのキャパシター（ｉはｎ＝１０以下の自然数）の一端は、キャパシター駆動ノードＮＤＲｉに接続され、第ｉのキャパシターの他端は、データ電圧出力ノードＮＶＱに接続される。データ電圧出力ノードＮＶＱはデータ電圧出力端子ＴＶＱに接続されるノードである。キャパシターＣ１〜Ｃ１０は、２の累乗で重み付けされた容量値を有している。具体的には第ｉのキャパシターＣｉの容量値は２^{（ｉ−１）}×Ｃ１である。

第１〜第１０の駆動部ＤＲ１〜ＤＲ１０の第ｉの駆動部ＤＲｉの入力ノードには、階調データＧＤ［１０：１］の第ｉのビットＧＤｉが入力される。第ｉの駆動部ＤＲｉの出力ノードは、第ｉのキャパシター駆動ノードＮＤＲｉである。階調データＧＤ［１０：１］は第１〜第１０のビットＧＤ１〜ＧＤ１０（第１〜第ｎのビット）で構成され、ビットＧＤ１がＬＳＢに対応し、ビットＧＤ１０がＭＳＢに対応する。

第ｉの駆動部ＤＲｉは、ビットＧＤｉが第１論理レベルの場合に第１電圧レベルを出力し、ビットＧＤｉが第２論理レベルの場合に第２電圧レベルを出力する。例えば、第１論理レベルは“０”（ローレベル）、第２論理レベルは“１”（ハイレベル）、第１電圧レベルは低電位側電源ＶＳＳの電圧（例えば０Ｖ）、第２電圧レベルは高電位側電源ＶＤＤの電圧（例えば１５Ｖ）である。例えば、第ｉの駆動部ＤＲｉは、入力された論理レベル（例えばロジック電源の３Ｖ）を駆動部ＤＲｉの出力電圧レベル（例えば１５Ｖ）にレベルシフトするレベルシフターや、そのレベルシフターの出力をバッファリングするバッファー回路で構成される。

以上のように、キャパシターＣ１〜Ｃ１０の容量値は、階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０の桁に応じた２の累乗で重み付けされている。そして、駆動部ＤＲ１〜ＤＲ１０が、ビットＧＤ１〜ＧＤ１０に応じて０Ｖ又は１５Ｖを出力することで、その電圧によりキャパシターＣ１〜Ｃ１０が駆動される。この駆動によってキャパシターＣ１〜Ｃ１０と電気光学パネル側容量ＣＰとの間で電荷再分配が生じ、その結果としてデータ電圧出力端子ＴＶＱにデータ電圧が出力される。

電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱから見える容量の合計である。例えば、電気光学パネル側容量ＣＰは、プリント基板の寄生容量である基板容量ＣＰ１と、電気光学パネル２００内の寄生容量や画素容量であるパネル容量ＣＰ２と、を加算したものである。

具体的には、ドライバー１００は集積回路装置としてリジッド基板に実装され、そのリジッド基板にフレキシブル基板が接続され、そのフレキシブル基板に電気光学パネル２００が接続される。このリジッド基板やフレキシブル基板には、ドライバー１００のデータ電圧出力端子ＴＶＱと電気光学パネル２００のデータ電圧入力端子ＴＰＮとを接続する配線が設けられている。この配線の寄生容量が基板容量ＣＰ１である。また図１９で後述するように、電気光学パネル２００には、データ電圧入力端子ＴＰＮに接続されたデータ線と、ソース線と、データ線をソース線に接続するスイッチ素子と、ソース線に接続される画素回路と、が設けられる。スイッチ素子は例えばＴＦＴ（Thin Film Transistor）で構成され、ソース・ゲート間に寄生容量がある。データ線には多数のスイッチ素子が接続されるため、データ線には多数のスイッチ素子の寄生容量が付く。また、データ線やソース線とパネル基板との間に寄生容量が存在する。また、液晶表示パネルでは液晶の画素に容量がある。これらを加算したものがパネル容量ＣＰ２である。

電気光学パネル側容量ＣＰは、例えば５０ｐＦ〜１２０ｐＦである。後述するように、キャパシター回路１０の容量ＣＯ（キャパシターＣ１〜Ｃ１０の容量の合計）と電気光学パネル側容量ＣＰの比を１：２にするため、キャパシター回路１０の容量ＣＯは２５ｐＦ〜６０ｐＦとなる。集積回路に内蔵する容量としては大きいが、例えばＭＩＭ（Metal Insulation Metal）キャパシターを縦に２〜３段積み上げる断面構造にすることで、キャパシター回路１０の容量ＣＯを実現できる。

２．データ電圧
次に、階調データＧＤ［１０：１］に対してドライバー１００が出力するデータ電圧について説明する。ここでは、キャパシター回路１０の容量ＣＯ（＝Ｃ１＋Ｃ２＋・・・Ｃ１０）がＣＰ／２に設定されているとする。

図２（Ａ）に示すように、第ｉのビットＧＤｉが“０”の場合には駆動部ＤＲｉは０Ｖを出力し、第ｉのビットＧＤｉが“１”の場合には駆動部ＤＲｉは１５Ｖを出力する。図２（Ａ）には、ＧＤ［１０：１］＝“１００１１１１１１１ｂ”（末尾のｂは“”内の数が２進数であることを示す）の場合を例に示している。

まず、駆動の前に初期化を行う。即ち、ＧＤ［１０：１］＝“００００００００００ｂ”に設定して駆動部ＤＲ１〜ＤＲ１０に０Ｖを出力させ、電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。ＶＣ＝７．５Ｖは初期化電圧である。

この初期化においてデータ電圧出力ノードＮＶＱに蓄積された電荷は、以後の駆動時にも保存されるので、電荷保存から図２（Ａ）の式ＦＥが求められる。式ＦＥにおいて符号ＧＤｉはビットＧＤｉの値（“０”又は“１”）を表すものとする。式ＦＥの右辺第２項を見ると、階調データＧＤ［１０：１］が１０２４階調のデータ電圧（５Ｖ×０／１０２３、５Ｖ×１／１０２３、５Ｖ×２／１０２３、・・・、５Ｖ×１０２３／１０２３）に変換されることが分かる。図２（Ｂ）には、一例として階調データＧＤ［１０：１］の上位３ビットを変化させたときのデータ電圧（出力電圧ＶＱ）を示す。

なお、以上では正極性駆動を例にとって説明したが、本実施形態では負極性駆動を行ってもよい。また正極性駆動と負極性駆動を交互に行う反転駆動を行ってもよい。負極性駆動では、初期化においてキャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の出力を全て１５Ｖに設定し、出力電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。そして、階調データＧＤ［１０：１］の各ビットの論理レベルを反転（“０”を“１”に、“１”を“０”に）してキャパシター駆動回路２０に入力し、容量駆動を行う。この場合、階調データＧＤ［１０：１］＝“０００ｈ”（末尾のｈは“”内の数が１６進数であることを示す）に対してＶＱ＝７．５Ｖが出力され、階調データＧＤ［１０：１］＝“３ＦＦｈ”に対してＶＱ＝２．５Ｖが出力され、データ電圧範囲は７．５Ｖ〜２．５Ｖとなる。

以上のようにして、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰとの間で電荷再分配させ、容量駆動を行うことで、階調データＧＤ［１０：１］に対応するデータ電圧を出力できる。電荷再分配により駆動を行うことで、フィードバック制御により電圧をセトリングさせるアンプ駆動に比べて高速なセトリングが可能となる。

３．比較例
さて、電気光学パネル２００の駆動では、画像を表示する前にソース線にプリチャージ電圧を書き込むプリチャージ駆動が行われる。これは、全てのソース線を一旦同じ電圧にしてから表示用の駆動を開始して表示画質を向上させるためである。容量駆動では、このプリチャージ駆動のために、データ電圧出力ノードＮＶＱの電荷の保存が崩れてデータ電圧に誤差が生じるという課題がある。この点について以下に説明する。

まず、図１９と図７を用いて、電気光学パネル２００の構成とその駆動手法について簡単に説明する。

以下、データ線ＤＬ１とソース線ＳＬ１を例に説明する。図１９に示すように、電気光学パネル２００のデータ線ＤＬ１は、ドライバー１００のデータ線駆動回路ＤＤ１に駆動される。データ線駆動回路ＤＤ１は、図１のキャパシター回路１０とキャパシター駆動回路２０に対応する。データ線ＤＬ１はスイッチ素子ＳＷＥＰ１介してソース線ＳＬ１に接続されている。

図７に示すように、まずスイッチ素子ＳＷＥＰ１がオンになり、データ線駆動回路ＤＤ１がプリチャージ電圧ＶＰＲを出力し、データ線ＤＬ１とソース線ＳＬ１がプリチャージ電圧ＶＰＲに設定される。次に、スイッチ素子ＳＷＥＰ１がオフになってデータ線駆動回路ＤＤ１が初期化電圧ＶＣを出力し、データ線ＤＬ１がプリチャージ電圧ＶＰＲに設定される。次に、データ線駆動回路ＤＤ１が容量駆動を開始し、データ線ＤＬ１がデータ電圧ＳＶ１で駆動される。次に、スイッチ素子ＳＷＥＰ１がオンになってデータ線ＤＬ１とソース線ＳＬ１が接続され、ソース線ＳＬ１にデータ電圧ＳＶ１が書き込まれる。

第１構成例で説明したように、データ線ＤＬ１（データ電圧出力ノードＮＶＱ）を初期化電圧ＶＣで初期化した後は、データ線ＤＬ１の電荷が保存され、初期化電圧ＶＣを基準としたデータ電圧が出力される。しかしながら、スイッチ素子ＳＷＥＰ１がオンになってデータ線ＤＬ１とソース線ＳＬ１が接続されるとき、ソース線ＳＬ１はプリチャージ電圧ＶＰＲなので（データ線ＤＬ１のソース電圧ＳＶ１と異なるため）、データ線ＤＬ１の電荷の保存が崩れてしまう。そのため、データ線ＤＬ１の電圧はＳＶ１からずれてＳＶ１’となり、所望のソース電圧ＳＶ１に対して誤差が生じる。

そこで本実施形態のドライバー１００は、図３で後述するように基準電圧生成回路６０とＤ／Ａ変換回路７０と電圧駆動回路８０を含む。そして、キャパシター回路１０による容量駆動を行って出力電圧ＶＱがデータ電圧に近づいた後に、電圧駆動回路８０のアンプ回路ＡＭＶＤによる電圧駆動を行う。Ｄ／Ａ変換回路７０は階調データＧＤ［１０：１］をＤ／Ａ変換して出力し、それを受けてアンプ回路ＡＭＶＤがデータ電圧を出力する。図７に示すように、電圧駆動の開始はソース線ＳＬ１のスイッチ素子ＳＷＥＰ１がオンになる前である。

このように容量駆動により高速にデータ電圧に近づけた後にアンプ回路ＡＭＶＤによる駆動を行うことで、容量駆動のみの場合に比べて高精度にデータ電圧を出力できる。即ち、上述のようにスイッチ素子ＳＷＥＰ１がオンすることでデータ線ＤＬ１の電圧に誤差が生じる（ＳＶ１’）が、アンプ回路ＡＭＶＤが電圧ＳＶ１を出力することで、その誤差を解消して正確な電圧ＳＶ１に戻すことができる。

しかしながら、アンプ回路ＡＭＶＤはフィードバックによって出力電圧ＡＭＱを制御しているため、入力電圧ＡＭＩのセトリングに時間がかかってしまうと、それに伴って出力電圧ＡＭＱのセトリング時間も延びてしまう。具体的には、基準電圧生成回路６０は抵抗素子ＲＤ１〜ＲＤ１０２４の抵抗分割によって基準電圧ＶＲ１〜ＶＲ１０２４を生成しており、そのうちの１つがＤ／Ａ変換回路７０により選択される。そのため、基準電圧生成回路６０の抵抗とアンプ回路ＡＭＶＤの入力ノードＮＡＭＩの寄生容量とでＲＣの時定数が決定され、その時定数で入力ノードＮＡＭＩの電圧がセトリングすることになる。入力ノードＮＡＭＩには、アンプ回路ＡＭＶＤの入力ゲート容量や、Ｄ／Ａ変換回路７０のスイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のゲート−ソース（又はゲート−ドレイン）間の容量などが寄生している。

また、図１６等で後述するように、基準電圧生成回路６０には複数のＤ／Ａ変換回路（ＤＡＡＭ１、ＤＡＡＭ２など）及びアンプ回路（ＡＭＶＤ１、ＡＭＶＤ２など）が接続されている。Ｄ／Ａ変換回路は、基準電圧生成回路６０の抵抗分圧のタップとアンプ回路の入力ノードとをスイッチ素子で接続するため、各Ｄ／Ａ変換回路の出力が基準電圧生成回路６０を介して相互にカップリングした状態となっている。そのため、あるＤ／Ａ変換回路の出力（アンプ回路の入力）がセトリングしていない場合、それが他のＤ／Ａ変換回路の出力にも影響してクロストークを生じてしまう。このような点からもＤ／Ａ変換回路の出力（アンプ回路の入力）を高速にセトリングさせることは重要である。

図４に、本実施形態のドライバーの比較例におけるＤ／Ａ変換回路の出力（ＡＭＩ）及びアンプ回路の出力（ＡＭＱ）のシミュレーション結果を示す。比較例の構成は、後述する図３の構成例において本実施形態の補助用電圧設定回路８５を含まない構成である。

図４には、初期化電圧ＶＣ＝７．５Ｖからデータ電圧の最大値１２．５Ｖに上昇させるときのシミュレーション結果を示す。時間ｔａ１においてＤ／Ａ変換回路７０がＤ／Ａ変換結果である１２．５Ｖをアンプ回路ＡＭＶＤの入力ノードＮＡＭＩに出力し始める。そうすると、アンプ回路ＡＭＶＤの入力電圧ＡＭＩが上昇していき、時間ｔａ２で入力電圧ＡＭＩが１２．５Ｖに達する。時間ｔａ２は、例えばＲＣの時定数τに対して６τに相当する。ｔａ２−ｔａ１は約３０ｎｓであり、アンプ回路ＡＭＶＤの出力電圧ＡＭＱが１２．５Ｖに正確にセトリングするためには、３０ｎｓよりも更に時間がかかることになる。ＷＸＧＡでは画素の書き込み時間は７０ｎｓなので、セトリング可能であっても３０ｎｓは長い上、ＷＸＧＡよりも高精細化するためには問題点となる。

４．ドライバーの第２構成例
図３に、上記のような課題を解決できる本実施形態のドライバーの第２構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、基準電圧生成回路６０、Ｄ／Ａ変換回路７０（電圧選択回路）、電圧駆動回路８０、補助用電圧設定回路８５、データ電圧出力端子ＴＶＱを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

補助用電圧設定回路８５は、データ電圧（データ電圧出力端子ＴＶＱの電圧）に対応する電圧を電圧駆動回路８０の入力ノードＮＡＭＩに設定する回路である。具体的には、補助用電圧設定回路８５は、補助用キャパシター回路８２と、補助用キャパシター駆動回路８４と、バランス用キャパシターＣＳＢと、を含む。

補助用キャパシター回路８２は、第１〜第１０の補助用キャパシターＣＳ１〜ＣＳ１０（広義には第１〜第ｎの補助用キャパシターＣＳ１〜ＣＳｎ）と、スイッチ回路ＳＷＳと、を含む。また補助用キャパシター駆動回路８４は、第１〜第１０の補助用駆動部ＤＳ１〜ＤＳ１０（広義には第１〜第ｎの補助用駆動部ＤＳ１〜ＤＳｎ）を含む。

補助用キャパシターＣＳ１〜ＣＳ１０の第ｉの補助用キャパシターＣＳｉ（ｉはｎ＝１０以下の自然数）の一端は、補助用キャパシター駆動ノードＮＤＳｉに接続され、第ｉの補助用キャパシターＣＳｉの他端はノードＮＳＱに接続される。補助用キャパシターＣＳ１〜ＣＳ１０は、２の累乗で重み付けされた容量値を有している。具体的には第ｉの補助用キャパシターＣＳｉの容量値は２^{（ｉ−１）}×ＣＳ１である。

第１〜第１０の補助用駆動部ＤＳ１〜ＤＳ１０の第ｉの補助用駆動部ＤＳｉの入力ノードには、階調データＧＤ［１０：１］の第ｉのビットＧＤｉが入力される。第ｉの補助用駆動部ＤＳｉの出力ノードは、第ｉの補助用キャパシター駆動ノードＮＤＳｉである。

第ｉの補助用駆動部ＤＳｉは、ビットＧＤｉが第１論理レベル“０”の場合に第１電圧レベル（０Ｖ）を出力し、ビットＧＤｉが第２論理レベル“１”の場合に第２電圧レベル（１５Ｖ）を出力する。例えば、第ｉの補助用駆動部ＤＳｉは、入力された論理レベル（例えばロジック電源の３Ｖ）を補助用駆動部ＤＳｉの出力電圧レベル（例えば１５Ｖ）にレベルシフトするレベルシフターや、そのレベルシフターの出力をバッファリングするバッファー回路で構成される。

スイッチ回路ＳＷＳは、補助用キャパシターＣＳ１〜ＣＳ１０が接続されるノードＮＳＱと電圧駆動回路８０の入力ノードＮＡＭＩとの間に設けられる。スイッチ回路ＳＷＳがオンした場合にはノードＮＳＱとノードＮＡＭＩが接続される。スイッチ回路ＳＷＳのオン・オフ制御信号は、例えば図１２の制御回路４０から供給される。スイッチ回路ＳＷＡＭは、例えば１つのスイッチ素子で構成されてもよいし、或いは複数のスイッチ素子を含む回路（例えばトランスファーゲート等）で構成されてもよい。或いは、補助用キャパシターＣＳ１〜ＣＳ１０がノードＮＳＱに共通接続されるのではなく、補助用キャパシターＣＳ１〜ＣＳ１０の各キャパシターとノードＮＡＭＩとの間にそれぞれスイッチ素子が設けられてもよい。

バランス用キャパシターＣＳＢは、その一端がノードＮＳＱに接続され、他端が低電位側電源ＶＳＳのノードに接続される。バランス用キャパシターＣＳＢの容量と電圧駆動回路８０の入力ノードＮＡＭＩの寄生容量との加算値をＣＳＢ’とする場合、例えばＣＳＢ’＝２ＣＳＯ（ＣＳＯ＝ＣＳ１＋ＣＳ２＋・・・＋ＣＳ１０）となるように、バランス用キャパシターＣＳＢの容量が設定される。これにより、図２（Ａ）で説明した容量駆動と同じ原理で階調データＧＤ［１０：１］に対応する電圧（７．５Ｖ〜１２．５Ｖ）がノードＮＡＭＩに出力される。ノードＮＡＭＩの寄生容量は、例えばプロセスパラメーターやレイアウト（配線長など）等から見積もればよい。或いは、シミュレーション結果に基づいて見積もればよい。

なお、最終的にはＤ／Ａ変換回路７０が電圧駆動回路８０の入力電圧ＡＭＩを決めるので、補助用電圧設定回路８５の出力とＤ／Ａ変換回路７０の出力は厳密に一致している必要はない。そのため、ＣＳＢ’＝２ＣＳＯの関係も、おおよそ成り立っていればよい。

基準電圧生成回路６０は、階調データの各値に対応する基準電圧（階調電圧）を生成する回路である。例えば、１０ビットの階調データＧＤ［１０：１］に対応して１０２４階調の基準電圧ＶＲ１〜ＶＲ１０２４を生成する。

具体的には、基準電圧生成回路６０は、高電位側電源と初期化電圧ＶＣ（コモン電圧）のノードとの間に直列接続された第１〜第１０２４の抵抗素子ＲＤ１〜ＲＦ１０２４を含む。そして、抵抗素子ＲＤ１〜ＲＦ１０２４のタップから、電圧分割により得られた第１〜第１０２４の基準電圧ＶＲ１〜ＶＲ１０２４を出力する。

Ｄ／Ａ変換回路７０は、基準電圧生成回路６０からの複数の基準電圧の中から、階調データＧＤ［１０：１］に対応する基準電圧を選択する回路である。選択された基準電圧は電圧駆動回路８０の入力ノードＮＡＭＩに入力電圧ＡＭＩとして出力される。

具体的には、Ｄ／Ａ変換回路７０は、基準電圧ＶＲ１〜ＶＲ１０２４が一端に供給される第１〜第１０２４のスイッチ素子ＳＷＤ１〜ＳＷＤ１０２４を含む。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４の他端は共通接続されている。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のうち、いずれか１つが階調データＧＤ［１０：１］に対応してオンになり、そのスイッチ素子に供給される基準電圧が電圧ＡＭＩとして出力される。スイッチ素子ＳＷＤ１〜ＳＷＤ１０２４のオン・オフ制御信号は、例えば図１２の制御回路４０から供給される。或いは、Ｄ／Ａ変換回路７０が階調データＧＤ［１０：１］をデコードするデコーダーを有し、制御回路４０からデコーダーに階調データＧＤ［１０：１］が入力されてもよい。

なお、Ｄ／Ａ変換回路７０の構成は図３に限定されない。例えば、スイッチ素子を多段に設けて勝ち抜き方式での選択を行うトーナメント方式であってもよい。トーナメント方式では、例えば１６個の基準電圧から１つ選択するセレクターを２段（１６×１６＝２５６）重ね、それにより選択された４個の基準電圧から１つ選択するセレクター（２５６×４＝１０２４）を３段目に設ける。

電圧駆動回路８０は、Ｄ／Ａ変換回路７０からの電圧ＡＭＩを増幅し、その増幅した電圧をデータ電圧出力端子ＴＶＱへ出力する（電圧駆動）。電圧駆動回路８０は、アンプ回路ＡＭＶＤ、電圧駆動用スイッチ回路ＳＷＡＭを含む。

アンプ回路ＡＭＶＤは演算増幅回路を有し、その演算増幅回路は例えばボルテージフォロアに構成される。そのボルテージフォロアの入力には、Ｄ／Ａ変換回路７０からの電圧ＡＭＩが入力される。

電圧駆動用スイッチ回路ＳＷＡＭは、アンプ回路ＡＭＶＤの出力とデータ電圧出力ノードＮＶＱの接続・遮断を行う回路である。電圧駆動用スイッチ回路ＳＷＡＭは、例えば１つのスイッチ素子で構成されてもよいし、或いは複数のスイッチ素子を含む回路で構成されてもよい。電圧駆動用スイッチ回路ＳＷＡＭのオン・オフ制御信号は、例えば図１２の制御回路４０（不図示のタイミングコントローラー）から供給される。

５．第２構成例の動作
図５に、上記ドライバーの第２構成例の補助用電圧設定回路についての動作タイミングチャートを示す。なおスイッチ回路ＳＷＳ、ＳＷＡＳは、ハイレベルでオンを表し、ローレベルでオフを表すものとする。

図５に示すように、キャパシター駆動回路２０に階調データＧＤ［１０：１］が入力されるとキャパシター回路１０による容量駆動が開始される。この容量駆動の開始時において、補助用キャパシター駆動回路８４に階調データＧＤ［１０：１］が入力され、スイッチ回路ＳＷＳがオンになる。これにより、補助用キャパシター回路８２とバランス用キャパシターＣＳＢとノードＮＡＭＩの寄生容量との間で電荷再分配が生じ、アンプ回路ＡＭＶＤの入力ノードＮＡＭＩの電圧ＡＭＩがデータ電圧に急速に漸近する。

容量駆動の開始時には、Ｄ／Ａ変換回路７０もＤ／Ａ変換結果の出力を開始する。即ち、補助用電圧設定回路８５により電圧ＡＭＩをデータ電圧に急速に漸近させると共に、Ｄ／Ａ変換回路７０が高精度なデータ電圧を出力する。スイッチ回路ＳＷＳがオフになると、Ｄ／Ａ変換回路７０の出力から補助用キャパシター回路８２やバランス用キャパシターＣＳＢが見えなくなるので、最終的に電圧ＡＭＩはＤ／Ａ変換回路７０が出力する高精度なデータ電圧となる。補助用電圧設定回路８５により電圧ＡＭＩはデータ電圧に接近しているので、Ｄ／Ａ変換回路７０により正確なデータ電圧にセトリングするまでの時間は短くて済む。スイッチ回路ＳＷＳがオンからオフになった後、電圧駆動用スイッチ回路ＳＷＡＭがオフからオンになり、電圧駆動が開始される。

なお、スイッチ回路ＳＷＳのオン期間は、補助用電圧設定回路８５により電圧ＡＭＩが十分にデータ電圧に接近する期間に設定しておけばよい。例えば、補助用電圧設定回路８５により電圧ＡＭＩが急峻に変化する期間だけスイッチ回路ＳＷＳをオンさせておいてもよいし、その変化の時定数に基づいて（例えば時定数の数倍等の）オン期間を設定してもよい。

図６に、本実施形態におけるＤ／Ａ変換回路の出力（ＡＭＩ）及びアンプ回路の出力（ＡＭＱ）のシミュレーション結果を示す。図６には、初期化電圧ＶＣ＝７．５Ｖからデータ電圧の最大値１２．５Ｖに上昇させるときのシミュレーション結果を示す。

時間ｔｂ１において補助用電圧設定回路８５（とＤ／Ａ変換回路７０）が電圧１２．５Ｖをアンプ回路ＡＭＶＤの入力ノードＮＡＭＩに出力し始め、アンプ回路ＡＭＶＤの入力電圧ＡＭＩが急速に上昇する。時間ｔｂ１から約９ｎｓ後の時間ｔｂ２には、入力電圧ＡＭＩが１２．５Ｖに達する。図４で説明した比較例では１２．５Ｖに達するまで３０ｎｓかかっており、本実施形態では、その時間を約１／３に短縮できている。このようにアンプ回路ＡＭＶＤの入力電圧ＡＭＩが早くセトリングすることで、その分だけアンプ回路ＡＭＶＤの出力電圧ＡＭＱを早くセトリングさせることが可能となり、画素の書き込み時間内に正確なデータ電圧を出力できる。

次に、電圧駆動回路８０の動作について説明する。図７に、ドライバーの第２構成例の電圧駆動回路についての動作タイミングチャートを示す。以下では、図１９に示すデータ線ＤＬ１、スイッチ素子ＳＷＥＰ１、ソース線ＳＬ１、ＳＬ９を例にとって説明する。

まず、プリチャージ駆動と初期化電圧ＶＣによる初期化とを行う。次に、容量駆動を開始してデータ線ＤＬ１をデータ電圧ＳＶ１で駆動する。容量駆動を開始してから期間Ｔ１が経過した後に電圧駆動回路８０のスイッチ回路ＳＷＡＭをオンにして、アンプ回路ＡＭＶＤがデータ電圧ＳＶ１と同じ電圧でデータ線ＤＬ１を駆動する。次に、スイッチ素子ＳＷＥＰ１がオン（スイッチ回路ＳＷＡＭのオンと同時でもよい）になり、データ線ＤＬ１にソース線ＳＬ１が接続される。上述したようにデータ線ＤＬ１の電圧がＳＶ１’になるが、電圧駆動回路８０によりデータ電圧ＳＶ１が供給されるので、ソース線ＳＬ１にはデータ電圧ＳＶ１が書き込まれる。

次に、スイッチ素子ＳＷＥＰ１がオフになり、その後に電圧駆動回路８０のスイッチ回路ＳＷＡＭがオフになる。スイッチ回路ＳＷＡＭがオンしている期間を、電圧駆動を行う期間Ｔ２とする。

ソース線ＳＬ９についても上記と同様にして駆動される。即ち、電圧駆動の期間Ｔ２が終了した後に容量駆動が開始され、データ線ＤＬ１にデータ電圧ＳＶ９が出力される。期間Ｔ１が経過した後、スイッチ回路ＳＷＡＭがオンになり、アンプ回路ＡＭＶＤがデータ電圧ＳＶ９と同じ電圧でデータ線ＤＬ１を駆動する。次に、スイッチ素子ＳＷＥＰ９がオンになり、ソース線にデータ電圧ＳＶ９が書き込まれる。

このように電圧駆動回路８０が電圧駆動を行うことで、容量駆動のみを用いる場合に比べて、ソース線ＳＬ１、ＳＬ９に書き込まれるデータ電圧ＳＶ１、ＳＶ９の誤差を小さくできる。

６．ドライバーの変形例
以上の実施形態では電圧駆動回路８０がボルテージフォロア（広義には非反転増幅回路）で構成される場合を例に説明したが、電圧駆動回路８０の構成はこれに限定されない。例えば、以下のような変形実施が可能である。

図８に、本実施形態のドライバーの変形構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、基準電圧生成回路６０、Ｄ／Ａ変換回路７０（電圧選択回路）、電圧駆動回路８０、補助用電圧設定回路８５、データ電圧出力端子ＴＶＱを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

電圧駆動回路８０は、反転増幅回路ＡＭＩＶ、電圧駆動用スイッチ回路ＳＷＡＭを含む。反転増幅回路ＡＭＩＶは、入力電圧ＡＭＩを反転増幅（ＡＭＩ＝ＶＣ−ΔＡＭＩとした場合、例えばＡＭＱ＝ＶＣ＋ΔＡＭＱを出力）する回路である。例えば、反転増幅回路ＡＭＩＶは、正極入力端子に基準電圧（例えばコモン電圧ＶＣ）が入力される演算増幅回路と、反転増幅回路ＡＭＩＶの入力ノードＮＡＭＩと演算増幅回路の負極入力端子との間に設けられる入力キャパシターと、演算増幅回路の出力端子と演算増幅回路の負極入力端子との間に設けられる帰還キャパシターと、で構成される。

補助用電圧設定回路８５は、補助用キャパシター回路８２と、補助用キャパシター駆動回路８４と、バランス用キャパシターＣＳＢと、を含む。補助用キャパシター駆動回路８４は、反転バッファーである第１〜第１０の補助用駆動部ＤＳＸ１〜ＤＳＸ１０を含む。即ち、第ｉの補助用駆動部ＤＳｉは、ビットＧＤｉが第１論理レベル“０”の場合に第２電圧レベル（１５Ｖ）を出力し、ビットＧＤｉが第２論理レベル“１”の場合に第１電圧レベル（０Ｖ）を出力する。

なお、第１〜第１０の補助用駆動部ＤＳＸ１〜ＤＳＸ１０を非反転バッファーで構成し、階調データＧＤ［１０：１］のビットＧＤ１〜ＧＤ１０の論理レベルを反転して第１〜第１０の補助用駆動部ＤＳＸ１〜ＤＳＸ１０に入力してもよい。

基準電圧生成回路６０は、初期化電圧ＶＣ（コモン電圧）のノードと低電位側電源ＶＳＳのノードとの間を抵抗分割する抵抗素子ＲＤ１〜ＲＤ１０２４を有する。抵抗分割により得られる基準電圧ＶＲ１〜ＶＲ１０２４の電圧範囲は７．５Ｖ〜２．５Ｖである。

補助用電圧設定回路８５とＤ／Ａ変換回路７０は、階調データＧＤ［１０：１］＝“０００ｈ”に対して７．５Ｖを出力し、階調データＧＤ［１０：１］＝“３ＦＦｈ”に対して２．５Ｖを出力する。例えば反転増幅回路ＡＭＩＶのゲインを“−１”とすると、補助用電圧設定回路８５とＤ／Ａ変換回路７０の出力電圧範囲７．５Ｖ〜２．５Ｖに対して、反転増幅回路ＡＭＩＶの出力電圧範囲は７．５Ｖ〜１２．５Ｖとなる。

以上の実施形態によれば、ドライバー１００は電圧駆動回路８０とＤ／Ａ変換回路７０と補助用キャパシター駆動回路８４と補助用キャパシター回路８２とを含む。電圧駆動回路８０は、入力ノードＮＡＭＩの電圧ＡＭＩを増幅し、その増幅した電圧をデータ電圧としてデータ電圧出力端子ＴＶＱに出力する。Ｄ／Ａ変換回路７０は、複数の基準電圧ＶＲ１〜ＶＲ１０２４から階調データＧＤ［１０：１］に対応する基準電圧を選択し、その選択された基準電圧を電圧駆動回路８０の入力ノードＮＡＭＩに出力する。補助用キャパシター駆動回路８４は、階調データＧＤ［１０：１］に対応する第１〜第１０の補助用キャパシター駆動電圧を第１〜第１０の補助用キャパシター駆動用ノードＮＤＳ１〜ＮＤＳ１０に出力する。補助用キャパシター回路８２は、電圧駆動回路８０の入力ノードＮＡＭＩと第１〜第１０の補助用キャパシター駆動用ノードＮＤＳ１〜ＮＤＳ１０との間に設けられる第１〜第１０の補助用キャパシターＣＳ１〜ＣＳ１０を有する。

さて、比較例で説明したように、Ｄ／Ａ変換回路７０の出力電圧のセトリング時間は、基準電圧生成回路６０の抵抗と入力ノードＮＡＭＩの寄生抵抗とのＣＲ時定数でおおよそ決まる。このセトリング時間を短くするには、基準電圧生成回路６０の抵抗値を下げる必要があるが、抵抗値を下げるとラダー抵抗を流れる電流が増加し、消費電流が増えるという課題がある。また、基準電圧生成回路６０の抵抗値を下げすぎると、配線抵抗による電圧ドロップが大きくなり、例えば基準電圧生成回路６０を介したチャンネル間のクロストークが発生する等の課題がある。

この点、本実施形態によれば、補助用キャパシター回路８２と入力ノードＮＡＭＩの寄生抵抗（とバランス用キャパシターＣＳＢ）との間の電荷再分配により、電圧駆動回路８０の入力ノードＮＡＭＩの電圧ＡＭＩをＤ／Ａ変換回路７０の出力電圧に高速に近づけることが可能となる。電荷再分配のセトリング時間はＣＲ時定数でおおよそ決まるが、例えばスイッチ回路ＳＷＳのオン抵抗を小さくしておくことで、セトリング時間を短くできる。基準電圧生成回路６０の抵抗を小さくすると消費電流の増加等の問題があるが、スイッチ回路ＳＷＳのオン抵抗を小さくしても消費電流の増加等の問題はないので、Ｄ／Ａ変換回路７０よりも高速なセトリングを実現できる。

また本実施形態では、ドライバー１００はキャパシター駆動回路２０とキャパシター回路１０と電圧駆動回路８０とを含む。キャパシター駆動回路２０は、階調データＧＤ［１０：１］に対応する第１〜第１０のキャパシター駆動電圧（０Ｖ又は１５Ｖ）を第１〜第１０のキャパシター駆動用ノードＮＤＲ１〜ＮＤＲ１０に出力する。キャパシター回路１０は、第１〜第１０のキャパシター駆動用ノードＮＤＲ１〜ＮＤＲ１０とデータ電圧出力端子ＴＶＱとの間に設けられる第１〜第１０のキャパシターＣ１〜Ｃ１０を有する。そして電圧駆動回路８０は、キャパシター駆動回路２０とキャパシター回路１０により電気光学パネル２００を駆動する容量駆動が開始された後に、階調データＧＤ［１０：１］に対応するデータ電圧をデータ電圧出力端子ＴＶＱに出力する電圧駆動を行う。

さて、比較例で説明したように、容量駆動ではキャパシター間の電荷再分配によってデータ電圧を出力するため、電荷を自由に供給できるアンプ回路に比べてデータ電圧の精度が低くなる場合がある。例えば、上述したようにプリチャージされたソース線がデータ線に接続されることでデータ電圧に誤差が発生する。

この点、本実施形態によれば、容量駆動が開始された後に電圧駆動回路８０によりデータ電圧を出力するため、高精度なデータ電圧の出力が可能となる。即ち、容量駆動によって出力電圧ＶＱを高速にデータ電圧に漸近させると共に、その後に電圧駆動を行うことによって高精度なデータ電圧で画素の書き込みを行うことができる。

上述したように、電気光学パネル２００のデータ線とソース線が接続された際にはデータ電圧出力ノードＮＶＱの電荷が（厳密には）保存しなくなるが、電圧駆動によって電荷が供給されるため、最終的には電荷が保存した状態に戻すことができる。即ち、ソース線が接続される前には電荷が保存しており、そのときデータ電圧出力ノードＮＶＱは電圧ＳＶ１である。ソース線ＳＬ１の接続によってデータ線ＤＬ１の電圧がＳＶ１’となった後、その電圧をＳＶ１に戻すことによって、電荷がソース線を接続する前の状態に戻り、以降も電荷が保存された状態として容量駆動を行うことができる。

このとき、電圧駆動回路８０が供給する電荷はソース線１本分なので、基板容量やデータ線の容量を駆動する場合に比べて、供給する電荷は少ない。即ち、容量駆動を用いずに最初からアンプ回路で駆動する場合に比べて、電荷の供給能力を下げることが可能である。そのため、高速なセトリングが必要な高精細な電気光学パネル２００であっても、消費電力を抑制できる。

以上のように、容量駆動を用いることで高速なセトリングが可能となり、アンプ回路だけで駆動する場合に比べて、より高精細な電気光学パネル２００を駆動することができる。また、容量駆動と電圧駆動を組み合わせることで、消費電力を抑制しつつ高精度なデータ電圧で画素を駆動することが可能となる。このとき、電圧駆動回路８０の入力電圧ＡＭＩ（Ｄ／Ａ変換回路７０の出力電圧）のセトリング時間が電圧駆動のセトリング時間に影響を与えるが、補助用電圧設定回路８５を設けたことで入力電圧ＡＭＩを高速にセトリングできる。

また本実施形態では、第１〜第１０の補助用キャパシターＣＳ１〜ＣＳ１０の第ｉの補助用キャパシターＣＳｉの容量は、第１〜第１０のキャパシターＣ１〜Ｃ１０の第ｉのキャパシターＣｉの容量よりも小さい。

電気光学パネル側容量ＣＰは例えば５０ｐＦ〜１２０ｐＦと非常に大きいが、それに比べてアンプ回路ＡＭＶＤの入力ノードＮＡＭＩの寄生抵抗（アンプ回路ＡＭＶＤの入力ゲート容量、ノードＮＡＭＩの配線容量等）は小さい。駆動側の容量と被駆動側の容量との比は１：２なので、被駆動側の容量が小さい補助用キャパシター回路８２の容量を小さくできる。これにより、電荷再分配のＣＲ時定数が小さくなるので、アンプ回路ＡＭＶＤの入力電圧ＡＭＩを補助用電圧設定回路８５により高速に駆動できる。

また本実施形態では、補助用キャパシター回路８２は、電圧駆動回路８０の入力ノードＮＡＭＩと第１〜第１０の補助用キャパシターＣＳ１〜ＣＳ１０との間に設けられるスイッチ回路ＳＷＳを有する。

Ｄ／Ａ変換回路７０の出力から見ると、補助用キャパシター回路８２（とバランス用キャパシターＣＳＢ）は負荷容量として見えるため、Ｄ／Ａ変換回路７０の出力のＣＲ時定数が増える。そのため、補助用電圧設定回路８５が出力する電圧とＤ／Ａ変換回路７０が出力する電圧が微妙に異なる場合、アンプ回路ＡＭＶＤの入力電圧ＡＭＩがＤ／Ａ変換回路７０の出力にセトリングする時間が増えてしまう。

この点、本実施形態によれば、スイッチ回路ＳＷＳをオフすることでアンプ回路ＡＭＶＤの入力ノードＮＡＭＩから補助用キャパシター回路８２（とバランス用キャパシターＣＳＢ）を遮断できる。これにより、アンプ回路ＡＭＶＤの入力電圧ＡＭＩがＤ／Ａ変換回路７０の出力にセトリングする時間を増加させることなく、補助用電圧設定回路８５による高速なセトリングが可能となる。

また本実施形態では、スイッチ回路ＳＷＳは、電圧駆動回路８０がデータ電圧をデータ電圧出力端子ＴＶＱに出力する電圧駆動を開始する前に、オンからオフになる。

このようにすれば、まずスイッチ回路ＳＷＳをオンにして補助用電圧設定回路８５により入力ノードＮＡＭＩを高速に駆動し、その後にスイッチ回路ＳＷＳをオフにすることで補助用電圧設定回路８５によるＣＲ時定数の増加を避け、Ｄ／Ａ変換回路７０により入力ノードＮＡＭＩに正確な電圧を供給できる。そして、スイッチ回路ＳＷＳをオフにした後にアンプ回路ＡＭＶＤによる電圧駆動を開始することで、Ｄ／Ａ変換回路７０による正確な電圧により電圧駆動を行うことができる。

また本実施形態では、電圧駆動回路８０は、データ電圧を出力するアンプ回路ＡＭＶＤと、アンプ回路ＡＭＶＤの出力とデータ電圧出力端子ＴＶＱとの間に設けられるスイッチ回路ＳＷＡＭと、を有する。そして、補助用キャパシター回路８２のスイッチ回路ＳＷＳは、電圧駆動用スイッチ回路ＳＷＡＭがオフからオンになる前に、オンからオフになる。

アンプ回路ＡＭＶＤによる駆動よりも容量駆動の方が高速であるため、電圧駆動と容量駆動を同時に行うと、アンプ回路ＡＭＶＤの出力に引っ張られてデータ電圧への漸近が遅くなる。この点、本実施形態によれば、スイッチ回路ＳＷＡＭを設けたことで、アンプ回路ＡＭＶＤの出力とデータ電圧出力端子ＴＶＱを遮断することが可能となる。即ち、第１期間（図７のＴ１）においてスイッチ回路ＳＷＡＭをオフにして容量駆動によりデータ電圧に近い電圧まで高速に近づけた後に、第２期間（図７のＴ２）においてスイッチ回路ＳＷＡＭをオンにしてアンプ回路ＡＭＶＤの高精度な出力をデータ電圧出力端子ＴＶＱに接続できる。これにより、高速な容量駆動と高精度なアンプ駆動を両立できる。

そして、電圧駆動用スイッチ回路ＳＷＡＭがオフからオンになる前に、補助用キャパシター回路８２のスイッチ回路ＳＷＳがオンからオフになることで、電圧駆動を開始する前に補助用キャパシター回路８２をＤ／Ａ変換回路７０の出力から遮断できる。

また変形構成例で説明したように、電圧駆動回路８０は反転増幅回路であってもよい。この場合、補助用キャパシター駆動回路８４は、階調データＧＤ［１０：１］の論理反転データ（各ビットの“０”を“１”に、“１”を“０”に反転したデータ）に対応する第１〜第１０の補助用キャパシター駆動電圧を出力する。

このようにすれば、補助用電圧設定回路８５が反転出力を行う（容量駆動の出力範囲７．５Ｖ〜１２．５Ｖを電圧ＶＣ＝７．５Ｖに対して反転した電圧範囲７．５Ｖ〜２．５Ｖを出力する）ので、反転増幅回路を用いて電圧駆動を行うことができる。

反転増幅回路ではサミングノードの電圧（演算増幅回路の差動対の入力電圧）が一定の電圧（例えば電圧ＶＣ）に固定される。即ち、出力レンジの端（例えば１２．５Ｖ）でも差動対の入力電圧が変化しないので、ボルテージフォロア等の非反転増幅回路に比べて出力レンジの広い範囲において良好な特性（例えばセトリング時間）を得やすい。

７．ドライバーの第３構成例
次に、図１で説明した第１構成例におけるデータ電圧について再考する。図２（Ａ）では、キャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰの比が１：２に設定されていることを前提としていたが、ここでは比が１：２でない場合も含めてデータ電圧の最大値を考える。以下で説明するように、種々の電気光学パネル２００に対して汎用のドライバー１００を作ろうとすると、比を１：２に保てなくなり、一定のデータ電圧範囲を出力できないという課題がある。

図９（Ａ）に示すように、まずキャパシター回路１０の初期化を行う。即ち、階調データＧＤ［１０：１］＝“０００ｈ”（末尾のｈは“”内の数が１６進数であることを示す）を設定して駆動部ＤＲ１〜ＤＲ１０の全ての出力を０Ｖに設定する。また図９（Ａ）の式ＦＡに示すように電圧ＶＱ＝ＶＣ＝７．５Ｖを設定する。この初期化においてキャパシター回路１０の容量ＣＯと電気光学パネル側容量ＣＰに蓄積された電荷の総量は、以降のデータ電圧出力において保存される。これにより、初期化電圧ＶＣ（コモン電圧）を基準としたデータ電圧が出力されることになる。

図９（Ｂ）に示すように、データ電圧の最大値が出力されるのは、階調データＧＤ［１０：１］＝“３ＦＦｈ”を設定して駆動部ＤＲ１〜ＤＲ１０の全ての出力を１５Ｖに設定した場合である。このときのデータ電圧は電荷保存の法則から求めることができ、図９（Ｂ）の式ＦＢに示す値となる。

図９（Ｃ）に示すように、所望のデータ電圧範囲が例えば５Ｖであるとする。初期化電圧ＶＣ＝７．５Ｖが基準なので、最大値は１２．５Ｖである。このデータ電圧が実現されるのは、式ＦＢからＣＯ／（ＣＯ＋ＣＰ）＝１／３の場合である。即ち、電気光学パネル側容量ＣＰに対して、キャパシター回路１０の容量ＣＯ＝ＣＰ／２（即ち、ＣＰ＝２ＣＯ）に設定しておけばよい。ある特定の電気光学パネル２００と実装基板に対しては、このようにＣＯ＝ＣＰ／２に設計することで、５Ｖのデータ電圧範囲を実現できる。

しかしながら、電気光学パネル側容量ＣＰは電気光学パネル２００の種類や実装基板の設計に応じて５０ｐＦ〜１２０ｐＦ程度の幅をもっている。また同一種類の電気光学パネル２００及び実装基板であっても、複数の電気光学パネルを接続する場合には（例えばプロジェクターではＲ、Ｇ、Ｂの３つの電気光学パネルを接続する）、各電気光学パネルとドライバーの接続配線の長さが異なるため、基板容量ＣＰ１が同一になるとは限らない。

例えば、ある電気光学パネル２００と実装基板に対してキャパシター回路１０の容量ＣＯをＣＰ＝２ＣＯとなるように設計したとする。このキャパシター回路１０に対して別種の電気光学パネルや実装基板を接続した場合、ＣＰ＝ＣＯ／２や、ＣＰ＝５ＣＯとなる可能性がある。ＣＰ＝ＣＯ／２の場合、図９（Ｃ）に示すように、データ電圧の最大値が１７．５Ｖになり、電源電圧１５Ｖを超えてしまう。この場合、データ電圧の範囲だけでなくドライバー１００や電気光学パネル２００の耐圧の観点からも問題がある。また、ＣＰ＝５ＣＯの場合、データ電圧の最大値が１０Ｖとなり、十分なデータ電圧範囲が得られない。

このように、キャパシター回路１０の容量ＣＯを電気光学パネル側容量ＣＰに応じて設定した場合、その電気光学パネル２００や実装基板に対してドライバー１００が専用設計になってしまうという課題がある。即ち、電気光学パネル２００の種類や実装基板の設計が変わるたびに、それ専用のドライバー１００を設計し直さなければならない。

図１０に、上記のような課題を解決できる本実施形態のドライバーの第３構成例を示す。このドライバー１００は、キャパシター回路１０、キャパシター駆動回路２０、可変容量回路３０を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

可変容量回路３０は、データ電圧出力ノードＮＶＱに接続される容量であり、その容量値を可変に設定できる回路である。具体的には、可変容量回路３０は、第１〜第ｍのスイッチ素子ＳＷＡ１〜ＳＷＡｍ（ｍは２以上の自然数）、第１〜第ｍの調整用キャパシターＣＡ１〜ＣＡｍを含む。なお以下ではｍ＝６の場合を例に説明する。

第１〜第６のスイッチ素子ＳＷＡ１〜ＳＷＡ６は、例えばＰ型又はＮ型のＭＯＳトランジスターや、或はＰ型ＭＯＳトランジスターとＮ型ＭＯＳトランジスターを組み合わせたトランスファーゲートで構成される。スイッチ素子ＳＷＡ１〜ＳＷＡ６の第ｓのスイッチ素子ＳＷＡｓ（ｓはｍ＝６以下の自然数）の一端は、データ電圧出力ノードＮＶＱに接続される。

第１〜第６の調整用キャパシターＣＡ１〜ＣＡ６は、２の累乗で重み付けされた容量値を有している。具体的には調整用キャパシターＣＡ１〜ＣＡ６の第ｓの調整用キャパシターＣＡｓの容量値は２^{（ｓ−１）}×ＣＡ１である。第ｓの調整用キャパシターＣＡｓの一端は、第ｓのスイッチ素子ＳＷＡｓの他端に接続される。第ｓの調整用キャパシターＣＡｓの他端は、低電位側電源（広義には、基準電圧のノード）に接続される。

例えば、ＣＡ１＝１ｐＦに設定した場合、スイッチ素子ＳＷＡ１のみがオンした状態では可変容量回路３０の容量は１ｐＦであり、スイッチ素子ＳＷＡ１〜ＳＷＡ６の全てがオンした状態では可変容量回路３０の容量は６３ｐＦ（＝１ｐＦ＋２ｐＦ＋・・・＋３２ｐＦ）である。容量値が２の累乗で重み付けされているため、スイッチ素子ＳＷＡ１〜ＳＷＡ６のオン・オフ状態に応じて１ｐＦ〜６３ｐＦの間で１ｐＦ（ＣＡ１）ステップで、可変容量回路３０の容量を設定することができる。

８．第３構成例におけるデータ電圧
本実施形態のドライバー１００が出力するデータ電圧について説明する。ここではデータ電圧の範囲（データ電圧の最大値）について説明する。

図１１（Ａ）に示すように、まずキャパシター回路１０の初期化を行う。即ち、駆動部ＤＲ１〜ＤＲ１０の全ての出力を０Ｖに設定し、電圧ＶＱ＝ＶＣ＝７．５Ｖ（式ＦＣ）を設定する。この初期化においてキャパシター回路１０の容量ＣＯと可変容量回路の容量ＣＡと電気光学パネル側容量ＣＰに蓄積された電荷の総量は、以降のデータ電圧出力において保存される。

図１１（Ｂ）に示すように、データ電圧の最大値が出力されるのは、駆動部ＤＲ１〜ＤＲ１０の全ての出力を１５Ｖに設定した場合である。このときのデータ電圧は図１１（Ｂ）の式ＦＤに示す値となる。

図１１（Ｃ）に示すように、所望のデータ電圧範囲が例えば５Ｖであるとする。データ電圧の最大値１２．５Ｖが実現されるのは、式ＦＤからＣＯ／（ＣＯ＋（ＣＡ＋ＣＰ））＝１／３、即ちＣＡ＋ＣＰ＝２ＣＯの場合である。ＣＡは可変容量回路の容量なので、自在に設定可能であり、与えられたＣＰに対してＣＡ＝２ＣＯ−ＣＰに設定することができる。即ち、ドライバー１００に接続する電気光学パネル２００の種類や、実装基板の設計がどのようなものであっても、データ電圧の範囲をいつも７．５Ｖ〜１２．５Ｖに設定することが可能となる。

以上の第３構成例によれば、ドライバー１００は可変容量回路３０を含む。可変容量回路３０は、データ電圧出力端子ＴＶＱと基準電圧（低電位側電源の電圧、０Ｖ）のノードとの間に設けられる。そして、可変容量回路３０の容量ＣＡと電気光学パネル側容量ＣＰを加算した容量ＣＡ＋ＣＰ（以下、被駆動側の容量と呼ぶ）と、キャパシター回路１０の容量ＣＯ（以下、駆動側の容量と呼ぶ）とが、所与の容量比関係（例えばＣＯ：（ＣＡ＋ＣＰ）＝１：２）になるように、可変容量回路３０の容量ＣＡが設定されている。

ここで、可変容量回路３０の容量ＣＡは、可変容量回路３０の可変の容量に対して設定された容量値である。図１０の例では、スイッチ素子ＳＷＡ１〜ＳＷＡ６のうちオンになっているスイッチ素子に接続された調整用キャパシターの容量を合計したものである。また、電気光学パネル側容量ＣＰは、データ電圧出力端子ＴＶＱに対して外部に接続される容量（寄生容量、回路素子の容量）である。図１０の例では、基板容量ＣＰ１とパネル容量ＣＰ２である。また、キャパシター回路１０の容量ＣＯは、キャパシターＣ１〜Ｃ１０の容量を合計したものである。

また、所与の容量比関係とは、駆動側の容量ＣＯと被駆動側の容量ＣＡ＋ＣＰとの比の関係である。これは、各容量の値が測定されている（明確に容量値が決定されている）場合の容量比に限定されない。例えば、所与の階調データＧＤ［１０：１］に対する出力電圧ＶＱから推定される容量比であってもよい。電気光学パネル側容量ＣＰは通常、事前に測定値が得られているものではないので、そのままでは可変容量回路３０の容量ＣＡを決定できない。そのため、図１４で後述するように、例えば階調データＧＤ［１０：１］の中央値“２００ｈ”に対してＶＱ＝１０Ｖが出力されるように可変容量回路３０の容量ＣＡを決定する。この場合、結果的に容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２になっていると推定され、この比と容量ＣＡから容量ＣＰを推定できる（推定できるが、容量ＣＰは知らなくてよい）。

さて、図１等で説明した第１構成例では、ドライバー１００の接続環境（実装基板の設計や電気光学パネル２００の種類）が変わると、その度に設計変更が必要であるという課題があった。

この点、第３構成例によれば、可変容量回路３０を設けることで、ドライバー１００の接続環境に依存しない汎用のドライバー１００を実現できる。即ち、電気光学パネル側容量ＣＰが異なる場合であっても、それに応じて可変容量回路３０の容量ＣＡを調整することによって、所与の容量比関係（例えばＣＯ：（ＣＡ＋ＣＰ）＝１：２）を実現できる。この容量比関係によってデータ電圧の範囲（図１１（Ａ）〜図１１（Ｃ）の例では７．５Ｖ〜１２．５Ｖ）が決まるので、接続環境に依存しないデータ電圧の範囲を実現できる。

また、本実施形態では、キャパシター駆動回路２０は、階調データＧＤ［１０：１］の第１〜第１０のビットＧＤ１〜ＧＤ１０に基づいて、前記第１〜第１０のキャパシター駆動電圧の各駆動電圧として第１電圧レベル（０Ｖ）又は第２電圧レベル（１５Ｖ）を出力する。そして、所与の容量比関係は、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）と、データ電圧出力端子ＴＶＱに出力されるデータ電圧（出力電圧ＶＱ）との間の電圧関係によって決定される。

例えば、図１１（Ａ）〜図１１（Ｃ）の例では、データ電圧出力端子ＴＶＱに出力されるデータ電圧の範囲が５Ｖ（７．５Ｖ〜１２．５Ｖ）である。この場合、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）とデータ電圧の範囲（５Ｖ）との間の電圧関係が実現されるように所与の容量比関係が決定される。即ち、容量ＣＯと容量ＣＡ＋ＣＰによる分圧（電圧分割）によって１５Ｖが５Ｖに分圧される容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２が、所与の容量比関係となる。

このようにすれば、第１電圧レベルと第２電圧レベルの電圧差（１５Ｖ）と、データ電圧出力端子ＴＶＱに出力されるデータ電圧（範囲５Ｖ）との間の電圧関係から、所与の容量比関係ＣＯ：（ＣＡ＋ＣＰ）＝１：２を決定できる。逆に、所与の容量比関係が実現されているか否かは、電圧関係を調べれば判定できることになる。即ち、電気光学パネル側容量ＣＰが分かっていなくても、電圧関係から容量比ＣＯ：（ＣＡ＋ＣＰ）＝１：２を実現する可変容量回路３０の容量ＣＡを決定できることになる（例えば図１４のフロー）。

９．ドライバーの詳細な構成例
図１２に、本実施形態のドライバーの詳細な構成例を示す。このドライバー１００は、データ線駆動回路１１０、基準電圧生成回路６０、制御回路４０を含む。データ線駆動回路１１０は、補助用電圧設定回路８５、Ｄ／Ａ変換回路７０、電圧駆動回路８０、容量駆動回路９０、検出回路５０を含む。容量駆動回路９０は、キャパシター回路１０、キャパシター駆動回路２０、可変容量回路３０を含む。制御回路４０は、データ出力回路４２、インターフェース回路４４、可変容量制御回路４６、レジスター部４８を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

データ線駆動回路１１０は、１つのデータ電圧出力端子ＴＶＱに対応して１つ設けられる。ドライバー１００は複数のデータ線駆動回路と複数のデータ電圧出力端子を含むが、図１２では１つだけ図示している。基準電圧生成回路６０は、複数のデータ線駆動回路（複数のＤ／Ａ変換回路）に対して共通に設けられる。

インターフェース回路４４は、ドライバー１００を制御する表示コントローラー３００（広義には、処理部）とドライバー１００との間のインターフェース処理を行う。例えば、ＬＶＤＳ（Low Voltage Differential Signaling）等のシリアル通信によるインターフェース処理を行う。この場合、インターフェース回路４４は、シリアル信号を入出力するＩ／Ｏ回路と、制御データや画像データをシリアル／パラレル変換するシリアル／パラレル変換回路と、を含む。また、表示コントローラー３００から入力されてパラレルデータに変換された画像データをラッチするラインラッチを含む。ラインラッチは、例えば１度に１本の水平走査線に対応する画像データをラッチする。

データ出力回路４２は、水平走査線に対応する画像データの中から、キャパシター駆動回路２０と補助用キャパシター駆動回路８４へ出力する階調データＧＤ［１０：１］を取り出し、データＤＱ［１０：１］として出力する。また、その階調データＧＤ［１０：１］をデータＤＱ２［１０：１］としてＤ／Ａ変換回路７０へ出力する。データ出力回路４２は、例えば、電気光学パネル２００の駆動タイミングを制御するタイミングコントローラーと、水平走査線に対応する画像データから階調データＧＤ［１０：１］を選択する選択回路と、選択された階調データＧＤ［１０：１］をデータＤＱ［１０：１］としてラッチする出力ラッチと、選択された階調データＧＤ［１０：１］をデータＤＱ２［１０：１］としてラッチする出力ラッチと、を含む。図１９等で後述する相展開駆動を行う場合、出力ラッチは、１度に８画素分（データ線ＤＬ１〜ＤＬ８の本数分）の階調データＧＤ［１０：１］をラッチする。この場合、タイミングコントローラーは、相展開駆動の駆動タイミングに合わせて選択回路や出力ラッチの動作タイミングを制御する。また、インターフェース回路４４によって受信された画像データに基づいて水平同期信号や垂直同期信号を生成してもよい。また、電気光学パネル２００のスイッチ素子（ＳＷＥＰ１等）のオン・オフを制御するための信号（ＥＮＢＸ）や、ゲート駆動（電気光学パネル２００の水平走査線の選択）を制御する信号を、電気光学パネル２００に対して出力してもよい。

検出回路５０は、データ電圧出力ノードＮＶＱの電圧ＶＱを検出する。具体的には、所与の検出電圧と電圧ＶＱとを比較し、その結果を検出信号ＤＥＴとして出力する。例えば、電圧ＶＱが検出電圧以上である場合にはＤＥＴ＝“１”を出力し、電圧ＶＱが検出電圧より小さい場合にはＤＥＴ＝“０”を出力する。

可変容量制御回路４６は、検出信号ＤＥＴに基づいて可変容量回路３０の容量を設定する。この設定処理のフローは図１４で後述する。可変容量制御回路４６は、可変容量回路３０の制御信号として設定値ＣＳＷ［６：１］を出力する。この設定値ＣＳＷ［６：１］は第１〜第６のビットＣＳＷ６〜ＣＳＷ１（第１〜第ｍのビット）で構成される。ビットＣＳＷｓ（ｓはｍ＝６以下の自然数）は、可変容量回路３０のスイッチ素子ＳＷＡｓに入力される。例えばビットＣＳＷｓ＝“０”の場合にはスイッチ素子ＳＷＡｓがオフになり、ビットＣＳＷｓ＝“１”の場合にはスイッチ素子ＳＷＡｓがオンになる。設定処理を行う場合、可変容量制御回路４６は検出用データＢＤ［１０：１］を出力する。そして、データ出力回路４２は検出用データＢＤ［１０：１］を出力データＤＱ［１０：１］としてキャパシター駆動回路２０へ出力する。

レジスター部４８は、設定処理により設定された可変容量回路３０の設定値ＣＳＷ［６：１］を記憶する。レジスター部４８はインターフェース回路４４を介して表示コントローラー３００からアクセス可能に構成される。即ち、表示コントローラー３００はレジスター部４８から設定値ＣＳＷ［６：１］を読み出すことができる。或は、表示コントローラー３００がレジスター部４８に設定値ＣＳＷ［６：１］を書き込める構成としてもよい。

図１３に、検出回路５０の詳細な構成例を示す。検出回路５０は、検出電圧Ｖｈ２を生成する検出電圧生成回路ＧＣＤＴと、データ電圧出力ノードＮＶＱの電圧ＶＱと検出電圧Ｖｈ２とを比較するコンパレーターＯＰＤＴと、を有する。

検出電圧生成回路ＧＣＤＴは、例えば抵抗素子による電圧分割回路等により予め決められた検出電圧Ｖｈ２を出力する。或は、レジスター設定等により可変の検出電圧Ｖｈ２を出力してもよい。この場合、検出電圧生成回路ＧＣＤＴは、レジスター設定値をＤ／Ａ変換するＤ／Ａ変換回路であってもよい。

１０．可変容量回路の容量を設定する処理
図１４に、可変容量回路３０の容量を設定する処理のフローチャートを示す。この処理は、例えばドライバー１００に電源を投入した際の立ち上げ時（初期化処理）において行う。

図１４に示すように、処理を開始すると、設定値ＣＳＷ［６：１］＝“３Ｆｈ”を出力し、可変容量回路３０のスイッチ素子ＳＷＡ１〜ＳＷＡ６を全てオンにする（ステップＳ１）。次に、検出用データＢＤ［１０：１］＝“０００ｈ”を出力し、キャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０の出力を全て０Ｖに設定する（ステップＳ２）。次に、出力電圧ＶＱを初期化電圧ＶＣ＝７．５Ｖに設定する（ステップＳ３）。この初期化電圧ＶＣは、図１６で後述するように例えば外部から端子ＴＶＣを介して供給される。

次に、可変容量回路３０の容量を仮設定する（ステップＳ４）。例えば、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を設定する。この場合、スイッチ素子ＳＷＡ６がオフ、スイッチ素子ＳＷＡ５〜ＳＷＡ１がオンになるので、容量は最大値の半分になる。次に、出力電圧ＶＱへの初期化電圧ＶＣの供給を解除する（ステップＳ５）。次に、検出電圧Ｖｈ２を所望の電圧に設定する（ステップＳ６）。例えば、検出電圧Ｖｈ２＝１０Ｖを設定する。

次に、検出用データＢＤ［１０：１］のＭＳＢをＢＤ１０＝“０”からＢＤ１０＝“１”に変化させる（ステップＳ７）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上であるか否かを検出する（ステップＳ８）。

ステップＳ８において出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより小さい場合、ビットＢＤ１０＝“０”に戻す（ステップＳ９）。次に、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を“−１”して“１Ｅｈ”とし、可変容量回路３０の容量を１段階小さくする（ステップＳ１０）。次に、ビットＢＤ１０＝“１”を設定する（ステップＳ１１）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以下であるか否かを検出する（ステップＳ１２）。出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以下である場合にはステップＳ９に戻り、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより大きい場合には処理を終了する。

ステップＳ８において出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上である場合、ビットＢＤ１０＝“０”に戻す（ステップＳ１３）。次に、設定値ＣＳＷ［６：１］＝“１Ｆｈ”を“＋１”して“２０ｈ”とし、可変容量回路３０の容量を１段階大きくする（ステップＳ１４）。次に、ビットＢＤ１０＝“１”を設定する（ステップＳ１５）。次に、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上であるか否かを検出する（ステップＳ１６）。出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖ以上である場合にはステップＳ１３に戻り、出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖより小さい場合には処理を終了する。

図１５（Ａ）、図１５（Ｂ）に、上記のステップＳ８〜Ｓ１６により設定値ＣＳＷ［６：１］が決定される様子を模式的に示す。

上記のフローでは検出用データＢＤ［１０：１］のＭＳＢをＢＤ１０＝“１”に設定し、そのときの出力電圧ＶＱと検出電圧Ｖｈ２＝１０Ｖを比較している。ＢＤ［１０：１］＝“２００ｈ”は階調データ範囲“０００ｈ”〜“３ＦＦｈ”の中央値であり、検出電圧Ｖｈ２＝１０Ｖはデータ電圧範囲７．５Ｖ〜１２．５Ｖの中央値である。即ち、ＢＤ１０＝“１”にしたときに出力電圧ＶＱが検出電圧Ｖｈ２＝１０Ｖに一致していれば、正しい（所望の）データ電圧が得られていることになる。

図１５（Ａ）に示すように、仮設定値ＣＳＷ［６：１］＝“１Ｆｈ”においてステップＳ８で“ＮＯ”であった場合、ＶＱ＜Ｖｈ２である。この場合、出力電圧ＶＱを上昇させる必要がある。図１１（Ｂ）の式ＦＤから可変容量回路３０の容量ＣＡを小さくすれば出力電圧ＶＱが上昇することが分かるので、設定値ＣＳＷ［６：１］を“１”ずつ小さくしていく。そして、最初にＶＱ≧Ｖｈ２となる設定値ＣＳＷ［６：１］＝“１Ａｈ”で停止する。これにより、検出電圧Ｖｈ２に直近の出力電圧ＶＱが得られる設定値ＣＳＷ［６：１］を決定できる。

図１５（Ｂ）に示すように、仮設定値ＣＳＷ［６：１］＝“１Ｆｈ”においてステップＳ８で“ＹＥＳ”であった場合、ＶＱ≧Ｖｈ２である。この場合、出力電圧ＶＱを下降させる必要がある。図１１（Ｂ）の式ＦＤから可変容量回路３０の容量ＣＡを大きくすれば出力電圧ＶＱが上昇することが分かるので、設定値ＣＳＷ［６：１］を“１”ずつ大きくしていく。そして、最初にＶＱ＜Ｖｈ２となる設定値ＣＳＷ［６：１］＝“２４ｈ”で停止する。これにより、検出電圧Ｖｈ２に直近の出力電圧ＶＱが得られる設定値ＣＳＷ［６：１］を決定できる。

以上の処理により得られた設定値ＣＳＷ［６：１］を、最終的な設定値ＣＳＷ［６：１］として決定し、その設定値ＣＳＷ［６：１］をレジスター部４８に書き込む。容量駆動により電気光学パネル２００を駆動する際には、レジスター部４８に記憶された設定値ＣＳＷ［６：１］で可変容量回路３０の容量が設定される。

なお、本実施形態では可変容量回路３０の設定値ＣＳＷ［６：１］をレジスター部４８に記憶させる場合を例に説明したが、これに限定されるものでない。例えば、設定値ＣＳＷ［６：１］をＲＡＭ等のメモリーに記憶させてもよいし、ヒューズ（例えば、製造時にレーザー等で切断して設定値を設定する）により設定値ＣＳＷ［６：１］を設定してもよい。

１１．ドライバーの第２の詳細な構成例
図１６に、本実施形態のドライバー１００の第２の詳細な構成例を示す。なお、ここでは補助用電圧設定回路８５の図示を省略している。

このドライバー１００は、アンプ回路ＡＭＶＤ１、ＡＭＶＤ２、Ｄ／Ａ変換回路ＤＡＡＭ１、ＤＡＡＭ２、スイッチ回路ＳＷＡＭ１、ＳＷＡＭ２、基準電圧生成回路６０、プリチャージ用端子ＴＰＲ、初期化電圧用端子ＴＶＣ（コモン電圧用端子）、データ電圧出力端子ＴＶＱ１、ＴＶＱ２、プリチャージ用Ｄ／Ａ変換回路ＤＡＰＲ、プリチャージ用アンプ回路ＡＭＰＲ、容量駆動回路ＣＤＤ１、ＣＤＤ２、プリチャージ用スイッチ素子ＳＷＰＲ１、ＳＷＰＲ２、初期化用スイッチ素子ＳＷＶＣ１１、ＳＷＶＣ１２、ＳＷＶＣ２１、ＳＷＶＣ２２、出力用スイッチ素子ＳＷＶＱ１、ＳＷＶＱ２、ポストチャージ用スイッチ素子ＳＷＰＯＳ１、ＳＷＰＯＳ２を含む。

容量駆動回路ＣＤＤ１とＤ／Ａ変換回路ＤＡＡＭ１とアンプ回路ＡＭＶＤ１とスイッチ回路ＳＷＡＭ１は、図１２のデータ線駆動回路１１０に対応している。同様に、容量駆動回路ＣＤＤ２とＤ／Ａ変換回路ＤＡＡＭ２とアンプ回路ＡＭＶＤ２とスイッチ回路ＳＷＡＭ２は、図１２のデータ線駆動回路１１０に対応している。図１６では、２つのみ記載しているが、実際にはドライバー１００は電気光学パネル２００のデータ線と同数（又は同数以上）のデータ線駆動回路を有する。同様に、データ電圧出力端子や、各種スイッチ素子も、データ線駆動回路と同数含まれる。

初期化電圧用端子ＴＶＣには、例えば外部の電源回路等から初期化電圧ＶＣ（コモン電圧）が供給される。

なお、初期化電圧ＶＣを供給する手法は初期化電圧用端子ＴＶＣに限定されない。例えば、ドライバー１００は、初期化電圧ＶＣを出力する初期化電圧用アンプ回路を含んでもよい。

プリチャージ用端子ＴＰＲは、プリチャージ用アンプ回路ＡＭＰＲの出力に接続される。プリチャージ用Ｄ／Ａ変換回路ＤＡＰＲがプリチャージの設定値（例えばレジスター値）をＤ／Ａ変換してプリチャージ電圧ＶＰＲを生成し、そのプリチャージ電圧ＶＰＲでプリチャージ用アンプ回路ＡＭＰＲがプリチャージ用端子ＴＰＲを駆動する。プリチャージ電圧ＶＰＲは、例えば初期化電圧ＶＣよりも低い電圧（負極性駆動のデータ電圧範囲７．５Ｖ〜２．５Ｖの範囲内）である。

プリチャージ用端子ＴＰＲには、外部のプリチャージ用キャパシターＣＰＲが接続されている。プリチャージ用キャパシターＣＰＲは、プリチャージ電圧ＶＰＲに対応する電荷を蓄積しており、プリチャージ時にデータ線に対して電荷を供給する。このプリチャージ用キャパシターＣＰＲを設けることでプリチャージ電圧ＶＰＲを平滑化できるので、プリチャージ用アンプ回路ＡＭＰＲの電荷供給能力を下げることができる。即ち、プリチャージを行うとプリチャージ用キャパシターＣＰＲが電荷を放出するが、その次のプリチャージを行うまでの間に、プリチャージ用アンプ回路ＡＭＰＲがプリチャージ用キャパシターＣＰＲの電荷を補充できればよい。

図１７に、ドライバー１００の第２の詳細な構成例の動作タイミングチャートを示す。図１７では、スイッチ素子の符号末尾の数字を省略している。例えば“ＳＷＰＲ”はプリチャージ用スイッチ素子ＳＷＰＲ１、ＳＷＰＲ２を表す。スイッチ素子のタイミングチャートにおいてハイレベルはスイッチ素子のオン状態を表し、ローレベルはスイッチ素子のオフ状態を表す。

図１７に示すように、電気光学パネル２００の駆動はプリチャージ、初期化、データ電圧出力、ポストチャージの順に行う。この一連の動作は、例えば１つの水平走査期間に行う。

プリチャージ期間では、プリチャージ用スイッチ素子ＳＷＰＲ１、ＳＷＰＲ２がオンになり、データ電圧出力端子ＴＶＱ１、ＴＶＱ２からプリチャージ電圧ＶＰＲが出力される。

初期化期間は第１〜第３の初期化期間に分かれている。この第１〜第３の初期化期間ではＤＱ［１０：１］＝“０００ｈ”（ＤＱ２［１０：１］＝“０００ｈ”）に設定されており、キャパシター駆動回路２０の駆動部ＤＲ１〜ＤＲ１０は全て０Ｖを出力している。またアンプ回路ＡＭＶＤ１、ＡＭＶＤ２は初期化電圧ＶＣを出力している。

第１の初期化期間では、初期化用スイッチ素子ＳＷＶＣ１１、ＳＷＶＣ１２がオンになり、容量駆動回路ＣＤＤ１、ＣＤＤ２の出力（キャパシターＣ１〜Ｃ１０の一端）が初期化電圧ＶＣに設定される。これにより、キャパシター回路１０と可変容量回路３０の電荷が初期化される。また、ポストチャージ用スイッチ素子ＳＷＰＯＳ１、ＳＷＰＯＳ２がオンになり、データ電圧出力端子ＴＶＱ１、ＴＶＱ２が共通接続される。

第２の初期化期間では、初期化用スイッチ素子ＳＷＶＣ２１、ＳＷＶＣ２２とポストチャージ用スイッチ素子ＳＷＰＯＳ１、ＳＷＰＯＳ２がオンになり、データ電圧出力端子ＴＶＱ１、ＴＶＱ２から初期化電圧ＶＣが出力される。これにより、電気光学パネル側容量ＣＰの電荷が初期化される。

第３の初期化期間では、出力用スイッチ素子ＳＷＶＱ１、ＳＷＶＱ２とスイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオンになり、アンプ回路ＡＭＶＤ１の出力と容量駆動回路ＣＤＤ１の出力とデータ電圧出力端子ＴＶＱ１が接続され、アンプ回路ＡＭＶＤ２の出力と容量駆動回路ＣＤＤ２の出力とデータ電圧出力端子ＴＶＱ２が接続される。また、初期化用スイッチ素子ＳＷＶＣ１１、ＳＷＶＣ１２、ＳＷＶＣ２１、ＳＷＶＣ２２とポストチャージ用スイッチ素子ＳＷＰＯＳ１、ＳＷＰＯＳ２がオンになり、データ電圧出力端子ＴＶＱ１、ＴＶＱ２から初期化電圧ＶＣが出力される。

データ電圧出力期間では、ＤＱ［１０：１］＝ＧＤ［１０：１］（ＤＱ２［１０：１］＝ＧＤ［１０：１］）に設定されている。そして、出力用スイッチ素子ＳＷＶＱ１、ＳＷＶＱ２がオンになり、階調データＧＤ［１０：１］に対応したデータ電圧がデータ電圧出力端子ＴＶＱ１、ＴＶＱ２から出力される。データ電圧出力期間の詳細は後述する。

ポストチャージ期間は第１のポストチャージ期間、第２のポストチャージ期間に分かれている。第１のポストチャージ期間、第２のポストチャージ期間では、ＤＱ［１０：１］＝ＤＰＯＳ［１０：１］（ＤＱ２［１０：１］＝ＤＰＯＳ［１０：１］）に設定されている。ＤＰＯＳ［１０：１］はポストチャージ用データである。

第１のポストチャージ期間では、出力用スイッチ素子ＳＷＶＱ１、ＳＷＶＱ２とポストチャージ用スイッチ素子ＳＷＰＯＳ１、ＳＷＰＯＳ２がオンになり、ポストチャージ用データＤＰＯＳ［１０：１］に対応したデータ電圧がデータ電圧出力端子ＴＶＱ１、ＴＶＱ２から出力される。

第２のポストチャージ期間では、更にスイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオンになり、アンプ回路ＡＭＶＤ１、ＡＭＶＤ２が、ポストチャージ用データＤＰＯＳ［１０：１］に対応したデータ電圧をデータ電圧出力端子ＴＶＱ１、ＴＶＱへ出力する。

図１８に、データ電圧出力期間における動作タイミングチャートを示す。データ電圧出力期間は第１〜第１６０の出力期間に分かれている。なお、電気光学パネル２００が図１９に示す構成である場合を例に説明する。

第１の出力期間では、階調データＧＤ［１０：１］としてソース線ＳＬ１〜ＳＬ８に対応する階調データを出力する。例えば、データ出力回路４２の出力ラッチに階調データがラッチされたタイミングが容量駆動の開始タイミングである。ソース線ＳＬ１〜ＳＬ８に対応する階調データをラッチした後にスイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオンになり、アンプ回路ＡＭＶＤ１、ＡＭＶＤ２が階調データに対応したデータ電圧を出力する。

スイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオンになっている期間（電圧駆動の期間）に信号ＥＮＢＸがオン（アクティブ）になり、電気光学パネル２００のソース線ＳＬ１〜ＳＬ８が駆動される。信号ＥＮＢＸは、電気光学パネル２００のデータ線とソース線を接続するスイッチ素子をオン・オフ制御するための制御信号である。

スイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオフになった後、次の第２の出力期間に移行する。第２の出力期間では、階調データＧＤ［１０：１］としてソース線ＳＬ９〜ＳＬ１６に対応する階調データを出力する。次に、スイッチ回路ＳＷＡＭ１、ＳＷＡＭ２がオンになり、信号ＥＮＢＸがオン（アクティブ）になり、電気光学パネル２００のソース線ＳＬ９〜ＳＬ１６が駆動される。以降、第３〜第１６０の出力期間において同様の動作を行い、第１のポストチャージ期間に移行する。

１２．相展開駆動の手法
次に、電気光学パネル２００の駆動手法について説明する。以下では相展開駆動を例にとって説明するが、本実施形態のドライバー１００が行う駆動手法は相展開駆動に限定されない。

図１９に、ドライバーの第３の詳細な構成例と、電気光学パネルの詳細な構成例と、ドライバーと電気光学パネルの接続構成例を示す。

ドライバー１００は、制御回路４０、第１〜第ｋのデータ線駆動回路ＤＤ１〜ＤＤｋ（ｋは２以上の自然数）を含む。データ線駆動回路ＤＤ１〜ＤＤｋは、それぞれ図１２のデータ線駆動回路１１０に対応する。なお以下ではｋ＝８の場合を例に説明する。

制御回路４０は、データ線駆動回路ＤＤ１〜ＤＤ８の各データ線駆動回路に対して、対応する階調データを出力する。また制御回路４０は、制御信号（例えば図２０のＥＮＢＸ等）を電気光学パネル２００に出力する。

データ線駆動回路ＤＤ１〜ＤＤ８は、階調データをデータ電圧に変換し、そのデータ電圧を出力電圧ＶＱ１〜ＶＱ８として電気光学パネル２００のデータ線ＤＬ１〜ＤＬ８へ出力する。

電気光学パネル２００は、データ線ＤＬ１〜ＤＬ８（第１〜第ｋのデータ線）、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ（ｔｋ）、ソース線ＳＬ１〜ＳＬ（ｔｋ）を含む。ｔは２以上の自然数であり、以下ではｔ＝１６０（即ちｔｋ＝１６０×８＝１２８０（ＷＸＧＡ））の場合を例に説明する。

スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０のうちスイッチ素子ＳＷＥＰ（（ｊ−１）×ｋ＋１）〜ＳＷＥＰ（ｊ×ｋ）の一端は、データ線ＤＬ１〜ＤＬ８に接続される。ｊはｔ＝１６０以下の自然数である。例えばｊ＝１の場合にはスイッチ素子ＳＷＥＰ１〜ＳＷＥＰ８である。

スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０は、例えばＴＦＴ（Thin Film Transistor）等で構成され、ドライバー１００からの制御信号に基づいて制御される。例えば、電気光学パネル２００は不図示のスイッチ制御回路を含み、そのスイッチ制御回路がＥＮＢＸ等の制御信号に基づいてスイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０のオン・オフを制御する。

図２０に、図１９のドライバー１００と電気光学パネル２００の動作タイミングチャートを示す。

プリチャージ期間では、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０が全てオンになる。そして、ソース線ＳＬ１〜ＳＬ１２８０の全てがプリチャージ電圧ＶＰＲに設定される。

初期化期間では、信号ＥＮＢＸがローレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ１２８０が全てオフになる。そして、データ線ＤＬ１〜ＤＬ８が初期化電圧ＶＣ＝７．５Ｖに設定される。ソース線ＳＬ１〜ＳＬ１２８０はプリチャージ電圧ＶＰＲのままである。

データ電圧出力期間の第１の出力期間では、ソース線ＳＬ１〜ＳＬ８に対応する階調データがデータ線駆動回路ＤＤ１〜ＤＤ８に入力される。そして、キャパシター回路１０とキャパシター駆動回路２０による容量駆動と電圧駆動回路８０による電圧駆動が行われ、データ線ＤＬ１〜ＤＬ８がデータ電圧ＳＶ１〜ＳＶ８で駆動される。容量駆動と電圧駆動の開始後、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ１〜ＳＷＥＰ８がオンになる。そして、ソース線ＳＬ１〜ＳＬ８がデータ電圧ＳＶ１〜ＳＶ８で駆動される。このとき、不図示のゲートドライバーにより１本のゲート線（水平走査線）が選択されており、その選択されたゲート線とデータ線ＤＬ１〜ＤＬ８に接続される画素回路にデータ電圧ＳＶ１〜ＳＶ８が書き込まれる。なお図２０には例としてデータ線ＤＬ１、ソース線ＳＬ１の電位を示す。

第２出力期間では、ソース線ＳＬ９〜ＳＬ１６に対応する階調データがデータ線駆動回路ＤＤ１〜ＤＤ８に入力される。そして、キャパシター回路１０とキャパシター駆動回路２０による容量駆動と電圧駆動回路８０による電圧駆動が行われ、データ線ＤＬ１〜ＤＬ８がデータ電圧ＳＶ９〜ＳＶ１６で駆動される。容量駆動と電圧駆動の開始後、信号ＥＮＢＸがハイレベルになり、スイッチ素子ＳＷＥＰ９〜ＳＷＥＰ１６がオンになる。そして、ソース線ＳＬ９〜ＳＬ１６がデータ電圧ＳＶ９〜ＳＶ１６で駆動される。このとき、選択されたゲート線とデータ線ＤＬ９〜ＤＬ１６に接続される画素回路にデータ電圧ＳＶ９〜ＳＶ１６が書き込まれる。なお図２０には例としてデータ線ＤＬ１、ソース線ＳＬ９の電位を示す。

以降、同様にして第３出力期間、第４出力期間、・・・、第１６０出力期間においてソース線ＳＬ１７〜ＳＬ２４、ＳＬ２５〜ＳＬ３２、・・・、ＳＬ１２６３〜ＳＬ１２８０が駆動され、ポストチャージ期間に移行する。

１３．電子機器
図２１に、本実施形態のドライバー１００を適用できる電子機器の構成例を示す。本実施形態の電子機器として、例えばプロジェクターや、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。

図２１に示す電子機器は、ドライバー１００、電気光学パネル２００、表示コントローラー３００（第１処理部）、ＣＰＵ３１０（第２処理部）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。

電気光学パネル２００は例えばマトリックス型の液晶表示パネルである。或は、電気光学パネル２００は自発光素子を用いたＥＬ（Electro-Luminescence）表示パネルであってもよい。ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、電気光学パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００はドライバー１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０から転送された画像データを、ドライバー１００が受け付け可能な形式に変換し、その変換された画像データをドライバー１００へ出力する。ドライバー１００は、表示コントローラー３００から転送された画像データに基づいて電気光学パネル２００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１論理レベル、第２論理レベル）と共に記載された用語（ローレベル、ハイレベル）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またキャパシター回路、キャパシター駆動回路、可変容量回路、検出回路、制御回路、基準電圧生成回路、Ｄ／Ａ変換回路、電圧駆動回路、補助用電圧設定回路、ドライバー、電気光学パネル、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ キャパシター回路、２０ キャパシター駆動回路、３０ 可変容量回路、
４０ 制御回路、４２ データ出力回路、４４ インターフェース回路、
４６ 可変容量制御回路、４８ レジスター部、５０ 検出回路、
６０ 基準電圧生成回路、７０ Ｄ／Ａ変換回路、８０ 電圧駆動回路、
８２ 補助用キャパシター回路、８４ 補助用キャパシター駆動回路、
８５ 補助用電圧設定回路、９０ 容量駆動回路、１００ ドライバー、
１１０ データ線駆動回路、２００ 電気光学パネル、
３００ 表示コントローラー、３１０ ＣＰＵ、３２０ 記憶部、
３３０ ユーザーインターフェース部、３４０ データインターフェース部、
ＡＭＩＶ 反転増幅回路、ＡＭＶＤ アンプ回路、
ＡＭＰＲ プリチャージ用アンプ回路、Ｃ１ キャパシター、
ＣＡ 可変容量回路の容量、ＣＡ１ 調整用キャパシター、
ＣＤＤ１ 容量駆動回路、ＣＯ キャパシター回路の容量、
ＣＰ 電気光学パネル側容量、ＣＰＲ プリチャージ用キャパシター、
ＣＳＢ バランス用キャパシター、ＤＡＡＭ１ Ｄ／Ａ変換回路、
ＤＬ１ データ線、ＤＲ１ 駆動部、ＧＤ１ ビット、
ＧＤ［１０：１］ 階調データ、ＧＳ１，ＧＳＸ１ 補助用駆動部、
ＮＤＲ１ キャパシター駆動ノード、ＮＤＳ１ 補助用キャパシター駆動ノード、
ＳＬ１ ソース線、ＳＷＡ１ スイッチ素子、ＳＷＡＭ 電圧駆動用スイッチ回路、
ＳＷＥＰ１ スイッチ素子、ＳＷＳ スイッチ回路、ＴＰＲ プリチャージ用端子、
ＴＶＣ 初期化電圧用端子、ＴＶＱ データ電圧出力端子、
ＶＣ 初期化電圧、Ｖｈ２ 検出電圧、ＶＰＲ プリチャージ電圧

Claims (10)

1. 複数の基準電圧から階調データに対応する基準電圧を選択し、前記選択された基準電圧を出力ノードから出力するＤ／Ａ変換回路と、
   入力ノードが前記Ｄ／Ａ変換回路の出力ノードに接続され、出力ノードがデータ電圧出力端子に接続され、前記入力ノードから入力される電圧を増幅し、前記増幅した電圧を前記階調データに対応するデータ電圧として前記データ電圧出力端子に出力する電圧駆動回路と、
   第１〜第ｎ（ｎは２以上の自然数）の第１のキャパシターを有し、前記第１〜第ｎの第１のキャパシターのそれぞれの一端が、前記Ｄ／Ａ変換回路の出力ノードと前記電圧駆動回路の入力ノードの間に接続された第１のキャパシター回路と、
   前記階調データに対応する第１〜第ｎの第１のキャパシター駆動電圧を出力する第１〜第ｎの第１のキャパシター駆動用ノードを備え、前記第１〜第ｎの第１のキャパシター駆動用ノードのそれぞれが、前記第１のキャパシター回路の前記第１〜第ｎの第１のキャパシターの対応する他端に接続された第１のキャパシター駆動回路と、
   第１〜第ｎ（ｎは２以上の自然数）の第２のキャパシターを有し、前記第１〜第ｎの第２のキャパシターのそれぞれの一端が、前記データ電圧出力端子に接続された第２のキャパシター回路と、
   前記階調データに対応する第１〜第ｎの第２のキャパシター駆動電圧を出力する第１〜第ｎの第２のキャパシター駆動用ノードを備え、前記第１〜第ｎの第２のキャパシター駆動用ノードのそれぞれが、前記第２のキャパシター回路の前記第１〜第ｎの第２のキャパシターの対応する他端に接続された第２のキャパシター駆動回路と、
   を含むことを特徴とするドライバー。
2. 請求項１において、
   前記電圧駆動回路は、
   前記第２のキャパシター駆動回路から出力された第１〜第ｎの第２のキャパシター駆動電圧が、前記第２のキャパシター回路を介して、前記データ電圧出力端子に出力された後に、前記出力ノードから前記データ電圧を前記データ電圧出力端子に出力する電圧駆動を行うことを特徴とするドライバー。
3. 請求項２において、
   前記第１〜第ｎの第１のキャパシターの第ｉの第１のキャパシター（ｉはｎ以下の自然数）の容量は、前記第１〜第ｎの第２のキャパシターの第ｉのキャパシターの容量よりも小さいことを特徴とするドライバー。
4. 請求項１乃至３のいずれかにおいて、
   前記第１のキャパシター回路は、
   前記電圧駆動回路の前記入力ノードと前記第１〜第ｎの第１のキャパシターの前記一端との間に設けられるスイッチ回路を有することを特徴とするドライバー。
5. 請求項４において、
   前記スイッチ回路は、
   前記電圧駆動回路が前記データ電圧を前記データ電圧出力端子に出力する前に、オンからオフになることを特徴とするドライバー。
6. 請求項５において、
   前記電圧駆動回路は、
   前記データ電圧を出力するアンプ回路と、
   前記アンプ回路の出力と前記データ電圧出力端子との間に設けられる電圧駆動用スイッチ回路と、
   を有し、
   前記第１のキャパシター回路の前記スイッチ回路は、
   前記電圧駆動用スイッチ回路がオフからオンになる前に、オンからオフになることを特徴とするドライバー。
7. 請求項１乃至６のいずれかにおいて、
   前記電圧駆動回路は、
   反転増幅回路であることを特徴とするドライバー。
8. 請求項７において、
   前記第１のキャパシター駆動回路は、
   前記階調データの論理反転データに対応する前記第１〜第ｎの第１のキャパシター駆動電圧を出力することを特徴とするドライバー。
9. 請求項２又は３において、
   前記データ電圧出力端子に接続された可変容量回路を含み、
   前記可変容量回路の容量と電気光学パネル側容量を加算した容量と、前記第２のキャパシター回路の容量とが、所与の容量比関係になるように、前記可変容量回路の容量が設定されていることを特徴とするドライバー。
10. 請求項１乃至９のいずれかに記載されたドライバーを含むことを特徴とする電子機器。

Images