JP6437126B2 - 薄膜トランジスタ基板およびその製造方法 - Google Patents
薄膜トランジスタ基板およびその製造方法 Download PDFInfo
- Publication number
- JP6437126B2 JP6437126B2 JP2017539214A JP2017539214A JP6437126B2 JP 6437126 B2 JP6437126 B2 JP 6437126B2 JP 2017539214 A JP2017539214 A JP 2017539214A JP 2017539214 A JP2017539214 A JP 2017539214A JP 6437126 B2 JP6437126 B2 JP 6437126B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- insulating film
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
- G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
- G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
- H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
- H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Optics & Photonics (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Theoretical Computer Science (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（薄膜トランジスタ基板：以下、「ＴＦＴ基板」と呼称）およびその製造方法に関する。
ＴＦＴ基板は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、フラットパネルディスプレイへの応用が盛んになされている。
液晶表示装置（ＬＣＤ）には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチングデバイスとして用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性および表示品位の点でＣＲＴ（cathode-ray tube）や単純マトリックス型ＬＣＤより優れており、モバイルコンピューター、ノート型パソコン、あるいはテレビジョンなどのディスプレイ製品に広く実用化されている。
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、そのうちの一方のさらに外側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
液晶表示装置における液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は登録商標）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。一般に、横電界方式の液晶表示装置は、縦電界方式のものに比べて、広視野角、高精細度、高輝度が得られ、車載用表示機器、スマートフォンやタブレッドなどの中小型パネルでは主流になりつつある。
縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴ基板に配設され、一定の電位（共通電位）に固定される共通電極が対向基板に配設される。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。
一方、横電界方式の液晶表示パネルでは、画素電極と共通電極の両方がＴＦＴ基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴ基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極はどちらを下に形成してもよいが、下側に配設される方は平板状に形成され、上側（液晶層に近い側）に配設される方はスリットを有する格子状またはスリットを有する櫛歯状に形成される。
従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、ＴＦＴの活性層（チャネル層）を形成するための半導体膜にアモルファスシリコン（ａ-Ｓｉ）が用いられていた。近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、小型で高性能なＴＦＴを実現できるという利点がある。
酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている。これらの技術は、特許文献１、２および非特許文献１に開示されている。
これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））および非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸、カルボン酸などの弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
しかし、このような酸化物半導体材料は、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（例えばＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液によってもエッチングダメージを受け、特性を劣化させてしまうことがある。また、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。従って、例えば特許文献２の図１１の（ｂ）部に開示されるように酸化物半導体で構成されるチャネル層の上にソース電極およびドレイン電極を配設したＴＦＴ（一般的に、バックチャネルエッチング（ＢＣＥ）型ＴＦＴと呼ばれる）を形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャネル層）の上に成膜する際に、その界面での酸化還元反応によりチャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。
この問題を解決するために、特許文献３に示すような、半導体膜の上層に保護絶縁膜を形成したＴＦＴ構造を利用することが考えられる。このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパまたはエッチストッパ（ＥＳ）型ＴＦＴと呼ばれる。
例えば、ＺｎＯのような金属酸化物を半導体膜に用いた特許文献１の図１および図２には、金属酸化物で構成される半導体膜（チャネル層）上に、酸化シリコンまたは窒化シリコンで構成されるチャネル保護膜（チャネル保護層）が設けられたＴＮモードのＥＳ型ＴＦＴ基板が開示されている。
ここで、例えば特許文献５の図１および図２に開示されるような、ａ−Ｓｉ半導体膜をチャネル層とするバックチャネルエッチング型ＴＦＴを備えたＴＮモードのＴＦＴ基板を作製する場合、一般的には、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、という計５回の写真製版工程を経て製造することができる。
また、例えば特許文献６の図２および図３に開示されるように、バックチャネルエッチング型ＴＦＴを備えるＦＦＳ−ＴＦＴ基板を作製する場合は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、（６）層間絶縁膜へのコンタクトホール形成工程、（７）共通電極の形成工程、という計７回の写真製版工程を経て製造することができる。
しかしながら、酸化物半導体をチャネル層とする一般的なエッチストッパ型ＴＦＴを備えたＴＦＴ基板を作成するためには、酸化物半導体膜の上に保護絶縁膜を形成するために、少なくとも写真製版工程を１回追加する必要がある。このため、生産能力を低下させ、製造コストの増加を招くといった問題があった。
また、酸化物半導体材料は、従来より、一般的にエネルギーバンドギャップが３ｅＶ以上で透光性を有しているため、可視光に対して吸収が少なく特性が変化しにくいといわれてきたが、例えば非特許文献２等に開示されているように、短波長領域の可視光に対しては特性が劣化する問題があることが指摘されている。
Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁
Dharam Pal Gosain等著、「Instability of Amorphous Indium Gallium Zinc Oxide Thin Film Transistors under Light Illumination」、Japanese Journal of Applied Physics 2009年、第48巻、第03B018-1頁〜第03B018-5頁
例えば特許文献４には、（１）ゲート電極の形成工程、（２）酸化物半導体を用いたチャネル層の形成工程、（３）保護絶縁膜へのコンタクトホール形成工程、（４）画素電極、ソース電極およびドレイン電極の形成工程、という計４回の写真製版工程を用いて、ＴＮモードのエッチストッパ型ＴＦＴ基板を作製する方法が提案されている。なお、上記（２）の工程と（３）の工程との間に、ソース電極に接続するソース配線を形成するための写真製版工程が行われ、計５回の写真製版工程となる場合もある。
特許文献４に開示された方法でＴＦＴ基板を作製した場合、ＴＦＴのソース電極が接続するソース配線の下には、ゲート絶縁膜と同層の第１の絶縁膜と、保護絶縁膜と同層の第２の絶縁膜とが存在することになる。また、第１の絶縁膜の成膜工程と第２の絶縁膜の成膜工程との間に、酸化物半導体膜のエッチング工程が行われる。そのため、第１の絶縁膜の表面が、酸化物半導体膜のエッチング工程でダメージを受け、第１の絶縁膜と第２の絶縁膜との密着力が悪くなる可能性がある。その結果、液晶表示装置の長期使用時に、第１の絶縁膜と第２の絶縁膜との密着力が悪い箇所でソース配線の断線が生じやすくなり、信頼性が低下するという問題があった。
なお、特許文献４には、エッチストッパ型ＴＦＴを用いたＬＣＤの写真製版工程の回数を減らす方法が記載されているものの、横電界方式のＬＣＤ（特にＦＦＳ−ＬＣＤ）の製造において写真製版工程の回数および製造コストを削減する方法についての記載はない。また酸化物半導体膜に光が入射した場合の特性劣化（光劣化）を防止する方法についての記載はない。なお、これを防止するために、新たに遮光膜を設けようとすると写真製版工程の回数が増えてしまう。
本発明は上記のような問題を解決するためになされたものであり、エッチストッパ型ＴＦＴを有するＴＦＴ基板および横電界方式のＬＣＤ（特にＦＦＳ−ＬＣＤ）のＴＦＴ基板において、ＴＦＴのチャネル層に酸化物半導体を用いる場合に、バックライト光、外光およびこれらの散乱光に起因するチャネル層の特性劣化を防止できると共に、各層の密着力の低下を防止し、また、写真製版工程の回数の増加を抑制できるＴＦＴ基板およびその製造方法を提供することを目的とする。
本発明に係る薄膜トランジスタ基板は、画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、前記画素は、基板上に選択的に配設されたゲート電極と、前記ゲート電極を覆うゲート絶縁膜と、酸化物半導体膜で形成され、前記ゲート絶縁膜上に選択的に配設された半導体チャネル層と、前記半導体チャネル層上に配設された保護絶縁膜と、前記保護絶縁膜と前記半導体チャネル層との積層膜を覆うように前記基板上に設けられた第１の層間絶縁膜と、透明導電膜で形成され、前記第１の層間絶縁膜および前記保護絶縁膜を貫通するコンタクトホールを通して、前記半導体チャネル層に互いに離間して接するソース電極およびドレイン電極と、前記ドレイン電極から延在する画素電極と、を備え、前記半導体チャネル層における前記ソース電極と前記ドレイン電極との間の領域がチャネル領域を形成し、平面視において、少なくとも前記チャネル領域と重なるように前記保護絶縁膜の上に第１の遮光膜が配設され、平面視において、前記半導体チャネル層および前記第１の遮光膜と重なるように、前記ソース電極上および前記ドレイン電極上に第２の遮光膜が配設されている。
本発明に係る薄膜トランジスタ基板によれば、半導体チャネル層の下方のゲート電極による遮光に加えて、半導体チャネル層の上方においても第１、第２の遮光膜によって、半導体チャネル層の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
＜実施の形態１＞
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、実施の形態１に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板１００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図１に示すように、ＴＦＴ基板１００は、複数のゲート配線３（走査信号線）と複数のソース配線１５１（表示信号線）とが直交して交差するように配設され、両配線の交点近傍にＴＦＴが配設されており、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
図１に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して光透過型の透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板１００では、画素領域がマトリックス状に配列された構成となる。
次に、図２を用いてＴＦＴ基板１００の断面構成について説明する。図２に示すように、ＴＦＴ基板１００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。
半導体チャネル層７は、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体、酸化亜鉛に酸化インジウム（Ｉｎ２Ｏ３）および酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、または、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。半導体チャネル層７が酸化物半導体で構成されることにより、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
＜製造方法＞
以下、図３〜図１２を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。
以下、図３〜図１２を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１および図２に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を成形成る。なお、ゲート電極２、ゲート配線３等が設けられる方を基板１の上主面とする。
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属およびこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属の層または合金の層を２層以上含む積層構造としても良い。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３および図４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４には不図示）およびゲート端子４が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３および図４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４には不図示）およびゲート端子４が形成される。
＜２回目の写真製版工程＞
次に、２回目の写真製版工程で、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、エッチングにより略同一形状にパターニングすることで、図５および図６に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体が得られる。この積層体は、平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
次に、２回目の写真製版工程で、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、エッチングにより略同一形状にパターニングすることで、図５および図６に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体が得られる。この積層体は、平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
以下、より具体的に製造方法を説明する。本実施の形態では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン膜（ＳｉＮ）と酸化シリコン膜（ＳｉＯ）をこの順に形成することで、絶縁膜６を形成した。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜６の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜６の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜６を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の積層膜とした。なお、絶縁膜６は、ＴＦＴ部においてはゲート絶縁膜として機能する。
また、絶縁膜６の上に形成する酸化物半導体膜は、本実施の形態では、酸化物半導体として、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ）］を用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を形成した。
また、本実施形態では、第２の絶縁膜として、ＣＶＤ法を用いて、ＳｉＯ膜を形成した。Ｏ原子を含むＳｉＯ膜を用いた理由は、下層の酸化物半導体膜の膜中からのＯ原子の拡散（放出）による影響を抑制するためである。ここでは、厚さ１００ｎｍのＳｉＯ膜を形成した。
また、本実施形態では、第２の導電膜として、厚さ２００ｎｍのアルミニウム（Ａｌ）合金膜を形成した。第２の導電膜としては、Ａｌ合金に限定されず、遮光性のある金属および合金を用いれば良い。
このようにして絶縁膜６上に積層された、酸化物半導体膜、第２の絶縁膜および第２の導電膜の積層体上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、上記積層体を順次エッチングしてパターニングする。
まず、第２の導電膜（Ａｌ合金膜）をエッチングする。第２の導電膜（Ａｌ合金膜）のエッチングは、リン酸、酢酸および硝酸を含む溶液（Phosphoric-Acetic-Nitric acid：ＰＡＮ薬液）によるウエットエッチング法を用いた。この場合、酸化物半導体膜は第２の絶縁膜で覆われているため、エッチングの薬液によるダメージを受けることはない。
第２の導電膜をエッチングした後、続けて第２の絶縁膜（ＳｉＯ膜）をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に第２の絶縁膜の下の酸化物半導体膜に還元反応によるダメージが生じることを抑制することができる。
第２の絶縁膜をエッチングした後に、続けて酸化物半導体膜（ＩｎＧａＺｎＯ膜）をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
その後、フォトレジストパターンを除去する。このようにして、図５および図６に示される各積層体が同一の工程で同時に形成されることとなる。
＜３回目の写真製版工程＞
次に、上記各積層体が形成された基板１の上主面全面にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、ＴＦＴ部に形成されたチャネル領域下層遮光膜９をＰＡＮ薬液を用いたウエットエッチング法によりパターニングする。
次に、上記各積層体が形成された基板１の上主面全面にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、ＴＦＴ部に形成されたチャネル領域下層遮光膜９をＰＡＮ薬液を用いたウエットエッチング法によりパターニングする。
その後、フォトレジストパターンを除去することで、図７および図８に示されるように、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。
便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
なお、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２の底面には保護絶縁膜８が露出するが、保護絶縁膜８で覆われた下層の半導体チャネル層７はダメージを受けることはない。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜４回目の写真製版工程＞
次に、４回目の写真製版工程で層間絶縁膜１６を露光および現像して、図９および図１０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図１０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、４回目の写真製版工程で層間絶縁膜１６を露光および現像して、図９および図１０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図１０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図９および図１０に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
また、第１ゲート端子部コンタクトホール１９は絶縁膜６も貫通し、その底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜を形成する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
＜５回目の写真製版工程＞
そして、第３の導電膜（非晶質ＩＴＯ）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３の導電膜をエッチングによりパターニングする。第３の導電膜のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
そして、第３の導電膜（非晶質ＩＴＯ）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、第３の導電膜をエッチングによりパターニングする。第３の導電膜のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
フォトレジストパターンを除去した後、基板１全体を２００℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は２００℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良い。
上述した第３の導電膜のパターニングにより、図１１および図１２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
次に、ソース電極２２等が形成された基板１の上主面全面に第４の導電膜を形成する。本実施の形態では、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。なお、第４の導電膜としては、Ａｌ合金に限定されず、遮光性のあるその他の金属および合金を用いても良い。
＜６回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第４の導電膜をエッチングによりパターニングする。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜の消失、電気特性および光学特性の劣化）を殆ど受けることなく上層のＡｌ合金膜だけをエッチングすることができる。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第４の導電膜をエッチングによりパターニングする。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜の消失、電気特性および光学特性の劣化）を殆ど受けることなく上層のＡｌ合金膜だけをエッチングすることができる。
その後、フォトレジストパターンを除去することで、図１および図２に示されるように、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
以上説明した工程を経て、図１および図２に示したＴＦＴ基板１００が完成する。なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板１００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、縦電界方式のＴＮモードあるいはＶＡモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
以上のように、実施の形態１では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板１００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
また、上層遮光膜２２ｂおよび２３ｂをＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金などの導電膜で形成し、ソース電極２２上およびドレイン電極２３上の第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の形成領域に配置することにより、以下の効果も得られる。すなわち、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の側壁部は、それぞれソース電極２２と上層遮光膜２２ｂ、およびドレイン電極２３と上層遮光膜２３ｂとの２層構造となっており、いわゆる冗長配線となっている。従って、当該側壁部において、ソース電極２２およびドレイン電極２３が断線した場合でも、導電膜で形成された上層遮光膜２２ｂおよび２３ｂで導通機能を補うことができる。このため、ソース電極２２およびドレイン電極２３の断線による接続不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
なお、高開口率化を優先し、ソース配線上に透過画素電極２４をオーバーラップさせる際には、透過画素電極２４と同層の上層ソース配線２６、特に下層ソース配線１５上に冗長して配置される部分、すなわち、隣接する第１ソース配線コンタクトホール１０間の上層ソース配線２６を省略すると良い。このようにすることで、先に説明したソース配線の断線による線状欠陥不良を低減させる作用は得られなくなるものの、上層ソース配線２６と干渉することなく下層ソース配線１５上に透過画素電極２４をオーバーラップさせた構成となり、より高いレベルでの高開口率化を図ることが可能となる。
＜実施の形態２＞
＜ＴＦＴ基板の画素の構成＞
まず、図１３および図１４を参照して、実施の形態２のＴＦＴ基板２００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
まず、図１３および図１４を参照して、実施の形態２のＴＦＴ基板２００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
本実施の形態は、実施の形態１のＴＦＴ基板の発明の効果を維持しつつ、さらに写真製版工程の回数を減らして効率良く製造することのできる構造および製造方法を提供するものである。
図１３は、実施の形態２に係る画素の平面構成を示す平面図であり、図１４は、図１３におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板２００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図１３に示すように、ＴＦＴ基板２００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図１３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板２００では、画素領域がマトリックス状に配列された構成となる。
次に、図１４を用いてＴＦＴ基板２００の断面構成について説明する。図１４に示すように、ＴＦＴ基板２００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図１３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
＜製造方法＞
以下、図１５〜図２４を用いて実施の形態１のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１３および図１４に相当する。
以下、図１５〜図２４を用いて実施の形態１のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図１３および図１４に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１５および図１６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図１５および図１６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図１７および図１８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図１７および図１８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
本実施の形態では、この２回目の写真製版工程において、「グレートーンマスク」あるいは「ハーフトーンマスク」と呼ばれるハーフ露光マスクを用いた露光（ハーフ露光）を行い、厚さの異なるフォトレジストパターンを形成し、当該フォトレジストパターンを利用することで、異なるパターン形状にパターニングするために、本来、２回必要な写真製版工程が共通化されて１回で済んでいる。以下、図１９〜図２２を用いて２回目の写真製版工程についてさらに説明する。
ゲート電極２、ゲート配線３およびゲート端子４が形成された基板１の上主面全面に第１の絶縁膜を形成する。本実施形態では、ＣＶＤ法を用いて、窒化シリコン膜（ＳｉＮ）および酸化シリコン膜（ＳｉＯ）をこの順で形成して絶縁膜６（第１の絶縁膜）とした。酸化シリコン膜は、酸素（Ｏ）原子を含むため、この後の工程で絶縁膜６の上に酸化物半導体膜を形成した場合に、酸化物半導体膜からＯ原子が絶縁膜６の膜中へと拡散する（放出される）ことによる影響を抑制することができる。一方で、ＳｉＯ膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱い。このため、本実施形態では、ＳｉＯ膜の下にバリア性に優れるＳｉＮ膜を設けた構成としている。より具体的には、絶縁膜６を、厚さ４００ｎｍのＳｉＮ膜と厚さ５０ｎｍのＳｉＯ膜の積層膜とした。なお、絶縁膜６は、ＴＦＴ部においてはゲート絶縁膜として機能する。
その後、絶縁膜６の上に、チャネル層の材料である酸化物半導体膜７を形成する。本実施の形態では、酸化物半導体として、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。より具体的には、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・２（ＺｎＯ）］を用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を形成した。
次に、酸化物半導体膜７上に絶縁膜８（第２の絶縁膜）を形成する。本実施形態では、絶縁膜８として、ＣＶＤ法を用いて、ＳｉＯ膜を形成した。Ｏ原子を含むＳｉＯ膜を用いた理由は、下層の酸化物半導体膜７の膜中からのＯ原子の拡散（放出）による影響を抑制するためである。ここでは、厚さ１００ｎｍのＳｉＯ膜を形成した。
次に、絶縁膜８上に導電膜９（第２の導電膜）を形成する。本実施形態では、導電膜９として、厚さ２００ｎｍのアルミニウム（Ａｌ）合金膜を形成した。第２の導電膜としては、Ａｌ合金に限定されず、遮光性のある金属および合金を用いれば良い。
以上の工程を経て、図１９に示されるように、絶縁膜６上に、酸化物半導体膜７、絶縁膜８および導電膜９が積層された積層体が得られる。
このようにして得られた積層体上にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、上記積層膜を順次エッチングしてパターニングする。
ここで形成されるフォトレジストパターンは、図２０に示されるように、半導体チャネル層７の形成領域に形成されるフォトレジストパターンＰＲ１と、下層ソース配線１５および、ソース端子１５Ｔの形成領域に形成されるフォトレジストパターンＰＲ２である。ただし、フォトレジストパターンＰＲ１を形成する際に、ハーフ露光を行うことで、第１ソース電極コンタクトホール１１の形成領域上のフォトレジストパターンＰＲ１ｄと、第１ドレイン電極コンタクトホール１２の形成領域上のフォトレジストパターンＰＲ１ｅの膜厚を、他の部分のフォトレジストパターンＰＲ１ａ、ＰＲ１ｂ、ＰＲ１ｃおよびＰＲ２よりも薄くする。
次に、フォトレジストパターンＰＲ１およびＰＲ２をマスクとして、導電膜（Ａｌ合金膜）９をエッチングする。導電膜９のエッチングは、ＰＡＮ薬液によるウエットエッチングを用いた。この場合、酸化物半導体膜７は絶縁膜８で覆われているため、エッチングの薬液によるダメージを受けることはない。
導電膜９をエッチングした後、続けて絶縁膜（ＳｉＯ膜）８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。
絶縁膜８をエッチングした後に、続けて酸化物半導体膜（ＩｎＧａＺｎＯ膜）７をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いた。
このようにして、図２１に示されるように、フォトレジストパターンＰＲ１およびＰＲ２の下部に、それぞれ、酸化物半導体膜７、絶縁膜８および導電膜９の積層体のパターンが形成される。
その後、酸素アッシングによって、フォトレジストパターンＰＲ１およびＰＲ２の膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンＰＲ１ｄおよび１ｅを完全に除去する。一方、膜厚の厚かったフォトレジストパターンＰＲ１ａ、ＰＲ１ｂ、ＰＲ１ｃおよびＰＲ２は、薄膜化されて残ることとなる。
次に、残存するこれらのフォトレジストパターンＰＲ１およびＰＲ２をマスクとして、再び導電膜９をエッチングすることで、図２２に示すように、導電膜９に第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。このエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
その後、フォトレジストパターンを除去することで、図１８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が形成される。なお、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンＰＲ１が薄膜化されて平面視的にも小さくなったためである。
なお、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２の底面には保護絶縁膜８が露出するが、保護絶縁膜８で覆われた下層の半導体チャネル層７はダメージを受けることはない。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンＰＲ２が薄膜化されて平面視的にも小さくなったためである。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図２３および図２４に示されるように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図２４には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図２３および図２４に示されるように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図２４には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図２３および図２４に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
また、第１ゲート端子部コンタクトホール１９は絶縁膜６も貫通し、その底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図１３および図１４に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので説明は割愛する。
以上のように、実施の形態２では、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板２００を、実施の形態１よりも写真製版工程を最大で２回減らして４回の写真製版工程で製造することができる。
また、実施の形態１と同様に、エッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
また、ソース配線１５１が冗長配線となっており、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
＜変形例＞
次に、図２５および図２６を参照して、実施の形態２の変形例のＴＦＴ基板２００Ａの構成について説明する。ＴＦＴ基板２００Ａは、ＴＦＴ基板２００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図２５および図２６を参照して、実施の形態２の変形例のＴＦＴ基板２００Ａの構成について説明する。ＴＦＴ基板２００Ａは、ＴＦＴ基板２００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
図２５は、実施の形態２の変形例に係る画素の平面構成を示す平面図であり、図２６は、図２５におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板２００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図２５は、実施の形態２の変形例に係る画素の平面構成を示す平面図であり、図２６は、図２５におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板２００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図２５に示すように、ＴＦＴ基板２００Ａにおいて、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。また、ゲート配線３に平行して延在するように共通電極５が配設されている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４および共通電極５には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図２５に示されるように、ゲート配線３および共通電極５が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板２００Ａでは、画素領域がマトリックス状に配列された構成となる。
次に、図２６を用いてＴＦＴ基板２００Ａの断面構成について説明する。図２６に示すように、ＴＦＴ基板２００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本変形例では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本変形例では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
また、ドレイン電極２３は画素領域にまで延在して透過画素電極２４を形成するが、透過画素電極２４は平面視において、共通電極部の共通電極５と一部が重なり、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図２５に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
＜製造方法＞
以下、図２７〜図３６を用いて実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図２５および図２６に相当する。
以下、図２７〜図３６を用いて実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図２５および図２６に相当する。
洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２７および図２８に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図２８には不図示）、ゲート端子４および共通電極５が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図２７および図２８に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図２８には不図示）、ゲート端子４および共通電極５が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いるハーフ露光により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図２９および図３０に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いるハーフ露光により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図２９および図３０に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
＜３回目の写真製版工程＞
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成し、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３１および図３２に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図３２には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成し、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３１および図３２に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図３２には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。なお、エッチング方法については実施の形態２と同じである。このエッチングにより、図３１および図３２に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態２と同じであるので、説明は割愛する。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図２５および図２６に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
以上のように、本変形例では、実施の形態２と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
＜実施の形態３＞
＜ＴＦＴ基板の画素の構成＞
まず、図３３および図３４を参照して、実施の形態３のＴＦＴ基板３００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
まず、図３３および図３４を参照して、実施の形態３のＴＦＴ基板３００の構成について説明する。なお、図１および図２を用いて説明したＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
図３３は、実施の形態３に係る画素の平面構成を示す平面図であり、図３４は、図３３におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００は光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図３３に示すように、ＴＦＴ基板３００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図３３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板３００では、画素領域がマトリックス状に配列された構成となる。
次に、図３４を用いてＴＦＴ基板３００の断面構成について説明する。図３４に示すように、ＴＦＴ基板３００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しており、この点において実施の形態１と異なっているが、これは、製造方法の違いに起因するものである。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。
この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図３３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
＜製造方法＞
以下、図３５〜図４０を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図３３および図３４に相当する。
以下、図３５〜図４０を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図３３および図３４に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３５および図３６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３５および図３６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図１６には不図示）およびゲート端子４が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、エッチングによりパターニングすることで、図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、エッチングによりパターニングすることで、図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。なお、層間絶縁膜１６の材質および製造方法は実施の形態１で説明しており、その効果も同じであるので説明は割愛する。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図３９および図４０に示されるように、第２ソース電極コンタクトホール１７の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態１と同じであるので、説明は割愛する。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図３３および図３４に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
以上のように、実施の形態３では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型ＴＦＴを備えたＴＦＴ基板３００を、実施の形態１よりも写真製版工程を最大で２回減らして４回の写真製版工程で製造することができる。また、実施の形態１と同様に、エッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
また、ソース配線１５１が冗長配線となっており、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
さらに、チャネル領域下層遮光膜９を導電膜で形成し、ドレイン電極２３および透過画素電極２４と直接接続するようにしたので、透過画素電極２４の電位がチャネル領域ＢＣ上でバイアス電位として印加される。これにより、表示画素を構成する複数のＴＦＴの閾値電圧（Ｖｔｈ）のバラツキが低減されるとともに、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、さらに表示特性向上や信頼性を向上させることが可能となる。なお、チャネル領域下層遮光膜９は、ドレイン電極２３ではなく、ソース電極２２と直接接続する構成としても良い。
＜変形例＞
次に、図４１および図４２を参照して、実施の形態３の変形例のＴＦＴ基板３００Ａの構成について説明する。ＴＦＴ基板３００Ａは、ＴＦＴ基板３００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図３３および図３４を用いて説明したＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図４１および図４２を参照して、実施の形態３の変形例のＴＦＴ基板３００Ａの構成について説明する。ＴＦＴ基板３００Ａは、ＴＦＴ基板３００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図３３および図３４を用いて説明したＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
図４１は、実施の形態３の変形例に係る画素の平面構成を示す平面図であり、図４２は、図４１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図４１は、実施の形態３の変形例に係る画素の平面構成を示す平面図であり、図４２は、図４１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板３００Ａは光透過型のＴＮモードの液晶表示装置に用いるものとして説明する。
図４１に示すように、ＴＦＴ基板３００Ａにおいて、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。また、ゲート配線３に平行して延在するように共通電極５が配設されている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。なお、ゲート配線３、ゲート端子４および共通電極５には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図４１に示されるように、ゲート配線３および共通電極５が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板３００Ａでは、画素領域がマトリックス状に配列された構成となる。
次に、図４２を用いてＴＦＴ基板３００Ａの断面構成について説明する。図４２に示すように、ＴＦＴ基板３００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
また、ドレイン電極２３は画素領域にまで延在して透過画素電極２４を形成するが、透過画素電極２４は平面視において、共通電極部の共通電極５と一部が重なり、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図４１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
＜製造方法＞
実施の形態３の変形例のＴＦＴ基板３００Ａの製造方法は、まず、図２７〜図３０を用いて説明した、実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法と同じように、基板１の上に第１の導電膜を形成した後に、１回目の写真製版工程とエッチングを経て、基板１上にゲート電極２、ゲート配線３、ゲート端子４および共通電極５のパターンを形成する。なお、第１の導電膜の材料、パターニング加工時のエッチング方法等は、実施の形態３と同様である。
実施の形態３の変形例のＴＦＴ基板３００Ａの製造方法は、まず、図２７〜図３０を用いて説明した、実施の形態２の変形例のＴＦＴ基板２００Ａの製造方法と同じように、基板１の上に第１の導電膜を形成した後に、１回目の写真製版工程とエッチングを経て、基板１上にゲート電極２、ゲート配線３、ゲート端子４および共通電極５のパターンを形成する。なお、第１の導電膜の材料、パターニング加工時のエッチング方法等は、実施の形態３と同様である。
その後、実施の形態３において図３７〜図４０を用いて説明した、２回目から４回目の写真製版工程と同様の工程を経ることで、図４１および図４２に示すＴＦＴ基板３００Ａを得ることができる。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
以上のように、本変形例では、実施の形態３と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
＜実施の形態４＞
以上説明した実施の形態１〜３においては、本発明を光透過型のＴＮモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示したが、実施の形態４では、本発明を、光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示す。
以上説明した実施の形態１〜３においては、本発明を光透過型のＴＮモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示したが、実施の形態４では、本発明を、光透過型のＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示す。
＜ＴＦＴ基板の画素の構成＞
まず、図４３および図４４を参照して、実施の形態４のＴＦＴ基板４００の構成について説明する。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図４３および図４４を参照して、実施の形態４のＴＦＴ基板４００の構成について説明する。なお、図１３および図１４を用いて説明したＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は省略する。
図４３は、実施の形態４に係る画素の平面構成を示す平面図であり、図４４は、図４３におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。
図４３に示すように、ＴＦＴ基板４００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。そして、ゲート端子取り出し電極２５には、第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図４３に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。そして、ソース取り出し電極２６Ｔには、第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
そして、透過画素電極２４に対向するように複数のスリット開口部ＳＬを有する対向電極３２（第５の導電膜）が設けられており、横方向（Ｘ方向）において隣り合う対向電極３２どうしは、ソース配線１５１上を跨いで互いに接続されている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板４００では、画素領域がマトリックス状に配列された構成となる。
次に、図４４を用いてＴＦＴ基板４００の断面構成について説明する。図４４に示すように、ＴＦＴ基板４００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１〜３において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。
また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図４３に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
そして、ソース電極２２、ドレイン電極２３、透過画素電極２４および上層遮光膜２２ｂ、２３ｂを覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成され、層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図４３に示すように、平面視において、下方の透過画素電極２４と重なるように配設される。本実施の形態においては、対向電極３２は横方向（Ｘ方向）に隣接する画素間を跨ぐように連続した形状で形成されており、表示領域の端縁部（図示せず）において対向電極３２に一定の共通電位が供給されるように構成されている。また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。
また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
＜製造方法＞
以下、図４５〜図５２を用いて実施の形態４のＴＦＴ基板４００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図４３および図４４に相当する。
以下、図４５〜図５２を用いて実施の形態４のＴＦＴ基板４００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図４３および図４４に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図４５および図４６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４６には不図示）およびゲート端子４が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図４５および図４６に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図４６には不図示）およびゲート端子４が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、図４７および図４８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成する。そして、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、図４７および図４８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残る下層遮光膜９を下層遮光膜９ｃと呼称する。
また、チャネル領域下層遮光膜９の輪郭は、保護絶縁膜８および半導体チャネル層７の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、ソース端子１５Ｔ（下層ソース配線１５含む）の輪郭は、絶縁膜１４および酸化物半導体膜１３の輪郭より内側に存在しているが、これは、フォトレジストパターンが薄膜化されて平面視的にも小さくなったためである。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図４９および図５０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図５０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図４９および図５０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図５０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図４９および図５０に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ膜）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。また高温側は用いるフォトレジスト材料等の耐熱温度で任意に決めれば良い。例えば、本実施の形態であれば、層間絶縁膜１６（第３の絶縁膜）としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図５１および図５２に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
＜５回目の写真製版工程＞
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
その後、フォトレジストパターンを除去することで、図５１および図５２に示されるように、ゲート端子取り出し電極２５およびソース配線取り出し電極２６Ｔ上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９および第２ソース端子部コンタクトホール３０が形成される。
その後、対向電極３２の材料である第５の導電膜３４０を、図５３に示すように第２ゲート端子部コンタクトホール２９内、および第２ソース端子部コンタクトホール内を含めて、層間絶縁膜２７の上面全体に形成する。本実施の形態では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
＜６回目の写真製版工程＞
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
その後、フォトレジストパターンを除去することで、図４３および図４４に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。
その後、基板１全体を２００℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図４３および図４４に示したＴＦＴ基板４００が完成する。
なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板４００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板４００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、横電界方式の光透過型のＦＦＳモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
以上のように、実施の形態４では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型のＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板４００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
さらに半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
また、チャネル領域下層遮光膜９を導電膜で形成し、ソース電極２２およびドレイン電極２３とは電気的に分離され（短絡しない）、電気的にフローティング（浮遊）の状態とすることにより、半導体チャネル層７に対する静電遮蔽の効果を得ることができ、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、信頼性を向上させることが可能となる。
また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
なお、高開口率化を優先し、ソース配線上に透過画素電極２４および対向電極（共通電極）３２をオーバーラップさせる際には、透過画素電極２４と同層の上層ソース配線２６、特に下層ソース配線１５上に冗長して配置される部分、すなわち、隣接する第１ソース配線コンタクトホール１０間の上層ソース配線２６を省略すると良い。このようにすることで、先に説明したソース配線の断線による線状欠陥不良を低減させる作用は得られなくなるものの、上層ソース配線２６と干渉することなく下層ソース配線１５上に透過画素電極２４および対向電極３２をオーバーラップさせた構成となり、より高いレベルでのＦＦＳモードの液晶表示装置の高開口率化を図ることが可能となる。
＜最上層遮光膜の形成＞
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。そして、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図５４および図５５に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。そして、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図５４および図５５に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成する。また、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を同時に形成する。これにより、製造工程を削減することができる。
この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第６の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第６の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図５４および図５５に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板４０１が得られる。
ＴＦＴ基板４０１では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
＜変形例＞
次に、図５６および図５７を参照して、実施の形態４の変形例のＴＦＴ基板４００Ａの構成について説明する。ＴＦＴ基板４００Ａは、ＴＦＴ基板４００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図５６および図５７を参照して、実施の形態４の変形例のＴＦＴ基板４００Ａの構成について説明する。ＴＦＴ基板４００Ａは、ＴＦＴ基板４００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
図５６は、実施の形態４の変形例に係る画素の平面構成を示す平面図であり、図５７は、図５６におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板４００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
図５６は、実施の形態４の変形例に係る画素の平面構成を示す平面図であり、図５７は、図５６におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板４００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
図５６に示すように、ＴＦＴ基板４００Ａにおいては、ＴＦＴ基板４００の構成に加えて、ゲート配線３に平行して延在するように配設された、ゲート配線３と同じ第１の導電膜で形成された共通電極５を備えた構成となっている。共通電極５は画素部において透過画素電極２４の補助容量を形成するとともに、画素部における対向電極３２に一定の共通電位を供給する。このため、対向電極３２は、画素部ごとに独立しており、第１共通電極部コンタクトホール２１内に設けられた共通電極取り出し電極２８を介して共通電極５に電気的に接続されている。
次に、図５７を用いてＴＦＴ基板４００Ａの断面構成について説明する。図５７に示すように、ＴＦＴ基板４００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において第１ドレイン電極コンタクトホール１２の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、共通電極部においては、平面視において下方の共通電極５のパターンと重なる領域に層間絶縁膜１６および絶縁膜６を貫通して共通電極５に達する第１共通電極部コンタクトホール２１が設けられている。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
また、ドレイン電極２３から延在する透過画素電極２４は、平面視において、共通電極形成領域で下方の共通電極５と一部が重なるように設けられ、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
また、第１共通電極部コンタクトホール２１内には、第３の導電膜として形成される共通電極取り出し電極２８が、下方の共通電極５に直接接続するように設けられている。なお、共通電極取り出し電極２８は、ソース電極２２およびドレイン電極２３（透過画素電極２４含む）と互いに電気的に接続されない（短絡しない）ように、これらから離間されたパターンとして形成される。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられ、図５６に示されるように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。
そして、ソース電極２２、ドレイン電極２３、透過画素電極２４、上層遮光膜２２ｂ、２３ｂおよび共通電極取り出し電極２８を覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成されている。なお、共通電極部においては層間絶縁膜２７には、第２共通電極部コンタクトホール３１が設けられている。第２共通電極部コンタクトホール３１は、平面視において下方の共通電極５および共通電極取り出し電極２８のパターンと重なる領域に配設され、下層の共通電極取り出し電極２８の表面が露出するように形成される。
層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図５７に示すように、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されるように設けられており、共通電極取り出し電極２８を介して下方の共通電極５に電気的に接続され、一定の共通電位が対向電極３２に供給されるように構成されている。
＜製造方法＞
以下、図５８〜図６８を用いて実施の形態４の変形例のＴＦＴ基板４００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図５６および図５７に相当する。
以下、図５８〜図６８を用いて実施の形態４の変形例のＴＦＴ基板４００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図５６および図５７に相当する。
洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３および共通電極５等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態４において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図５８および図５９に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図５９には不図示）、ゲート端子４および共通電極５が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図５８および図５９に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図５９には不図示）、ゲート端子４および共通電極５が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本変形例では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図６２および図６３に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図６２および図６３に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行う。このエッチングにより、図６２および図６３に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。
また、第１ゲート端子部コンタクトホール１９および第１共通電極部コンタクトホール２１は絶縁膜６も貫通し、それぞれの底面にはＡｌ合金のゲート端子４および共通電極５が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態４と同じであるので、説明は割愛する。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４および共通電極取り出し電極２８が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図６４および図６５に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４、共通電極取り出し電極２８が形成される。なお、共通電極取り出し電極２８は、透過画素電極２４とは電気的に分離された独立パターンとして形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。そして共通電極取り出し電極２８は、第１共通電極部コンタクトホール２１を介して共通電極５と直接接続される。
次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
＜５回目の写真製版工程＞
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本変形例では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
その後、フォトレジストパターンを除去することで、図６６および図６７に示されるように、ゲート端子取り出し電極２５、ソース配線取り出し電極２６Ｔおよび共通電極取り出し電極２８上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９、第２ソース端子部コンタクトホール３０および第２共通電極部コンタクトホール３１が形成される。
その後、対向電極３２の材料である第５の導電膜３４０を、図６８に示すように第２ゲート端子部コンタクトホール２９内、第２ソース端子部コンタクトホール内および第２共通電極部コンタクトホール３１内を含めて、層間絶縁膜２７の上面全体に形成する。本変形例では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
＜６回目の写真製版工程＞
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
その後、フォトレジストパターンを除去することで、図５６および図５７に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。また、対向電極３２は、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されている。
その後、基板１全体を２００℃で加熱し、スリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５である非晶質ＩＴＯ膜を多結晶化させる。以上により、図５６および図５７に示した本変形例の形態のＴＦＴ基板４００Ａが完成する。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
以上のように、本変形例では、実施の形態４と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
また、対向電極３２が、画素ごとに設けられた第１共通電極部コンタクトホール２１および第２共通電極部コンタクトホール３１を介して下方の共通電極５に電気的に直接接続されているので、各画素に確実に一定の共通電位信号が供給されるように構成されるため、点欠陥のような表示不良の発生を低減させることができる。
また、対向電極３２のパターンを各画素で独立したパターンとするのではなく、実施の形態４の図４３に示したように、対向電極３２を少なくとも横方向に隣接する画素間を跨ぐように連続した形状で形成して、表示領域の端部（図示せず）から一定の共通電位が供給されるように構成しても良い。この場合は、共通電極５と表示領域の端部との両方から対向電極３２に一定の共通電位が供給されることになるので、一方が断線不良を起こした場合でも、他方から共通電位が供給されるので、点欠陥、線欠陥などの表示不良の発生を防止する効果がさらに高まる。
＜最上層遮光膜の形成＞
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図６９および図７０に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図６９および図７０に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成すると共に、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を形成する。
この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図６９および図７０に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板４０２が得られる。
ＴＦＴ基板４０２では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
＜実施の形態５＞
ＦＦＳモードの液晶表示装置の場合においても、実施の形態３のＴＮモードの液晶表示装置のように、チャネル領域下層遮光膜がドレイン電極および画素電極に直接接続される構成とし、下層遮光膜に画素電極の電位が印加されるようにすることも可能である。
ＦＦＳモードの液晶表示装置の場合においても、実施の形態３のＴＮモードの液晶表示装置のように、チャネル領域下層遮光膜がドレイン電極および画素電極に直接接続される構成とし、下層遮光膜に画素電極の電位が印加されるようにすることも可能である。
＜ＴＦＴ基板の画素の構成＞
まず、図７１および図７２を参照して、実施の形態５のＴＦＴ基板５００の構成について説明する。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
まず、図７１および図７２を参照して、実施の形態５のＴＦＴ基板５００の構成について説明する。なお、図４３および図４４を用いて説明したＴＦＴ基板４００と同一の構成については同一の符号を付し、重複する説明は省略する。
図７１は、実施の形態５に係る画素の平面構成を示す平面図であり、図７２は、図７１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成および画素部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板５００は光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
図７１に示すように、ＴＦＴ基板５００において、ＴＦＴのゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３から分岐してＴＦＴの形成領域（ＴＦＴ部）へ延びた部分がゲート電極２を構成する。本実施の形態では、ゲート電極２となる部分の奥行および幅を、ゲート配線３の幅よりも広くし、ゲート電極２の上方にソース電極２２およびドレイン電極２３を配設できる大きさとしている。
ゲート配線３の一方の端部はゲート端子４に電気的に接続されており、ゲート端子４には、第１ゲート端子部コンタクトホール１９を介してゲート端子取り出し電極２５が接続されている。そして、ゲート端子取り出し電極２５には、第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が接続されている。なお、ゲート配線３、ゲート端子４には、後に説明するように、遮光性を有する金属または合金、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）などの金属、あるいはこれらの金属に他の元素を添加して得られる合金で構成される第１の導電膜が使用されている。
図７１に示されるように、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線１５１が縦方向（Ｙ方向）に延在するように配設されている。なお、ソース配線１５１は、下層ソース配線１５と上層ソース配線２６とで構成されている。
また、下層ソース配線１５の一方の端部はソース端子１５Ｔに接続されており、ソース端子１５Ｔには、第１ソース端子部コンタクトホール２０を介してソース端子取り出し電極２６Ｔが接続されている。そして、ソース取り出し電極２６Ｔには、第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が接続されている。
ソース電極２２から延在する上層ソース配線２６が、第１ソース配線コンタクトホール１０を介して下層ソース配線１５に接続されることで、ソース電極２２が下層ソース配線１５に電気的に接続される。また、ドレイン電極２３は、画素領域にまで延在して透過画素電極２４を形成している。また、ソース電極２２およびドレイン電極２３の領域の上には、それぞれ上層遮光膜２２ｂおよび２３ｂが設けられている。
なお、隣接するゲート配線３および隣接する下層ソース配線１５に囲まれた領域が画素領域となるので、ＴＦＴ基板５００では、画素領域がマトリックス状に配列された構成となる。
次に、図７２を用いてＴＦＴ基板５００の断面構成について説明する。図７２に示すように、ＴＦＴ基板５００は、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４が配設されている。
そして、ゲート電極２およびゲート端子４を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。酸化物半導体膜７はＴＦＴのチャネル層として機能するので、半導体チャネル層７と呼称する場合もある。なお、本実施の形態では、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に存在している。なお、半導体チャネル層７の材質は、実施の形態１において説明したものと同じであり、半導体チャネル層にアモルファスシリコンを用いた従来の構成よりも移動度を高めることができる。
半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本実施の形態では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、ドレイン電極２３は、半導体チャネル層７に接続されると共に、下層遮光膜９ａにも直接接続されている。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図７１に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
そして、ソース電極２２、ドレイン電極２３、透過画素電極２４および上層遮光膜２２ｂ、２３ｂを覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成され、層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図７１に示すように、平面視において、下方の透過画素電極２４と重なるように配設される。本実施の形態においては、対向電極３２は横方向（Ｘ方向）に隣接する画素間を跨ぐように連続した形状で形成されており、表示領域の端縁部（図示せず）において対向電極３２に一定の共通電位が供給されるように構成されている。
また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
＜製造方法＞
以下、図７３〜図７９を用いて実施の形態５のＴＦＴ基板５００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図７１および図７２に相当する。
以下、図７３〜図７９を用いて実施の形態５のＴＦＴ基板５００の製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図７１および図７２に相当する。
まず、ガラス等の透明性絶縁基板である基板１を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．６ｍｍのガラス基板を基板１として用いた。そして、洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態１において説明しており、重複する説明は省略する。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図７３および図７４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図７４には不図示）およびゲート端子４が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図７３および図７４に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図７４には不図示）およびゲート端子４が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、実施の形態３の図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３およびゲート端子４を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層し、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングすることで、実施の形態３の図３７および図３８に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本実施の形態では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、実施の形態３の図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、実施の形態３の図３９および図４０に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図４０には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。
本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。Ｏ２ガスを添加することで、エッチング時に保護絶縁膜８の下の酸化物半導体膜７に還元反応によるダメージが生じることを抑制することができる。このエッチングにより、図３９および図４０に示されるように、第２ソース電極コンタクトホール１７の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
また、第１ゲート端子部コンタクトホール１９の底面にはＡｌ合金のゲート端子４が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本実施の形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。また、第４の導電膜として遮光性のＡｌ合金膜を用いる。ここでは、厚さ１００ｎｍのＡｌ合金膜を、Ａｒガスを用いたスパッタリング法で形成した。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとしてＡｌ合金膜と非晶質ＩＴＯ膜とを順次エッチングする。
ここでは、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。すなわち、第４の導電膜を残して上層遮光膜２２ｂおよび２３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第４の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、透過画素電極２４が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、透過画素電極２４が形成される領域上の第４の導電膜は除去されないようにしておく。また、ゲート端子部およびソース端子部においてもフォトレジストパターンの膜厚を薄くしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。第３の導電膜（非晶質ＩＴＯ膜）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃に加熱する。この加熱により、非晶質ＩＴＯ膜が結晶化し、多結晶ＩＴＯ膜となる。基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。また高温側は用いるフォトレジスト材料等の耐熱温度で任意に決めれば良い。例えば、本実施の形態であれば、層間絶縁膜１６（第３の絶縁膜）としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図７５および図７６に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４が形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。
次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
＜５回目の写真製版工程＞
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施の形態では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
その後、フォトレジストパターンを除去することで、図７７および図７８に示されるように、ゲート端子取り出し電極２５およびソース配線取り出し電極２６Ｔ上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９および第２ソース端子部コンタクトホール３０が形成される。
その後、対向電極３２の材料である第５の導電膜３４０を、図７９に示すように第２ゲート端子部コンタクトホール２９内、および第２ソース端子部コンタクトホール３０内を含めて、層間絶縁膜２７の上面全体に形成する。本実施の形態では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
＜６回目の写真製版工程＞
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
その後、フォトレジストパターンを除去することで、図７１および図７２に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。
その後、基板１全体を２００℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を構成する非晶質ＩＴＯ膜を多結晶化させることで、図７１および図７２に示したＴＦＴ基板５００が完成する。
なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板５００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板５００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、横電界方式の光透過型のＦＦＳモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
以上のように、実施の形態５では、チャネル層に高性能の酸化物半導体膜を用いたエッチストッパ型のＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板５００を、６回の写真製版工程で製造することができる。特にエッチストッパとなる保護絶縁膜８は酸化物半導体膜の形成後に続けて形成されるので、半導体チャネル層７は、その後のＴＦＴ製造工程のプロセスダメージによる特性劣化を殆ど受けることがない。このため、酸化物半導体の高性能な特性を維持した状態でＴＦＴのチャネル層として用いることができる。
また、ソース配線１５１が、層間絶縁膜を介してそれぞれ独立して形成される下層ソース配線１５と上層ソース配線２６との２層構造となっており、いわゆる冗長配線となっている。また、上層ソース配線２６を層間絶縁膜１６に設けられた複数の第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続するようにしたので、一方の配線が断線した場合でも、もう一方の配線で機能を補うことができる。このため、ソース配線１５１の断線による線状欠陥不良の発生を低減させることができ、製造時の歩留まりおよび製品の信頼性を向上させることができる。
さらに、下層ソース配線１５を、酸化物半導体膜および絶縁膜と連続して形成しているので、下層ソース配線１５（第２の導電膜）を密着性良く形成することが可能となり、密着力不足に起因する膜剥がれによる断線不良の発生を低減することができる。これは、特にゲート配線３と下層ソース配線１５が交差する領域のゲート配線パターン上の段差部で効果が大きい。
また、半導体チャネル層７の下方のゲート電極２による遮光に加えて、半導体チャネル層７の上方においても２層の遮光膜によって、半導体チャネル層７の全領域を遮光する構造となっているので、液晶表示装置動作時のバックライト光および外光の吸収によるチャネル層の劣化（光劣化）を防止することができる。
また、層間絶縁膜１６（第３の絶縁膜）として、誘電率が低く、２．０μｍ以上の厚さに厚膜化され、基板１の主面に対して平坦化作用のある樹脂系絶縁膜を用いていることで、配線容量を低く抑えることができる。よって、ＴＦＴ基板を低い電圧で駆動させることが可能となり低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
さらに、チャネル領域下層遮光膜９を導電膜で形成し、ドレイン電極２３および透過画素電極２４と直接接続するようにしたので、透過画素電極２４の電位がチャネル領域ＢＣ上でバイアス電位として印加される。これにより、表示画素を構成する複数のＴＦＴの閾値電圧（Ｖｔｈ）のバラツキが低減されるとともに、不特定の外部ノイズ等に起因するＴＦＴ特性の変動を抑制することができるので、さらに表示特性向上や信頼性を向上させることが可能となる。なお、チャネル領域下層遮光膜９は、ドレイン電極２３ではなく、ソース電極２２と直接接続する構成としても良い。
＜最上層遮光膜の形成＞
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図８０および図８１に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図８０および図８１に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成すると共に、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を形成する。
この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図８０および図８１に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板５０１が得られる。
ＴＦＴ基板５０１では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
＜変形例＞
次に、図８２および図８３を参照して、実施の形態５の変形例のＴＦＴ基板５００Ａの構成について説明する。ＴＦＴ基板５００Ａは、ＴＦＴ基板５００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図７１および図７２を用いて説明したＴＦＴ基板５００と同一の構成については同一の符号を付し、重複する説明は省略する。
次に、図８２および図８３を参照して、実施の形態５の変形例のＴＦＴ基板５００Ａの構成について説明する。ＴＦＴ基板５００Ａは、ＴＦＴ基板５００の画素部において、画素電極の補助容量となる共通電極をさらに備えた構成となっている。なお、図７１および図７２を用いて説明したＴＦＴ基板５００と同一の構成については同一の符号を付し、重複する説明は省略する。
＜ＴＦＴ基板の画素の構成＞
図８２は、実施の形態５の変形例に係る画素の平面構成を示す平面図であり、図８３は、図８２におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板５００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
図８２は、実施の形態５の変形例に係る画素の平面構成を示す平面図であり、図８３は、図８２におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。なお、以下においてはＴＦＴ基板５００Ａは光透過型のＦＦＳモードの液晶表示装置に用いるものとして説明する。
図８２に示すように、ＴＦＴ基板５００Ａにおいては、ＴＦＴ基板５００の構成に加えて、ゲート配線３に平行して延在するように配設された、ゲート配線３と同じ第１の導電膜で形成された共通電極５を備えた構成となっている。共通電極５は画素部において透過画素電極２４の補助容量を形成するとともに、画素部における対向電極３２に一定の共通電位を供給する。このため、対向電極３２は、画素部ごとに独立しており、第１共通電極部コンタクトホール２１内に設けられた共通電極取り出し電極２８を介して共通電極５に電気的に接続されている。
次に、図８３を用いてＴＦＴ基板５００Ａの断面構成について説明する。図８３に示すように、ＴＦＴ基板５００Ａは、例えば、ガラス等の透明性絶縁基板である基板１を母材とし、基板１上にゲート電極２（ゲート配線３含む）、ゲート端子４および共通電極５が配設されている。
そして、ゲート電極２、ゲート端子４および共通電極５を覆うように、絶縁膜６（第１の絶縁膜）が配設されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
ＴＦＴ部においては、絶縁膜６の上には、ゲート電極２に重なる位置に、酸化物半導体膜７が配設されている。半導体チャネル層７上には保護絶縁膜８（第２の絶縁膜）が配設され、保護絶縁膜８上には、遮光性の金属膜などで構成されたチャネル領域下層遮光膜９（第２の導電膜）が配設されている。
本変形例では、チャネル領域下層遮光膜９として、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金が用いられる。そして、半導体チャネル層７の上のチャネル領域下層遮光膜９には、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２が設けられている。なお、チャネル領域下層遮光膜９は、便宜的に設けられた部位によって下層遮光膜９ａ、９ｂおよび９ｃと呼称する場合がある。
また、ソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１３が設けられており、酸化物半導体膜１３上には保護絶縁膜８と同層の絶縁膜１４が設けられている。そして、絶縁膜１４上には、チャネル領域下層遮光膜９（第２の導電膜）と同層のソース端子１５Ｔ（下層ソース配線１５含む）が設けられ、３層の積層体の最上層膜となっている。また、ゲート端子部においては、ゲート端子４（ゲート配線３含む）を覆うように絶縁膜６が形成されている。
そして、絶縁膜６、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９を覆うように基板１上全面に、層間絶縁膜１６（第３の絶縁膜）が配設されている。そして、ＴＦＴ部においては、層間絶縁膜１６および保護絶縁膜８を貫通して半導体チャネル層７に達する第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８が設けられている。第２ソース電極コンタクトホール１７は、平面視において第１ソース電極コンタクトホール１１の外周よりも内側に位置するように配設され、その底面には半導体チャネル層７の表面が露出するように形成される。また、第２ドレイン電極コンタクトホール１８は、平面視において少なくとも一部が第１ドレイン電極コンタクトホール１２の外周よりも外側に位置するように配設されると共に、半導体チャネル層７の表面、およびチャネル領域下層遮光膜９の少なくとも一部の領域（本実施の形態では下層遮光膜９ａの領域）の表面の両方が露出するように形成される。
また、共通電極部においては、平面視において下方の共通電極５のパターンと重なる領域に層間絶縁膜１６および絶縁膜６を貫通して共通電極５に達する第１共通電極部コンタクトホール２１が設けられている。
そして、第３の導電膜として形成されるソース電極２２およびドレイン電極２３は、それぞれ第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８を介して、半導体チャネル層７に互いに離間して直接接続するように配設されている。この半導体チャネル層７におけるソース電極２２とドレイン電極２３との間の領域がチャネル領域ＢＣを形成する。なお、本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。
また、ドレイン電極２３から延在する透過画素電極２４は、平面視において、共通電極形成領域で下方の共通電極５と一部が重なるように設けられ、絶縁膜６と層間絶縁膜１６とを介して画素電位の補助容量が形成される。
また、第１共通電極部コンタクトホール２１内には、第３の導電膜として形成される共通電極取り出し電極２８が、下方の共通電極５に直接接続するように設けられている。なお、共通電極取り出し電極２８は、ソース電極２２およびドレイン電極２３（透過画素電極２４含む）と互いに電気的に接続されない（短絡しない）ように、これらから離間されたパターンとして形成される。
ソース電極２２およびドレイン電極２３の上には、それぞれ上層遮光膜２２ｂおよび２３ｂ（第４の導電膜）が設けられる。上層遮光膜２２ｂおよび２３ｂを、例えば遮光性の金属膜などで形成する場合は、ソース電極２２とドレイン電極２３とが電気的に短絡しないように、互いに離間して形成する。本実施の形態では、上層遮光膜２２ｂ、２３ｂとして、例えばＭｏおよびＡｌなどの金属、あるいはこれらの金属に他の元素を添加して得られる合金を用いることができる。
図８２に示すように、ＴＦＴ部の半導体チャネル層７の上方領域は、上層遮光膜２２ｂ、２３ｂおよび下層遮光膜９ａ、９ｂ、９ｃによって、平面視において全領域が上面からの光に対して遮光される構成となっている。さらにＴＦＴ部の半導体チャネル層７の下方領域は、ゲート電極２によって、平面視において全領域が下面（基板１側の面）からの光に対して遮光される構成となっている。ＴＦＴ部をこのような構成にすることによって、バックライト光、外光およびこれらの散乱光が、半導体チャネル層７に入射することをほぼ完全に防止（遮光）することができ、半導体チャネル層７の光吸収による特性劣化を防止することができる。
そして、ソース電極２２、ドレイン電極２３、透過画素電極２４、上層遮光膜２２ｂ、２３ｂおよび共通電極取り出し電極２８を覆うように基板１全体に層間絶縁膜２７（第４の絶縁膜）が形成されている。なお、共通電極部においては層間絶縁膜２７には、第２共通電極部コンタクトホール３１が設けられている。第２共通電極部コンタクトホール３１は、平面視において下方の共通電極５および共通電極取り出し電極２８のパターンと重なる領域に配設され、下層の共通電極取り出し電極２８の表面が露出するように形成される。
層間絶縁膜２７上には対向電極３２（第５の導電膜）が設けられている。対向電極３２は、図８３に示すように、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されるように設けられており、共通電極取り出し電極２８を介して下方の共通電極５に電気的に接続され、一定の共通電位が対向電極３２に供給されるように構成されている。
また、対向電極３２にはスリット開口部ＳＬが設けられており、透過画素電極２４と対向電極３２との間に電圧が印加されると、対向電極３２の上方において基板１主面に対して略水平方向の電界を透過画素電極２４との間に発生させることが可能となっている。なお、本実施の形態では対向電極３２にスリット状の開口部を形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
また、ソース端子部においては、ソース取り出し電極２６Ｔが、層間絶縁膜１６を貫通してソース端子１５Ｔに達する第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔに直接接続されるように設けられている。そして、ソース取り出し電極２６Ｔには、層間絶縁膜２７を貫通する第２ソース端子部コンタクトホール３０を介して上方のソース端子パッド３５が、平面視的に重なるように接続されている。
また、ゲート端子部においては、ゲート端子取り出し電極２５が、層間絶縁膜１６および絶縁膜６を貫通してゲート端子に達する第１ゲート端子部コンタクトホール１９を介して、ゲート端子４に直接接続されるように設けられている。そして、ゲート端子取り出し電極２５には、層間絶縁膜２７を貫通する第２ゲート端子部コンタクトホール２９を介して上方のゲート端子パッド３４が、平面視的に重なるように接続されている。
なお、ソース取り出し電極２６Ｔおよびゲート端子取り出し電極２５は、ＴＦＴ部のソース電極２２およびドレイン電極２３と同層の第３の導電膜で形成される。また、ソース端子パッド３５およびゲート端子パッド３４は、ＴＦＴ部の対向電極３２と同層の第５の導電膜で形成される。
＜製造方法＞
以下、図８４〜図９２を用いて実施の形態５の変形例のＴＦＴ基板５００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図８２および図８３に相当する。
以下、図８４〜図９２を用いて実施の形態５の変形例のＴＦＴ基板５００Ａの製造方法について説明する。なお、最終工程を示す平面図および断面図は、それぞれ図８２および図８３に相当する。
洗浄された基板１の一方の主面全面に、ゲート電極２、ゲート配線３および共通電極５等の材料である第１の導電膜を形成する。第１の導電膜として使用可能な材質は、実施の形態５において説明しており、重複する説明は省略する。本変形例では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用いるものとし、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに形成した。
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図８４および図８５に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図８５には不図示）、ゲート端子４および共通電極５が形成される。
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、ＰＡＮ薬液によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図８４および図８５に示されるように、基板１の上主面上に、ゲート電極２、ゲート配線３（図８５には不図示）、ゲート端子４および共通電極５が形成される。
＜２回目の写真製版工程＞
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、実施の形態４の図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
次に、ゲート電極２、ゲート配線３、ゲート端子４および共通電極５を覆うように基板１の上主面全面に絶縁膜６（第１の絶縁膜）を形成した後、絶縁膜６の上に、酸化物半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層する。そして、２回目の写真製版工程で、ハーフ露光マスクを用いる露光（ハーフ露光）により厚さの異なるフォトレジストパターンを形成し、それを用いて、酸化物半導体膜、第２の絶縁膜および第２の導電膜をエッチングによりパターニングする。これにより、実施の形態４の図６０および図６１に示されるように、ＴＦＴ部においては、ゲート電極２の上方に、半導体チャネル層７、保護絶縁膜８およびチャネル領域下層遮光膜９の積層体を得ると共に、チャネル領域下層遮光膜９に、第１ソース電極コンタクトホール１１および第１ドレイン電極コンタクトホール１２を形成する。ここで、半導体チャネル層７の平面視における輪郭が、ゲート電極２の輪郭より内側に存在するように配設される。
また、便宜的に、第１ソース電極コンタクトホール１１と第１ドレイン電極コンタクトホール１２との間に残るチャネル領域下層遮光膜９を下層遮光膜９ａ、第１ソース電極コンタクトホール１１の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｂ、第１ドレイン電極コンタクトホール１２の下層遮光膜９ａとは反対側に残るチャネル領域下層遮光膜９を下層遮光膜９ｃと呼称する。
また、ソース配線形成領域においては、酸化物半導体膜１３、絶縁膜１４および下層ソース配線１５の積層体を形成し、ソース端子形成領域においては、上記と同一工程で、酸化物半導体膜１３、絶縁膜１４およびソース端子１５Ｔの積層体を形成する。
なお、絶縁膜６、酸化物半導体膜、第２の絶縁膜および第２の導電膜の材質、形成方法およびハーフ露光により形成されたフォトレジストパターンを用いたエッチングについては、実施の形態２において図１９〜図２２を用いて説明しているので説明は割愛する。
次に、基板１の上主面全面に層間絶縁膜１６（第３の絶縁膜）を形成する。本変形例では、有機樹脂材料で樹脂系絶縁膜を形成した。具体的には、例えば、感光性を持ったアクリル系の有機樹脂材料をスピンコート法で２．０〜３．０μｍの厚さとなるように基板１上に塗布して層間絶縁膜１６とする。
＜３回目の写真製版工程＞
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図８６および図８７に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
次に、３回目の写真製版工程で層間絶縁膜１６を露光および現像して、図８６および図８７に示すように、層間絶縁膜１６を貫通する、第１ソース配線コンタクトホール１０（図６３には不図示）、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９、第１ソース端子部コンタクトホール２０および第１共通電極部コンタクトホール２１を形成する。
その後、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底部に露出する保護絶縁膜８をエッチングする。このエッチングでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行う。このエッチングにより、図８６および図８７に示されるように、第２ソース電極コンタクトホール１７および第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７が露出する。また、第２ドレイン電極コンタクトホール１８の底面には半導体チャネル層７およびチャネル領域下層遮光膜９の一部（本実施の形態では下層遮光膜９ａ）が露出する。
また、第１ゲート端子部コンタクトホール１９および第１共通電極部コンタクトホール２１は絶縁膜６も貫通し、それぞれの底面にはＡｌ合金のゲート端子４および共通電極５が露出し、第１ソース配線コンタクトホール１０および第１ソース端子部コンタクトホール２０の底面には、それぞれＡｌ合金の下層ソース配線１５およびソース端子１５Ｔが露出するが、Ａｌ合金は、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングではエッチングされないので、これらのパターンはそのまま残存する。
なお、層間絶縁膜１６に用いる樹脂系絶縁膜の材料としては、アクリル系の有機樹脂材料の他、オレフィン系材料、ノボラック系材料、ポリイミド系材料およびシロキサン系材料を用いることもできる。これら塗布型の有機絶縁材料は、誘電率が低く、２．０μｍ以上の厚さに厚膜化することも容易であり、配線容量を低く抑えることができる。よってこれらの材料を用いることにより、ＴＦＴ基板を低い電圧で駆動させることが可能となり、低消費電力化に寄与できる。このため、ゲート配線またはソース配線上に透過画素電極２４をオーバーラップして（重ねて）配置することができ、高開口率化も図れる。
また、層間絶縁膜１６として、樹脂系絶縁膜材料ではなく、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）等の無機系絶縁材料を用いることもできる。これらの無機系縁材料を用いる場合は、フォトレジストパターンをマスクとして、第１ソース配線コンタクトホール１０、第２ソース電極コンタクトホール１７、第２ドレイン電極コンタクトホール１８、第１ゲート端子部コンタクトホール１９および第１ソース端子部コンタクトホール２０が形成される。また、無機系絶縁膜材料と樹脂系絶縁膜材料とを適宜組み合わせて用いても良い。
次に、層間絶縁膜１６上全面に第３の導電膜および第４の導電膜をこの順に積層する。本変形例では、第３の導電膜として透明導電膜（透光性導電膜）を使用し、第４の導電膜として遮光性のＡｌ合金膜を使用する。なお、透明導電膜の材質、膜厚および製造方法、Ａｌ合金膜の材質、膜厚および製造方法は実施の形態５と同じであるので、説明は割愛する。
＜４回目の写真製版工程＞
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
次に、第４の導電膜（Ａｌ合金膜）上全面にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンを形成する。ここでは、２回目の写真製版工程で説明したハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成する。
そして、当該フォトレジストパターンをマスクとして、まず、第４の導電膜をＰＡＮ薬液によるウエットエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第４の導電膜を除去する。
続けて、同じフォトレジストパターンをマスクとして、第３の導電膜をシュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングによりパターニングし、フォトレジストパターンおよび第４の導電膜で覆われない部分の第３の導電膜を除去する。
その後、基板１全体を１５０℃に加熱して非晶質ＩＴＯ膜を結晶化して、多結晶ＩＴＯ膜とする。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第４の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、透過画素電極２４および共通電極取り出し電極２８が形成される領域上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図８８および図８９に示されるように、透明導電膜（多結晶ＩＴＯ膜）で構成されるゲート端子取り出し電極２５、ソース電極２２、ソース電極２２から延在する上層ソース配線２６、ソース端子取り出し電極２６Ｔ、ドレイン電極２３およびドレイン電極２３から延在する透過画素電極２４、共通電極取り出し電極２８が形成される。なお、共通電極取り出し電極２８は、透過画素電極２４とは電気的に分離された独立パターンとして形成される。また、ＴＦＴ部のソース電極２２の上部およびドレイン電極２３の上部に、それぞれ上層遮光膜２２ｂおよび２３ｂが形成される。これら上層遮光膜２２ｂおよび２３ｂは、平面視において、チャネル領域ＢＣを除く半導体チャネル層７の平面パターンのほぼ全体を覆うように形成される。
ここで、ゲート端子取り出し電極２５は、第１ゲート端子部コンタクトホール１９を介してゲート端子４と直接接続される。また、ソース電極２２は、第２ソース電極コンタクトホール１７を介して半導体チャネル層７と直接接続される。また、上層ソース配線２６は、第１ソース配線コンタクトホール１０を介して下層ソース配線１５と直接接続される。さらにソース配線取り出し電極２６Ｔは、第１ソース端子部コンタクトホール２０を介してソース端子１５Ｔと直接接続される。そして共通電極取り出し電極２８は、第１共通電極部コンタクトホール２１を介して共通電極５と直接接続される。
次に、基板１の上主面全面に層間絶縁膜２７（第４の絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ４００ｎｍの窒化シリコン膜（ＳｉＮ）を形成した。
＜５回目の写真製版工程＞
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
次に、層間絶縁膜２７（ＳｉＮ膜）上全面にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして層間絶縁膜２７をエッチングする。
このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本変形例では、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。
その後、フォトレジストパターンを除去することで、図９０および図９１に示されるように、ゲート端子取り出し電極２５、ソース配線取り出し電極２６Ｔおよび共通電極取り出し電極２８上の層間絶縁膜２７が除去されて、それぞれ第２ゲート端子部コンタクトホール２９、第２ソース端子部コンタクトホール３０および第２共通電極部コンタクトホール３１が形成される。
その後、対向電極３２の材料である第５の導電膜３４０を、図９２に示すように第２ゲート端子部コンタクトホール２９内、第２ソース端子部コンタクトホール内および第２共通電極部コンタクトホール３１内を含めて、層間絶縁膜２７の上面全体に形成する。本変形例では、この第５の導電膜として、第３の導電膜の透明導電膜と同じ、厚さ１００ｎｍの非晶質ＩＴＯ膜をスパッタリング法で形成した。
＜６回目の写真製版工程＞
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
次に、第５の導電膜３４０（非晶質ＩＴＯ膜）上全面にフォトレジスト材を塗布し、６回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして第５の導電膜３４０をエッチングする。このエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法を用いることができる。
その後、フォトレジストパターンを除去することで、図８２および図８３に示されるように、透明導電膜の非晶質ＩＴＯ膜で構成されるスリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される。ゲート端子パッド３４は、第２ゲート端子部コンタクトホール２９を介して下方のゲート端子取り出し電極２５と直接接続されている。またソース端子パッド３５は、第２ソース端子部コンタクトホール３０を介して下方のソース端子取り出し電極２６Ｔと直接接続されている。また、対向電極３２は、第２共通電極部コンタクトホール３１を介して下層の共通電極取り出し電極２８に直接接続されている。
その後、基板１全体を２００℃で加熱し、スリット開口部を有する対向電極３２、ゲート端子パッド３４およびソース端子パッド３５である非晶質ＩＴＯ膜を多結晶化させる。以上により、図８２および図８３に示した本変形例の形態のＴＦＴ基板５００Ａが完成する。
この後、液晶表示パネルの組み立てを行い、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成するが、詳細は実施の形態１において説明しているので割愛する。
以上のように、本変形例では、実施の形態５と同じ効果に加え、共通電極５を設けることで、透過画素電極２４に補助容量を加えることができる構成としたので、透過画素電極２４に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
また、対向電極３２が、画素ごとに設けられた第１共通電極部コンタクトホール２１および第２共通電極部コンタクトホール３１を介して下方の共通電極５に電気的に直接接続されているので、各画素に確実に一定の共通電位信号が供給されるように構成されるため、点欠陥のような表示不良の発生を低減させることができる。
また、対向電極３２のパターンを各画素で独立したパターンとするのではなく、実施の形態５の図７１に示したように、対向電極３２を少なくとも横方向に隣接する画素間を跨ぐように連続した形状で形成して、表示領域の端部（図示せず）から一定の共通電位が供給されるように構成しても良い。この場合は、共通電極５と表示領域の端部との両方から対向電極３２に一定の共通電位が供給されることになるので、一方が断線不良を起こした場合でも、他方から共通電位が供給されるので、点欠陥、線欠陥などの表示不良の発生を防止する効果がさらに高まる。
＜最上層遮光膜の形成＞
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図９３および図９４に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
上述した６回目の写真製版工程では、第５の導電膜をパターニングして対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成したが、第５の導電膜上にさらに遮光性の導電膜（第６の導電膜）を形成し、第５の導電膜と第６の導電膜との積層膜上に、ハーフ露光マスクを用いたハーフ露光を行うことで、厚さの異なるフォトレジストパターンを形成し、それを用いて第５の導電膜と第６の導電膜との積層膜を順次エッチングすることで図９３および図９４に示すように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３（下層膜）および最上層遮光膜３３ｂ（上層膜）を形成するようにしても良い。
より具体的には、層間絶縁膜２７の上面全体に第５の導電膜（非晶質ＩＴＯ膜）を形成した後、第６の導電膜として遮光性のＡｌ合金膜を形成して積層膜とし、その上にハーフ露光により厚さの異なるフォトレジストパターンを形成し、これをマスクとして第６の導電膜（Ａｌ合金膜）と第５の導電膜（非晶質ＩＴＯ膜）とを順次エッチングし、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５を形成する。また、ＴＦＴ部のチャネル領域上方に、ＩＴＯ膜で構成される最上層遮光膜３３とＡｌ合金膜で構成される最上層遮光膜３３ｂとの積層膜を同時に形成する。これにより、製造工程を削減することができる。
この場合、ハーフ露光により形成される厚さの異なるフォトレジストパターンは、第５および第６の導電膜を残して最上層遮光膜３３および３３ｂのパターンを形成したい部分は膜厚を厚くする。なお、第６の導電膜は２回に分けてエッチングされ、２回目のエッチングで除去される部分はフォトレジストパターンの膜厚を薄くしておく。例えば、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５が形成される領域上は膜厚を薄くしておき、１回目のエッチングでは、これらが形成される領域上の第６の導電膜は除去されないようにしておく。
そして、当該フォトレジストパターンをマスクとして、まず、第６の導電膜をエッチングによりパターニングし、フォトレジストパターンで覆われない部分の第６の導電膜を除去する。第４の導電膜のエッチングには、ＰＡＮ薬液によるウエットエッチングを用いた。
続けて、同じフォトレジストパターンをマスクとして、第５の導電膜をエッチングによりパターニングし、フォトレジストパターンおよび第６の導電膜で覆われない部分の第４の導電膜を除去する。第４の導電膜（非晶質ＩＴＯ）のエッチングには、シュウ酸５ｗｔ％＋水のシュウ酸系薬液によるウエットエッチングを用いた。
その後、基板１全体を１５０℃で加熱し、対向電極３２、ゲート端子パッド３４およびソース端子パッド３５および最上層遮光膜３３を構成する非晶質ＩＴＯ膜を多結晶化させる。なお、基板温度は１５０℃に限ることはなく、酸化インジウム（Ｉｎ２Ｏ３）が８５重量％以上、９５重量％以下、酸化すず（ＳｎＯ２）が５重量％以上、１５重量％以下の混合比（両者合計で１００重量％）を有する一般的な非晶質ＩＴＯ膜の場合、１４０℃以上であれば結晶化させることができる。一方、高温側はＴＦＴ基板に形成されている層およびパターンに用いられる材料等の耐熱温度で任意に決めることができる。例えば、本実施の形態であれば、第３の絶縁膜としてアクリル系の有機樹脂膜を用いているので、この材料の耐熱温度である２３０℃以下であれば良いが、例えば、フォトレジスト材料に一般的なノボラック系の感光性樹脂を用いる場合は１６０℃以下とすれば良い。
次に、酸素アッシングによって、フォトレジストパターンの膜厚を全体的に減少させ、膜厚の薄かったフォトレジストパターンを完全に除去する。一方、膜厚の厚かったフォトレジストパターンは薄膜化されて残ることとなる。
次に、残存するフォトレジストパターンをマスクとして、再び第６の導電膜をＰＡＮ薬液によるウエットエッチング法を用いてエッチングする。このとき、下層の透明導電膜であるＩＴＯ膜は多結晶化させているので、化学的に非常に安定的であり、ＰＡＮ薬液に対するエッチングダメージ（膜が消失したり、電気特性や光学特性が劣化する）をほとんど受けることなくフォトレジストパターンで覆われないＡｌ合金膜、例えば、対向電極３２上のＡｌ合金膜、ゲート端子部およびソース端子部のＡｌ合金膜をエッチングすることができる。
その後、フォトレジストパターンを除去することで、図９３および図９４に示されるように、ＴＦＴ部のチャネル領域の上方に、平面視においてチャネル領域を覆う最上層遮光膜３３および３３ｂが形成されたＴＦＴ基板５０２が得られる。
ＴＦＴ基板５０２では、半導体チャネル層７の上方を、下層遮光膜９ａ、９ｂ、９ｃおよび上層遮光膜２２ｂ、２３ｂに加えて、最上層遮光膜３３および３３ｂを含めた３層の遮光膜によって、平面視におけるチャネル層の上方を完全に遮光できる構造となるので、液晶表示装置動作時のバックライト光や外光の吸収によるチャネル層の劣化（光劣化）をさらに抑制することができる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
Claims (12)
- 画素がマトリックス状に複数配列された薄膜トランジスタ基板であって、
前記画素は、
基板上に選択的に配設されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
酸化物半導体膜で形成され、前記ゲート絶縁膜上に選択的に配設された半導体チャネル層と、
前記半導体チャネル層上に配設された保護絶縁膜と、
前記保護絶縁膜と前記半導体チャネル層との積層膜を覆うように前記基板上に設けられた第１の層間絶縁膜と、
透明導電膜で形成され、前記第１の層間絶縁膜および前記保護絶縁膜を貫通するコンタクトホールを通して、前記半導体チャネル層に互いに離間して接するソース電極およびドレイン電極と、
前記ドレイン電極から延在する画素電極と、を備え、
前記半導体チャネル層における前記ソース電極と前記ドレイン電極との間の領域がチャネル領域を形成し、
平面視において、少なくとも前記チャネル領域と重なるように前記保護絶縁膜の上に第１の遮光膜が配設され、
平面視において、前記半導体チャネル層および前記第１の遮光膜と重なるように、前記ソース電極上および前記ドレイン電極上に第２の遮光膜が配設されたことを特徴とする、薄膜トランジスタ基板。 - 前記第１の遮光膜は、
遮光性の導電膜で形成され、前記ソース電極および前記ドレイン電極とは電気的に分離されて、電気的にフローティング状態で配設される、請求項１記載の薄膜トランジスタ基板。 - 前記第１の遮光膜は、
遮光性の導電膜で形成され、前記ソース電極および前記ドレイン電極の一方と電気的に直接接続される、請求項１記載の薄膜トランジスタ基板。 - 前記第２の遮光膜は、
平面視において、前記コンタクトホールの形成領域から前記第１の遮光膜の形成領域までの領域を覆うように配設される、請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ基板。 - 前記画素は、
前記基板上に配設された前記ゲート電極と同層のゲート配線と、
前記ゲート絶縁膜上に配設されたソース配線と、を備え、
前記ソース配線は、
前記半導体チャネル層と同層の半導体膜と、前記保護絶縁膜と同層の絶縁膜との積層膜上に形成された前記第１の遮光膜と同層の下層ソース配線と、前記ソース電極から延在し、前記ソース電極と同層の上層ソース配線とで構成される、請求項２または請求項３記載の薄膜トランジスタ基板。 - 前記画素は、
前記基板上に配設された、前記ゲート電極および前記ゲート配線と同層の共通電極をさらに備え、
前記共通電極は、前記ゲート配線とは電気的に分離されて前記ゲート配線と平行に配設され、
前記画素電極は、
平面視において、前記共通電極の少なくとも一部と重なるように前記共通電極と対向して配設され、少なくとも前記第１の層間絶縁膜を介して前記画素電極と前記共通電極との間に画素電位の補助容量を形成する、請求項５記載の薄膜トランジスタ基板。 - 前記画素は、
前記ソース電極、前記ドレイン電極および前記画素電極を覆うように、前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜上に透明導電膜で形成され、平面視において、前記画素電極と対向するように設けられた対向電極と、
平面視において、前記半導体チャネル層、前記第１および前記第２の遮光膜と少なくとも重なるように前記第２の層間絶縁膜上に配設された第３の遮光膜と、を備える、請求項５記載の薄膜トランジスタ基板。 - 前記画素は、
前記基板上に配設された、前記ゲート電極および前記ゲート配線と同層の共通電極をさらに備え、
前記共通電極は、前記ゲート配線とは電気的に分離されて前記ゲート配線と平行に配設され、
前記画素電極は、
平面視において、前記共通電極の少なくとも一部と重なるように前記共通電極と対向して配設され、少なくとも前記第１の層間絶縁膜を介して前記画素電極と前記共通電極との間に画素電位の補助容量を形成する、請求項７記載の薄膜トランジスタ基板。 - 前記対向電極は、
前記ゲート絶縁膜、前記第１および第２の層間絶縁膜を貫通するコンタクトホールを通して前記共通電極と電気的に接続される、請求項８記載の薄膜トランジスタ基板。 - 前記第３の遮光膜は、
前記第２の層間絶縁膜上に配設された前記対向電極と同層の下層膜と、前記下層膜上に配設された遮光性の導電膜で形成される上層膜との積層膜で構成される、請求項７記載の薄膜トランジスタ基板。 - 薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の導電膜を形成し、パターニングしてゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うように前記基板上に第１の絶縁膜を形成してゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、酸化物半導体膜、第２の絶縁膜および遮光性の第２の導電膜をこの順に積層し、パターニングして積層体を形成することで半導体チャネル層および保護絶縁膜を形成する工程と、
（ｄ）前記第２の導電膜をパターニングし、前記第２の絶縁膜に達する複数の第１のコンタクトホールを形成することで第１の遮光膜を形成する工程と、
（ｅ）前記積層体を含む前記基板上に第３の絶縁膜を形成して第１の層間絶縁膜形成する工程と、
（ｆ）前記複数の第１のコンタクトホール上に対応する部分の前記第１の層間絶縁膜および前記複数の第１のコンタクトホール下の前記保護絶縁膜を貫通して、前記半導体チャネル層に達する複数の第２のコンタクトホールを形成する工程と、
（ｇ）前記複数の第２のコンタクトホール内を含めて前記第１の層間絶縁膜上に第３の導電膜を形成し、パターニングしてソース電極、ドレイン電極および画素電極を形成する工程と、
（ｈ）前記ソース電極上および前記ドレイン電極上に遮光性の第４の導電膜を形成し、パターニングして第２の遮光膜を形成する工程と、を備え、
前記工程（ｃ）と前記工程（ｄ）との組み合わせ、および、前記工程（ｇ）と前記工程（ｈ）との組み合わせのうち、少なくとも一方において、複数の異なる膜厚を備えたフォトレジストパターンを形成し、該フォトレジストパターンを用いてパターニングを行うことで、写真製版工程を共通化することを特徴とする、薄膜トランジスタ基板の製造方法。 - 前記工程（ｈ）の後に、
（ｉ）前記第２の遮光膜上を含む前記第１の層間絶縁膜上に第４の絶縁膜を形成して第２の層間絶縁膜形成する工程と、
（ｊ）前記第２の層間絶縁膜上に第５の導電膜を形成し、パターニングして、平面視において、前記画素電極と対向する対向電極を形成する工程と、
（ｋ）前記第２の層間絶縁膜の上方に遮光性の第６の導電膜を形成し、パターニングして、平面視において、前記半導体チャネル層、前記第１および前記第２の遮光膜と少なくとも重なる第３の遮光膜を形成する工程と、を備え、
前記工程（ｊ）および前記工程（ｋ）は、
前記第２の層間絶縁膜上に前記第５の導電膜と前記第６の導電膜とをこの順に積層し、複数の異なる膜厚を備えたフォトレジストパターンを形成し、該フォトレジストパターンを用いてパターニングを行うことで、前記対向電極と、前記第５の導電膜および前記第６の導電膜の積層膜で構成される前記第３の遮光膜を形成する写真製版工程を共通化する、請求項１１記載の薄膜トランジスタ基板の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015179767 | 2015-09-11 | ||
| JP2015179767 | 2015-09-11 | ||
| PCT/JP2016/076446 WO2017043572A1 (ja) | 2015-09-11 | 2016-09-08 | 薄膜トランジスタ基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2017043572A1 JPWO2017043572A1 (ja) | 2017-11-16 |
| JP6437126B2 true JP6437126B2 (ja) | 2018-12-12 |
Family
ID=58239822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017539214A Active JP6437126B2 (ja) | 2015-09-11 | 2016-09-08 | 薄膜トランジスタ基板およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20180190679A1 (ja) |
| JP (1) | JP6437126B2 (ja) |
| CN (1) | CN108027541B (ja) |
| DE (1) | DE112016004099T5 (ja) |
| WO (1) | WO2017043572A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102503164B1 (ko) * | 2016-04-05 | 2023-02-24 | 삼성디스플레이 주식회사 | 표시 패널 및 이의 제조 방법 |
| JP2019184669A (ja) * | 2018-04-03 | 2019-10-24 | シャープ株式会社 | 液晶パネルおよび液晶表示装置 |
| CN110596974B (zh) * | 2018-06-12 | 2022-04-15 | 夏普株式会社 | 显示面板和显示装置 |
| CN113302761B (zh) * | 2019-02-15 | 2025-12-19 | 索尼半导体解决方案公司 | 摄像元件和摄像装置 |
| JP7193731B2 (ja) * | 2019-03-29 | 2022-12-21 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
| WO2020230328A1 (ja) * | 2019-05-16 | 2020-11-19 | 三菱電機株式会社 | トランジスタ基板、液晶表示装置、および、トランジスタ基板の製造方法 |
| CN110190069B (zh) * | 2019-05-22 | 2021-08-03 | 武汉华星光电技术有限公司 | 阵列基板及其制备方法 |
| CN111522181B (zh) * | 2020-04-27 | 2023-05-05 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板、显示面板及其制备方法 |
| JP7631924B2 (ja) * | 2021-03-12 | 2025-02-19 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP7625911B2 (ja) * | 2021-03-12 | 2025-02-04 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP2024046379A (ja) * | 2022-09-22 | 2024-04-03 | シャープディスプレイテクノロジー株式会社 | アクティブマトリクス基板および液晶表示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0990405A (ja) * | 1995-09-21 | 1997-04-04 | Sharp Corp | 薄膜トランジスタ |
| KR100322970B1 (ko) * | 1999-12-24 | 2002-02-02 | 주식회사 현대 디스플레이 테크놀로지 | 프린지 필드 구동 액정표시 장치의 제조방법 |
| US7211825B2 (en) * | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP5037808B2 (ja) * | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| JP5245333B2 (ja) * | 2007-09-10 | 2013-07-24 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| US20120242624A1 (en) * | 2009-11-27 | 2012-09-27 | Sharp Kabushiki Kaisha | Thin film transistor and method for fabricating the same, semiconductor device and method for fabricating the same, as well as display |
| KR101804359B1 (ko) * | 2010-12-06 | 2017-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 유기 발광 표시 장치 |
| JP2014154702A (ja) * | 2013-02-08 | 2014-08-25 | Toppan Printing Co Ltd | 薄膜トランジスタ及び画像表示装置 |
| JP6238712B2 (ja) * | 2013-12-05 | 2017-11-29 | 三菱電機株式会社 | 薄膜トランジスタ基板およびその製造方法 |
| CN203941365U (zh) * | 2014-07-09 | 2014-11-12 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及显示装置 |
| CN104280951A (zh) * | 2014-09-23 | 2015-01-14 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| JP2016200645A (ja) * | 2015-04-07 | 2016-12-01 | 株式会社ジャパンディスプレイ | 表示装置 |
| KR102397799B1 (ko) * | 2015-06-30 | 2022-05-16 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시장치 |
-
2016
- 2016-09-08 US US15/736,259 patent/US20180190679A1/en not_active Abandoned
- 2016-09-08 JP JP2017539214A patent/JP6437126B2/ja active Active
- 2016-09-08 CN CN201680052503.0A patent/CN108027541B/zh active Active
- 2016-09-08 DE DE112016004099.7T patent/DE112016004099T5/de not_active Withdrawn
- 2016-09-08 WO PCT/JP2016/076446 patent/WO2017043572A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2017043572A1 (ja) | 2017-11-16 |
| DE112016004099T5 (de) | 2018-05-30 |
| WO2017043572A1 (ja) | 2017-03-16 |
| US20180190679A1 (en) | 2018-07-05 |
| CN108027541A (zh) | 2018-05-11 |
| CN108027541B (zh) | 2020-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6437126B2 (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| US10276593B2 (en) | Active matrix substrate and method for manufacturing same, display device using active matrix substrate | |
| TWI600165B (zh) | 半導體裝置及其製造方法 | |
| JP6124668B2 (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| US11637132B2 (en) | Active matrix substrate and method for manufacturing same | |
| US9508750B2 (en) | Thin film transistor substrate and method for manufacturing the same | |
| US12142614B2 (en) | Active matrix substrate | |
| US9911765B2 (en) | Thin film transistor substrate including thin film transistor formed of oxide semiconductor and method for manufacturing the same | |
| US11393849B2 (en) | Active matrix substrate and method for manufacturing same | |
| US11721704B2 (en) | Active matrix substrate | |
| JP6779109B2 (ja) | 薄膜トランジスタ基板及びその製造方法、並びに、表示装置 | |
| US20230135065A1 (en) | Active matrix substrate | |
| JP6025595B2 (ja) | 薄膜トランジスタの製造方法 | |
| US20190172848A1 (en) | Thin-film transistor substrate | |
| JP6482256B2 (ja) | 薄膜トランジスタ基板および液晶表示装置 | |
| JP6651050B2 (ja) | 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法 | |
| JP6120794B2 (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| JP2020031107A (ja) | 薄膜トランジスタ、薄膜トランジスタ基板及びその製造方法 | |
| JP2020096095A (ja) | 薄膜トランジスタ基板、表示装置および液晶表示装置 | |
| US9929186B2 (en) | Thin film transistor substrate and method for manufacturing the same | |
| JP6180200B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| US20250287693A1 (en) | Active matrix substrate, display device and method for manufacturing active matrix substrate | |
| JP2024001482A (ja) | アクティブマトリクス基板および表示装置 | |
| JP6671155B2 (ja) | 薄膜トランジスタ基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180626 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181113 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6437126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |