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JP6448784B2 - アクティブマトリクス基板 - Google Patents
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JP6448784B2 - アクティブマトリクス基板 - Google Patents

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Description

本発明は、アクティブマトリクス基板に関する。
基板上に、第１の方向に延びる複数の走査線（ゲート線）、及び第１の方向とは異なる第２の方向に延びる複数のデータ線（ソース線）が配置されるとともに、走査線及びデータ線の交点に対応してトランジスタが配置されたアクティブマトリクス基板が知られている（特許文献１参照）。
特開２０１１−０１７７５５号公報
走査線やデータ線等の配線の抵抗が大きいと、配線の終端への信号伝達に遅れが生じる。従って、配線の抵抗は小さい方が好ましい。
本発明は、アクティブマトリクス基板の配線の抵抗を小さくする技術を提供することを目的とする。
本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、絶縁層と、を備え、前記第１配線及び前記第２配線の少なくとも一方は、前記トランジスタの電極と前記絶縁層のコンタクトホールを介して接続されており、前記絶縁層のコンタクトホールを介して接続されている前記トランジスタの電極と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成されている。
本発明の開示によれば、第１配線及び第２配線の少なくとも一方は、接続されているトランジスタの電極と絶縁層を介して異なる層に配置され、異なる層に配置されているトランジスタの電極と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成されている。これにより、トランジスタの電極の構成に制約されることなく、第１配線及び第２配線の少なくとも一方を、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成することができる。これにより、第１配線及び第２配線の少なくとも一方の抵抗を小さくすることができる。
図１は、第１の実施形態におけるフォトセンサ基板の構成例を示す平面図である。 図２は、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図３は、図２のＩＩＩ−ＩＩＩ線における断面図である。 図４は、図２のＩＶ−ＩＶ線における断面図である。 図５Ａは、第１の実施形態におけるフォトセンサ基板の製造工程を説明するための図である。 図５Ｂは、図５Ａに続く製造工程を説明するための図である。 図５Ｃは、図５Ｂに続く製造工程を説明するための図である。 図５Ｄは、図５Ｃに続く製造工程を説明するための図である。 図５Ｅは、図５Ｄに続く製造工程を説明するための図である。 図５Ｆは、図５Ｅに続く製造工程を説明するための図である。 図５Ｇは、図５Ｆに続く製造工程を説明するための図である。 図５Ｈは、図５Ｇに続く製造工程を説明するための図である。 図６は、第２の実施形態におけるフォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図７は、図６のＶＩＩ−ＶＩＩ線における断面図である。 図８は、図６のＶＩＩＩ−ＶＩＩＩ線における断面図である。 図９Ａは、第２の実施形態におけるフォトセンサ基板の製造工程を説明するための図である。 図９Ｂは、図９Ａに続く製造工程を説明するための図である。 図９Ｃは、図９Ｂに続く製造工程を説明するための図である。 図９Ｄは、図９Ｃに続く製造工程を説明するための図である。 図９Ｅは、図９Ｄに続く製造工程を説明するための図である。 図９Ｆは、図９Ｅに続く製造工程を説明するための図である。 図９Ｇは、図９Ｆに続く製造工程を説明するための図である。 図１０は、図１に示すフォトセンサ基板をＸ線画像検出装置へ適用した場合の構成例を示す図である。 図１１は、第２の実施形態の変形例におけるフォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。
本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、前記第１配線及び前記第２配線の少なくとも一方と前記トランジスタの電極との間に設けられている絶縁層と、を備え、前記第１配線及び前記第２配線の少なくとも一方は、前記トランジスタの電極と前記絶縁層のコンタクトホールを介して接続されており、前記絶縁層のコンタクトホールを介して互いに接続されている前記トランジスタの電極と前記第１配線又は前記第２配線は、膜厚及び材料の少なくとも一方が異なっている（第１の構成）。
第１の構成によれば、第１配線及び第２配線の少なくとも一方は、接続されているトランジスタの電極と絶縁層を介して異なる層に配置され、異なる層に配置されているトランジスタの電極と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成されている。これにより、トランジスタの電極の構成に制約されることなく、第１配線及び第２配線の少なくとも一方を、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成することができる。これにより、第１配線及び第２配線の少なくとも一方の抵抗を小さくすることができる。
第１の構成において、前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜を挟んで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、前記第１配線は、前記ドレイン電極及び前記ソース電極と同じ層に形成され、前記ゲート絶縁膜のコンタクトホールを介して前記ゲート電極と接続されており、前記第２配線は、前記ゲート絶縁膜に重ねて配置されている前記絶縁層のコンタクトホールを介して前記トランジスタの前記ドレイン電極又は前記ソース電極に接続されている構成とすることができる（第２の構成）。
第２の構成によれば、第１配線及び第２配線の両方の配線を、接続されるトランジスタの電極と異なる層に配置することができる。また、導電体が配置される層は、ゲート電極が配置される層と、ドレイン電極、ソース電極、及び第１配線が配置される層と、第２配線が配置される層の３つとなる。従って、導電体の成膜工程の大幅な増加を抑えながらも、第１配線及び第２配線の抵抗を小さくすることができる。
第１または第２の構成において、前記絶縁層は、前記トランジスタを覆うパッシベーション膜を含み、前記アクティブマトリクス基板は、前記第１配線と前記第２配線との各交点に対応して配置されており、前記パッシベーション膜のコンタクトホールを介して前記トランジスタと接続されている光電変換素子をさらに備える構成とすることができる（第３の構成）。
第３の構成によれば、光電変換素子を備えたフォトセンサ基板においても、トランジスタの電極の構成に制約されることなく、第１配線及び第２配線の少なくとも一方を、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成することができる。これにより、第１配線及び第２配線の少なくとも一方の抵抗を小さくすることができる。
第２の構成において、前記絶縁層は、前記トランジスタを覆うパッシベーション膜を含み、前記アクティブマトリクス基板は、前記第１配線と前記第２配線との各交点に対応して配置されており、前記ゲート絶縁膜のコンタクトホールを介して前記トランジスタと接続されている光電変換素子をさらに備える構成とすることもできる（第４の構成）。
第４の構成によれば、光電変換素子を備えたフォトセンサ基板においても、トランジスタの電極の構成に制約されることなく、第１配線及び第２配線の少なくとも一方を、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成することができる。これにより、第１配線及び第２配線の少なくとも一方の抵抗を小さくすることができる。
第３または第４の構成において、前記絶縁層は、前記パッシベーション膜の前記光電変換素子が設けられていない部分に設けられている平坦化膜をさらに含み、前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている構成としてもよい（第５の構成）。
第５の構成によれば、第１配線と第２配線が交差する部分において、第１配線と第２配線の間の距離をパッシベーション膜と平坦化膜により確保することができる。そのため、第１配線と第２配線の間の容量を抑えることができる。
第２の構成において、前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている構成とすることができる（第６の構成）。
ボトムゲート型のトランジスタでは、半導体層の下層にゲート電極が配置されているため、ゲート電極の材料及び膜厚は、トランジスタの半導体層の製造工程によって制約を受ける。従って、ゲート電極と接続される配線がゲート電極と同じ層上で一体的に形成される場合には、ゲート電極と接続される配線の材料及び膜厚等の構成がトランジスタの半導体層の製造工程によって制約を受ける。しかしながら、第６の構成によれば、トランジスタの半導体層を形成した後に、第１配線及び第２配線を形成することができるので、第１配線及び第２配線の材料及び膜厚等の構成がトランジスタの半導体層の製造工程によって制約を受けにくくなる。そのため、第１配線及び第２配線の設計自由度がより向上する。
［実施の形態］
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
［第１の実施形態］
以下では、アクティブマトリクス基板上に光電変換素子を配置したフォトセンサ基板を例に挙げて説明する。フォトセンサ基板は、フォトセンサやＸ線画像検出装置等に使用され得る。
図１は、本実施形態におけるフォトセンサ基板の構成例を示す平面図である。図１に示すフォトセンサ基板１０には、第１方向（横方向）に延びる複数のゲート線Ｇ１、Ｇ２、…Ｇｍ（以下、区別しないときは、ゲート線Ｇと総称する）と、ゲート線Ｇと交差する第２方向（縦方向）に延びる複数のソース線Ｓ１、Ｓ２、…Ｓｎ（以下、区別しないときは、ソース線Ｓと総称する）が設けられている。
ゲート線Ｇとソース線Ｓの各交点に対応する位置には、トランジスタの一例であるＴＦＴ（薄膜トランジスタ）２が設けられている。各ＴＦＴ２は、ゲート線Ｇ、ソース線Ｓ及び下部電極４１に接続されている。下部電極４１は、光電変換素子の一例であるフォトダイオード４の下部電極４１である。
下部電極４１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域に配置されている。下部電極４１に重なる位置に、半導体膜４２及び上部電極４３が設けられる。これらの積層された下部電極４１、半導体膜４２及び上部電極４３によってフォトダイオード４が形成されている。下部電極４１、半導体膜４２及び上部電極４３は、フォトセンサ基板１０の面に垂直な方向に順に重なって配置されている。
１組のＴＦＴ２及びフォトダイオード４により、１つのセンサ部１が構成されている。センサ部１は、フォトセンサ基板１０の面においてマトリクス状に配置されている。センサ部１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域ごとに設けられている。１つのセンサ部１は、１つの画素に対応している。
各センサ部１のフォトダイオード４は、半導体膜４２に照射された光を電荷（電子又は正孔）に変換する。具体的には、半導体膜４２に電圧が印加され逆バイアスの状態になっている時に、半導体膜４２に照射された光は、空乏層内で励起された電荷に変換される。
変換された電荷は、ゲート線Ｇから供給される信号によりＴＦＴ２がオン状態になると、ソース線Ｓを介して外部へ取り出される。これにより、受光量に応じた電気信号が出力される。このようにして、フォトセンサ基板１０は、各センサ部１に照射された光の照射量を電流量に変換し、電気信号として出力する。その結果、各センサ部１の状態に対応する画像が得られる。
ゲート線Ｇ及びソース線Ｓは、センサ領域ＳＡの外側に引き出される。センサ領域ＳＡは、フォトセンサ基板１０において、基板に垂直な方向（基板の法線方向）から見た場合のセンサ部１が配置される領域、すなわち、光が検出される領域である。センサ領域ＳＡの外側において、ゲート線Ｇ１〜Ｇｍは、端子部ＴＧ１〜ＴＧｍ（以下、区別しないときは、端子部ＴＧと総称する）にそれぞれ接続され、ソース線Ｓ１〜Ｓｎは、端子部ＴＳ１〜ＴＳｎ（以下、区別しないときは、端子部ＴＳと総称する）にそれぞれ接続されている。
ゲート線Ｇの端子部ＴＧには、例えば、ゲート線Ｇに供給する駆動信号を出力する回路を接続することができる。ソース線Ｓの端子部ＴＳには、例えば、ソース線Ｓから出力される信号を処理する回路（一例として、信号を増幅するアンプや、信号のＡ／Ｄ（アナログ／デジタル）変換をするＡ／Ｄ変換器等）を接続することができる。
図２は、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図２では、ｉ番目のソース線Ｓｉとｊ番目のゲート線Ｇｊとの交点に対応するセンサ部１の構成を示している。図３は、図２のＩＩＩ−ＩＩＩ線における断面図である。図４は、図２のＩＶ−ＩＶ線における断面図である。
ＴＦＴ２は、ソース線Ｓｉとゲート線Ｇｊの交点に対応する位置に設けられている。ＴＦＴ２は、ゲート電極２０、ソース電極２１、半導体層２２、及びドレイン電極２３を備えている。ドレイン電極２３は、フォトダイオード４の下部電極４１に接続されている。
ソース電極２１、半導体層２２及びドレイン電極２３は、同じ層に設けられている。ソース電極２１及びドレイン電極２３は、基板に平行な方向において互いに対向している。半導体層２２は、ソース電極２１及びドレイン電極２３の間に配置される領域を含む。ゲート電極２０は、基板の法線方向から見て半導体層２２と少なくとも一部は重なる位置に設けられている。
フォトダイオード４の下部電極４１は、ソース線Ｓｉとそれに隣接するソース線Ｓｉ＋１（不図示）、及びゲート線Ｇｊとそれに隣接するゲート線Ｇｊ＋１（不図示）に囲まれる領域に形成されている。この領域において、下部電極４１に重なるように、フォトダイオード４の半導体膜４２及び上部電極４３が設けられている。
フォトダイオード４の上部電極４３と重なる位置に、バイアス線８が設けられている。バイアス線８は、上部電極４３と電気的に接続されている。バイアス線８は、ソース線Ｓｉが延びる方向と同じ方向にセンサ領域ＳＡの外側まで延び、この方向に並ぶ他のセンサ部１の上部電極４３にも電気的に接続されている。バイアス線８は、半導体膜４２に逆バイアスの電圧をかけるための配線である。
図４に示すように、基板３１上にゲート電極２０が配置されており、基板３１及びゲート電極２０を覆うように、絶縁層であるゲート絶縁膜３２が形成されている。
本実施形態では、図３に示すように、ゲート線Ｇｊは、ゲート電極２０と異なる層に設けられている。すなわち、ゲート電極２０を覆うようにゲート絶縁膜３２が形成されており、ゲート絶縁膜３２の上にゲート線Ｇｊが形成されている。ゲート絶縁膜３２には、コンタクトホールＣＨ１が形成されている。ゲート電極２０は、コンタクトホールＣＨ１を介してゲート線Ｇｊと接続されている。
基板３１の法線方向から見たコンタクトホールＣＨ１の面積は、ゲート電極２０の面積より小さい。これに対して、基板３１の法線方向から見たコンタクトホールＣＨ１の面積をゲート電極２０の面積と同程度又は大きくすることもできる。
図４に示すように、ゲート絶縁膜３２の上には、ＴＦＴ２のソース電極２１とドレイン電極２３が互いに対向して配置されている。半導体層２２は、ゲート絶縁膜３２上において、少なくともソース電極２１の端部から、これに対向するドレイン電極２３の端部まで延びて形成されている。図４に示す例では、半導体層２２の一方の端部にソース電極２１の端部が乗り上げており、半導体層２２の他方の端部にドレイン電極２３の端部が乗り上げている。半導体層２２は、基板３１の法線から見てゲート電極２０と重なる位置に設けられている。なお、ゲート線Ｇｊは、ソース電極２１、半導体層２２、及びドレイン電極２３が設けられている層と同じ層に設けられている。
半導体層２２は、酸化物半導体またはシリコン系の半導体で形成することができる。酸化物半導体は、例えば、インジウム、ガリウム、亜鉛、および酸素を主成分とするＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含んでもよい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、結晶質部分を含んでもよい。酸化物半導体の具体例については後述する。
ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層である第１パッシベーション膜３３が形成されている。
第１パッシベーション膜３３上には、フォトダイオード４の下部電極４１、半導体膜４２及び上部電極４３が順に積層されている。下部電極４１は、第１パッシベーション膜３３を挟んで、ソース電極２１、半導体層２２及びドレイン電極２３とは異なる層に形成されている。下部電極４１の一部は、ドレイン電極２３と、第１パッシベーション膜３３を介して対向している。
第１パッシベーション膜３３には、下部電極４１とドレイン電極２３とを電気的に接続するためのコンタクトホールＣＨ３が形成されている。すなわち、下部電極４１は、コンタクトホールＣＨ３を介してドレイン電極２３と電気的に接続されている。
基板３１の法線方向から見たコンタクトホールＣＨ３の面積は、下部電極４１の面積より小さい。これに対して、基板３１の法線方向から見たコンタクトホールＣＨ３の面積を下部電極４１の面積と同程度又は大きくすることもできる。この場合、下部電極４１を、ソース電極２１、半導体層２２及びドレイン電極２３と同じ層に形成することができる。この場合、下部電極４１は、ドレイン電極２３と一体形成された導電体として形成することができる。
下部電極４１上に、下部電極４１に接する半導体膜４２が形成されている。半導体膜４２の上に、上部電極４３が形成されている。すなわち、上部電極４３は、半導体膜４２を介して下部電極４１と対向している。上部電極４３上には、バイアス線８が形成されている。
半導体膜４２は、ｎ型（ｎ＋）半導体層、ｉ型半導体層、及びｐ型（ｐ＋）半導体層が順に積層された構成とすることができる。これらの半導体層としては、例えば、アモルファスシリコンを用いることができる。上部電極４３は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、ＳｎＯ等の透明電極とすることができる。
第１パッシベーション膜３３及びフォトダイオード４の一部を覆うように、絶縁層である第２パッシベーション膜３４が形成されている。第２パッシベーション膜３４の上には、絶縁層である平坦化膜３５が形成されている。
本実施形態では、図４に示すように、ソース線Ｓｉは、ソース電極２１と異なる層に設けられている。すなわち、ソース電極２１の上には、順に第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５が形成されており、平坦化膜３５の上にソース線Ｓｉが形成されている。第１パッシベーション膜３３、第２パッシベーション膜３４及び平坦化膜３５には、ソース線Ｓｉからソース電極２１まで貫通するコンタクトホールＣＨ２が形成されている。ソース電極２１は、図４に示すように、コンタクトホールＣＨ２を介してソース線Ｓｉと接続されている。
なお、基板３１の法線方向から見たコンタクトホールＣＨ２の面積は、ソース線Ｓｉの面積より小さいが、ソース線Ｓｉの面積と同程度又は大きくすることもできる。
従来のアクティブマトリクス基板では、ゲート線はゲート電極と同じ層に設けられており、ゲート線とゲート電極は一体的に形成されていた。このため、ゲート線の材料または膜厚を、ゲート電極と異なる材料または膜厚とすることが困難であった。
しかしながら、本実施形態では、ゲート線Ｇｊは、ゲート電極２０と異なる層に設けられている。このため、ゲート線Ｇｊの材料または膜厚を、ゲート電極２０とは異なる材料または膜厚とすることができる。すなわち、ゲート線Ｇｊは、ゲート電極２０と一体的に形成されていないので、ゲート線Ｇｊの形成時に、ゲート電極２０とは異なる材料を用いて、ゲート電極２０とは異なる膜厚で形成することが容易となる。
本実施形態では、ゲート線Ｇｊの材料は、ゲート電極２０の材料よりも抵抗率が低い材料を用いている。ゲート線Ｇｊの材料は、ゲート電極２０の材料と比べて、例えば抵抗率が１／２以下の材料を選択することができる。また、ゲート線Ｇｊの膜厚は、ゲート電極２０の膜厚よりも厚い。ゲート線Ｇｊの膜厚は、例えばゲート電極２０の膜厚の２倍以上とすることができる。これにより、ゲート線Ｇｊの材料及び膜厚がゲート電極２０の材料及び膜厚と同じ場合に比べて、ゲート線Ｇｊの抵抗を小さくすることができる。
なお、ゲート線Ｇｊは、ゲート電極２０と比べて、抵抗率が同じ材料を用いて形成するが、膜厚を厚くする構成としてもよい。また、膜厚はゲート電極２０と同じであるが、ゲート電極２０の材料よりも抵抗率の小さい材料を用いてゲート線Ｇｊを形成してもよい。いずれの場合も、ゲート線Ｇｊの材料及び膜厚がゲート電極２０の材料及び膜厚と同じ場合に比べて、ゲート線Ｇｊの抵抗を小さくすることができる。
また、従来のアクティブマトリクス基板では、ソース線はソース電極と同じ層に設けられており、ソース線とソース電極は一体的に形成されていた。このため、ソース線の材料または膜厚を、ソース電極と異なる材料または膜厚とすることが困難であった。
しかしながら、本実施形態では、ソース線Ｓｉは、ソース電極２１と異なる層に設けられている。このため、ソース線Ｓｉの材料及び膜厚を、ソース電極２１とは異なる材料及び膜厚とすることができる。すなわち、ソース線Ｓｉは、ソース電極２１と一体的に形成されていないので、ソース線Ｓｉの形成時に、ソース電極２１とは異なる材料を用いて、ソース電極２１とは異なる膜厚で形成することが容易となる。
本実施形態では、ソース線Ｓｉの膜厚は、ソース電極２１の膜厚よりも厚い。ソース線Ｓｉの膜厚は、例えばソース電極２１の膜厚の２倍以上とすることができる。また、後述する製造工程の説明において、ソース線Ｓｉの材料は、ソース電極２１の材料と同じものとしているが、ソース電極２１の材料よりも抵抗率が低い材料、例えば、ソース電極２１の材料と比べて、抵抗率が１／２以下の材料を用いることができる。これにより、ソース線Ｓｉの材料及び膜厚がソース電極２１の材料及び膜厚と同じ場合に比べて、ソース線Ｓｉの抵抗を小さくすることができる。
なお、ソース電極２１と膜厚は同じであるが、ソース電極２１よりも抵抗率の小さい材料を用いてソース線Ｓｉを形成することもできる。すなわち、ソース電極２１と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方によりソース線Ｓｉを形成すれば、ソース線Ｓｉの材料及び膜厚がソース電極２１の材料及び膜厚と同じ場合に比べて、ソース線Ｓｉの抵抗を小さくすることができる。
（製造工程）
図５Ａ〜図５Ｈは、本実施形態におけるフォトセンサ基板の製造工程の例を示す図である。図５Ａ〜図５Ｈは、センサ部１が形成される部分の断面を示している。
＜基板＞
基板３１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等である。プラスチック基板又は樹脂基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。
＜ゲート電極形成＞
基板３１上にゲート電極２０を形成する。ゲート電極２０は、基板３１上に導電膜を成膜することによって形成する。導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、等の金属、又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
一例として、膜厚３００ｎｍのＷ、膜厚１８ｎｍのＴａＮをスパッタ装置で堆積した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することにより、ゲート電極２０を形成する（図５Ａ参照）。
＜ゲート絶縁膜形成＞
続いて、基板３１及びゲート電極２０を覆うように、ゲート絶縁膜３２を形成する（図５Ｂ参照）。ここでは、２層の積層構造でゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。基板３１からの不純物等の拡散防止のため、下層側のゲート絶縁膜３２としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いて形成し、上層側のゲート絶縁膜３２としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）等を用いて形成することが望ましい。アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させてもよい。これにより、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成することができる。
一例として、ＳｉＮを３２５ｎｍ、ＳｉＯ２を１０ｎｍ、ＣＶＤ装置で連続して堆積することにより、ゲート絶縁膜３２を形成する。
＜半導体層形成＞
次に、ゲート絶縁膜３２上に、半導体層２２を形成する（図５Ｂ参照）。半導体層２２は、例えば、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。半導体層２２は、例えば、ＩｎＧａＯ３（ＺｎＯ）５を含んでもよい
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコン（ａ−Ｓｉ）ＴＦＴに比べ２０倍超）及び低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ及び画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度を有するので、ＴＦＴの小型化を実現し得る。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、例えば、装置の消費電力を大幅に削減すること及び／又は装置の解像度を向上させることが可能になる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファス（非晶質）でもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用（incorporated by reference）する。
半導体層２２は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
Ｚｎ−Ｏ系半導体は、例えば、ＺｎＯに不純物元素が何も添加されていないもの、または、ＺｎＯに不純物が添加された半導体を含む。Ｚｎ−Ｏ系半導体は、例えば、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加された半導体を含む。Ｚｎ−Ｏ系半導体は、例えば、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）または酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）を含む。Ｚｎ−Ｏ系半導体は、アモルファス（非晶質）でもよいし、多結晶でもよいし、非晶質状態および多結晶状態が混在する微結晶状態のものでもよい。
半導体層２２は、酸化物半導体の代わりに、他の半導体を含んでいてもよい。例えば、アモルファスシリコン、多結晶シリコン、低温ポリシリコンなどを含んでいてもよい。
半導体層２２の厚さは、例えば、３０ｎｍ〜１００ｎｍである。ここでは、一例として、半導体をスパッタリング法により成膜した後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、半導体層２２を形成する。
＜ソース電極／ドレイン電極形成＞
続いて、ゲート絶縁膜３２及び半導体層２２の一部の上に導電膜を形成し、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、ソース電極２１及びドレイン電極２３を形成する（図５Ｃ参照）。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
一例として、膜厚５０ｎｍのＴｉ、膜厚３００ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉを順にスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法により所望のパターンに加工することができる。これにより、ＴＦＴ２が形成される。
なお、ゲート絶縁膜３２には、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、コンタクトホールＣＨ１を形成する。また、ゲート絶縁膜３２上には、例えば、ソース電極２１及びドレイン電極２３として機能する導電膜と同じ導電膜によってゲート線Ｇを形成する。ただし、ゲート線Ｇを、ソース電極２１及びドレイン電極２３を形成するための導電膜と異なる導電膜を用いて形成してもよい。ゲート線Ｇを構成する導電膜は、コンタクトホールＣＨ１を介してゲート電極２０と接続されるように（図３参照）形成する。
＜第１パッシベーション膜形成＞
ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、第１パッシベーション膜３３を成膜する（図５Ｄ参照）。第１パッシベーション膜３３の厚さは、例えば２００〜６００ｎｍである。第１パッシベーション膜３３は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素等の絶縁性材料を用いて形成することができる。なお、第１パッシベーション膜３３は、単層に限らず、２層以上とすることができる。また、基板全面に対して熱処理を行ってもよい。
その後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３にコンタクトホールＣＨ３を形成する。
＜下部電極形成＞
続いて、第１パッシベーション膜３３上に、下部電極４１を形成するための導電膜を成膜する（図５Ｄ参照）。導電膜は、コンタクトホールＣＨ３を介してドレイン電極２３と接続されるように形成する。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
一例として、膜厚５０ｎｍのＴｉ、膜厚１５０ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。
＜フォトダイオードの半導体膜及び上部電極形成＞
第１パッシベーション膜３３及び下部電極４１を覆うように、基板３１の全面に、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層をこの順に、例えばＣＶＤ法により成膜する。これらの半導体層は、半導体膜４２を形成するためのものである。その後、ＩＺＯやＩＴＯ等の透明導電材料を、スパッタリング法によって半導体膜４２が形成される領域を含む領域に成膜する。透明導電材料は、上部電極４３のための導電体である。その後、フォトリソグラフィプロセス及びドライエッチングによって所定の形状（パターン）に加工することにより、半導体膜４２および上部電極４３を形成する（図５Ｅ参照）。これにより、下部電極４１、半導体膜４２及び上部電極４３が積層されてなるフォトダイオード４が形成される。
ここで、半導体膜４２のｎ型半導体層は、例えば非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）により構成され、ｎ＋領域を形成する。このｎ型半導体層の厚みは、例えば、４０ｎｍ〜５０ｎｍ程度である。ｉ型半導体層は、ｎ型半導体層及びｐ型半導体層よりも導電性の低い半導体層、例えばノンドープの真性半導体層であり、例えば非晶質シリコン（ａ−Ｓｉ）により構成されている。このｉ型半導体層の厚みは、例えば５００ｎｍ〜１５００ｎｍ程度であるが、厚みが大きい程、光感度を高めることができる。ｐ型半導体層は、例えば非晶質シリコン（ａ−Ｓｉ）により構成され、ｐ＋領域を形成する。このｐ型半導体層の厚みは、例えば、１０ｎｍ〜５０ｎｍ程度である。なお、ｐ型半導体層は、イオンシャワードーピング方法またはイオン注入方法により、ｉ型半導体層の上層部にホウ素（Ｂ）を注入して形成しても良い。
＜第２パッシベーション膜及び平坦化膜形成＞
続いて、ＴＦＴ２上、及びフォトダイオード４の側面及び上面の端部を覆うように、第２パッシベーション膜３４を形成する（図５Ｆ参照）。第２パッシベーション膜３４の材料及び形成方法は、第１パッシベーション膜３３の材料及び形成方法と同じとすることができる。第２パッシベーション膜３４の厚さは、例えば１００〜２００ｎｍである。
その後、第２パッシベーション膜３４上の全面に平坦化膜を形成する。例えば、平坦化膜を形成する材料として、感光性樹脂を用いる。これにより、フォトレジストを用いることなく、所望のパターンに加工することによって、フォトダイオード４の形成領域に対応して開口部が形成された平坦化膜３５を形成することができる（図５Ｇ参照）。平坦化膜３５の厚さは、例えば２〜３μｍである。
＜ソース線とバイアス線形成＞
ソース電極２１の上部において、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５にコンタクトホールＣＨ２を形成する。そして、平坦化膜３５の上に導電膜を成膜してソース線Ｓを形成し、フォトダイオード４の上部電極４３の上に導電膜を成膜してバイアス線８を形成する（図５Ｈ参照）。ソース線Ｓを構成する導電膜は、コンタクトホールＣＨ２を介してソース電極２１と接続されるように形成する。導電膜として、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の金属を用いることができる。
一例として、膜厚５０ｎｍのＴｉ、膜厚６００ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。すなわち、ソース線Ｓとバイアス線８は、同じ層で並行して形成される。なお、ソース線Ｓｉを形成するための導電膜の材料は、ソース電極２１を形成するための導電膜と異なる材料を用いることもできる。
［第２の実施形態］
上述した第１の実施形態では、ＴＦＴ２はボトムゲート型であった。第２の実施形態では、ＴＦＴ２はトップゲート型である。
図６は、第２の実施形態におけるフォトセンサ基板１０Ａに垂直な方向から見た場合のセンサ部１の構成例を示す図である。図７は、図６のＶＩＩ−ＶＩＩ線における断面図である。図８は、図６のＶＩＩＩ−ＶＩＩＩ線における断面図である。以下では、第１の実施形態の構成と異なる構成部分について主に説明する。
図８に示すように、基板３１の上に、ソース電極２１、半導体層２２、及びドレイン電極２３が配置されている。ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層であるゲート絶縁膜３２Ａが設けられている。
ゲート電極２０Ａは、ゲート絶縁膜３２Ａの上に配置されている。ゲート絶縁膜３２Ａ上にはまた、下部電極４１、半導体膜４２、及び上部電極４３が順に積層されている。すなわち、ゲート電極２０Ａと下部電極４１は、同じ層に設けられている。
ゲート絶縁膜３２Ａには、下部電極４１とドレイン電極２３とを電気的に接続するためのコンタクトホールＣＨ６が形成されている。すなわち、下部電極４１は、コンタクトホールＣＨ６を介してドレイン電極２３と電気的に接続されている。
ゲート電極２０Ａとフォトダイオード４の側面及び上面の端部を覆うように、絶縁層であるパッシベーション膜３４Ａが形成されている。パッシベーション膜３４Ａの上には平坦化膜３５が形成されている。
ゲート線Ｇｊは、ソース電極２１及びドレイン電極２３が設けられている層と同じ層、すなわち基板３１上に設けられている。図７に示すように、ゲート線Ｇｊは、ゲート電極２０Ａと異なる層に設けられている。すなわち、ゲート線Ｇｊの上にゲート絶縁膜３２Ａが形成されており、ゲート絶縁膜３２Ａの上にゲート電極２０Ａが配置されている。ゲート絶縁膜３２Ａには、コンタクトホールＣＨ４が形成されている。ゲート電極２０Ａは、コンタクトホールＣＨ４を介してゲート線Ｇｊと接続されている。
図８に示すように、ソース線Ｓｉは、ソース電極２１と異なる層に設けられている。すなわち、ソース電極２１の上には、順にゲート絶縁膜３２Ａ、パッシベーション膜３４Ａ、及び平坦化膜３５が形成されており、平坦化膜３５の上にソース線Ｓｉが形成されている。ゲート絶縁膜３２Ａ、パッシベーション膜３４Ａ、及び平坦化膜３５には、コンタクトホールＣＨ５が形成されている。ソース電極２１は、図８に示すように、コンタクトホールＣＨ５を介してソース線Ｓｉと接続されている。
本実施形態でも、ゲート線Ｇｊは、ゲート電極２０Ａと異なる層に設けられているので、ゲート線Ｇｊの材料及び膜厚を、ゲート電極２０Ａとは異なる材料及び膜厚とすることができる。本実施形態でも、ゲート線Ｇｊの材料は、ゲート電極２０Ａの材料よりも抵抗率が低い材料とすることができる。ゲート線Ｇｊの材料は、ゲート電極２０Ａの材料と比べて、例えば抵抗率が１／２以下の材料を選択することができる。また、ゲート線Ｇｊの膜厚は、ゲート電極２０の膜厚よりも厚い。ゲート線Ｇｊの膜厚は、例えばゲート電極２０Ａの膜厚の２倍以上とすることができる。これにより、ゲート線Ｇｊの材料及び膜厚がゲート電極２０Ａの材料及び膜厚と同じ場合に比べて、ゲート線Ｇｊの抵抗を小さくすることができる。
なお、ゲート電極２０と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方によりゲート線Ｇｊを形成すればよい。
また、上述したように、本実施形態でも、ソース線Ｓｉは、ソース電極２１と異なる層に設けられているので、ソース線Ｓｉの材料及び膜厚を、ソース電極２１とは異なる材料及び膜厚とすることができる。本実施形態でも、ソース線Ｓｉの膜厚は、ソース電極２１の膜厚よりも厚い。ソース線Ｓｉの膜厚は、例えばソース電極２１の膜厚の２倍以上とすることができる。また、ソース線Ｓｉの材料は、ソース電極２１の材料よりも抵抗率が低い材料、例えば、ソース電極２１の材料と比べて、抵抗率が１／２以下の材料を用いることができる。これにより、ソース線Ｓｉの材料及び膜厚がソース電極２１の材料及び膜厚と同じ場合に比べて、ソース線Ｓｉの抵抗を小さくすることができる。
なお、ソース電極２１と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方によりソース線Ｓｉを形成すればよい。
（製造工程）
図９Ａ〜図９Ｇは、本実施形態におけるフォトセンサ基板の製造工程の例を示す図である。図９Ａ〜図９Ｇは、センサ部１が形成される部分の断面を示している。なお、以下の説明において、第１の実施形態と構成材料や膜厚が同じ構成要素については、その説明を省略し、材料や膜厚が異なる部分についてのみ詳しく説明する。
始めに、基板３１上にソース電極２１及びドレイン電極２３を形成する（図９Ａ参照）。ソース電極２１及びドレイン電極２３は、基板３１上に導電膜を成膜することによって形成する。また、基板３１上には、例えば、ソース電極２１及びドレイン電極２３として機能する導電膜と同じ導電膜によってゲート線Ｇを形成する。ただし、ゲート線Ｇを、ソース電極２１及びドレイン電極２３を形成するための導電膜と異なる導電膜を用いて形成してもよい。
続いて、基板３１上に、ソース電極２１及びドレイン電極２３の一部を覆うように、半導体層２２を形成する（図９Ｂ参照）。
次に、ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、ゲート絶縁膜３２Ａを形成する（図９Ｃ参照）。
その後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、ゲート絶縁膜３２にコンタクトホールＣＨ４及びコンタクトホールＣＨ６を形成する。
続いて、ゲート絶縁膜３２Ａ上に、ゲート電極２０Ａ及び下部電極４１を形成するための導電膜を成膜する。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。導電膜は、コンタクトホールＣＨ４を介してゲート線Ｇと接続し、コンタクトホールＣＨ６を介してドレイン電極２３と接続されるように形成する。
一例として、膜厚５０ｎｍのＴｉ、膜厚１５０ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。これにより、ゲート電極２０Ａ及び下部電極４１が形成される（図９Ｃ）。ゲート電極２０Ａは、図７に示すように、コンタクトホールＣＨ４を介してゲート線Ｇと接続される。また、下部電極４１は、コンタクトホールＣＨ６を介してドレイン電極２３と接続される。
続いて、ゲート絶縁膜３２Ａ、ゲート電極２０Ａ、及び下部電極４１を覆うように、基板３１の全面に、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層をこの順に、例えばＣＶＤ法により成膜する。これらの半導体層は、半導体膜４２を形成するためのものである。その後、ＩＺＯやＩＴＯ等の透明導電材料を、スパッタリング法によって半導体膜４２が形成される領域を含む領域に成膜する。透明導電材料は、上部電極４３のための導電体である。その後、フォトリソグラフィプロセス及びドライエッチングによって所定の形状（パターン）に加工することにより、半導体膜４２および上部電極４３を形成する（図９Ｄ参照）。これにより、下部電極４１、半導体膜４２及び上部電極４３が積層されてなるフォトダイオード４が形成される。
続いて、ゲート絶縁膜３２Ａ、ゲート電極２０Ａ、及びフォトダイオード４を覆うように、パッシベーション膜３４Ａを形成する（図９Ｅ参照）。
その後、パッシベーション膜３４Ａ上の全面に平坦化膜を形成する。例えば、平坦化膜を形成する材料として、感光性樹脂を用いる。これにより、フォトレジストを用いることなく、所望のパターンに加工することによって、フォトダイオード４の形成領域に対応して開口部が形成された平坦化膜３５を形成する（図９Ｆ参照）。
その後、ソース電極２１の上部において、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、平坦化膜３５及びパッシベーション膜３４ＡにコンタクトホールＣＨ５を形成する。そして、平坦化膜３５の上に導電膜を成膜してソース線Ｓを形成し、フォトダイオード４の上部電極４３の上に導電膜を成膜してバイアス線８を形成する（図９Ｇ参照）。ソース線Ｓを構成する導電膜は、コンタクトホールＣＨ５を介してソース電極２１と接続されるように形成する。
（Ｘ線画像検出装置への適用例）
図１０は、図１に示すフォトセンサ基板１０をＸ線画像検出装置へ適用した場合の構成例を示す図である。図１０は、フォトセンサ基板１０の基板に垂直な面における層構成を示している。フォトセンサ基板１０のセンサ領域に重なる位置に、シンチレータ層１３が設けられる。シンチレータ層１３は、例えば、Ｘ線を可視光に変換する蛍光体により形成することができる。蛍光体の例として、ヨウ化セシウム（ＣｓＩ）等が挙げられる。シンチレータ層１３は、フォトセンサ基板１０の表面に貼り付け又は蒸着等の直接成膜によって形成することができる。シンチレータ層１３の上には、シンチレータ層１３を覆う保護層１４を設けることができる。この構成により、Ｘ線画像の平面検出器（ＦＤＰ：flat panel detector）が実現できる。
フォトセンサ基板１０の端子部Ｔには、配線１２を介して電子部品１１が接続される。電子部品１１は、例えば、半導体チップであり、センサ部１への信号又はセンサ部１からの信号を処理する回路を含むことができる。なお、端子部Ｔに接続される回路は、このような半導体チップで実装される形態に限られない。回路は、例えば、フォトセンサ基板１０上にＣＯＧ(Chip on glass)等により実装されてもよいし、端子部Ｔに接続されるＦＰＣ（Flexible printed circuits）に形成されてもよい。
このように、フォトセンサ基板と、フォトセンサ基板に重ねて配置される波長変換層とを備えるＸ線画像検出装置も、本発明の実施形態に含まれる。
以上、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
例えば、上述した実施形態では、アクティブマトリクス基板上にフォトダイオード４を配置したフォトセンサ基板を例に挙げて説明したが、フォトダイオード４を備えていないアクティブマトリクス基板でもよい。そのようなアクティブマトリクス基板は、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いることができる。
フォトダイオード４は、複数（２または３以上）のＴＦＴと接続されていてもよい。例えば、半導体層の材料として酸化物半導体が用いられているＴＦＴは、高い移動度を有するので、増幅回路（例えばソースフォロワ回路（ドレイン接地回路））のＴＦＴとして用いることもできる。１つの画素に複数のＴＦＴを配置して増幅回路を形成することがきる。
また、各センサ部１は、蓄積容量（ＣＳ）（不図示）をさらに有していてもよい。例えば、フォトダイオード４は、ＴＦＴ及び蓄積容量と接続されていてもよい。画素ごとに、ＴＦＴとフォトダイオードと蓄積容量とを少なくとも１つずつ配置される構成とすることができる。
上記実施形態では、フォトダイオード４がＰＩＮ構造の半導体層で形成されるが、フォトダイオード４は、例えば、ＰＮ型又はショットキー型でもよい。また、フォトダイオード４に用いられる半導体は、アモルファスシリコンに限られない。また、光電変換素子は、ＭＩＳ型センサであってもよい。
第２の実施形態において、ゲート線Ｇｊは、ゲート電極２０Ａと異なる層に設けられていたが、同じ層に設けられていても良い。図１１は、第２の実施形態の変形例におけるフォトセンサ基板１０Ａに垂直な方向から見た場合のセンサ部１の構成例を示す図である。図１１に示すように、ゲート線Ｇｊは、ゲート電極２０Ａと同じ層に一体的に設けられている。この構成によれば、ＴＦＴ２の半導体層２２を形成した後に、ゲート線Ｇ及びソース線Ｓを形成することができるので、ゲート線Ｇ及びソース線Ｓの材料及び膜厚等の構成がトランジスタの半導体層の製造工程によって制約を受けにくくなる。そのため、ゲート線Ｇ及びソース線Ｓの設計自由度がより向上する。
１ センサ部
１０ フォトセンサ基板
２ ＴＦＴ（トランジスタの一例）
２０、２０Ａ ゲート電極
２１ ソース電極
２２ 半導体層
２３ ドレイン電極
３１ 基板
３４ 第２パッシベーション膜
３４Ａ パッシベーション膜
３５ 平坦化膜
４１ 下部電極
４２ 半導体膜
４３ 上部電極
４ フォトダイオード（光電変換素子の一例）
Ｓ ソース線
Ｇ ゲート線

Claims (5)

  1. 基板と、
    前記基板に配置され、第１方向に延びる複数の第１配線と、
    前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、
    前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、
    絶縁層と、
    を備え、
    前記第１配線及び前記第２配線の少なくとも一方は、前記トランジスタの電極と前記絶縁層のコンタクトホールを介して接続されており、前記絶縁層のコンタクトホールを介して接続されている前記トランジスタの電極と比べて、厚い膜厚及び抵抗率の小さい材料の少なくとも一方により形成されており、
    前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜を挟んで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、
    前記第１配線は、前記ドレイン電極及び前記ソース電極と同じ層に形成され、前記ゲート絶縁膜のコンタクトホールを介して前記ゲート電極と接続されており、
    前記第２配線は、前記ゲート絶縁膜に重ねて配置されている前記絶縁層のコンタクトホールを介して前記トランジスタの前記ドレイン電極又は前記ソース電極に接続されている、アクティブマトリクス基板。
  2. 前記絶縁層は、前記トランジスタを覆うパッシベーション膜を含み、
    前記アクティブマトリクス基板は、前記第１配線と前記第２配線との各交点に対応して配置されており、前記パッシベーション膜のコンタクトホールを介して前記トランジスタと接続されている光電変換素子をさらに備える、請求項１に記載のアクティブマトリクス基板。
  3. 前記絶縁層は、前記トランジスタを覆うパッシベーション膜を含み、
    前記アクティブマトリクス基板は、前記第１配線と前記第２配線との各交点に対応して配置されており、前記ゲート絶縁膜のコンタクトホールを介して前記トランジスタと接続されている光電変換素子をさらに備える、請求項１に記載のアクティブマトリクス基板。
  4. 前記絶縁層は、前記パッシベーション膜の前記光電変換素子が設けられていない部分に設けられている平坦化膜をさらに含み、
    前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている、請求項２または３に記載のアクティブマトリクス基板。
  5. 前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている、請求項１に記載のアクティブマトリクス基板。
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* Cited by examiner, † Cited by third party
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WO2019187047A1 (ja) * 2018-03-30 2019-10-03 シャープ株式会社 表示デバイス
CN112542486A (zh) * 2019-09-20 2021-03-23 创王光电股份有限公司 显示设备
US12021092B2 (en) * 2020-04-17 2024-06-25 Beijing Boe Sensor Technology Co., Ltd. Flat panel detector substrate and manufacturing method thereof, and flat panel detector
KR102773831B1 (ko) * 2020-06-17 2025-02-27 삼성디스플레이 주식회사 지문 센서, 그의 제조 방법, 및 그를 포함한 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916823B2 (ja) * 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
US6789910B2 (en) * 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
JP3814568B2 (ja) 2002-07-17 2006-08-30 キヤノン株式会社 光電変換装置及びそれを用いたｘ線検出装置
JP5286691B2 (ja) 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP2009295908A (ja) 2008-06-09 2009-12-17 Mitsubishi Electric Corp フォトセンサ、及びその製造方法
JP5330779B2 (ja) * 2008-09-10 2013-10-30 三菱電機株式会社 光電変換装置、及びその製造方法
JP2011017755A (ja) 2009-07-07 2011-01-27 Seiko Epson Corp アクティブマトリクス基板、アクティブマトリクス基板の製造方法、電子機器および電子機器の製造方法
KR101689378B1 (ko) * 2010-04-23 2016-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6099035B2 (ja) * 2012-10-12 2017-03-22 Ｎｌｔテクノロジー株式会社 光電変換装置及びその製造方法並びにｘ線画像検出装置
WO2016163347A1 (ja) 2015-04-10 2016-10-13 シャープ株式会社 フォトセンサ基板

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