JP6449082B2

JP6449082B2 - 半導体装置

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Publication number: JP6449082B2
Application number: JP2015067882A
Authority: JP
Inventors: 岡垣　健; 健岡垣; 澁谷　宏治; 宏治澁谷; 誠藪内; 津田　信浩; 信浩津田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2014-08-18
Filing date: 2015-03-30
Publication date: 2019-01-09
Anticipated expiration: 2035-03-30
Also published as: US20180350792A1; TWI743566B; CN105374828A; KR102449675B1; TWI697123B; TW201946282A; US20190378831A1; US9812435B2; CN105374828B; US20180026024A1; TW201622144A; EP2988330A1; US10490545B2; US10734374B2; JP2016042568A; US20160049395A1; EP2988330B1; KR20160021726A; US10068891B2

Description

本発明は、半導体装置に関し、特に、ＦＩＮＦＥＴを有する半導体装置に適用して有効な技術に関する。

近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。

ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。

例えば、下記特許文献１には、ＦＩＮＦＥＴを用いて構成された回路素子の平面レイアウトが開示されている。

米国特許出願公開第２０１４／００５４７２２号

本発明者は、ＦＩＮＦＥＴを有する半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、ＦＩＮＦＥＴを有する半導体装置の構造について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、第１方向に延在する直方体状の第１フィンと、第１フィンと離間して配置され、第１方向に延在する直方体状の第２フィンと、第１フィンと第２フィン上にゲート絶縁膜を介して配置され、第１方向と交差する第２方向に延在するゲート電極と、を有する。そして、第１フィン中に形成された第１ドレイン領域と、第２フィン中に形成された第２ドレイン領域と、を接続する第１局所配線を有する。この第１局所配線は、ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。また、半導体装置の省面積化を図ることができる。

実施の形態１の半導体装置の構成を模式的に示す斜視図である。実施の形態１の半導体装置の構成を示す平面図である。実施の形態１の半導体装置の構成を示す断面図である。実施の形態１の半導体装置の構成を示す回路図である。実施の形態１の半導体装置の製造工程を示す平面図である。実施の形態１の半導体装置の製造工程を示す断面図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図５に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図７に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図９に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図１１に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図１３に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図１５に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く断面図を示す図である。実施の形態１の半導体装置の製造工程を示す平面図であって、図１７に続く平面図を示す図である。実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く断面図を示す図である。比較例１の半導体装置の構成を示す平面図である。比較例２の半導体装置の構成を示す平面図である。比較例３の半導体装置の構成を示す平面図である。実施の形態２の半導体装置の構成を示す平面図である。実施の形態２の半導体装置の構成を示す断面図である。実施の形態２のフィン、ゲート電極およびダミーゲートの位置関係を示す平面図である。実施の形態３の半導体装置の構成を示す平面図である。実施の形態３のフィン、ゲート電極およびダミーゲートの位置関係を示す平面図である。実施の形態３の半導体装置の構成を示す断面図である。実施の形態３の半導体装置の構成を示す断面図である。実施の形態３の半導体装置の構成を示す断面図である。実施の形態３の半導体装置の構成を示す回路図である。実施の形態４の半導体装置の構成を示す平面図である。実施の形態４の半導体装置の構成を示す断面図である。実施の形態４の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。実施の形態４の半導体装置の構成を示す回路図である。実施の形態４の応用例１の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。実施の形態４の応用例２の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。実施の形態４の応用例２の半導体装置のレイアウトを示す平面図である。実施の形態５の半導体装置の構成を示す平面図である。実施の形態５の半導体装置の構成を示す断面図である。実施の形態５の半導体装置の構成を示す回路図である。実施の形態５の応用例１の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。実施の形態５の応用例２の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。実施の形態５の応用例２の半導体装置のレイアウトを示す平面図である。実施の形態６の半導体装置の構成を示す平面図である。実施の形態６の半導体装置の構成を示す断面図である。実施の形態６の半導体装置の構成を示す回路図である。実施の形態６の応用例２の半導体装置のレイアウトを示す平面図である。実施の形態７の半導体装置の構成を示す平面図である。実施の形態７の半導体装置の構成を示す断面図である。実施の形態７の半導体装置の構成を示す回路図である。実施の形態８の半導体装置の構成を示す平面図である。実施の形態８の半導体装置の構成を示す断面図である。実施の形態８の半導体装置の構成を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図１は、本実施の形態の半導体装置の構成を模式的に示す斜視図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３は、本実施の形態の半導体装置の構成を示す断面図である。図３の断面図は、例えば、図２の平面図のＡ−Ａ断面部に対応する。図４は、本実施の形態の半導体装置の構成を示す回路図である。

本実施の形態の半導体装置の特徴的な構成について、図１を参照しながら説明する。

本実施の形態の半導体装置は、図１に示すように、半導体基板（Ｓ）の上部に形成されたフィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータ（ＩＮＶ１）を構成する。

ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）は、直方体状のフィンＦ上にゲート絶縁膜（図１においては図示を省略）を介して配置されたゲート電極Ｇｎと、このゲート電極Ｇｎの両側のフィンＦ中に形成された、ソース領域（ソース拡散層）Ｓｎおよびドレイン領域（ドレイン拡散層）Ｄｎを有する。また、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）は、直方体状のフィンＦ上にゲート絶縁膜（図１においては図示を省略）を介して配置されたゲート電極Ｇｐと、このゲート電極Ｇｐの両側のフィンＦ中に形成された、ソース領域（ソース拡散層）Ｓｐおよびドレイン領域（ドレイン拡散層）Ｄｐを有する。ゲート電極Ｇｐおよびゲート電極Ｇｎでゲート電極（ＧＥ）が構成される。言い換えれば、ライン状のゲート電極ＧＥの半分がゲート電極Ｇｐであり、残りの半分がゲート電極Ｇｎである。このゲート電極ＧＥの中央部、即ち、ゲート電極Ｇｐとゲート電極Ｇｎとの接続部がインバータＩＮＶ１の入力部（ＩＮ）と接続される。

ここで、本実施の形態においては、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のドレイン領域Ｄｐと、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域Ｄｎとが、ローカルインターコネクトＬＩＣにより接続されている（図１参照）。本明細書において、ローカルインターコネクト（局所配線、ＬＩＣ１、ＬＩＣ２）とは、後述する層間絶縁膜ＩＬ１中に形成された配線である。より具体的には、後述する層間絶縁膜ＩＬ１中の溝（Ｃ１、Ｃ２）内に埋め込まれた導電性膜よりなる配線である。ここで言う、層間絶縁膜ＩＬ１は、ゲート電極ＧＥを覆う多層の絶縁膜である。また、ローカルインターコネクト（局所配線、ＬＩＣ１、ＬＩＣ２）は、第１層目の配線Ｍ１より下層に位置する。

上記ドレイン領域Ｄｐおよびドレイン領域Ｄｎとの間を接続するローカルインターコネクトＬＩＣは、後述するインバータ（ＩＮＶ１）の出力部（ＯＵＴ）となる。言い換えれば、このローカルインターコネクトＬＩＣは、後述するインバータ（ＩＮＶ１）の出力部（ＯＵＴ）と接続される。また、このローカルインターコネクトＬＩＣは、後述するようにＰＮ境界（図７参照）を横断するように配置されている。また、このローカルインターコネクトＬＩＣの下部には、ダミーゲートＤＧが配置されている。言い換えれば、ダミーゲートＤＧ上にローカルインターコネクトＬＩＣが配置されている。

また、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｐは、ローカルインターコネクトＬＩＣを介して電源電位ＶＤＤと接続されている。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣを介して接地電位（基準電位）ＶＳＳと接続されている。また、電源電位ＶＤＤまたは接地電位ＶＳＳと接続されるローカルインターコネクトＬＩＣの外側（図１中の左側）にはダミーゲートＤＧが配置されている。

このように、本実施の形態の半導体装置によれば、ドレイン領域Ｄｐ、Ｄｎ間を略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣにより接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。詳細は後述する。

次いで、図２〜図４を参照しながら、本実施の形態の半導体装置の構成をさらに詳細に説明する。

図２の平面図には、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の他に、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）が示されている。即ち、図４に示すように、インバータＩＮＶ１の後段に、インバータＩＮＶ２が接続されている。インバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）とを有し、これらの接続部が出力部（ＯＵＴ）となり、これらのゲート電極が入力部（ＩＮ）と接続される。後段のインバータＩＮＶ２も同様の構成であり、インバータＩＮＶ１の出力部（ＯＵＴ）が、インバータＩＮＶ２の入力部と接続されている。

本実施の形態においては、インバータＩＮＶ１とインバータＩＮＶ２の形成領域を単位セルとして説明する。図３の断面図は、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の断面を示すが、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）も同様の構成である。

まず、図２を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図２に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２においては、２行×２列の４本のフィンＦが、Ｘ方向、Ｙ方向に一定の間隔（ピッチ）を置いて配置されている。図２に示す左側の２本のフィンＦが、インバータＩＮＶ１を構成するフィンＦである。また、右側の２本のフィンＦが、インバータＩＮＶ２を構成するフィンＦである（図５、図７参照）。

図２に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図２においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている（図９参照）。このように、ゲート電極ＧＥ間にダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図２においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。

フィンＦと交差する方向に延在するゲート電極ＧＥ（Ｇｎ、Ｇｐ）のうち、左側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ２（Ｇｎ、Ｇｐ）を構成するゲート電極ＧＥである。なお、後述するように、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図２に示す単位セルのセル面積は、０．４１５８μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図３も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図２に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ここでは、Ｘ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ１”で示し、Ｙ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ２”で示してある。後述するように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝（Ｃ１、Ｃ２）に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図２においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

なお、ドレイン領域（Ｄｐ、Ｄｎ）間を３つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）で接続してもよい。即ち、各ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続し、これらの間を出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続してもよい。

また、図２に示すように、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、後述するビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、後述するビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図３も参照）。

また、図２に示すように、ゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、後述するビアＶ０を介して入力部（ＩＮ）となる配線Ｍ１（ＩＮ）と接続される（図３も参照）。

なお、図２に示す単位セルの右側の領域においては、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）が配置されている。このインバータＩＮＶ２は、インバータＩＮＶ１と同様の構成であるため、上記インバータＩＮＶ１と接続されるローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）と同様の形状のローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）が用いられる。前述したように、インバータＩＮＶ１の出力部は、インバータＩＮＶ２の入力部と接続されており、これらの間は、ビアＶ０を介して配線Ｍ１により接続される。

また、配線Ｍ１のうち、上記配線Ｍ１（ＶＤＤ）は、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域側の端部（図２中上側）において、Ｙ方向に延在し、上記配線Ｍ１（ＶＳＳ）は、ｎチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域側の端部（図２中下側）において、Ｙ方向に延在している。なお、本実施の形態においては、後段の回路としてインバータＩＮＶ２を例に説明したが、他の論理回路を接続してもよい。

［製法説明］
次いで、図５〜図２０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図２０は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。なお、平面図において、破線で囲んだ矩形領域は、単位セルの形成領域を示す。また、以下に示す工程は、本実施の形態の半導体装置の製造工程の一例であり、本実施の形態の半導体装置を他の製造工程により形成してもよい。

図５および図６に示すように、半導体基板Ｓを準備し、フィン（凸部）Ｆを形成する。半導体基板Ｓは、例えば、シリコン基板である。例えば、半導体基板Ｓ上に、フォトレジスト膜（図示せず）を形成し、露光することにより、複数のライン状（Ｙ方向に長辺を有する矩形状）のフォトレジスト膜よりなるパターンを形成する。次いで、このフォトレジスト膜をマスクとして、半導体基板Ｓをエッチングすることにより、複数のフィン（凸部）を形成する。複数のフィンＦのそれぞれは、一定の幅を有するライン状であり、一定の間隔（ピッチ）を置いて２行×２列に配置されている。このフィンＦ間は、溝（凹部）となる。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の材料を所望の形状に加工することをパターニングという。

次いで、図７および図８に示すように、このフィンＦ間に位置する溝（凹部）の下方を、絶縁膜により埋め込むことにより、素子分離膜ＩＳＯを形成する。例えば、半導体基板Ｓ上に絶縁膜として、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより堆積し、エッチバックすることにより、素子分離膜ＩＳＯを形成する。

次いで、半導体基板Ｓのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域に、ｎ型ウエルＮＷを形成し、半導体基板Ｓのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域に、ｐ型ウエルＰＷを形成する。

半導体基板Ｓのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域をフォトレジスト膜で覆い、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域（例えば、図７中の上半分の領域）に、ｎ型不純物をイオン注入することにより、ｎ型ウエルＮＷを形成する。次いで、上記フォトレジスト膜を除去し、半導体基板Ｓのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域をフォトレジスト膜で覆い、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域（例えば、図２中の下半分の領域）に、ｐ型不純物をイオン注入することにより、ｐ型ウエルＰＷを形成する。

次いで、図９および図１０に示すように、ゲート電極ＧＥおよびダミーゲートＤＧを形成する。まず、フィンＦの表面に、ゲート絶縁膜ＧＩを形成する。例えば、酸化法によりフィンＦの表面に酸化シリコン膜を形成する。さらに、この酸化シリコン膜上に、ＣＶＤ法により高誘電率膜を堆積する。このようにして、酸化シリコン膜と高誘電率膜との積層膜よりなるゲート絶縁膜ＧＩを形成することができる。次いで、フィンＦ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。別の言い方をすれば、複数のフィンＦを跨ぐようにゲート電極ＧＥを形成する。また、素子分離膜ＩＳＯ上に、ダミーゲートＤＧを形成する。

例えば、ゲート絶縁膜ＧＩおよび素子分離膜ＩＳＯ上に、ゲート電極材料としてポリシリコン膜をＣＶＤ法などを用いて形成する。次いで、ポリシリコン膜の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法などを用いて平坦化する。次いで、ポリシリコン膜をパターニングすることにより、ゲート電極ＧＥおよびダミーゲートＤＧを形成する。ここでは、単位セルの形成領域において、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、グリッド）を置いて配置される。このパターニングの際、ゲート電極ＧＥの両側に露出したゲート絶縁膜ＧＩを除去してもよい。

次いで、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域（例えば、図２中の上半分の領域）に位置するゲート電極ＧＥおよびダミーゲートＤＧに、ｐ型不純物をイオン注入する。これにより、ｐ型のゲート電極Ｇｐを形成する。次いで、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域（例えば、図２中の下半分の領域）に位置するゲート電極ＧＥおよびダミーゲートＤＧに、ｎ型不純物をイオン注入する。これにより、ｎ型のゲート電極Ｇｎを形成する。なお、不純物イオンは、ダミーゲートＤＧ中にも注入されるため、ｐ型のダミーゲートＤＧｐおよびｎ型のダミーゲートＤＧｎが形成される。また、ゲート電極の構造として、いわゆる“ポリメタル構造”を採用してもよい。この際、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域およびｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域の各領域において用いるメタル材料を異なるものとしてもよい。

次いで、図１１および図１２に示すように、層間絶縁膜ＩＬ１を形成し、溝Ｃ１を形成する。例えば、半導体基板Ｓ上に、酸化シリコン膜をＣＶＤ法などにより堆積し、その表面をＣＭＰ法などを用いて平坦化することにより、ゲート電極ＧＥおよびダミーゲートＤＧを覆う層間絶縁膜ＩＬ１を形成する。次いで、層間絶縁膜ＩＬ１上に、ローカルインターコネクトＬＩＣ１の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングし、溝（ローカルインターコネクト溝）Ｃ１を形成する。

次いで、図１３および図１４に示すように、層間絶縁膜ＩＬ１中に、溝Ｃ２を形成する。例えば、層間絶縁膜ＩＬ１上に、ローカルインターコネクトＬＩＣ２の形成領域に開口部を有するフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングし、溝（ローカルインターコネクト溝）Ｃ２を形成する。

なお、フォトレジスト膜に対し、ローカルインターコネクトＬＩＣ１の形成領域を露光し、さらに、ローカルインターコネクトＬＩＣ２の形成領域を露光した後、現像を行い、ローカルインターコネクトＬＩＣ１の形成領域およびローカルインターコネクトＬＩＣ２の形成領域に開口部を有するフォトレジスト膜を形成してもよい。この場合、このフォトレジスト膜をマスクとして一度のエッチングにより、溝Ｃ１および溝Ｃ２を形成することができる。

このように、このフォトレジスト膜を加工（露光）する際、溝Ｃ１に対応するＸ方向に長辺を有する矩形状のパターンと、溝Ｃ２に対応するＹ方向に長辺を有する矩形状のパターンを個別に露光（転写）することにより、微細なパターンであっても精度良く露光することが可能である。

次いで、図１５および図１６に示すように、層間絶縁膜ＩＬ１中に形成された溝Ｃ１および溝Ｃ２を導電性膜で埋め込むことによりローカルインターコネクトＬＩＣ１、ＬＩＣ２を形成する。例えば、溝Ｃ１、Ｃ２内を含む層間絶縁膜ＩＬ１上に、導電性膜をスパッタリング法などにより堆積する。次いで、溝Ｃ１、Ｃ２の外部の導電性膜をエッチバック法またはＣＭＰ法などにより除去する。

このローカルインターコネクトＬＩＣ１、ＬＩＣ２により、ドレイン領域（Ｄｐ、Ｄｎ）間が、電気的に接続される。また、ドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１およびＬＩＣ２は、一体的に形成された導電性膜よりなる。このドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１、ＬＩＣ２は、ダミーゲートＤＧ上に形成されている。言い換えれば、ドレイン領域（Ｄｐ、Ｄｎ）間を接続するローカルインターコネクトＬＩＣ１、ＬＩＣ２のうち、Ｙ方向に延在する２つのローカルインターコネクトＬＩＣ２は、それぞれダミーゲートＤＧを横断し、それぞれローカルインターコネクトＬＩＣ１と接続されている（図１５、図１６参照）。また、このローカルインターコネクトＬＩＣ１は、Ｘ方向に延在し、ｐ型ウエルＰＷとｎ型ウエルＮＷとの境界（図７参照）の上方を横切るように配置される。

このように、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出し、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している。このように、ドレイン領域（Ｄｐ、Ｄｎ）間を、ローカルインターコネクトで接続し、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間であるＹグリッドＹＧ２の隣のＹグリッドＹＧ３まで引き出すことにより、単位セル面積を縮小することができる。

なお、ここでは、各ドレイン領域（Ｄｐ、Ｄｎ）をそれぞれＸ方向に延在するローカルインターコネクトＬＩＣ１で接続しているが、このローカルインターコネクトＬＩＣ１を省略し、各ドレイン領域（Ｄｐ、Ｄｎ）をそれぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続してもよい。

また、ローカルインターコネクトＬＩＣ１は、ソース領域ＳｐおよびＳｎ上に形成され、また、ローカルインターコネクトＬＩＣ２は、ゲート電極ＧＥ（ゲート電極ＧｐとＧｎの境界）上にも形成される。

次いで、図１７および図１８に示すように、層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２中にビア（接続部）Ｖ０を形成する。例えば、半導体基板Ｓ上に、酸化シリコン膜をＣＶＤ法などにより堆積し、その表面をＣＭＰ法などを用いて平坦化することにより、ローカルインターコネクトＬＩＣ１、ＬＩＣ２上に層間絶縁膜ＩＬ２を形成する。次いで、ローカルインターコネクトＬＩＣ１、ＬＩＣ２上の層間絶縁膜ＩＬ２をエッチングすることにより、ビア用のホールを形成する。次いで、層間絶縁膜ＩＬ２中に形成されたビア用のホールを導電性膜で埋め込むことによりビアＶ０を形成する。例えば、ビア用のホール内を含む層間絶縁膜ＩＬ２上に、導電性膜をスパッタリング法などにより堆積する。次いで、ビア用のホールの外部の導電性膜をエッチバック法またはＣＭＰ法などにより除去する。

次いで、図１９および図２０に示すように、層間絶縁膜ＩＬ２上に、配線Ｍ１を形成する。例えば、層間絶縁膜ＩＬ２上に、導電性膜をスパッタリング法などにより堆積し、パターニングすることにより、配線Ｍ１を形成する。この後、層間絶縁膜、接続部（プラグ）および配線の形成工程を繰り返すことにより、多層の配線を形成してもよい。配線は、導電性膜をパターニングすることにより形成してもよいし、また、いわゆる、ダマシン法を用いて形成してもよい。ダマシン法では、絶縁膜中に配線溝を形成し、この配線溝中に導電性膜を埋め込むことにより配線を形成する。

以上の工程により、本実施の形態の半導体装置を形成することができる。

このように、本実施の形態の半導体装置のセルレイアウトによれば、形成面積（セル面積）の縮小化を図ることができる。特に、ＦＩＮＦＥＴを有する半導体装置のデザインルールのレイアウト制約は厳しく、小面積の標準セルを実現するためには、本実施の形態のようなレイアウトトポロジーの工夫が必須である。以下、比較例１〜３を参照しながら、本実施の形態の半導体装置のセルレイアウトの有効性について説明する。図２１〜図２３は、それぞれ比較例１〜３の半導体装置の構成を示す平面図である。図２１〜図２３において、図２等と対応する箇所には同じ符号を付し、その詳細な説明を省略する。

図２１に示す比較例１のセルレイアウトにおいては、ドレイン領域（Ｄｐ、Ｄｎ）間を、配線Ｍ１で接続している。また、ソース領域ＳｐおよびＳｎ上にも配線Ｍ１が形成され、ゲート電極ＧＥ上にも配線Ｍ１（ＩＮ）が形成されている。そして、前段のインバータ（図２１の左側のインバータ）の出力部と後段のインバータ（図２１の右側のインバータ）の入力部とは、配線Ｍ２（ＯＵＴ）およびビアＶ１を介して接続されている。このようなレイアウトの場合、Ｙ方向間隔は、配線の最小ピッチに基づき定められ、０．０６４となる。また、単位セルのＹ方向の長さは、０．０６４×１０＝０．６４μｍ、Ｘ方向の長さは、１μｍとなり、図２１に示す単位セルのセル面積は、０．６４μｍ^２となる。

そこで、図２２に示す比較例２のように、ＹグリッドＹＧ１、ＹＧ２、ＹＧ４およびＹＧ５にローカルインターコネクトＬＩＣ１、ＬＩＣ２を設けることにより、Ｙ方向の長さを短くするレイアウトが考えられる。このようなレイアウトの場合、Ｙ方向間隔が０．０９、単位セルのＹ方向の長さは、０．０９×５＝０．４５μｍ、Ｘ方向の長さは、１μｍとなり、図２２に示す単位セルのセル面積は、０．４５μｍ^２となる。

そして、さらに、図２３に示す比較例３のように、Ｘ方向の長さを短く、０．７７μｍとしたレイアウトを考えた場合、単位セルのセル面積の縮小化が図れるものの、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間の距離が小さくなる、または、これらの間が接続されてしまう（図２３中の矢印部参照）。

これに対し、本実施の形態においては、図２を参照しながら説明したように、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続したので、グリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。

その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。具体的には、比較例１のセル面積（０．６４μｍ^２）や比較例２のセル面積（０．４５μｍ^２）より、セル面積（０．４１５８μｍ^２）を小さくすることができる。言い換えれば、比較例１のセル面積（０．６４μｍ^２）の３５％程度、比較例２のセル面積（０．４５μｍ^２）の７．５％程度のセル面積の縮小化を図ることができる。

このように、本実施の形態の半導体装置のセルレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子の高集積化を図ることができる。

（実施の形態２）
実施の形態１においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦをゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部まで延在させてもよい。

図２４は、本実施の形態の半導体装置の構成を示す平面図である。図２５は、本実施の形態の半導体装置の構成を示す断面図である。図２５の断面図は、例えば、図２４の平面図のＡ−Ａ断面部に対応する。なお、本実施の形態の半導体装置の構成を示す回路図は、実施の形態１（図４）の場合と同様である。

本実施の形態の半導体装置は、実施の形態１の半導体装置とフィンＦの構成以外は同様であるため、フィンＦの構成以外についてはその詳細な説明を省略する。図２６は、フィンＦ、ゲート電極ＧＥおよびダミーゲートＤＧの位置関係を示す平面図である。

本実施の形態の半導体装置は、実施の形態１と同様に、フィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ１を構成する（図２４、図４参照）。

図２４および図２６に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２４および図２６においては、２行×２列の４本のフィンＦが、一定の間隔（ピッチ）を置いて配置されている。図２に示す左側の２本のフィンＦが、インバータＩＮＶ１を構成するフィンＦである。また、右側の２本のフィンＦが、インバータＩＮＶ２を構成するフィンＦである。そして、本実施の形態においては、フィンＦがダミーゲートＤＧの下方まで延在している。なお、フィンＦ上には、ゲート絶縁膜ＧＩを介してダミーゲートＤＧが配置されることとなるが、ダミーゲートＤＧの片側（図２６中の右側）にはフィンＦが存在しないため、オン状態となることはなく、回路動作上の問題はない。

図２４および図２６に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図２４および図２６においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔）を置いて配置されている。フィンＦと交差する方向に延在するゲート電極ＧＥのうち、左側のゲート電極ＧＥが、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥが、インバータＩＮＶ２を構成するゲート電極ＧＥである。なお、実施の形態１の場合と同様に、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここでは、上記Ｙ方向間隔が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図２４に示す単位セルのセル面積は、実施の形態１の場合と同様に、０．４１５８μｍ^２となる。

そして、実施の形態１と同様に、上記ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置され、ゲート電極ＧＥ（Ｇｐ）、ソース領域Ｓｐおよびドレイン領域Ｄｐ上に、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）が配置される。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の形状（レイアウト）は、実施の形態１（図２）の場合と同様である。

このように、本実施の形態においても、実施の形態１（図２）の場合と同様に、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している（図２４、図２５参照）。これにより、本実施の形態のセルレイアウトによれば、比較例２（図２２）の場合よりグリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。

さらに、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これにより、オン電流を大きくすることができる。このように、フィンＦをＹ方向に長く延在させることにより、ＦＩＮＦＥＴの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Ｓｉとは格子定数の異なる層（例えば、ＳｉＧｅ層）などを形成してもよい。このような場合においても、フィンＦをＹ方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。

なお、本実施の形態の半導体装置は、実施の形態１の場合と同様の工程で形成することができる。

（実施の形態３）
実施の形態１においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図２８参照）。この場合、フィンＦは、ゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる。

図２７は、本実施の形態の半導体装置の構成を示す平面図である。図２８は、フィンＦ、ゲート電極ＧＥおよびダミーゲートＤＧの位置関係を示す平面図である。図２９〜図３１は、本実施の形態の半導体装置の構成を示す断面図である。図２９の断面図は、例えば、図２７の平面図のＡ−Ａ断面部に対応する。また、図３０の断面図は、例えば、図２７の平面図のＡ−Ｂ断面部に対応し、図３１の断面図は、例えば、図２７の平面図のＡ−Ｃ断面部に対応する。図３２は、本実施の形態の半導体装置の構成を示す回路図である。なお、本実施の形態の半導体装置は、実施の形態１の半導体装置とフィンＦの構成以外は同様であるため、フィンＦの構成以外についてはその詳細な説明を省略する。

本実施の形態の半導体装置は、実施の形態１と同様に、フィンＦの主表面に形成されたＦＩＮＦＥＴを有する。ここでは、単位セルの形成領域の左半分の領域にｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）と、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）が形成され、これらのＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ１を構成する（図２７、図３２参照）。また、単位セルの形成領域の右半分の領域のＦＩＮＦＥＴ（ＮＦＴ、ＰＦＴ）は、インバータＩＮＶ２を構成する。

図２７および図２８に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図２７および図２８においては、２本のフィンＦが、一定の間隔（ピッチ）を置いて平行に配置されている。図２７に示す２本のフィンＦのうち、左半分の領域に位置するフィンＦが、インバータＩＮＶ１を構成する。また、図２７に示す２本のフィンＦのうち、右半分の領域に位置するフィンＦが、インバータＩＮＶ２を構成する。そして、本実施の形態においては、フィンＦが単位セルの形成領域においてＹ方向に端から端まで延在している（図２８参照）。言い換えれば、単位セル領域に形成される７本のゲート電極ＧＥおよびダミーゲートＤＧの下方を通過するようにフィンＦが形成されている。

図２７および図２８に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。また、ゲート電極ＧＥの両側には、ダミーゲートＤＧが配置されている。但し、図２７においては、ダミーゲートＤＧがｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域との間で分割されている。言い換えれば、図２７の単位セルの上半分の領域と下半分の領域とにおいて個別にダミーゲートＤＧが形成されている。なお、同じ列のダミーゲートＤＧを接続してもよい。

図２７および図２８においては、７列のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔）を置いて配置されている（図２８参照）。フィンＦと交差する方向に延在するゲート電極ＧＥのうち、左側のゲート電極ＧＥが、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥが、インバータＩＮＶ２を構成するゲート電極ＧＥである。

なお、実施の形態１の場合と同様に、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここで、インバータＩＮＶ１を構成するゲート電極ＧＥとインバータＩＮＶ２を構成するゲート電極ＧＥとの間には、２本のダミーゲートＤＧが配置されることとなる。このうち、インバータＩＮＶ１側のダミーゲートＤＧについては、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。

また、２本のダミーゲートＤＧのうち、インバータＩＮＶ２側のダミーゲートＤＧについては、ローカルインターコネクトＬＩＣ２２により電位が固定されているため、オン状態となることはない（図３２も参照）。

即ち、インバータＩＮＶ２側のダミーゲートＤＧとその両側のフィンＦ中の不純物領域により擬似トランジスタ（ダミートランジスタ）が構成される。この擬似トランジスタのうち、図２７の単位セルの上半分の領域に形成される擬似トランジスタは、ｐチャネル型（ＤＰＴ）となる。よって、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２により接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる（図３０も参照）。また、図２７の単位セルの下半分の領域に形成される擬似トランジスタは、ｎチャネル型（ＤＮＴ）となる。よって、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２により接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる（図３１も参照）。これにより、これらの擬似トランジスタは、オン状態となることはなく、回路動作への影響を回避することができる。

言い換えれば、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域（Ｓｐ）と、このソース領域（Ｓｐ）と接するダミーゲートＤＧとの間を、ローカルインターコネクトＬＩＣ２２により接続する。また、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）のソース領域（Ｓｐ）と、このソース領域（Ｓｐ）と接するダミーゲートＤＧとの間を、ローカルインターコネクトＬＩＣ２２により接続する。これにより、ダミーゲートＤＧの下方にチャネルが形成されることはなく、回路動作への影響を回避することができる。

図３２に示すように、本実施の形態の半導体装置においても、インバータＩＮＶ１の後段に、インバータＩＮＶ２が接続されている。インバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）とを有し、これらの接続部が出力部（ＯＵＴ）となり、これらのゲート電極が入力部（ＩＮ）と接続される。後段のインバータＩＮＶ２も同様の構成であり、インバータＩＮＶ１の出力部（ＯＵＴ）が、インバータＩＮＶ２の入力部と接続されている。そして、本実施の形態の場合、電源電位ＶＤＤと接地電位ＶＳＳとの間に、前述したｐチャネル型の擬似トランジスタＤＰＴおよびｎチャネル型の擬似トランジスタＤＮＴとが直列に接続され、これらの接続部が、インバータＩＮＶ１の出力部（ＯＵＴ）およびインバータＩＮＶ２の入力部と接続されることとなる。但し、前述したように、ｐチャネル型の擬似トランジスタＤＰＴのゲート電極は電源電位ＶＤＤと接続され、ｎチャネル型の擬似トランジスタＤＮＴのゲート電極は接地電位ＶＳＳと接続されるため、これらの擬似トランジスタはオン状態とはならない。よって、擬似トランジスタが回路動作に支障をきたすことはない。

このように、本実施の形態においても、実施の形態１（図２）の場合と同様に、ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれ２つのローカルインターコネクトＬＩＣ２によって、ゲート電極ＧＥとその隣のダミーゲートＤＧとの間のＹグリッドＹＧ２から、その隣のＹグリッドＹＧ３まで、引き出している。そして、これらのローカルインターコネクトＬＩＣ２間を、ＹグリッドＹＧ３においてＸ方向に延在するローカルインターコネクトＬＩＣ１で接続している（図２７、図２９参照）。これにより、本実施の形態のセルレイアウトによれば、比較例２（図２２）の場合よりグリッドの数が１つ増加するものの、Ｘ方向の長さを短く、例えば、０．７７μｍとすることができる。その結果、ローカルインターコネクトＬＩＣ１、ＬＩＣ２間のスペースを確保しつつ、単位セルのセル面積の縮小化を図ることができる。

さらに、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。このように、フィンＦをＹ方向に長く延在させることにより、ＦＩＮＦＥＴの特性を向上させることができる。このような歪み効果を得るため、ソース領域やドレイン領域上に、Ｓｉとは格子定数の異なる層（例えば、ＳｉＧｅ層）などを形成してもよい。このような場合においても、フィンＦをＹ方向に長く延在させることで、歪みが緩和されることなく、キャリアの移動度を向上させることができる。

（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。本実施の形態の半導体装置は、半導体素子としてＦＩＮＦＥＴを有する。図３３は、本実施の形態の半導体装置の構成を示す平面図である。図３４は、本実施の形態の半導体装置の構成を示す断面図である。図３４の断面図は、例えば、図３３の平面図のＡ−Ａ断面部に対応する。図３５は、本実施の形態の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図３６は、本実施の形態の半導体装置の構成を示す回路図である。

図３３の平面図には、２つのインバータを構成する、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が示されている。即ち、図３６に示す前段のインバータＩＮＶ１と後段のインバータＩＮＶ２とを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が示されている。ここでは、インバータＩＮＶ１とインバータＩＮＶ２の形成領域を単位セルとして説明する。

本実施の形態の単位セルの左側の領域においては、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）が配置され、単位セルの中央の領域においては、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）が配置されている。そして、インバータＩＮＶ２を構成するＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）の構成は、実施の形態１の場合と同様であるが、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）の構成は、実施の形態１の場合と異なる。具体的には、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）は、実施の形態１で説明した略コの字状（略Ｕ字状）のローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されているが、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）は、配線Ｍ１により接続されている。

このように、本実施の形態の半導体装置によれば、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）を略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣにより接続したので、実施の形態１で詳細に説明したように、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

また、本実施の形態の半導体装置によれば、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）をローカルインターコネクトＬＩＣとは異なる配線層（ここでは、配線Ｍ１の層）を利用して接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

図３６に示す前段のインバータＩＮＶ１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とを有する。このｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）は、図３３においては、図中左（単位セルの左側の領域）に配置されている。そして、これら（ＰＦＴ１、ＮＦＴ１）のゲート電極（ＧＥ）が入力部（ＩＮ１）と接続され、これら（ＰＦＴ１、ＮＦＴ１）の接続部が出力部（ＯＵＴ１）となる。

図３６に示す後段のインバータＩＮＶ２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されたｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とを有する。このｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）は、図３３においては、図中中央（単位セルの中央の領域）に配置されている。そして、これら（ＰＦＴ２、ＮＦＴ２）のゲート電極が入力部（ＩＮ２）と接続され、これら（ＰＦＴ２、ＮＦＴ２）の接続部が出力部（ＯＵＴ２）となる。上記入力部（ＩＮ２）は、前段のインバータＩＮＶ１の出力部（ＯＵＴ１）と接続される。

図３３を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図３３に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図３３においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている（図３５参照）。

図３３に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図３３においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている（図３５参照）。このように、ダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図３３においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。

フィンＦと交差する方向に延在するゲート電極ＧＥ（Ｇｎ、Ｇｐ）のうち、左側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ１を構成するゲート電極ＧＥであり、右側のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が、インバータＩＮＶ２を構成するゲート電極ＧＥである。なお、ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図３３に示す単位セルのセル面積は、０．２７７２μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図３４も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図３３に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ここでは、Ｘ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ１”で示し、Ｙ方向に長辺を有する矩形状のもの（部位、箇所）を“ＬＩＣ２”で示してある。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている（図３３、図３４）。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図３３においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

なお、ドレイン領域（Ｄｐ、Ｄｎ）間を３つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）で接続してもよい。即ち、各ドレイン領域（Ｄｐ、Ｄｎ）を、それぞれＹ方向に延在するローカルインターコネクトＬＩＣ２により直接接続し、これらの間を出力部（ＯＵＴ２）と接続されるローカルインターコネクトＬＩＣ１と接続してもよい。

また、図３３に示すように、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）と、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）の共通のソース領域（Ｓｐ、ノードｎ１）は、ローカルインターコネクトＬＩＣ１と接続される。言い換えれば、インバータＩＮＶ２を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のソース領域Ｓｐは、インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のソース領域Ｓｐを兼ねており、この共通のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。

また、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）と、インバータＩＮＶ１を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）の共通のソース領域（Ｓｎ、ノードｎ２）は、ローカルインターコネクトＬＩＣ１と接続される。言い換えれば、インバータＩＮＶ２を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のソース領域Ｓｎは、インバータＩＮＶ１を構成するｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎを兼ねており、この共通のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図３４も参照）。

このように、電源電位（ＶＤＤ）の供給用のローカルインターコネクトＬＩＣ１を、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）で共用している。また、接地電位（ＶＳＳ）の供給用のローカルインターコネクトＬＩＣ１を、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）で共用している。このようなレイアウトによれば、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

また、図３３に示すように、インバータＩＮＶ１を構成するゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して配線Ｍ１（ＩＮ１）と接続される（図３４も参照）。

また、図３３に示すように、インバータＩＮＶ２を構成するゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される（図３４も参照）。

そして、図３３に示す単位セルの左側の領域においては、インバータＩＮＶ１を構成するＦＩＮＦＥＴ（ＰＦＴ１、ＮＦＴ１）が配置されている。インバータＩＮＶ１を構成するｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のドレイン領域（Ｄｐ、Ｄｎ）間は、上記配線Ｍ１（ＯＵＴ１、ＩＮ２）により接続されている。この配線Ｍ１（ＯＵＴ１、ＩＮ２）は、略コの字状（略Ｕ字状）である。

具体的には、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。そして、インバータＩＮＶ２を構成する２つのＦＩＮＦＥＴ（ＰＦＴ２、ＮＦＴ２）のゲート電極ＧｐとＧｎの境界上には、ローカルインターコネクトＬＩＣ２が配置される。このローカルインターコネクトＬＩＣ２は、ビアＶ０を介して上記配線Ｍ１（ＯＵＴ１、ＩＮ２）と接続される。

この配線Ｍ１（ＯＵＴ１、ＩＮ２）は、インバータＩＮＶ１の出力部であり、インバータＩＮＶ２の入力部である。また配線Ｍ１（ＩＮ１）は、インバータＩＮＶ１の入力部である。

このように、本実施の形態の半導体装置によれば、インバータＩＮＶ１を構成する２つのＦＩＮＦＥＴ（ＰＦＴ、ＮＦＴ）をローカルインターコネクトＬＩＣとは異なる配線層（ここでは、配線Ｍ１の層）を利用して接続したので、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

なお、本実施の形態の半導体装置は、実施の形態１の場合と各部位（Ｆ、ＧＥ、ＤＧ、ＬＩＣ１、ＬＩＣ２、Ｍ１）の平面形状が異なるが、実施の形態１とほぼ同様の工程で形成することができる。

（応用例１）
上記形態（図３３、図３５）の半導体装置においては、フィンＦをダミーゲートＤＧ（図３３、図３５においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、図３７に示すようにゲート電極ＧＥとのみ交差するように配置してもよい。図３７は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態（図３３）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

本応用例の場合も、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

（応用例２）
上記応用例１（図３７）の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図３８参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、図３８においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図３８は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図３９は、本応用例の半導体装置のレイアウトを示す平面図である。

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図３９において、単位セルの上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される。

ここで、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図３９の左端参照）。

また、図示は省略するが、図３９において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。

また、図３９において、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図３９において、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。

また、フィンＦをＹ方向に長く延在させることにより、歪み効果によりキャリアの移動度が向上する。また、これによりオン電流を大きくすることができる。

（実施の形態５）
実施の形態１においては、インバータの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、２入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。

図４０は、本実施の形態の半導体装置の構成を示す平面図である。図４１は、本実施の形態の半導体装置の構成を示す断面図である。図４１の断面図は、例えば、図４０の平面図のＡ−Ａ断面部に対応する。図４２は、本実施の形態の半導体装置の構成を示す回路図である。

図４０の平面図には、２入力ＮＡＮＤを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の各構成部位の平面レイアウトが示されている。本実施の形態においては、２入力ＮＡＮＤの形成領域を単位セルとして説明する。図４１の断面図は、２入力ＮＡＮＤを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の断面を示す。２入力ＮＡＮＤにおいては、図４２に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）が並列に接続され、出力部ＯＵＴと接地電位ＶＳＳとの間に、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が直列に接続されている。そして一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が第１入力部ＩＮ１となり、他の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が第２入力部ＩＮ２となる。

まず、図４０を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図４０に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図４０においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。

図４０に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図４０においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図４０においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。

フィンＦと交差する方向に２本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４０に示す単位セルのセル面積は、０．２７７２μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図４１も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図４０に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

２入力ＮＡＮＤを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とは、単位セルの左端から３本目のゲート電極ＧＥを有する。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図４０においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

また、図４０に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）の共通のソース領域（Ｓｐ、ノードｎ１）は、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、この２つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。

また、図４０に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）のうち、左側のｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図４１も参照）。なお、図４０および図４１に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が共有する不純物領域（ソース、ドレイン領域）を“ＳＤｎ”と示す。

このように、２入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

（応用例１）
上記形態（図４０）の半導体装置においては、フィンＦをダミーゲートＤＧ（図４０においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、図４３に示すようにゲート電極ＧＥとのみ交差するように配置してもよい。図４３は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。本応用例の半導体装置は、上記形態（図４０）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

（応用例２）
上記応用例１（図４３）の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図４４参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、図４４においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図４４は、本応用例の半導体装置のゲート電極、ダミーゲートおよびフィンのレイアウトを示す平面図である。図４５は、本応用例の半導体装置のレイアウトを示す平面図である。

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図４５において、単位セルの上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される（図４４も参照）。

ここで、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図４５の左端参照）。

また、図示は省略するが、図４５において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。

また、図４５および図４４に示す、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図４５および図４４に示す、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。

（実施の形態６）
実施の形態５においては、２入力ＮＡＮＤの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、２入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。

図４６は、本実施の形態の半導体装置の構成を示す平面図である。図４７は、本実施の形態の半導体装置の構成を示す断面図である。図４７の断面図は、例えば、図４６の平面図のＡ−Ａ断面部に対応する。図４８は、本実施の形態の半導体装置の構成を示す回路図である。

図４６の平面図には、２入力ＮＯＲを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の各構成部位の平面レイアウトが示されている。本実施の形態においては、２入力ＮＯＲの形成領域を単位セルとして説明する。図４７の断面図は、２入力ＮＯＲを構成する２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）と２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の断面を示す。２入力ＮＯＲにおいては、図４８に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２、ＰＦＴ１）が直列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）が並列に接続されている。そして一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が第１入力部ＩＮ１となり、他の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が第２入力部ＩＮ２となる。

まず、図４６を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図４６に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図４６においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。

図４６に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図４６においては、５本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図４６においては、ＹグリッドＹＧ１〜ＹＧ４が、左から順に配置されている。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×４＝０．３６μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４６に示す単位セルのセル面積は、０．２７７２μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図４７も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図４６に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

２入力ＮＯＲを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とは、単位セルの左端から３本目のゲート電極ＧＥを有する。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図４６においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

また、図４６に示す、２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）の共通のソース領域Ｓｎ（ノードｎ２）は、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）が印加される配線Ｍ１（ＶＳＳ）と接続される。２つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１、ＮＦＴ２）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、２つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。

また、図４６に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）のうち、左側のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）と接続される配線Ｍ１（ＶＤＤ）と接続される（図４７も参照）。なお、図４６および図４７に示す、２つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１、ＰＦＴ２）が共有する不純物領域（ソース、ドレイン領域）を“ＳＤｐ”と示す。

このように、２入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

（応用例１）
上記形態（図４６）の半導体装置においては、フィンＦをダミーゲートＤＧ（図４６においては、左から１本目のＤＧおよび４本目のＤＧ）の下部に延在させているが、実施の形態５の応用例１（図４３）と同様に、ゲート電極ＧＥとのみ交差するように配置してもよい。本応用例の半導体装置は、上記形態（図４６）の半導体装置とフィンＦの構成以外は同様であるため、その構成および製造方法の詳細な説明を省略する。

（応用例２）
上記応用例１の半導体装置においては、フィンＦをゲート電極ＧＥとのみ交差するように配置したが（図４３参照）、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい（図４９参照）。この場合、フィンＦは、２本のゲート電極ＧＥの両側に位置するダミーゲートＤＧのそれぞれの下部を通り隣のＹグリッドまで延在することとなる（例えば、（図４９においては、左から１本目のＤＧ、４本目のＤＧおよび５本目のＤＧ）。図４９は、本応用例の半導体装置のレイアウトを示す平面図である。

本応用例の場合、実施の形態３で説明した擬似トランジスタ（ダミートランジスタ）が形成される。例えば、図４９において、単位セルの左端の上半分の領域に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）が形成される。また、単位セルの左端の下半分の領域に、ｎチャネル型の擬似トランジスタ（ＤＮＴ）が形成される。

本応用例の場合も、実施の形態５の応用例２の場合と同様に、擬似トランジスタのダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定する（図４４参照）。

即ち、ｐチャネル型の擬似トランジスタ（ＤＰＴ）においては、電源電位（ＶＤＤ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）に固定することができる。また、ｎチャネル型の擬似トランジスタ（ＤＮＴ）においては、接地電位（ＶＳＳ）と接続されるローカルインターコネクトＬＩＣ１とダミーゲートＤＧとの間をローカルインターコネクトＬＩＣ２２を介して接続することで、ダミーゲートＤＧの電位を接地電位（ＶＳＳ）に固定することができる。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）は、オン状態となることはなく、回路動作への影響を回避することができる（図４９の左端参照）。

また、図示は省略するが、図４９において、単位セルの右端の上半分の領域のｐチャネル型の擬似トランジスタ（ＤＰＴ）、単位セルの右端の下半分の領域のｎチャネル型の擬似トランジスタ（ＤＮＴ）についても、上記の場合と同様に、ダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定することができる。

また、図４９に示す、単位セルの右端から２番目のｐチャネル型の擬似トランジスタ（ＤＰＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。同様に、図４９に示す、単位セルの右端から２番目のｎチャネル型の擬似トランジスタ（ＤＮＴ）については、その両側のフィンＦ中の不純物領域に電位差（ソース、ドレイン間の電位差）が生じないため、オン状態となることはなく、回路動作上の問題はない。

（実施の形態７）
実施の形態５においては、２入力ＮＡＮＤの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、４入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。

図５０は、本実施の形態の半導体装置の構成を示す平面図である。図５１は、本実施の形態の半導体装置の構成を示す断面図である。図５１の断面図は、例えば、図５０の平面図のＡ−Ａ断面部に対応する。図５２は、本実施の形態の半導体装置の構成を示す回路図である。

図５０の平面図には、４入力ＮＡＮＤを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の各構成部位の平面レイアウトが示されている。本実施の形態においては、４入力ＮＡＮＤの形成領域を単位セルとして説明する。図５１の断面図は、４入力ＮＡＮＤを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の断面を示す。４入力ＮＡＮＤにおいては、図５２に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）が並列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）が直列に接続されている。そして、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が入力部（ＩＮ１）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が入力部（ＩＮ２）となる。同様に、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ３）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ３）とのゲート電極が入力部（ＩＮ３）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とのゲート電極が入力部（ＩＮ４）となる。

図５０を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図５０に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図５０においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。

図５０に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図５０においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図５０においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。

フィンＦと交差する方向に４本のゲート電極ＧＥ（Ｇｎ、Ｇｐ）が延在している。ゲート電極ＧＥは、一体的にＸ方向に延在する導電性膜よりなるが、ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ）の形成領域においては、ｐ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｐとして示してある。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の形成領域においては、ｎ型不純物が導入されているため、かかる領域においては、ゲート電極Ｇｎとして示してある。このゲート電極ＧｐとＧｎにより、ゲート電極ＧＥが構成される。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図５０に示す単位セルのセル面積は、０．４１５８μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図５１も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図５０に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

４入力ＮＡＮＤを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とは、単位セルの左端から５本目のゲート電極ＧＥを有する。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図５０においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

また、図５０に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）の共通のソース領域Ｓｐは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）が印加される配線Ｍ１（ＶＤＤ）と接続される。４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、３つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。

また、図５０に示す、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）のうち、左端のｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）と接続される配線Ｍ１（ＶＳＳ）と接続される（図５１も参照）。なお、図５０および図５１に示す、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ）の共通のソース、ドレイン領域を“ＳＤｎ”と示す。

このように、４入力ＮＡＮＤの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

上記形態（図５０）の半導体装置において、実施の形態５の応用例１と同様に、フィンＦをゲート電極ＧＥとのみ交差するように配置してもよい。また、上記形態（図５０）の半導体装置において、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい。この場合、実施の形態５の応用例２と同様に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）およびｎチャネル型の擬似トランジスタ（ＤＮＴ）のダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定すればよい。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）による、回路動作への影響を回避することができる。

（実施の形態８）
実施の形態６においては、２入力ＮＯＲの出力部に、略コの字状（略Ｕ字状）のローカルインターコネクトＬＩＣを用いたが、４入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用してもよい。

図５３は、本実施の形態の半導体装置の構成を示す平面図である。図５４は、本実施の形態の半導体装置の構成を示す断面図である。図５４の断面図は、例えば、図５３の平面図のＡ−Ａ断面部に対応する。図５５は、本実施の形態の半導体装置の構成を示す回路図である。

図５３の平面図には、４入力ＮＯＲを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の各構成部位の平面レイアウトが示されている。本実施の形態においては、４入力ＮＯＲの形成領域を単位セルとして説明する。図５４の断面図は、４入力ＮＯＲを構成する４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）と４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の断面を示す。４入力ＮＯＲにおいては、図５５に示すように、電源電位ＶＤＤと出力部ＯＵＴとの間に、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜４）が直列に接続され、接地電位ＶＳＳと出力部ＯＵＴとの間に、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）が並列に接続されている。そして、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１）とのゲート電極が入力部（ＩＮ１）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ２）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ２）とのゲート電極が入力部（ＩＮ２）となる。同様に、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ３）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ３）とのゲート電極が入力部（ＩＮ３）となり、対をなすｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とのゲート電極が入力部（ＩＮ４）となる。

図５３を参照しながら、本実施の形態の半導体装置の各構成部位の平面形状（上面からの平面視における形状、セルレイアウト）について説明する。

図５３に示すように、フィンＦの平面形状は、一定の幅（Ｘ方向の長さ）を有するライン状（Ｙ方向に長辺を有する矩形状）である。図５３においては、２本のフィンＦが、Ｘ方向に一定の間隔（ピッチ）を置いて配置されている。

図５３に示すように、ゲート電極ＧＥの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。このように、ゲート電極ＧＥは、フィンＦと交差する方向に延在する。ここでは、フィンＦと交差する方向に延在するゲート電極ＧＥの他にダミーゲートＤＧが設けられている。ダミーゲートＤＧは、ゲート電極ＧＥと同様の構成である。即ち、ダミーゲートＤＧも、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である。図５３においては、７本のゲート電極ＧＥおよびダミーゲートＤＧが、一定の間隔（Ｙ方向間隔、Ｙ方向の最小ピッチ、グリッド）を置いて配置されている。このようにダミーゲートＤＧを配置することで、パターンの規則性が確保され、製造ばらつきなどを低減することができる。

ここで、ゲート電極ＧＥとダミーゲートＤＧとの間の領域（Ｙグリッド）を“ＹＧ”で示す。例えば、図５３においては、ＹグリッドＹＧ１〜ＹＧ６が、左から順に配置されている。

ここでは、上記Ｙ方向間隔（ＹグリッドのＹ方向の幅）が、単位セルのＹ方向の長さを決める基準となる。例えば、上記Ｙ方向間隔が０．０９μｍである場合、単位セルのＹ方向の長さは、０．０９×６＝０．５４μｍとなる。ここで、Ｘ方向の長さを０．７７μｍとした場合、図４６に示す単位セルのセル面積は、０．４１５８μｍ^２となる。

ゲート電極ＧＥ（Ｇｐ）の両側のフィンＦ中にソース領域Ｓｐおよびドレイン領域Ｄｐが配置されている。また、ゲート電極ＧＥ（Ｇｎ）の両側のフィンＦ中にソース領域Ｓｎおよびドレイン領域Ｄｎが配置されている。なお、フィンＦとゲート電極ＧＥとは、ゲート絶縁膜（ＧＩ）を介して重なっている（図５４も参照）。より具体的には、ゲート絶縁膜（ＧＩ）は、フィンＦとゲート電極ＧＥとの重なり領域において、フィンＦの側面および表面に配置されている。

図５３に示すように、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）の平面形状は、Ｘ方向に長辺を有する矩形状またはＹ方向に長辺を有する矩形状である。ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、層間絶縁膜（ＩＬ１）中に形成された溝に導電性膜を埋め込むことにより形成される。この溝を形成する際には、加工されたフォトレジスト膜をマスクとして用いる。このフォトレジスト膜を加工（露光）する際、Ｘ方向に長辺を有する矩形状のパターンと、Ｙ方向に長辺を有する矩形状のパターンを個別に転写する。このような加工によれば、微細なパターンであっても精度良く加工することが可能である。

４入力ＮＯＲを構成する一の対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｐ、Ｄｎ）間は、ローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により接続されている。この対のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）とｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）とは、単位セルの左端から５本目のゲート電極ＧＥを有する。

ｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ４）のドレイン領域（Ｄｐ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。また、ｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ４）のドレイン領域（Ｄｎ）は、ローカルインターコネクトＬＩＣ１により引き出される。そして、このローカルインターコネクトＬＩＣ１は、上記ダミーゲートＤＧを横断するローカルインターコネクトＬＩＣ２を介して、上記出力部（ＯＵＴ）と接続されるローカルインターコネクトＬＩＣ１と接続される。このように、図５４においては、５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）により、ドレイン領域（Ｄｐ、Ｄｎ）間が接続される。そして、この５つのローカルインターコネクト（ＬＩＣ１、ＬＩＣ２）は、略コの字状（略Ｕ字状）である。

また、図５３に示す、４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）の共通のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して接地電位（ＶＳＳ）が印加される配線Ｍ１（ＶＳＳ）と接続される。４つのｎチャネル型のＦＩＮＦＥＴ（ＮＦＴ１〜ＮＦＴ４）のそれぞれのドレイン領域Ｄｐは、それぞれローカルインターコネクトＬＩＣ１により引き出される。そして、３つのローカルインターコネクトＬＩＣ１は、ビアＶ０を介して配線Ｍ１により接続される。

また、図５３に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）のうち、左端のｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１）のソース領域Ｓｎは、ローカルインターコネクトＬＩＣ１と接続される。このローカルインターコネクトＬＩＣ１は、ビアＶ０を介して電源電位（ＶＤＤ）と接続される配線Ｍ１（ＶＤＤ）と接続される（図５４も参照）。なお、図５３および図５４に示す、４つのｐチャネル型のＦＩＮＦＥＴ（ＰＦＴ１〜ＰＦＴ４）の共通のソース、ドレイン領域を“ＳＤｐ”と示す。

このように、４入力ＮＯＲの出力部に、上記ローカルインターコネクトＬＩＣを適用した場合においても、半導体装置の形成面積（セル面積）の縮小化を図ることができる。また、半導体素子（ＦＩＮＦＥＴ）の高集積化を図ることができる。

上記形態（図５３）の半導体装置において、実施の形態６の応用例１と同様に、フィンＦをゲート電極ＧＥとのみ交差するように配置してもよい。また、上記形態（図５３）の半導体装置において、フィンＦを単位セルの形成領域において、分断されることなく、Ｙ方向に連続して配置してもよい。この場合、実施の形態６の応用例２と同様に、ｐチャネル型の擬似トランジスタ（ＤＰＴ）およびｎチャネル型の擬似トランジスタ（ＤＮＴ）のダミーゲートＤＧの電位を電源電位（ＶＤＤ）または接地電位（ＶＳＳ）に固定すればよい。これにより、これらの擬似トランジスタ（ＤＰＴ、ＤＮＴ）による、回路動作への影響を回避することができる。

上記実施の形態において、フィンＦ中の不純物領域をドレイン領域、ソース領域等として説明したが、これらの領域をトランジスタの一端（第１電極、電極）、他端（第２電極、電極）として取り扱ってもよい。

また、上記実施の形態において説明したダミーゲートは、前述したとおり、オン状態となることはない電極である。また、言い換えれば、オン、オフできない電極である。また、別の言い方をすれば、その下部にチャネルを形成しない電極である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、実施の形態４においては、２つのインバータを有する回路（例えば、フリップフロップ）を例に説明したが、３以上のインバータを有する回路に、略コの字状（略Ｕ字状）のローカルインターコネクトや、略コの字状（略Ｕ字状）の配線を適用してもよい。また、実施の形態５〜８においては、２入力または４入力の回路（ＮＡＮＤ、ＮＯＲ）を例に説明したが、入力数に制限はなく、他の入力数の回路の出力部に略コの字状（略Ｕ字状）のローカルインターコネクトを適用してもよい。また、本発明の要旨を逸脱しない範囲で、他の論理回路に上記ローカルインターコネクト等が適用可能であることはいうまでもない。

［付記１］
第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第１フィン中に形成された第１トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第１フィン中に形成された前記第１トランジスタの第２電極と、
前記ゲート電極の一方の側に位置する第２フィン中に形成された第２トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第２フィン中に形成された前記第２トランジスタの第２電極と、
前記第１トランジスタの前記第１電極と前記第２トランジスタの前記第１電極とを接続する第１局所配線と、
を有し、
前記第１局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなる、半導体装置。

［付記２］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第３トランジスタの第１電極と前記第４トランジスタの第１電極とは、前記局所配線と異なる配線層に形成された配線で接続され、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第２電極を兼ね、前記第１トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。

［付記３］
付記２記載の半導体装置において、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第２電極を兼ね、前記第２トランジスタの前記第２電極は、接地電位が印加される配線と接続される、半導体装置。

［付記４］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの一方の電極と接続され、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの一方の電極と接続される、半導体装置。

［付記５］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第３トランジスタの第１電極は、前記局所配線と接続され、
前記第１トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。

［付記６］
付記５記載の半導体装置において、
前記第４トランジスタの第２電極は、接地電位が印加される配線と接続される、半導体装置。

［付記７］
付記６記載の半導体装置において、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第２電極を兼ね、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第１電極を兼ねる、半導体装置。

［付記８］
付記１記載の半導体装置において、
第３トランジスタと第４トランジスタを有し、
前記第４トランジスタの前記第１電極は、前記局所配線と接続され、
前記第２トランジスタの前記第２電極は、電源電位が印加される配線と接続される、半導体装置。

［付記９］
付記８記載の半導体装置において、
前記第３トランジスタの第２電極は、電源電位が印加される配線と接続される、半導体装置。

［付記１０］
付記９記載の半導体装置において、
前記第２トランジスタの前記第２電極は、前記第４トランジスタの第２電極を兼ね、
前記第１トランジスタの前記第２電極は、前記第３トランジスタの第１電極を兼ねる、半導体装置。

Ｃ１溝
Ｃ２溝
ＤＧダミーゲート
ＤＧｎｎ型のダミーゲート
ＤＧｐｐ型のダミーゲート
Ｄｎドレイン領域
ＤＮＴｎチャネル型の擬似トランジスタ
Ｄｐドレイン領域
ＤＰＴｐチャネル型の擬似トランジスタ
Ｆフィン
ＧＥゲート電極
ＧＩゲート絶縁膜
Ｇｎｎ型のゲート電極
Ｇｐｐ型のゲート電極
ＩＬ１層間絶縁膜
ＩＬ２層間絶縁膜
ＩＮ入力部
ＩＮＶ１インバータ
ＩＮＶ２インバータ
ＩＳＯ素子分離膜
ＬＩＣローカルインターコネクト
ＬＩＣ１ローカルインターコネクト
ＬＩＣ２ローカルインターコネクト
ＬＩＣ２２ローカルインターコネクト
Ｍ１配線
Ｍ１（ＩＮ）配線
Ｍ１（ＶＤＤ）配線
Ｍ１（ＶＳＳ）配線
Ｍ２（ＯＵＴ）配線
ＮＦＴｎチャネル型のＦＩＮＦＥＴ
ＮＷｎ型ウエル
ＯＵＴ出力部
ＰＦＴｐチャネル型のＦＩＮＦＥＴ
ＰＷｐ型ウエル
Ｓ半導体基板
Ｓｎソース領域
Ｓｐソース領域
Ｖ０ビア
Ｖ１ビア
ＶＤＤ電源電位
ＶＳＳ接地電位
ＹＧ１〜ＹＧ６Ｙグリッド

Claims

第１方向に延在する直方体状の第１フィンと、
前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在するゲート電極と、
前記ゲート電極の一方の側に位置する第１フィン中に形成された第１トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第１フィン中に形成された前記第１トランジスタの第２電極と、
前記ゲート電極の一方の側に位置する第２フィン中に形成された第２トランジスタの第１電極と、
前記ゲート電極の他方の側に位置する第２フィン中に形成された前記第２トランジスタの第２電極と、
前記第１トランジスタの前記第１電極と前記第２トランジスタの前記第１電極とを接続する第１局所配線と、
前記ゲート電極と離間して配置され、前記第２方向に延在するダミーゲートと、
前記第２方向に延在し、前記第１トランジスタの前記第２電極と接続される第２局所配線と、
を有し、
前記第１局所配線は、前記ゲート電極を覆う層間絶縁膜中に埋め込まれた導電性膜よりなり、かつ、
前記第１方向に延在し、前記第１トランジスタの前記第１電極と電気的に接続される第１部と、
前記第１方向に延在し、前記第２トランジスタの前記第１電極と電気的に接続される第２部と、
前記第２方向に延在し、前記第１部と前記第２部との間を接続する第３部と、
を有し、
前記ダミーゲートは、前記第１部および前記第２部の下方に配置され、
前記第２局所配線は、電源電位が印加される配線と接続される、半導体装置。
請求項１記載の半導体装置において、
前記層間絶縁膜の上方に形成された第１配線を有し、
前記第１局所配線は、前記第１配線より下層に位置する、半導体装置。
請求項１記載の半導体装置において、
前記第１局所配線は、
前記第２方向に延在し、前記第１トランジスタの前記第１電極と前記第１部との間に接続される第４部と、
前記第２方向に延在し、前記第２トランジスタの前記第１電極と前記第２部との間に接続される第５部と、
を有する、半導体装置。
請求項１記載の半導体装置において、
前記ゲート電極と前記ダミーゲートとの間の領域である第１グリッドと、
前記ダミーゲートの前記ゲート電極と逆側に位置する領域である第２グリッドと、
を有し、
前記第３部は、前記第２グリッドに配置される、半導体装置。
請求項１記載の半導体装置において、
前記第２方向に延在し、前記第２トランジスタの前記第２電極と接続される第３局所配線を有し、
前記第３局所配線は、基準電位が印加される配線と接続される、半導体装置。
請求項１記載の半導体装置において、
前記ゲート電極、前記第１フィン中に形成された前記第１トランジスタの前記第１電極および前記第１トランジスタの前記第２電極は、前記第１トランジスタを構成し、
前記ゲート電極、前記第２フィン中に形成された前記第２トランジスタの前記第１電極および前記第２トランジスタの前記第２電極は、前記第２トランジスタを構成する、半導体装置。
請求項６記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタは、インバータを構成する、半導体装置。
請求項７記載の半導体装置において、
前記インバータの入力部は、前記ゲート電極であり、出力部は、前記第３部である、半導体装置。
請求項４記載の半導体装置において、
前記第１フィンおよび前記第２フィンは、前記第１グリッドに配置され、前記ダミーゲートの下方には配置されていない、半導体装置。
請求項４記載の半導体装置において、
前記第１フィンおよび前記第２フィンは、前記ダミーゲートの下方まで延在するように配置され、前記第２グリッドには配置されていない、半導体装置。
請求項４記載の半導体装置において、
前記第１フィンおよび前記第２フィンは、前記ダミーゲートの下方を通り前記第２グリッドにも配置されている、半導体装置。
請求項４記載の半導体装置において、
前記第１方向に延在する直方体状の第３フィンと、
前記第３フィン上にゲート絶縁膜を介して配置され、前記第２方向に延在する他のゲート電極と、
前記他のゲート電極の一方の側に位置する第３フィン中に形成された第３トランジスタの第１電極と、
前記他のゲート電極の他方の側に位置する第３フィン中に形成された第３トランジスタの第２電極と、
を有する、半導体装置。
請求項１２記載の半導体装置において、
前記第３フィンと離間して配置され、前記第１方向に延在する直方体状の第４フィンと、
前記第３フィンと前記第４フィン上にゲート絶縁膜を介して配置され、前記第２方向に延在する前記他のゲート電極と、
前記他のゲート電極の一方の側に位置する第４フィン中に形成された第４トランジスタの第１電極と、
前記他のゲート電極の他方の側に位置する第４フィン中に形成された第４トランジスタの第２電極と、
を有する、半導体装置。
請求項１３記載の半導体装置において、
前記第３トランジスタの前記第２電極は、電源電位が印加される配線と接続され、
前記第４トランジスタの前記第２電極は、基準電位が印加される配線と接続される、半導体装置。
請求項１１記載の半導体装置において、
前記ダミーゲートと離間して配置され、前記第２方向に延在する他のゲート電極を有し、
前記他のゲート電極は、前記第１フィンと前記第２フィン上にゲート絶縁膜を介して配置され、
前記他のゲート電極の一方の側に位置する第１フィン中に形成された第３トランジスタの前記第１電極と、
前記他のゲート電極の他方の側に位置する第１フィン中に形成された第３トランジスタの前記第２電極と、
前記他のゲート電極の一方の側に位置する第２フィン中に形成された第４トランジスタの前記第１電極と、
前記他のゲート電極の他方の側に位置する第２フィン中に形成された第４トランジスタの前記第２電極と、
を有する、半導体装置。
請求項１５記載の半導体装置において、
前記第２方向に延在し、前記第３トランジスタの前記第２電極と接続される第４局所配線と、
前記第２方向に延在し、前記第４トランジスタの前記第２電極と接続される第５局所配線と、
を有し、
前記第４局所配線は、電源電位が印加される配線と接続され、
前記第５局所配線は、基準電位が印加される配線と接続される、半導体装置。
請求項１６記載の半導体装置において、
前記ダミーゲートと前記他のゲート電極との間に、前記第２方向に延在する他のダミーゲートを有し、
前記第３トランジスタの前記第２電極と前記他のダミーゲートとを接続する第６局所配線と、
前記第４トランジスタの前記第２電極と前記他のダミーゲートとを接続する第７局所配線と、
を有する、半導体装置。