JP6449327B2 - マスクセット、画素ユニット及びその製造方法、アレイ基板及び表示装置 - Google Patents

Description

本発明の実施例はマスクセット、画素ユニット及びその製造方法、アレイ基板及び表示装置に関する。

従来、表示装置のアレイ基板は、一般的にベース基板及びベース基板の内側に位置する複数の互いに平行するゲート線並びに前記ゲート線と垂直に交差し且つ電気的絶縁である複数のデータ線を備える。２本の隣接するゲート線及び２本の隣接するデータ線は１つの画素ユニットを構成する。２本の隣接するゲート線と２本の隣接するデータ線で構成された各画素ユニットは画面表示を駆動するためのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）及び前記ＴＦＴに接続される画素電極を備える。

画素ユニットのＴＦＴをボトムゲート構造とするＴＦＴを例とすると、図１に示すように、画素ユニットのＴＦＴ１０は、ベース基板に位置し且つ画素ユニットのゲート線２０に接続されるゲート電極１０Ａ、ゲート電極１０Ａに位置する活性層１０Ｂ、及び活性層１０Ｂに位置し且つそれぞれ活性層１０Ｂの両側に位置するソース電極１０Ｃとドレイン電極１０Ｄを備え、そのうち、ソース電極１０Ｃは活性層１０Ｂと画素ユニットのデータ線３０の重なり領域に位置するデータ線３０の一部であり、ドレイン電極１０Ｄは活性層１０Ｂと部分的に重なり、且つビアホール４０を介して画素ユニットの画素電極５０に接続されている。ゲート電極１０Ａ、活性層１０Ｂ及びソース電極１０Ｃは矩形であり、ゲート電極１０Ａが完全に活性層１０Ｂを被覆し、活性層１０Ｂが完全にソース電極１０Ｃを被覆し、ドレイン電極１０Ｄが「Ｐ」字型であり、ドレイン電極１０Ｄと活性層１０Ｂの重なり領域は矩形であり、データ線３０と平行な方向を幅方向とすると、ドレイン電極１０Ｄと活性層１０Ｂの重なり領域の幅の値、ソース電極１０Ｃの幅の値及び活性層１０Ｂの幅の値は同じで、いずれもｗであり、ゲート電極１０Ａの幅の値はａであり、ドレイン電極１０Ｄの幅の値はｂであり、そのうち、ｗ＜ａ＜ｂである。

従来、１つの画素ユニットに対して、一般的に、含まれるゲート線、データ線及びＴＦＴの上方に遮光するためのブラックマトリックスが設置されている。図１に示すように、ブラックマトリックスはゲート線２０、データ線３０、ゲート電極１０Ａ、活性層１０Ｂ、ソース電極１０Ｃ及びドレイン電極１０Ｄを被覆する。垂直方向を幅方向とすると、図１に示すように、１つの画素ユニットの大きさは幅が６０μｍ（ミクロン）且つ長さが２０μｍであると、ブラックマトリックスが画素ユニットのＴＦＴ１０を被覆する領域の幅の値ｃ１は一般的に２８μｍに達することができ、すなわち、各画素ユニットにおけるブラックマトリックスの被覆領域は比較的大きいので、光の透過率が比較的低く、従って、表示装置のディスプレイの輝度が比較的低い。

本発明の少なくとも１つの実施例は、薄膜トランジスタ及びデータ線を含む画素ユニットを製造するためのマスクセットを提供しており、薄膜トランジスタの活性層を製造するように配置される活性層パターン部を含む第１のマスク、薄膜トランジスタのゲート電極を製造するように配置されるゲート電極パターン部を含む第２のマスク、それぞれ薄膜トランジスタのソース電極及びドレイン電極並びにデータ線を製造するように配置されるソース電極パターン部、ドレイン電極パターン部及びデータ線パターン部を含む第３のマスクを備える。前記第１から第３のマスクが位置合わせて重ねられた場合、前記第１のマスクの活性層パターン部と前記第３のマスクのドレイン電極パターン部との重なり領域における、前記データ線パターン部と平行な方向上での最大サイズ値は、前記第１のマスクの活性層パターン部と前記第２のマスクのソース電極パターン部との重なり領域における前記データ線パターン部と重なる一辺のサイズ値より小さい。

一つの例では、前記第１のマスクの活性層パターン部は、第１の等脚台形である。前記第１から第３のマスクが位置合わせて重ねられた場合、前記第１の等脚台形の底辺は、前記データ線パターン部と平行な方向に位置し、前記第１の等脚台形の上底は、前記ドレイン電極パターン部と前記第１の等脚台形の重なり領域に位置し、前記第１の等脚台形の下底は、前記ソース電極パターン部と前記第１の等脚台形の重なり領域に位置する。

一つの例では、前記第２のマスクのゲート電極パターン部は、第２の等脚台形である。前記第１から第３のマスクが位置合わせて重ねられた場合、前記第２の等脚台形は、完全に前記第１の等脚台形を被覆し、前記第２の等脚台形の底辺は、前記データ線パターン部と平行な方向に位置し、且つ前記第２の等脚台形の上底は前記第１の等脚台形の上底と同じ側に位置する。

一つの例では、前記第１の等脚台形の上底と下底のサイズ値の合計は活性層パターンの幅の値の２倍に等しく、そのうち、活性層パターンの幅の値は、前記活性層パターンが矩形である場合前記データ線パターンと平行な一辺のサイズ値である。

一つの例では、前記第２のマスクはゲート線を製造するように配置されるゲート線パターン部を更に含む。

本発明の少なくとも１つの実施例は、薄膜トランジスタ（ＴＦＴ）及びデータ線を含む画素ユニットを製造するための方法を提供しており、前記方法は、
第２のマスクを用いて、基板に薄膜トランジスタのゲート電極を形成すること、
第１のマスクを用いて、前記ゲート電極の上に薄膜トランジスタの活性層を形成すること、及び
第３のマスクを用いて、前記活性層の上に薄膜トランジスタのソース電極及びドレイン電極を形成し、且つデータ線を形成することにより、形成された画素ユニットのＴＦＴの活性層とドレイン電極の重なり領域における、形成されたデータ線と平行な方向での最大サイズ値は、前記活性層と前記ＴＦＴのソース電極の重なり領域における前記データ線と重なる一辺のサイズ値より小さいことを含み、前記ソース電極は、前記活性層と前記データ線の重なり領域に位置するデータ線の一部である。

一つの例では、第１のマスクを用いて前記ゲート電極に前記薄膜トランジスタの活性層を形成する前に、前記ゲート電極を被覆するゲート極絶縁層を形成することを更に含む。

本発明の少なくとも１つの実施例は、画素ユニットを提供しており、薄膜トランジスタ及びデータ線を備え、前記薄膜トランジスタのソース電極は前記データ線に電気的に接続される。前記薄膜トランジスタの活性層とドレイン電極の重なり領域における、前記データ線と平行な方向での最大サイズ値は、前記活性層と薄膜トランジスタのソース電極との重なり領域における前記データ線と重なる一辺のサイズ値より小さく、前記ソース電極は、前記活性層と前記データ線の重なり領域に位置するデータ線の一部である。

一つの例では、前記活性層は、第１の等脚台形であり、前記第１の等脚台形の底辺は前記データ線と平行な方向に位置し、前記第１の等脚台形の上底は、前記ドレイン電極と活性層の重なり領域に位置し、前記第１の等脚台形の下底は前記ソース電極と活性層の重なり領域に位置する。

一つの例では、前記ゲート電極は、第２の等脚台形であり、前記第２の等脚台形は、完全に前記第１の等脚台形を被覆し、前記第２の等脚台形の底辺は前記データ線と平行な方向に位置し、且つ前記第２の等脚台形の上底は、前記活性層の上底と同じ側に位置する。

一つの例では、前記活性層の上底と下底のサイズ値の合計は前記活性層の幅の値の２倍に等しく、そのうち、活性層の幅の値は、前記活性層が矩形である場合、前記活性層における前記データ線と平行な一辺のサイズ値である。

一つの例では、前記ゲート電極と前記活性層の間に前記ゲート電極を被覆するためのゲート極絶縁層を含む。

本発明の少なくとも１つの実施例は、複数の画素ユニットを含むアレイ基板、を提供しており、そのうち、少なくとも１つの画素ユニットは上記画素ユニットである。

本発明の少なくとも１つの実施例は、上記アレイ基板を備える表示装置を提供する。
当業者が本発明をより明確に理解できるように、以下、図面を参照しながら、本発明の実施例をより詳細に説明する。

従来の画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットの構造を示す模式図である。 本発明の実施例に係る画素ユニットを製造する方法のフローチャートである。

以下、本発明の実施例の図面を参照しながら、本発明の実施例の技術案を明確且つ完全に説明する。無論、説明される実施例は本発明の実施例の一部であり、すべての実施例ではない。本発明の実施例に基づき、当業者の進歩性がある労働がない前提に得られる他の実施例は、いずれも本発明の保護範囲に属する。

なお、他に定義されない限り、ここで使用する技術用語または科学技術用語は、本発明が属する分野における一般的な技能を有する者が理解する通常の意味である。本願の明細書及び請求の範囲における「第一」、「第二」及び類似の用語は、いかなる順序、数量または重要性も示さず、異なる構成部材を区分するためのみに使われる。同じように、「１つの」または「１つ」などの類似用語は数量の制限を示していなく、少なくとも１つ存在するという意味である。「接続」または「連結」などの類似用語は、物理的または機械的な接続に限られず、電気的な接続を含み、直接でも間接でも構わない。「上」、「下」、「左」、「右」などは相対的な位置関係を表す用語に過ぎない。説明対象の絶対位置が変化した場合、この相対的な位置関係も対応して変化する。

本発明の少なくとも１つの実施例は、薄膜トランジスタ（ＴＦＴ）及びデータ線を備える画素ユニットを提供する。該ＴＦＴの活性層とドレイン電極の重なり領域におけるデータ線と平行な方向での最大サイズ値は、前記活性層がＴＦＴのソース電極と重なり領域におおける前記データ線と重なる一辺のサイズ値より小さく、前記ソース電極は、前記活性層と前記データ線の重なり領域に位置するデータ線の一部である。

本発明の実施例に係る画素ユニットでは、ＴＦＴの活性層とドレイン電極の重なり領域におけるデータ線と平行な方向での最大サイズ値は、図１に示すような画素ユニット中におけるＴＦＴのドレイン電極の、活性層と重なり領域における幅の値ｗより小さく、それに対応して、本発明の実施例に係る画素ユニットでは、ＴＦＴのゲート電極の、ドレイン電極に接近する領域におけるデータ線と平行な方向でのサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのゲート電極の幅の値ａより小さい。且つ、本発明の実施例に係る画素ユニットでは、ＴＦＴのドレイン電極の、データ線と平行な方向での最小サイズ値も、図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の幅の値ｂより小さく、すなわち、図１に示すような画素ユニットと比べて、本発明の実施例に係る画素ユニットにおけるＴＦＴ自体のドレイン電極に接近する領域における、データ線と平行な方向でのサイズ値は減少した。したがって、画素ユニットのＴＦＴ領域を被覆するブラックマトリックスの、データ線と平行な方向でのサイズ値は、図１において画素ユニットのＴＦＴ領域を被覆するブラックマトリックスの幅の値ｃより小さいため、画素ユニットは、より大きな開口面積及びより高い光透過率を有し、前記画素ユニットを備える表示装置の表示画面の輝度を高めることができ、且つ、本発明の実施例に係る画素ユニットではＴＦＴのドレイン電極の、データ線と平行な方向での最小サイズ値は、図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の幅の値ｂより小さいため、ドレイン電極の容量が減少し、従って、ドレイン電極の容量による画面のちらつきの問題をある程度回避し、画像の表示品質を向上させることができる。

また、本発明の実施例に係る画素ユニットでは、ＴＦＴの活性層の、ソース電極と重なり領域におけるデータ線と重なる一辺のサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのソース電極の幅の値ｗより大きく、ＴＦＴのゲート電極の、ドレイン電極に接近する領域におけるデータ線と平行な方向でのサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのゲート電極の幅の値ａより大きく、すなわち、図１に示すような画素ユニットと比べて、本発明の実施例に係る画素ユニットにおけるＴＦＴ自体のドレイン電極に接近する領域における、データ線と平行な方向でのサイズ値が増大する。ＴＦＴの活性層のドレイン電極と重なり領域における、データ線と平行な方向での最大サイズ値が減少すると同時に、ＴＦＴの活性層のソース電極よ重なり領域におけるデータ線と重なる一辺のサイズ値が増大するため、ＴＦＴが比較的良好な作業性能を有することを保証することができ、 ＴＦＴのソース電極が画素ユニットのデータ線と前記活性層の重なり部分であり、前記データ線全体にいずれもブラックマトリックスが被覆されるため、ソース電極の、データ線と平行な方向でのサイズ値が増大しても、ＴＦＴのソース電極及びゲート電極を被覆するためのブラックマトリックスの領域の大きさは、変化せず、又は変化幅が無視できるほど小さい。

本発明の実施例に係る画素ユニットでは、ＴＦＴの活性層の形状は、様々な方法で実現することができる。以下、例を挙げて本発明の実施例における活性層の形状のいくつかの実施形態を説明する。ただし、以下の各実施例は、活性層の形状のみに区別が存在し、従って、他の実施例では、重複な説明は省略する。

実施例１
本発明の実施例１では、画素ユニット中におけるＴＦＴの活性層の形状は規則的な形状であり、且つ等脚台形である。

本実施例の一つの例では、活性層の前記等脚台形の上底と下底は前記データ線と平行な方向に位置し、前記等脚台形の上底は、前記ドレイン電極と活性層の重なり領域に位置し、前記等脚台形の下底は前記ソース電極と活性層の重なり領域に位置し、前記等脚台形の上底と下底のサイズ値は薄膜トランジスタの性能要件を満たしている。

なお、本発明の各実施例では、等脚台形の短辺が等脚台形の上底と称され、且つ、等脚台形の長辺が等脚台形の下底と称される。

上記の例の具体的な実施中では、ＴＦＴの活性層が前記等脚台形の形状であるため、前記ドレイン電極と前記活性層の重なり領域は底辺がデータ線と平行な方向に位置する等脚台形の形状であり、且つ前記ドレイン電極と前記活性層の重なり領域の上底は、前記活性層の上底であり、前記ソース電極は底辺がデータ線と平行な方向に位置する等脚台形の形状であり、且つ前記ソース電極の下底は前記活性層の下底である。

具体的な実施中では、ＴＦＴの活性層が等脚台形である場合、ゲート電極が完全に前記活性層を被覆することを満たしていれば、ＴＦＴのゲート電極の形状はいずれかの形状であってもよい。

そのうちの一つの例では、ＴＦＴのゲート電極は等脚台形であり、前記ゲート電極は完全に前記活性層を被覆し、前記ゲート電極の上底と下底は前記データ線と平行な方向に位置し、且つその上底は、前記活性層の上底と同じ側に位置する。

上記の例の具体的な実施中では、ＴＦＴの活性層は等脚台形であり、ＴＦＴのドレイン電極の活性層と重なり領域は等脚台形であり、ＴＦＴのソース電極は等脚台形であり、ＴＦＴのゲート電極は等脚台形であると、形成されたＴＦＴは１つの等脚台形のＴＦＴである。

本実施例に係る等脚台形のＴＦＴを含む画素ユニットでは、ＴＦＴの活性層の上底のサイズ値、すなわちＴＦＴのドレイン電極の活性層と重なり領域における上底のサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の活性層と重なり領域の幅の値ｗより小さく、ＴＦＴのゲート電極の上底のサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのゲート電極の幅の値ａより小さく、ＴＦＴのドレイン電極自体の、活性層の上底に接近する領域における垂直方向でのサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の幅の値ｂより小さく、すなわち、図１に示すような画素ユニットと比べて、本発明の実施例に係る画素ユニットにおいて、等脚台形のＴＦＴ自体の、活性層の上底に接近する領域における垂直方向でのサイズ値は減少した。したがって、画素ユニットの等脚台形のＴＦＴ領域を被覆するブラックマトリックスの垂直方向でのサイズ値は、図１において画素ユニットのＴＦＴ領域を被覆するブラックマトリックスの幅の値ｃより小さいため、該画素ユニットは、より大きな開口面積及びより高い光透過率を有し、前記画素ユニットを備える表示装置の表示画面の輝度を高めることができ、且つ、ＴＦＴのドレイン電極自体の、活性層の上底に接近する領域における垂直方向でのサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の幅の値ｂより小さいため、ドレイン電極の容量が減少し、従って、ドレイン電極の容量による画面のちらつきの問題をある程度回避し、画像の表示品質を向上させることができる。

また、本実施例に係る画素ユニットでは、ＴＦＴは前記等脚台形であり、ＴＦＴの活性層の下底のサイズ値、すなわちＴＦＴのソース電極の下底のサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのソース電極の幅の値ｗより大きく、且つＴＦＴのドレイン電極の活性層と重なり領域の上底のサイズ値、及び、ＴＦＴのソース電極の下底のサイズ値はＴＦＴの性能要件を満たし、ＴＦＴのゲート電極の上底のサイズ値は、図１に示すような画素ユニットにおけるＴＦＴのゲート電極の幅の値ａより大きく、すなわち、図１に示すような画素ユニットと比べて、本発明の実施例に係る画素ユニットでは、等脚台形のＴＦＴ自体の、活性層の下底に接近する領域における垂直方向でのサイズ値が増大する。ＴＦＴのドレイン電極の活性層と重なり領域の上底のサイズ値、及び、ＴＦＴのソース電極の下底のサイズ値はＴＦＴの性能要件を満たしているため、ＴＦＴが比較的良好な作業性能を有することを保証することができ、且つ、ＴＦＴのソース電極が画素ユニットのデータ線と前記活性層の重なり部分であり、ＴＦＴのゲート電極の下底が、ＴＦＴのソース電極の下底と同じ側に位置し、前記データ線の全体にいずれもブラックマトリックスが被覆されるため、ソース電極の下底のサイズ値が増大しても、ＴＦＴのソース電極及びゲート電極を被覆するためのブラックマトリックスの領域の大きさは、変化せず、又は変化幅が無視できるほど小さい。

一つの例では、前記活性層の上底と下底のサイズ値の合計はＴＦＴの活性層の幅の値の２倍に等しく、そのうち、活性層の幅の値は、前記活性層が矩形である場合、前記活性層における前記データ線と平行な一辺のサイズ値である。本例を実施する時、活性層の上底と下底のサイズ値の合計がＴＦＴの活性層の幅の値の２倍に等しい場合、形成されたＴＦＴは良好な作業性能を有する。

なお、本発明の実施例では、画素ユニットのＴＦＴは、ボトムゲート構造のＴＦＴであってもよく、トップゲート構造のＴＦＴであってもよく、以下、ボトムゲート構造のＴＦＴを例として本発明の実施例を詳細に説明し、トップゲート構造のＴＦＴの実施形態はボトムゲート構造のＴＦＴの実施形態に類似するため、詳細な説明は省略する。

図２Ａは本発明の実施例１つの画素ユニット中おけるＴＦＴ１０を示し、ＴＦＴ１０は等脚台形のＴＦＴであり、ゲート電極１０Ａ、ゲート電極１０Ａの上に位置する活性層１０Ｂ及び活性層１０Ｂの上に位置し且つそれぞれ活性層１０Ｂの両側に位置するソース電極１０Ｃとドレイン電極１０Ｄを備え、そのうち、活性層１０Ｂは完全にソース電極１０Ｃを被覆し、ドレイン電極１０Ｄは、活性層１０Ｂと部分的に重なっている。

本実施例の一つの例では、活性層１０Ｂは等脚台形であり、活性層１０Ｂの上底と下底は垂直方向に位置し、活性層１０Ｂの上底はドレイン電極１０Ｄと活性層１０Ｂの重なり領域に位置し、活性層１０Ｂの下底はソース電極１０Ｃと活性層１０Ｂの重なり領域に位置し、そのうち、活性層１０Ｂの上底のサイズ値はｗ１、活性層１０Ｂの下底のサイズ値はｗ２であり、ｗ１とｗ２はＴＦＴ１０の性能要件を満たし、例えば、ｗ１とｗ２の和は活性層の幅の値の２倍に等しい。

本実施例の一つの例では、ゲート電極１０Ａは等脚台形であり、完全に活性層１０Ｂを被覆し、ゲート電極１０Ａの上底と下底は垂直方向に位置し、且つゲート電極１０Ａの上底は活性層１０Ｂの上底と同じ側に位置し、ゲート電極１０Ａの下底は活性層１０Ｂの下底と同じ側に位置し、ゲート電極１０Ａの上底のサイズ値はａ１、ゲート電極１０Ａの下底のサイズ値はａ２である。

本実施例の一つの例では、ドレイン電極１０Ｄは「Ｐ」字型であり、ドレイン電極１０Ｄと活性層１０Ｂの重なり領域は上底と下底が垂直方向に位置する等脚台形であり、ドレイン電極１０Ｄと活性層１０Ｂの重なり領域の上底は活性層１０Ｂの上底であり、且つドレイン電極１０Ｄと活性層１０Ｂの重なり領域の下底はドレイン電極１０Ｄの一辺と重なり、そのうち、ドレイン電極１０Ｄの活性層１０Ｂと重なり領域における上底のサイズ値はｗ１、ドレイン電極１０Ｄ自体の、活性層１０Ｂの上底に接近する領域における垂直方向でのサイズ値はｂ１である。

本実施例の一つの例では、ソース電極１０Ｃは底辺が垂直方向に位置する等脚台形であり、且つソース電極１０Ｃの下底は活性層１０Ｂの下底であり、そのうち、ソース電極１０Ｃの下底のサイズ値はｗ２である。

本実施例の一つの例では、ドレイン電極１０Ｄの形状の実施形態は図１に示すＴＦＴにおけるＴＦＴのドレイン電極の形状の実施形態と類似する。

本実施例の別の例では、ドレイン電極１０Ｄの形状は「Ｐ」字型以外の他の形状であってもよく、具体的には、必要または経験に応じて設計してもよい。

本実施例の一つの例では、ゲート電極１０Ａと活性層１０Ｂの間にゲート電極１０Ａを被覆するためのゲート極絶縁層を含む。

本実施例の一つの例では、ＴＦＴは、アレイ基板の画素ユニットに含まれる、画面表示を駆動するためのＴＦＴであってもよい。

図２Ａに示すように、本実施例の一つの例では、画素ユニットのゲート線２０はゲート電極１０Ａに接続され、データ線３０が活性層１０Ｂは部分的に重なり、且つデータ線３０と活性層１０Ｂの重なり部分はソース電極１０Ｃであり、ドレイン電極１０Ｄはビアホール４０を介して画素電極５０に接続されている。

本発明の実施例に係る画素ユニットに対して、そのＴＦＴ１０は等脚台形であり、ｗ１＜ｗ、ｗ２＞ｗ、ａ１＜ａ、ａ２＞ａ、ｂ１＜ｂであり、そのうち、ｗは図１に示すような画素ユニットにおけるＴＦＴのドレイン電極と活性層の重なり領域の幅の値又はソース電極の幅の値であり、ａは図１に示すような画素ユニットにおけるＴＦＴのゲート電極の幅の値であり、ｂは図１に示すような画素ユニットにおけるＴＦＴのドレイン電極の幅の値である。

以下のように、本実施例に係る画素ユニットでは、ｗ１＜ｗ、ａ１＜ａ、ｂ１＜ｂであり、すなわち、図１に示すような画素ユニットと比べて、等脚台形のＴＦＴ１０自体の、活性層の上底に接近する領域の垂直方向でのサイズ値は減少するため、画素ユニットの等脚台形のＴＦＴ１０の領域を被覆するブラックマトリックスの垂直方向でのサイズ値は図１において画素ユニットのＴＦＴ領域を被覆するブラックマトリックスの幅の値ｃより小さいため、画素ユニットはより大きな開口面積及びより高い光透過率を有し、前記画素ユニットを備える表示装置の表示画面の輝度を高めることができ、且つ、ｂ１＜ｂであるため、ドレイン電極の容量は減少し、従って、ドレイン電極の容量による画面のちらつきの問題をある程度回避し、画像の表示品質を向上させることができ、また、ｗ２＞ｗであり、ｗ１とｗ２はＴＦＴ１０の性能要件を満たしているため、ＴＦＴが比較的良好な作業性能を有することを保証することができ、また、ＴＦＴのソース電極が画素ユニットのデータ線と前記活性層の重なり部分であり、ＴＦＴのゲート電極の下底がＴＦＴのソース電極の下底と同じ側に位置し、前記データ線全体にいずれもブラックマトリックスが被覆されるため、ｗ２＞ｗ、ａ２＞ａであっても、ＴＦＴのソース電極及びゲート電極を被覆するためのブラックマトリックスの領域の大きさは、変化せず、又は変化幅が無視できるほど小さい。

一つの例では、活性層１０Ｂの上底と下底のサイズ値の合計（すなわち、ｗ１＋ｗ２）は活性層の幅の値（すなわち、ｗ）の２倍に等しく、すなわち、前記活性層の幅の値ｗと、活性層１０Ｂの上底のサイズ値ｗ１との差値は活性層１０Ｂの下底のサイズ値ｗ２と前記ソース電極の幅の値ｗとの差値に等しい。本例の実施中では、ｗ１＋ ｗ２＝２ｗである場合、形成された画素ユニットにおけるＴＦＴが良好な作業性能を有することを保証することができる。

なお、本発明の実施例１の一例では、活性層の上底と下底はデータ線と平行し、他の例では、活性層の上底と下底はデータ線と平行しなくてもよい。

実施例２
本発明の実施例２では、画素ユニットにおけるＴＦＴの活性層の形状は規則的な形状であり、且つ等脚台形の簡単な変形であり、すなわち、等脚台形に類似する形状である。

本実施例の一つの例では、前記活性層の形状の少なくとも１つの辺は曲線、例えば滑らかな曲線である。

一例では、図２Ｂに示すように、活性層１０Ｂの、活性層１０Ｂとドレイン電極１０Ｄの重なり領域に位置する一辺（すなわち、辺ｍ）及び活性層１０Ｂとソース電極１０Ｃの重なり領域に位置する一辺（すなわち、辺ｎ）は滑らかな曲線であり。

別の例では、図２Ｃに示すように、活性層１０Ｂの、データ線３０重なる同時にドレイン電極１０Ｄと重なる２つの辺（すなわち、辺ｘとｙ）は滑らかな曲線である。

なお、本実施例の他の例では、活性層の形状の少なくとも１つの辺は非滑らかな曲線であってもよく、例えば、直線と曲線を組合せる線形、波線形とギザギザ線形等であってもよい。

本発明の実施例２におけるゲート電極の形状の実施形態は、実施例１におけるゲート電極の形状の実施形態と類似し、ソース電極を被覆する任意の形状であってもよい。

実施例３
本発明の実施例３では、画素ユニットにおけるＴＦＴの活性層の形状は規則的な形状であり、且つ等脚台形以外の他の台形状である。

一つの例では、図２Ｄに示すように、活性層１０Ｂは直角台形状であり、活性層１０Ｂの上底と下底はデータ線３０と平行な方向に位置し、活性層１０Ｂの上底はドレイン電極１０Ｄと活性層１０Ｂの重なり領域に位置し、活性層１０Ｂの下底はソース電極１０Ｃと活性層１０Ｂの重なり領域に位置し、そのうち、活性層１０Ｂの上底のサイズ値はｚ１、活性層１０Ｂの下底のサイズ値はｚ２であり、ｚ１とｚ２はＴＦＴ１０の性能要件を満たし、例えば、ｚ１とｚ２の合計は活性層１０Ｂの幅の値の２倍に等しい。

なお、本発明の実施例２と類似し、本発明の実施例３に係る活性層の形状は直角台形状と類似する形状であってもよく、詳細な説明は省略する。

本発明の実施例３におけるゲート電極の形状の実施形態は実施例１におけるゲート電極の形状の実施形態と類似し、ソース電極を被覆する任意の形状であってもよく、詳細な説明は省略する。

実施例４
本発明の実施例４では、画素ユニットにおけるＴＦＴの活性層の形状は不規則的な形状である。

一つの例では、図２Ｅに示すように、活性層１０Ｂとドレイン電極１０Ｄの重なり領域の形状は１本の直線と１本の曲線からなる形状であり、活性層１０Ｂとソース電極１０Ｃの重なり領域の形状は１本の直線と１本の曲線からなる形状であり、活性層１０Ｂの他の領域の形状は等脚台形であり、そのうち、活性層１０Ｂとドレイン電極１０Ｄの重なり領域におけるデータ線３０と平行な方向での最大サイズ値は、活性層１０Ｂとソース電極１０Ｃの重なり領域におけるデータ線３０と重なる一辺のサイズ値より小さい。

なお、本発明の実施例４は活性層の形状が不規則的な形状である実施形態を提供したが、実際の応用では、いずれかの活性層の形状が不規則的な形状である実施形態はいずれも本発明の実施例に適用でき、該活性層の形状は、活性層とドレイン電極の重なり領域におけるデータ線と平行な方向での最大サイズ値が活性層とソース電極の重なり領域におけるデータ線と重なる一辺のサイズ値より小さいという条件を満たしていればよい。

本発明の実施例４におけるゲート電極の形状の実施形態は実施例１におけるゲート電極の形状の実施形態と類似し、ソース電極を被覆する任意の形状であってもよく、詳細な説明は省略する。

本発明の少なくとも１つの実施例は、複数の画素ユニットを含むアレイ基板を更に提供しており、そのうち、少なくとも１つの画素ユニットは本発明の実施例に係るＴＦＴ及び前記ＴＦＴに接続される画素電極を備える。

本発明の少なくとも１つの実施例は、本発明の実施例に係るアレイ基板を備える表示装置を更に提供する。

本発明の実施例に係る前記表示装置は：液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品または部材であってもよい。

同じ発明構想に基づいて、本発明の少なくとも１つの実施例は、前記画素ユニットの製造方法及び前記画素ユニットを製造するためのマスクセットを更に提供しており、前記画素ユニットの製造方法及び前記画素ユニットを製造するためのマスクセットの、問題を解決する原理は本発明の実施例に係る画素ユニットと類似するため、前記画素ユニットの製造方法及び前記画素ユニットを製造するためのマスクセットの実施は本発明の実施例に係る画素ユニットに対する説明を参照することができ、重複な説明は省略する。すなわち、上記ＴＦＴはアレイ基板に画素ユニットのスイッチ素子として用いられ、対応するデータ線及び画素電極に電気的に接続される。

本発明の一実施例では、上記画素ユニットを製造するためのマスクセットは：該ＴＦＴの活性層を製造するための第１のマスクと、該ＴＦＴのゲート電極及びゲート線を製造するための第２のマスクと、該ＴＦＴのソース電極、ドレイン電極及びデータ線を製造するための第３のマスクとを備える。従って、第１のマスクは活性層を製造するための活性層パターン部を含み、第２のマスクはゲート電極を製造するためのゲート電極パターン部を含み、第３のマスクはソース電極、ドレイン電極及びデータ線を製造するためのソース電極パターン部、ドレイン電極パターン部及びデータ線パターン部を含む。第２のマスクは、ゲート線を製造するためのゲート線パターン部を更に含む。

使用の過程では、該第１から第３のマスクはそれぞれパターニング工程を行うことに用いられ、且つ例えば位置合わせマークを用いて位置合わせすることにより、各種のパターンを所定の位置に形成し、従ってこれらのマスクにおける各パターン部は対応する位置関係を有し、又は、上記の第１から第３のマスクを位置合わせて重ねて置く場合、それぞれの各パターン部を形成するための位置関係は、形成されたＴＦＴの活性層、ゲート電極、ドレイン電極、ソース電極及び相応なゲート線、データ線の位置に対応する。

パターニング工程は、例えば１層のフォトレジストをコーティングすること、マスクを使用してフォトレジストを露光すること、露光されたフォトレジストを現像してフォトレジストマスクを得ること、フォトレジストマスクでエッチングすること等を含む。

前記第１、第２及び第３のマスクは、形成された画素ユニットのＴＦＴの活性層とドレイン電極の重なり領域における、形成されたデータ線と平行な方向での最大サイズ値が前記活性層と前記ＴＦＴのソース電極の重なり領域における前記データ線と重なる一辺のサイズ値より小さくなるように配置され、前記ソース電極は、前記活性層と前記データ線の重なり領域に位置するデータ線の一部である。従って、前記第１から第３のマスクが位置合わせて重ねられた場合、前記第１のマスクの活性層パターン部と前記第３のマスクのドレイン電極パターン部との重なり領域における、前記データ線パターン部と平行な方向上での最大サイズ値は、前記第１のマスクの活性層パターン部と前記第２のマスクのソース電極パターン部との重なり領域における前記データ線パターン部と重なる一辺のサイズ値より小さい。

一つの例では、前記第１のマスクの活性層パターン部は、第１の等脚台形であり、前記第１の等脚台形の上底と下底は前記第３のマスクのデータ線パターン部と平行な方向に位置し、前記第１の等脚台形の上底は前記第３のマスクのドレイン電極パターン部と前記第１の等脚台形の重なり領域に位置し、前記第１の等脚台形の下底は前記第３のマスクのソース電極パターン部と前記第１の等脚台形の重なり領域に位置し、そのうち、前記第１の等脚台形の上底と下底のサイズ値はＴＦＴの性能要件を満たしている。例えば、一つの例では、前記第１の等脚台形の上底と下底のサイズ値の合計はＴＦＴの活性層の幅の値の２倍に等しく、そのうち、活性層の幅の値は、前記活性層が矩形である場合、前記活性層における前記データ線と平行な一辺のサイズ値である。

一つの例では、前記第２のマスクのゲート電極パターン部は前記第１のマスクの活性層パターン部を被覆する。

例えば、第１のマスクの活性層パターン部が第１の等脚台形である場合、前記第２のマスクのゲート電極パターン部は、第２の等脚台形であり、前記第２の等脚台形は、完全に前記第１の等脚台形を被覆し、前記第２の等脚台形の底辺は前記データ線と平行な方向に位置し、且つ前記第２の等脚台形の上底は、前記第１の等脚台形の上底と同じ側に位置する。

他の例では、第１のマスクは、ＴＦＴの活性層パターン部と第２のマスクのゲート電極パターン部において他の形状であってもよく、詳細は前述の画素ユニットに関連する説明を参照することができ、詳細な説明は省略する。

図３に示すように、本発明の少なくとも１つの実施例は、前記マスクセットクを用いて薄膜トランジスタ及びデータ線を含む画素ユニットを製造するための方法を更に提供し、該方法は、
第２のマスクを用いて、基板に前記ＴＦＴのゲート電極を形成するステップ３０１、
第１のマスクを用いて、前記ゲート電極の上に前記ＴＦＴの活性層を形成するステップ３０２、
第３のマスクを用いて、前記活性層の上に前記ＴＦＴのソース電極及びドレイン電極を形成し、且つ前記データ線を形成することにより、前記薄膜トランジスタの活性層とドレイン電極の重なり領域における、前記データ線と平行な方向での最大サイズ値は、前記薄膜トランジスタの活性層とソース電極の重なり領域における前記データ線と重なる一辺のサイズ値より小さいステップ３０３、を含む。一つの例では、ステップ３０１では、第２のマスクを用いてゲート線を形成することを更に含む。

一つの例では、ステップ３０２を行う前に、前記ゲート電極を被覆するゲート極絶縁層を形成することを更に含む。

以上の実施形態は本発明を説明するためのものに過ぎず、本発明を制限するためのものではなく、当業者は、本発明の主旨と範囲を逸脱することなく本発明に対して様々な変更及び変形を実施することができる。したがって、すべての同等な技術案も本発明の範囲に属し、本発明の保護範囲は、請求項により決まる。

本願は、２０１３年１２月２７日に出願された名称が「マスクセット、薄膜トランジスタ及び製造方法、アレイ基板、表示装置」である中国特許出願Ｎｏ．２０１３１０７４１６４８．Ｘの優先権を主張し、ここで、該出願の全文が本願の一部として引用される。

Claims (12)

1. 薄膜トランジスタ及びデータ線を含む画素ユニットを製造するためのマスクセットであって、
   薄膜トランジスタの活性層を製造するように配置される活性層パターン部を含む第１のマスク、
   薄膜トランジスタのゲート電極を製造するように配置されるゲート電極パターン部を含む第２のマスク、及び
   それぞれ薄膜トランジスタのソース電極及びドレイン電極並びにデータ線を製造するように配置されるソース電極パターン部、ドレイン電極パターン部及びデータ線パターン部を含む第３のマスク、を備え、
   そのうち、前記第１から第３のマスクが位置合わせて重ねられた場合、前記第１のマスクの活性層パターン部と前記第３のマスクのドレイン電極パターン部との重なり領域における、前記データ線パターン部と平行な方向上での最大サイズ値は、前記第１のマスクの活性層パターン部と前記第３のマスクのソース電極パターン部との重なり領域における前記データ線パターン部と重なる一辺のサイズ値より小さく、
   前記第１のマスクの活性層パターン部は、第１の等脚台形であり、且つ
   前記第１から第３のマスクが位置合わせて重ねられた場合、前記第１の等脚台形の底辺は、前記データ線パターン部と平行な方向に位置し、前記第１の等脚台形の上底は、前記ドレイン電極パターン部と前記第１の等脚台形の重なり領域に位置し、前記第１の等脚台形の下底は、前記ソース電極パターン部と前記第１の等脚台形の重なり領域に位置する、マスクセット。
2. 前記第２のマスクのゲート電極パターン部は、第２の等脚台形であり、且つ
   前記第１から第３のマスクが位置合わせて重ねられた場合、前記第２の等脚台形は、完全に前記第１の等脚台形を被覆し、前記第２の等脚台形の底辺は、前記データ線パターン部と平行な方向に位置し、且つ前記第２の等脚台形の上底は前記第１の等脚台形の上底と同じ側に位置する請求項１に記載のマスクセット。
3. 前記第１の等脚台形の上底と下底のサイズ値の合計は、活性層パターン部が矩形である場合に同じ寸法を有する画素ユニットを製造するように配置されるマスクにおけるデータ線パターン部と平行な活性層パターン部の一辺のサイズ値の２倍に等しい、請求項１または２に記載のマスクセット。
4. 前記第２のマスクは、ゲート線を製造するように配置されるゲート線パターン部を更に含む請求項１に記載のマスクセット。
5. 薄膜トランジスタ及びデータ線を含む画素ユニットを製造するための方法であって、
   第２のマスクを用いて、基板に前記薄膜トランジスタのゲート電極を形成すること、
   第１のマスクを用いて、前記ゲート電極の上に前記薄膜トランジスタの活性層を形成すること、
   及び
   第３のマスクを用いて、前記活性層の上に前記薄膜トランジスタのソース電極及びドレイン電極を形成し、且つ前記データ線を形成することにより、前記薄膜トランジスタの活性層とドレイン電極の重なり領域における、前記データ線と平行な方向での最大サイズ値は、前記薄膜トランジスタの活性層とソース電極の重なり領域における前記データ線と重なる一辺のサイズ値より小さいことを含み、
   前記活性層は、第１の等脚台形であり、前記第１の等脚台形の底辺は前記データ線と平行な方向に位置し、前記第１の等脚台形の上底は、前記ドレイン電極と活性層の重なり領域に位置し、前記第１の等脚台形の下底は前記ソース電極と活性層の重なり領域に位置する、方法。
6. 第１のマスクを用いて前記ゲート電極に前記薄膜トランジスタの活性層を形成する前に、前記ゲート電極を被覆するゲート極絶縁層を形成することを更に含む請求項５に記載の方法。
7. 薄膜トランジスタ及びデータ線を備え、前記薄膜トランジスタのソース電極は前記データ線に電気的に接続され、そのうち、
   前記薄膜トランジスタの活性層とドレイン電極の重なり領域における、前記データ線と平行な方向での最大サイズ値は、前記薄膜トランジスタの活性層とソース電極の重なり領域における前記データ線と重なる一辺のサイズ値より小さく、
   そのうち、前記ソース電極は、前記活性層と前記データ線の重なり領域に位置するデータ線の一部であり、
   前記活性層は、第１の等脚台形であり、前記第１の等脚台形の底辺は前記データ線と平行な方向に位置し、前記第１の等脚台形の上底は、前記ドレイン電極と活性層の重なり領域に位置し、前記第１の等脚台形の下底は前記ソース電極と活性層の重なり領域に位置する画素ユニット。
8. 前記薄膜トランジスタのゲート電極は、第２の等脚台形であり、前記第２の等脚台形は、完全に前記第１の等脚台形を被覆し、前記第２の等脚台形の底辺は前記データ線と平行な方向に位置し、且つ前記第２の等脚台形の上底は前記第１の等脚台形の上底と同じ側に位置する請求項７に記載の画素ユニット。
9. 前記第１の等脚台形の上底と下底のサイズ値の合計は、活性層パターン部が矩形である場合に同じ寸法を有する画素ユニットを製造するように配置されるマスクにおけるデータ線パターン部と平行な活性層パターン部の一辺のサイズ値の２倍に等しい、請求項７または８に記載の画素ユニット。
10. 前記ゲート電極と前記活性層の間に前記ゲート電極を被覆するためのゲート極絶縁層を含む請求項８に記載の画素ユニット。
11. 複数の画素ユニットを含むアレイ基板であって、少なくとも１つの画素ユニットは請求項７〜９のいずれかに記載の画素ユニットを備えるアレイ基板。
12. 請求項１１に記載のアレイ基板を備える表示装置。

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