JP6467981B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、上チップと下チップとをこれら上下チップそれぞれに形成されたマイクロバンプを介して電気的に接続する半導体装置およびその製造方法に関するものである。

従来より、ウェハの上に半導体素子が形成されたチップを積層する際に、自己組織化（セルフ・アッセンブル）によるアライメント技術が用いられている。具体的には、疎水領域に囲まれた親水領域を有する下チップに水を液滴することで親水領域に水を濡らし、その上に精度良く加工した上チップを配置することでアライメントを行っている。

例えば、特許文献１では、仮基板の上にチップをアライメントして配置した後、支持基板（ウェハ）を用意し、支持基板と仮基板とのアライメントを取ってから支持基板とチップとを近づけ、支持基板にチップを転写している。仮基板の上へのチップのアライメントは、水の表面張力に基づく自己組織化により行っている。具体的には、チップを高精度に個片化したのち、仮基板の親水領域に水滴を付着させ、さらにその水滴上にチップを搭載することで、水の表面張力による自己組織化に基づいてチップが仮基板の所望位置にアライメントされる。このようにして、支持基板上の所望位置にチップが積層された構造を実現している。

しかしながら、特許文献１に示される転写の手法では、仮基板への接合の際と支持基板へのチップの転写の際の二回のアライメントが必要になることから、アライメント精度の向上を図ることが難しい。また、チップを高精度に個片化してから仮基板上にアライメントすることになることから、チップを高精度に個片化するためのプロセスに時間が掛かる。

これに対して、非特許文献１において、ウェハ表面に親水領域と疎水領域とを形成し、親水領域の上に水滴を付着させたのち、その上に高精度に個片化したチップを搭載することで、水の表面張力に基づく自己組織化を用いたアライメントが提案されている。チップのウェハ側の一面とウェハのチップ側の一面には共にマイクロバンプが形成されており、水滴の表面張力に基づくアライメントを取りつつ、チップとウェハそれぞれのマイクロバンプを圧着させることで電気的な接続をとっている。

このような手法においては、ウェハに対して直接チップをアライメントすることから、二回のアライメントを行わなくてもよくなり、アライメント精度の向上を図ることが可能となる。

特開２０１０−２２５８０３号公報

IEEE TRANSACTIONS ON ELECTRON DEVICES. Vol.59. No.11, Nov. 2012

しかしながら、非特許文献１の手法においても、チップを高精度に個片化してからウェハの親水領域に付着させた水滴上に搭載しなければならないため、チップを高精度に個片化するためのプロセスに時間が掛かる。すなわち、チップを個片化する際に、チップの各端面の間の寸法が高精度に保たれるようにしてダイシングを行う必要があることから、高精度なダイシングが必要になり、ダイシングが長時間になる。特に、微細化などに起因して、マイクロバンプを高密度化させると、マイクロバンプが水を弾くために、水の表面張力に影響を及ぼし、アライメントずれを発生させるという問題も発生させる。

本発明は上記点に鑑みて、チップを高精度に個片化するためのプロセス時間の短縮化が図れ、かつ、アライメント精度の向上を図ることが可能な半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１ないし１３に記載の発明では、基板（２０、２５）と、基板の表面（２２）に備えられた複数の第１マイクロバンプ（２１）と、基板上に搭載される半導体チップ（１０）と、半導体チップの裏面（１２）に配置され、複数の第１マイクロバンプのそれぞれと接続されることで、半導体チップと基板とを電気的および物理的に接続する複数の第２マイクロバンプ（１１）と、を備え、半導体チップには、裏面のうち第２マイクロバンプを含む領域を接続面（１２ａ）として、該接続面を囲む外周部に溝部（１３）が形成されていることを特徴としている。

このように、半導体チップのうち基板側に向けられる裏面の外周を１周囲む溝部を形成している。このため、その内側の接続面が高精度に寸法決めされるようにできる。また、基板に構成される親水領域および疎水領域の形状や寸法は露光時のマスクによって一義的に決まり、高精度に寸法決めたものとなる。したがって、高精度に寸法決めされた基板の親水領域に水滴を塗布できることから、接続面が高精度に寸法決めされていれば、水滴上に半導体チップを搭載したときに、半導体チップが基板に対して高精度に位置決めがなされる。よって、アライメント精度の向上を図ることが可能となる。

また、半導体チップの接続面を高精度に寸法決めする際に、溝部は半導体チップの厚み途中の深さとされ、半導体チップの厚み分までの深さにはならない。このため、溝部を形成するためのプロセス時間は短いものとなる。そして、半導体チップを個片化する際には、半導体チップの厚みの途中まで形成した溝部内においてダイシングを行えば良く、高精度なダイシングが必要とされない。このため、接続面を高精度に寸法決めしつつ半導体チップを個片化するためのプロセス時間を短くすることができる。

具体的には、請求項１４に記載の発明のように、第１マイクロバンプが備えられた基板を用意する工程と、基板における第１マイクロバンプを囲む疎水膜（２８）を形成することで、基板のうち疎水膜が形成された領域を疎水領域としつつ、疎水膜が形成されていない領域を親水領域とする工程と、第２マイクロバンプが備えられた半導体ウェハ（１５）を用意した後、該半導体ウェハに対して第２マイクロバンプが含まれる接続面となる領域を囲むように溝部（１３）を形成する工程と、溝部内に疎水膜（１８）を形成することで、半導体ウェハのうち溝部内を疎水領域とし、接続面となる領域を親水領域とする工程と、溝部内においてダイシングを行うことで半導体ウェハを個片化し、半導体チップを構成する工程と、基板における親水領域に水滴（３０）を配置したのち、該水滴上に半導体チップを搭載する工程と、基板における第１マイクロバンプと半導体チップにおける第２マイクロバンプとを接続する工程と、を含む製造方法により、上記構造の半導体装置を製造することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 図１中のII−II’断面図である。 図２中の下チップ２０の製造工程を示す図である。 図２中の上チップ１０の製造工程を示す図である。 図３の製造工程で製造した下チップ２０および図４の製造工程で製造した上チップ１０の貼り合せ工程を示した図である。 外縁側マイクロバンプの寸法に対する外縁側マイクロバンプから接触面１２ａの各辺までの距離の比Ｘと親水領域での接触角との関係を示した図である。 マイクロバンプ１１の総面積と接続面１２ａの面積とを足した総面積Ｓ１に対するマイクロバンプ１１の面積Ｓ２の比Ｓ２／Ｓ１と親水領域での接触角との関係を示した図である。 本発明の第２実施形態にかかる半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 図８中のIX−IX’断面図である。 本発明の第３実施形態にかかる半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 本発明の第４実施形態にかかる半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 本発明の第５実施形態にかかる半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 他の実施形態で説明する半導体装置に備えられる上チップ１０を裏面１２側から見た図である。 図１３中のXIV−XIV'断面図である。 他の実施形態で説明する半導体装置の断面図である。 他の実施形態で説明する半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について説明する。ここでは、基板上に半導体チップを搭載するチップ積層ユニットを構成する半導体装置として、２つの半導体チップを貼り合せた構造を説明する。以下、図１および図２を参照して、本実施形態にかかる半導体装置の構成について説明する。なお、図２に示す半導体装置の断面図では、各部を簡略化して記載してある。

半導体装置は、図１に示した半導体チップに相当する上チップ１０を有し、図２に示すように基板に相当する下チップ２０の上に上チップ１０を搭載した構成とされている。上チップ１０に形成されたマイクロバンプ（第２マイクロバンプ）１１と下チップ２０に形成されたマイクロバンプ（第１マイクロバンプ）２１とが接合され、マイクロバンプ１１、２１を介して上チップ１０と下チップ２０との電気的および物理的接続されている。

上チップ１０および下チップ２０は、共に、例えば半導体素子や電気回路などが形成された半導体ウェハを個片化したものであり、マイクロバンプ１１、２１は半導体素子などと外部との電気的接続を行うための接続部材である。半導体ウェハとしては、例えばシリコンウェハが用いられており、シリコンウェハに対して一般的な半導体プロセスが施されることで半導体素子が形成されている。そして、半導体素子形成後のシリコンウェハに対してマイクロバンプ１１の形成プロセスを施したのち、チップ単位に個片化することで上チップ１０が構成されている。

上チップ１０は、図１および図２に示されるように、上面形状が長方形（正方形）とされている。上チップ１０の裏面１２、つまり上チップ１０における下チップ２０と対向する一面のうちの外縁部には、裏面１２の外周を１周囲む溝部１３が形成されている。溝部１３は、裏面１２において上チップ１０を所定厚さ分除去することで構成されている。上チップ１０の裏面１２のうち溝部１３で囲まれた内側の部分、つまり複数のマイクロバンプ１１が配置される一面（以下、この一面を接続面という）１２ａの各辺の寸法は、高精度に寸法決めされている。これに対して、溝部１３の幅は、上チップ１０が構成する長方形の各辺において異なっていても良い。溝部１３の深さも任意であるが、１μｍ以上とされているのが好ましい。

図１の紙面上下方向を縦方向、左右方向を横方向とすると、上チップ１０の裏面、つまり上チップ１０における下チップ２０と対向する一面において、上チップ１０が構成する長方形の内側にマイクロバンプ１１が縦横等間隔となるマトリクス状に並べられている。そして、接続面１２ａの各辺からマイクロバンプ１１のうちの最も接続面１２ａの外縁側に位置する外縁側マイクロバンプまでの距離は、最外周マイクロバンプの寸法（１辺の長さ、もしくは、直径）の１／２以上に設定されている。つまり、水の表面張力の影響を受け易いチップ外縁側にマイクロバンプ１１が配置されることを避けるようにしている。

各マイクロバンプ１１の面積については任意である。ただし、図１に示す裏面１２の法線方向から見たマイクロバンプ１１の総面積と接続面１２ａの面積とを足した総面積Ｓ１、つまり溝部１３内側の面積に対するマイクロバンプ１１の総面積Ｓ２の比Ｓ２／Ｓ１を０．６以下にすると好ましい。このような構成とすることにより、水を弾くマイクロバンプ１１の量を制限でき、マイクロバンプ１１が水を弾くことによるアライメントへの影響が抑制されるようにできる。

なお、ここでは上チップ１０として、半導体ウェハをチップ単位に個片化したものを例に挙げているが、半導体ウェハをチップ単位に個片化したものを樹脂封止し、裏面側にマイクロバンプなどが形成されたチップであっても良い。

下チップ２０も、上面形状が長方形（正方形）とされている。下チップ２０の外形寸法については、マイクロバンプ２１の配置スペースが確保されていれば特に制限はないが、本実施形態では、上チップ１０よりも外形寸法を大きくしてある。このような寸法関係とする場合、例えば下チップ２０のうち上チップ１０よりも外側に張り出した部分までマイクロバンプ２１に電気的に接続された回路部を引き出すことで、この部分を通じて外部との電気的接続を可能にすることができる。

下チップ２０のマイクロバンプ２１は、上チップ１０のマイクロバンプ１１と対応する位置に配置されている。すなわち、下チップ２０の表面、つまり下チップ２０における上チップ１０と対向する一面において、下チップ２０が構成する長方形の内側にマイクロバンプ２１が縦横等間隔となるマトリクス状に並べられている。そして、図２に示すように、上チップ１０の各マイクロバンプ１１が下チップ２０の対応する各マイクロバンプ２１と接合されている。

このような構造によって、本実施形態にかかる半導体装置が構成されている。続いて、図３〜図５を参照して、本実施形態にかかる半導体装置の製造方法について説明する。なお、図３は下チップ２０の形成工程、図４は上チップ１０の形成工程、図５は上チップ１０と下チップ２０の貼り合せ工程を示している。

まず、図３を参照して下チップ２０の形成工程について説明する。

〔図３（ａ）に示す工程〕
下チップ２０の形成に用いる半導体ウェハ２５を用意する。すなわち、下チップ２０に備えられる半導体素子や回路部などが形成されたシリコンウェハなどを用意する。このとき、半導体ウェハ２５の表面側、つまり後工程において上チップ１０が配置される側の一面の表面を二酸化シリコン、窒化シリコン、親水性ポリイミド、ＰＣＢ（エポキシ）などの絶縁性の親水膜２０ａで被覆している。続いて、半導体ウェハ２５のうちのマイクロバンプ２１を形成する側の一面に、例えばスパッタリング等によってＣｕ等で構成されるシード層（下地層）２１ａを形成する。そして、シード層２１ａの表面にレジスト２６を塗布したのち、図示しないマスクを用いたフォト工程によって露光・現像を行い、レジスト２６のうちマイクロバンプ２１の形成予定位置に開口部２６ａを形成する。

〔図３（ｂ）に示す工程〕
レジスト２６をマスクとしたメッキ工程を行い、シード層２１ａの露出表面にマイクロバンプ２１の残部を形成したのち、レジスト２６を除去する。そして、マイクロバンプ２１の残部をマスクとしたエッチングによって、シード層２１ａをパターニングする。これにより、マイクロバンプ２１が構成される。

〔図３（ｃ）に示す工程〕
マイクロバンプ２１を覆うようにレジスト２７を塗布したのち、レジスト２７のうちマイクロバンプ２１よりも外側の部分を除去する。具体的には、上チップ１０における接続面１２ａと対応する部分においてレジスト２７を残し、それよりも外側、つまり溝部１３と対応する部分や更にそれよりも外側において半導体ウェハ２５を露出させる。

〔図３（ｄ）に示す工程〕
レジスト２７および半導体ウェハ２５の露出部分の上面に例えばフッ化炭素（ＣＦ）などの疎水材料を塗布することで疎水膜２８を形成する。疎水膜２８の材料は任意であるが、好ましくは水滴３０に対する疎水膜２８の接触角が６０度以上となる材質であることが良い。また、水滴３０に対する疎水膜２８と半導体ウェハ２５の表面（親水膜２０ａ）との接触角差が１０度以上となる材質を疎水膜２８の材料として選択するのが好ましい。このようにすることで、疎水膜２８によって水滴３０を好適に弾くことが可能となると共に、疎水領域と親水領域との間において水滴３０の濡れ性の差を大きく取ることが可能となる。

〔図３（ｅ）に示す工程〕
ＮＭＰ（N-メチル-2-ピロリドン）などの有機溶剤によってレジスト２７を除去することでレジスト２７上の疎水膜２８をリフトオフによって除去し、半導体ウェハ２５の上面にのみ疎水膜２８を残す。この疎水膜２８が形成された部分が下チップ２０における疎水領域となり、それよりも内側の部分が親水領域となる。

次に、図４を参照して上チップ１０の形成工程について説明する。

〔図４（ａ）、（ｂ）に示す工程〕
まず、図４（ａ）に示す工程として、上チップ１０の形成に用いる半導体ウェハ１５を用意している。このとき、半導体ウェハ１５の裏面側、つまり後工程において下チップ２０に向けられる側の一面の表面を二酸化シリコン、窒化シリコン、親水性ポリイミド、ＰＣＢ（エポキシ）などの絶縁性の親水膜１０ａで被覆している。

その後、シード層（下地層）１１ａを形成し、さらにその表面にレジスト１６を塗布してから、レジスト１６のうちマイクロバンプ１１の形成予定位置に開口部１６ａを形成する。この工程は図３（ａ）と同様である。その後、図４（ｂ）に示す工程として、図３（ｂ）と同様、シード層１１ａの表面にマイクロバンプ１１の残部を形成するメッキ工程、シード層１１ａのパターニング工程を行うことで、マイクロバンプ１１を形成する。

〔図４（ｃ）に示す工程〕
マイクロバンプ１１を覆うようにレジスト１７を塗布したのち、レジスト１７のうちマイクロバンプ１１よりも外側の所定幅分を除去する。具体的には、上チップ１０における溝部１３と対応する部分においてレジスト１７を除去し、接続面１２ａと対応する部分や溝部１３よりも外側においてレジスト１７を残すことで、溝部１３と対応する部分において半導体ウェハ１５を露出させる。

〔図４（ｄ）に示す工程〕
レジスト１７をマスクとしてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、半導体ウェハ１５に溝部１３を形成する。これにより、溝部１３およびそれよりも内側の接続面１２ａが構成される。

このとき、溝部１３については、半導体ウェハ１５の厚み途中までの深さで良く、例えば１μｍ以上の深さあれば良い。溝部１３の形成位置についてはレジスト１７を露光する際のマスクパターンによって一義的に決まることから、溝部１３の内側に位置する接続面１２ａの各辺の寸法についても一義的に決まり、高精度に寸法決めがなされた状態となっている。また、異方性エッチングによって形成した溝部１３は、その底部がほぼ平坦面となり、ダイシングのような機械加工を行う場合と比較して表面粗さＲａが小さくなる。

〔図４（ｅ）に示す工程〕
レジスト１７および半導体ウェハ１５の露出部分、つまり溝部１３の上面に例えばフッ化炭素（ＣＦ）などの疎水材料を塗布することで疎水膜１８を形成する。疎水膜１８の材料は任意であるが、好ましくは水滴３０に対する疎水膜１８の接触角が６０度以上となる材質であることが良い。また、水滴３０に対する疎水膜１８と半導体ウェハ１５の接続面１２ａ（親水膜１０ａ）との接触角差が１０度以上となる材質を疎水膜１８の材料として選択するのが好ましい。このようにすることで、疎水膜１８によって水滴３０を好適に弾くことが可能となると共に、疎水領域と親水領域との間において水滴３０の濡れ性の差を大きく取ることが可能となる。

〔図４（ｆ）に示す工程〕
ＮＭＰなどの有機溶剤によってレジスト１７を除去することでレジスト１７上の疎水膜１８をリフトオフによって除去し、溝部１３内にのみ疎水膜１８を残す。この疎水膜１８が形成された部分が上チップ１０における疎水領域となり、それよりも内側となる接続面１２ａが親水領域となる。

〔図４（ｇ）に示す工程〕
溝部１３内において半導体ウェハ１５をダイシングすることで個片化した上チップ１０を構成する。このとき、溝部１３の形成をエッチングによって行っており、マスクを用いて高精度に寸法決めすることができることから、ダイシングについては高精度な寸法決めの必要は無い。

このようにして、ダイシング前の状態の下チップ２０の形成用の半導体ウェハ２５とダイシング後の上チップ１０が構成される。この後、図５に示す工程を行うことで、上チップ１０と半導体ウェハ２５の貼り合せを行う。

〔図５（ａ）に示す工程〕
下チップ２０の表面に水滴３０を塗布する。このとき、下チップ２０の表面のうちの疎水領域については水が濡れないことから、親水領域にのみ水滴３０が付着した状態となる。そして、この水滴３０の上に上チップ１０を搭載する。これにより、水滴３０上において、水の表面張力によって上チップ１０が水滴３０の中央位置に配置された状態となり、上チップ１０のマイクロバンプ１１と下チップ２０のマイクロバンプ２１とが一致するように位置合わせされた状態となる。

なお、水滴３０上に上チップ１０を搭載するとき、溝部１３の深さが浅いと、水滴３０が溝部１３側に垂れてしまう可能性がある。このため、溝部１３の深さはある程度深い方が好ましい。例えば、溝部１３の深さを１μｍ以上とすれば、水滴３０が溝部１３側に垂れることを的確に抑制することが可能となる。

〔図５（ｂ）に示す工程〕
水滴３０の上に上チップ１０が搭載された状態で上チップ１０および下チップ２０を挟み込むように加熱加圧を行うことで、マイクロバンプ１１、２１を熱圧着させる。これにより、上チップ１０および下チップ２０がマイクロバンプ１１、２１を介して電気的および物理的に接続される。なお、水滴３０については、加熱加圧時に蒸発して除去される。

この後、アッシングによって疎水膜１８を除去した後、下チップ２０をダイシングによって個片化することで、上チップ１０と下チップ２０とを有する半導体装置が完成する。

以上説明したように、本実施形態では、上チップ１０のうち下チップ２０側に向けられる裏面１２の外周を１周囲む溝部１３を形成し、その内側の接続面１２ａが高精度に寸法決めされるようにしている。また、下チップ２０に構成される親水領域および疎水領域の形状や寸法は露光時のマスクによって一義的に決まり、高精度に寸法決めたものとなる。したがって、高精度に寸法決めされた下チップ２０の親水領域に水滴３０が塗布された状態になるため、接続面１２ａが高精度に寸法決めされていれば、水滴３０上に上チップ１０を搭載したときに、上チップ１０が下チップ２０に対して高精度に位置決めがなされる。

よって、アライメント精度の向上を図ることが可能となる。また、上チップ１０の裏面１２の接続面１２ａを高精度に寸法決めする際に、溝部１３を上チップ１０の厚み途中の深さとしており、上チップ１０の厚み分までの深さとはしていない。このため、溝部１３を形成するためのプロセス時間は短いものとなる。そして、上チップ１０を個片化する際には、上チップ１０の厚みの途中まで形成した溝部１３内においてダイシングを行えば良く、高精度なダイシングが必要とされない。このため、接続面１２ａを高精度に寸法決めしつつ上チップ１０を個片化するためのプロセス時間を短くすることができる。

よって、チップを高精度に個片化するためのプロセス時間の短縮化が図れ、かつ、アライメント精度の向上を図ることが可能となる。

特に、本実施形態では、接続面１２ａの各辺からマイクロバンプ１１のうちの最も接続面１２ａの外縁側に位置する外縁側マイクロバンプまでの距離を外縁側マイクロバンプの寸法（１辺の長さ、もしくは、直径）の１／２以上に設定している。これにより、水の表面張力の影響を受けることを更に抑制でき、よりアライメント精度の向上を図ることが可能となる。

さらに、マイクロバンプ１１の総面積と接続面１２ａの面積とを足した総面積Ｓ１に対するマイクロバンプ１１の総面積Ｓ２の比Ｓ２／Ｓ１を０．６以下にしてある。これにより、水を弾くマイクロバンプ１１の量を制限でき、マイクロバンプ１１が水を弾くことによるアライメントへの影響を抑制でき、アライメント精度が向上できる。

具体的には、アライメント精度を高精度にするには、疎水領域での接触角と親水領域での接触角との差Ｓが８０°以上であることが必要になる。疎水領域での接触角の物理限界値は１２０°であることが確認されており、差Ｓが８０°以上となるようにするには親水領域での接触角が４０°以下であることが必要となる。そして、外縁側マイクロバンプの寸法に対する外縁側マイクロバンプから接触面１２ａの各辺までの距離の比Ｘと親水領域での接触角との関係が図６のように表され、接触角４０°未満となるようにするには比Ｘが１／２以上である必要がある。したがって、上記したように、接続面１２ａの各辺から外縁側マイクロバンプまでの距離を外縁側マイクロバンプの寸法の１／２以上に設定することで、よりアライメント精度の向上を図ることが可能となる。

なお、図６は親水領域全体の結果を示しているが、本結果からマイクロバンプ１１からチップ端面までの間が狭くなるに従って、チップ端面における親水性が低下する傾向を導き出すことができる。

同様に、マイクロバンプ１１の総面積と接続面１２ａの面積とを足した総面積Ｓ１に対するマイクロバンプ１１の面積Ｓ２の比Ｓ２／Ｓ１と親水領域での接触角との関係が図７のように表される。この図より、接触角４０°未満となるようにするには比Ｓ２／Ｓ１が０．６（＝３／５）以上である必要がある。したがって、上記したように、比Ｓ２／Ｓ１を０．６以下にすることで、よりアライメント精度の向上を図ることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してマイクロバンプ１１、２１のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８および図９に示すように、本実施形態では、上チップ１０および下チップ２０の中央位置から外周側に向かうに連れてマイクロバンプ１１、２１の単位面積あたりの密度が小さくなるようにしている。具体的には、溝部１３に近い位置ほど、マイクロバンプ１１、２１の間隔が広くなるようにし、溝部１３から離れるに連れてマイクロバンプ１１、２１の間隔が狭くなるようにしている。

水滴３０の表面張力を利用して上チップ１０および下チップ２０のアライメントを行う場合、水滴３０に接する面の親水性が良いほど精度が向上する。しかしながら、マイクロバンプ１１、２１が撥水性を持つため、マイクロバンプ１１、２１が高密度にレイアウトされている構造では精度向上が難しい。

ここで、マイクロバンプ１１、２１のうち、特に撥水性に起因するアライメント精度に影響を与える部分は、上チップ１０や下チップ２０のうちの外周部近傍に位置しているものである。このため、仮に、マイクロバンプ１１、２１の総面積が第１実施形態と等しくても、上チップ１０や下チップ２０のうちの外周部近傍に位置している部分の単位面積あたりの密度が小さくなれば、撥水性に起因する影響を抑制でき、アライメント精度が向上できる。

これに対して、本実施形態のように、上チップ１０および下チップ２０の中央位置から外周側に向かうに連れてマイクロバンプ１１、２１の単位面積あたりの密度が小さくなるようにしている。したがって、上チップ１０や下チップ２０のうちの外周部近傍に位置している部分の撥水性に起因する影響を抑制でき、アライメント精度が向上できる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対してマイクロバンプ１１、２１のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図１０に示すように、本実施形態では、上チップ１０および下チップ２０の中央位置とそれよりも外周位置において、それぞれ、マイクロバンプ１１、２１の単位面積あたりの密度が大きくされた密集群とそれよりも密度が小さくされた過疎群が設けられている。本実施形態の場合、密集群では例えばマイクロバンプ１１を図１０の紙面縦方向と横方向において３×３個配置し、過疎群でも同数配置した構成としているが、密集群の方が過疎群よりも各マイクロバンプ１１の間隔が小さくなるようにしてある。このような構成とすることで、溝部１３に近い位置ほど、マイクロバンプ１１、２１の間隔が広くなるようにし、溝部１３から離れるに連れてマイクロバンプ１１、２１の間隔が狭くなるようにしている。

このように、マイクロバンプ１１、２１の単位あたりの密度を上チップ１０および下チップ２０の中央位置とそれよりも外周位置とで変えても、上チップ１０や下チップ２０のうちの外周部近傍に位置している部分の撥水性に起因する影響を抑制できる。したがって、第２実施形態と同様、アライメント精度が向上できる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１〜第３実施形態に対してマイクロバンプ１１、２１のレイアウトを変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは第２実施形態の構造を例に挙げて説明するが、第１、第３実施形態の構造に対しても本実施形態の構成を適用できる。

図１１に示すように、本実施形態では、上チップ１０および下チップ２０の中央位置を通過する紙面上下方向に伸びる直線を挟んだ両側、つまり紙面右側と左側において、マイクロバンプ１１、２１の単位面積あたりの密度が変化させられている。紙面左側は右側と比較して、マイクロバンプ１１、２１の単位面積あたりの密度が高くされている。紙面右側と左側において上チップ１０における重量の面内分布が異なっており、紙面左側と比較して比較的重量が重くされている紙面右側において、マイクロバンプ１１、２１の単位面積あたりの密度が低くされている。

水滴３０上に搭載される上チップ１０の重量に面内分布がある場合、重量の重い方が軽い方よりも、マイクロバンプ１１、２１が水を弾くことによるアライメントへの影響が影響が大きくなる。このため、重量の重い方側において、軽い方よりもマイクロバンプ１１、２１の単位面積あたりの密度を低くすることで、マイクロバンプ１１、２１が水を弾くことによるアライメントへの影響を抑制できる。これにより、重量の面内分布に基づくアライメントへの影響を更に抑制でき、よりアライメント精度の向上を図ることが可能となる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第１〜第４実施形態に対してマイクロバンプ１１、２１のレイアウトを変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造を例に挙げて説明するが、第２〜第４実施形態の構造に対しても本実施形態の構成を適用できる。

図１２に示すように、本実施形態では、上チップ１０および下チップ２０の中央位置の方がそれよりも外側よりもマイクロバンプ１１、２１の面積が大きくなるようにしている。具体的には、マイクロバンプ１１、２１の面積は、上チップ１０および下チップ２０の中央位置において最も大きくされ、溝部１３に近づくほど小さくされている。

上チップ１０もしくは下チップ２０の少なくとも一方において、チップ面内での電流分布が存在する場合がある。例えば、上チップ１０もしくは下チップ２０にパワー素子が配置される場合、その他の位置よりも大電流が流される構造となる。このような場合、大電流が流されるマイクロバンプ１１、２１の面積を大きくする必要がある。

しかしながら、マイクロバンプ１１、２１の面積が大きくなる程、マイクロバンプ１１、２１が水を弾くことによるアライメントへの影響が影響が大きくなる。このため、本実施形態では、パワー素子のような大電流が流される大電流素子を上チップ１０もしくは下チップ２０の中央位置に配置し、マイクロバンプ１１、２１のうち面積が大きくなるものを上チップ１０および下チップ２０の中央位置に配置している。これにより、マイクロバンプ１１、２１が水を弾くことによるアライメントへの影響を抑制できる。したがって、よりアライメント精度が向上できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、上チップ１０の溝部１３内に疎水領域を構成するために疎水膜１８を形成したのち、上チップ１０を下チップ２０に貼り合せた後に疎水膜１８を除去している。同様に、下チップ２０の外縁部に疎水領域を構成するための疎水膜２８を形成した後、上チップ１０を下チップ２０に貼り合せた後に疎水膜１８を除去している。しかしながら、これは一例を示したのであり、図１３および図１４に示すように、上チップ１０と下チップ２０とが貼り合わされた後、上チップ１０に疎水膜１８を残したままの状態としても良い。

なお、図５で示した例では、上チップ１０と下チップ２０の疎水膜１８、２８をアッシングによって同時に除去しているため、上チップ１０の疎水膜１８だけでなく、下チップ２０の疎水膜２８も残った状態になるが、特に問題は無い。このように、疎水膜１８、２８を除去しない場合、アッシング工程を無くせることから、より半導体装置の製造工程の簡略化を図ることが可能となる。

また、図１５に示すように、下チップ２０のうちの上チップ１０側の表面２２にも、上チップ１０の溝部１３と同様の溝部２３を形成するようにしても良い。この場合、下チップ２０のうち溝部２３で囲まれた内側の部分を接続面２２ａとして、上チップ１０の接続面１２ａと下チップ２０の接続面２２ａとが同一形状、同寸法であるのが好ましいが、寸法については異なっていても良い。例えば、図１６に示すように、加工精度に起因する両接続面１２ａ、２２ａの寸法バラツキが発生し得る。しかしながら、各チップ１０、２０の中央位置から見た片側での両接続面１２ａ、２２ａの寸法バラツキが１０μｍ以内であれば、アライメント精度の低下はほぼ生じないことから、高いアライメント精度を得ることができる。

また、上記実施形態では、半導体ウェハ２５で構成される回路基板などの基板を個片化した下チップ２０としたが、必ずしも個片化する必要はなく、基板のままの状態であっても良い。

１０ 上チップ
２０ 下チップ
１１、２１ マイクロバンプ
１２ａ、２２ａ 接続面
１３、２３ 溝部
１５、２５ 半導体ウェハ
１８、２８ 疎水膜
３０ 水滴

Claims (14)

1. 基板（２０、２５）と、
   前記基板の表面（２２）に備えられた複数の第１マイクロバンプ（２１）と、
   前記基板上に搭載される半導体チップ（１０）と、
   前記半導体チップの裏面（１２）に配置され、前記複数の第１マイクロバンプのそれぞれと接続されることで、前記半導体チップと前記基板とを電気的および物理的に接続する複数の第２マイクロバンプ（１１）と、を備え、
   前記半導体チップには、前記裏面のうち前記第２マイクロバンプを含む領域を接続面（１２ａ）として、該接続面を囲む外周部に溝部（１３）が形成されており、
   前記第２マイクロバンプのうち最も前記溝部から近い外縁側マイクロバンプと前記溝部との間が該外縁側マイクロバンプの寸法の１／２以上離間していることを特徴とする半導体装置。
2. 基板（２０、２５）と、
   前記基板の表面（２２）に備えられた複数の第１マイクロバンプ（２１）と、
   前記基板上に搭載される半導体チップ（１０）と、
   前記半導体チップの裏面（１２）に配置され、前記複数の第１マイクロバンプのそれぞれと接続されることで、前記半導体チップと前記基板とを電気的および物理的に接続する複数の第２マイクロバンプ（１１）と、を備え、
   前記半導体チップには、前記裏面のうち前記第２マイクロバンプを含む領域を接続面（１２ａ）として、該接続面を囲む外周部に溝部（１３）が形成されており、
   前記第２マイクロバンプの総面積と前記接続面の面積とを足した総面積Ｓ１に対する前記第２マイクロバンプの総面積Ｓ２の比Ｓ２／Ｓ１が０．６以下とされていることを特徴とする半導体装置。
3. 基板（２０、２５）と、
   前記基板の表面（２２）に備えられた複数の第１マイクロバンプ（２１）と、
   前記基板上に搭載される半導体チップ（１０）と、
   前記半導体チップの裏面（１２）に配置され、前記複数の第１マイクロバンプのそれぞれと接続されることで、前記半導体チップと前記基板とを電気的および物理的に接続する複数の第２マイクロバンプ（１１）と、を備え、
   前記半導体チップには、前記裏面のうち前記第２マイクロバンプを含む領域を接続面（１２ａ）として、該接続面を囲む外周部に溝部（１３）が形成されており、
   前記溝部の底部に疎水膜（１８）が形成されていることを特徴とする半導体装置。
4. 前記接続面と前記疎水膜の水に対する接触角差が１０度以上であることを特徴とする請求項３に記載の半導体装置。
5. 前記疎水膜の水に対する接触角が６０度以上であることを特徴とする請求項３または４に記載の半導体装置。
6. 前記第１マイクロバンプおよび前記第２マイクロバンプは、前記半導体チップの中央位置から外縁側に向かうに連れて、前記第１マイクロバンプの間の間隔および前記第２マイクロバンプの間の間隔が広くされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記第１マイクロバンプおよび前記第２マイクロバンプは、単位面積当たりの前記第１および前記第２マイクロバンプの面積が、前記半導体チップの中央位置において密度が密に配置された密集群とされ、前記中央位置よりも外縁側では前記密集群よりも密度が疎に配置された過疎群とされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記第１マイクロバンプおよび前記第２マイクロバンプは、前記半導体チップの中央位置を通過する直線を挟んだ両側において、単位面積当たりの密度が変化させられていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
9. 前記溝部の深さが１μｍ以上とされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
10. 前記第１マイクロバンプおよび前記第２マイクロバンプの面積が、前記半導体チップの中央位置の方が該中央位置よりも外縁側の位置よりも大きくされていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
11. 前記半導体チップのうち前記接続面の表面が絶縁性の親水膜（１０ａ）によって被覆されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
12. 前記基板のうち前記半導体チップが搭載される側の面には、前記第１マイクロバンプを囲む溝部（２３）が形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
13. 前記基板に形成された前記溝部の内側の接続面（２２ａ）と前記半導体チップの接続面とが同一形状とされ、かつ、前記半導体チップの中央位置から見た片側での前記基板に形成された前記溝部の内側の接続面と前記半導体チップの接続面の寸法差が１０μｍ以下であることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。
14. 請求項１ないし１３のいずれか１つに記載の半導体装置の製造方法であって、
    前記第１マイクロバンプが備えられた前記基板を用意する工程と、
    前記基板における前記第１マイクロバンプを囲む疎水膜（２８）を形成することで、前記基板のうち前記疎水膜が形成された領域を疎水領域としつつ、前記疎水膜が形成されていない領域を親水領域とする工程と、
    前記第２マイクロバンプが備えられた半導体ウェハ（１５）を用意した後、該半導体ウェハに対して前記第２マイクロバンプが含まれる前記接続面となる領域を囲むように前記溝部（１３）を形成する工程と、
    前記溝部内に疎水膜（１８）を形成することで、前記半導体ウェハのうち前記溝部内を疎水領域とし、前記接続面となる領域を親水領域とする工程と、
    前記溝部内においてダイシングを行うことで前記半導体ウェハを個片化し、前記半導体チップを構成する工程と、
    前記基板における前記親水領域に水滴（３０）を配置したのち、該水滴上に前記半導体チップを搭載する工程と、
    前記基板における前記第１マイクロバンプと前記半導体チップにおける前記第２マイクロバンプとを接続する工程と、を含んでいることを特徴とする半導体装置の製造方法。

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